KR20220157487A

KR20220157487A - 메모리 서브시스템 제조 모드

Info

Publication number: KR20220157487A
Application number: KR1020227036930A
Authority: KR
Inventors: 아담 제이. 히에브
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 2020-04-02
Filing date: 2021-03-19
Publication date: 2022-11-29
Also published as: US20220075741A1; EP4128233A1; CN115552522A; US12019567B2; US11182312B2; US20210311887A1; WO2021202126A1; JP2023520009A; EP4128233A4; JP7389273B2

Abstract

방법은 인터페이스 커넥터의 다수의 예비 핀들 중 하나를 통해 제공되는 제1 신호에 적어도 부분적으로 기초하여 제조 모드를 활성화하는 단계를 포함한다. 방법은 제조 모드를 활성화하는 것에 응답하여 인터페이스 커넥터의 다수의 다른 핀들을 통해 인터페이스 커넥터에 결합된 메모리 컴포넌트에 제2 신호를 제공하는 단계를 더 포함할 수 있다.

Description

메모리 서브시스템 제조 모드

본 개시의 실시예는 일반적으로 메모리 서브시스템(memory sub-system)에 관한 것으로, 보다 구체적으로 메모리 서브시스템 제조 모드에 관한 것이다.

메모리 서브시스템은 데이터를 저장하는 하나 이상의 메모리 디바이스들을 포함할 수 있다. 메모리 디바이스들은, 예를 들어, 비휘발성 메모리 디바이스 및 휘발성 메모리 디바이스일 수 있다. 일반적으로, 호스트 시스템은 메모리 서브시스템을 활용하여 메모리 디바이스에 데이터를 저장하고 메모리 디바이스로부터 데이터를 검색할 수 있다.

본 개시는 이하에 주어진 상세한 설명 및 본 개시의 다양한 실시예의 첨부 도면으로부터 보다 완전하게 이해될 것이다.
도 1은 본 개시의 일부 실시예에 따른 호스트 시스템 및 메모리 서브시스템에 결합된 인터페이스 커넥터를 포함하는 예시적인 컴퓨팅 시스템을 도시한다.
도 2는 본 개시의 일부 실시예에 따른 인터페이스 커넥터의 예를 도시한다.
도 3은 본 개시의 일부 실시예에 따른 제조 모드를 활성화/비활성화하기 위한 인터페이스 커넥터를 포함하는 회로부의 예를 도시한다.
도 4는 본 개시의 일부 실시예에 따른 제조 모드에서 메모리 컴포넌트를 동작시키는 예시적인 방법의 흐름도를 도시한다.
도 5는 본 개시의 실시예가 동작할 수 있는 예시적인 컴퓨터 시스템의 블록도이다.

본 개시의 양태는 제조 모드에서 메모리 서브시스템을 동작시키기 위한 회로부에 관한 것이다. 메모리 서브시스템은 저장 디바이스, 메모리 모듈, 또는 저장 디바이스와 메모리 모듈의 하이브리드일 수 있다. 저장 디바이스 및 메모리 모듈의 예는 도 1과 관련하여 아래에 설명되어 있다. 일반적으로, 호스트 시스템은 데이터를 저장하는 메모리 디바이스와 같은 하나 이상의 컴포넌트들을 포함하는 메모리 서브시스템을 활용할 수 있다. 호스트 시스템은 메모리 서브시스템에 저장될 데이터를 제공할 수 있고 메모리 서브시스템으로부터 검색될 데이터를 요청할 수 있다.

메모리 서브시스템이 고객에게 제공되기 전에, 제조업체(예를 들어, 공급업체)는 메모리 서브시스템을 테스트 및/또는 진단하기 위해 메모리 서브시스템을 동작시키고 및/또는 필요한 소프트웨어(예를 들어, 펌웨어)를 메모리 서브시스템에 제공하기를 원할 수 있다. 이를 위해 제조업체는 메모리 서브시스템을 제조업체에서 준비한 호스트 시스템에 결합할 수 있으며, 이는 메모리 서브시스템이 제조 모드로 들어가도록 지시할 수 있으며, 그 동안 메모리 서브시스템이 테스트, 진단 및/또는 필요한 펌웨어(예를 들어, 펌웨어 이미지)와 함께 제공될 수 있다. 보다 구체적으로, 제조업체가 준비한 호스트 시스템은 인터페이스 커넥터가 메모리 서브시스템의 메모리 서브시스템 제어기에 특정 신호를 제공하도록 지시할 수 있고, 이로 인해 메모리 서브시스템이 제조 모드로 들어갈 수 있다. 인터페이스 커넥터는 제조업체에서 준비한 호스트 시스템을 메모리 서브시스템에 연결하는 역할을 한다.

인터페이스 커넥터로부터 메모리 서브시스템 제어기로 신호를 제공하는 것은 다수의 핀들(예를 들어, 인터페이스 커넥터의)을 이용하는 것을 포함할 수 있고, 그리고 종종, 메모리 서브시스템의 제조 모드의 활성화를 제어하는 복잡성은 인터페이스 커넥터의 어떤 유형 및/또는 얼마나 많은 핀들이 사용되는지에 따라 달라질 수 있다. 예를 들어, 더 많은 핀들 및/또는 다른 유형의 핀들을 동시에 사용하면 제조 모드를 활성화하기 위한 회로부가 복잡해질 수 있으며, 이는 메모리 서브시스템 제조의 초기화 또는 사전 초기화 단계를 시간 소모적 및/또는 비용이 많이 들게 할 수 있다.

본 개시의 양태는 이전 접근법과 비교하여 제조 모드의 활성화를 제어하기 위한 보다 효율적 및/또는 보다 유연한 접근법을 제공함으로써 상기 및 기타 결함을 해결한다. 예를 들어, 실시예는 종래의 접근 방식보다 더 적은 수의 핀들(예를 들어, 일부 구현예에서 단일 핀)을 통해 제조 모드를 제어하는 것을 포함할 수 있다. 일부 실시예에서, 이전 접근법에서 사용되지 않을 수 있는 예비 핀(reserved pin)과 같은 동일한 유형의 다중 핀들이 제조 모드를 구현하는 데 사용될 수 있다. 이와 같이, 본 명세서에 설명된 실시예는 덜 복잡한 회로부 구현예를 제공할 수 있으며, 이는 메모리 서브시스템을 제조하는 것과 관련된 비용을 감소시킬 수 있고 및/또는 제조 단계에서 시간을 덜 소모하는 결과를 초래할 수 있다. 또한, 본 명세서에 설명된 일부 실시예는 제조 모드를 위해 이전에 사용되지 않은 핀(예를 들어, 예비 핀)을 사용하기 때문에, 이전에 제조 모드를 활성화하는 데 사용되었던 핀을 다른 동작 및/또는 기능에 사용할 수 있다.

도 1은 본 개시의 일부 실시예에 따른 메모리 서브시스템(110)을 포함하는 컴퓨팅 시스템(100)의 예를 도시한다. 메모리 서브시스템(110)은 하나 이상의 휘발성 메모리 디바이스(예를 들어, 메모리 디바이스(140)), 하나 이상의 비휘발성 메모리 디바이스(예를 들어, 메모리 디바이스(130)) 또는 이들의 조합과 같은 미디어를 포함할 수 있다.

메모리 서브시스템(110)은 저장 디바이스, 메모리 모듈, 또는 저장 디바이스와 메모리 모듈의 하이브리드일 수 있다. 저장 디바이스의 예는 솔리드 스테이트 드라이브(SSD), 플래시 드라이브, 범용 직렬 버스(USB) 플래시 드라이브, 내장형 멀티미디어 제어기(eMMC) 드라이브, 범용 플래시 저장(UFS) 드라이브, 보안 디지털(SD) 카드 및 하드 디스크 드라이브(HDD)를 포함한다. 메모리 모듈의 예는 듀얼 인라인 메모리 모듈(DIMM), 스몰 아웃라인 DIMM(SO-DIMM) 및 다양한 유형의 비휘발성 듀얼 인 라인 메모리 모듈(NVDIMM)을 포함한다.

컴퓨팅 시스템(100)은 데스크탑 컴퓨터, 노트북 컴퓨터, 네트워크 서버, 모바일 디바이스, 차량(예를 들어, 비행기, 무인 항공기, 기차, 자동차 또는 기타 운송 수단), 사물인터넷(IoT) 가능 디바이스, 내장형 컴퓨터(예를 들어, 차량, 산업 장비 또는 네트워크로 연결된 상업용 디바이스에 포함된 컴퓨터), 또는 메모리 및 처리 디바이스를 포함하는 그러한 컴퓨팅 디바이스와 같은 컴퓨팅 디바이스일 수 있다.

컴퓨팅 시스템(100)은 하나 이상의 메모리 서브시스템(110)에 결합된 호스트 시스템(120)을 포함할 수 있다. 일부 실시예에서, 호스트 시스템(120)은 상이한 유형의 메모리 서브시스템(110)에 결합된다. 도 1은 하나의 메모리 서브시스템(110)에 결합된 호스트 시스템(120)의 일례를 도시한다. 본 명세서에 사용된 바와 같이, "에 결합된(coupled to)" 또는 "와 결합된(coupled with)"은 일반적으로 컴포넌트들 간의 연결을 의미하며, 이는 전기, 광학, 자기 등과 같은 연결을 포함하여, 유선이든 무선이든, 간접 통신 연결 또는 직접 통신 연결(예를 들어, 중간에 컴포넌트 없이)이 될 수 있다.

호스트 시스템(120)은 프로세서 칩셋 및 프로세서 칩셋에 의해 실행되는 소프트웨어 스택을 포함할 수 있다. 프로세서 칩셋은 하나 이상의 코어, 하나 이상의 캐시, 메모리 제어기(예를 들어, NVDIMM 제어기) 및 스토리지 프로토콜 제어기(예를 들어, PCIe 제어기, SATA 제어기)를 포함할 수 있다. 호스트 시스템(120)은 예를 들어 메모리 서브시스템(110)을 사용하여 메모리 서브시스템(110)에 데이터를 기록하고 메모리 서브시스템(110)으로부터 데이터를 판독한다.

일부 실시예에서, 호스트 시스템(120)은 메모리 서브시스템(110)에 펌웨어(예를 들어, 펌웨어(105))를 테스트, 진단 및/또는 제공하도록(예를 들어, 메모리 서브시스템(110)에 이를 지시하도록) 구성된 제조업체의 호스트 시스템일 수 있다. 메모리 서브시스템(110)에 제공될 펌웨어(105)는 제조 테스트 펌웨어(예를 들어, 메모리 서브시스템(110)이 테스트 및/또는 진단되도록 허용할 수 있음), 운영 체제 펌웨어, 및/또는 메모리 서브시스템(110)이 고객(예를 들어, 제조업체로부터 메모리 서브시스템을 구매하는 엔티티)에게 이용 가능하게 되기 전에 메모리 서브시스템(110)(예를 들어, 메모리 서브시스템 제어기(115))에 로딩되기를 원하는 펌웨어일 수 있다.

호스트 시스템(120)은 물리적 호스트 인터페이스를 사용하여 메모리 서브시스템(110)에 결합될 수 있다. 물리적 호스트 인터페이스의 예는 SATA(serial advanced technology attachment) 인터페이스, PCIe(peripheral component interconnect express) 인터페이스, 범용 직렬 버스(USB) 인터페이스, Fibre 채널, SAS(Serial Attached SCSI), SCSI(Small Computer System Interface), DDR(double data rate) 메모리 버스, 듀얼 인라인 메모리 모듈(DIMM) 인터페이스(예를 들어, DDR(Double Data Rate)를 지원하는 DIMM 소켓 인터페이스), 개방형 NAND 플래시 인터페이스(ONFI), 이중 데이터 레이트(DDR), LPDDR(Low Power Double Data Rate) 또는 기타 인터페이스 등을 포함하지만 이에 제한되지 않는다. 물리적 호스트 인터페이스는 호스트 시스템(120)과 메모리 서브시스템(110) 사이에서 데이터를 전송하는데 사용될 수 있다. 호스트 시스템(120)은 메모리 서브시스템(110)이 PCIe 인터페이스에 의해 호스트 시스템(120)과 결합될 때 컴포넌트(예를 들어, 메모리 디바이스(130))에 액세스하기 위해 NVM 익스프레스(NVMe) 인터페이스를 추가로 활용할 수 있다. 물리적 호스트 인터페이스는 메모리 서브시스템(110)과 호스트 시스템(120) 사이에서 제어, 어드레스, 데이터 및 기타 신호를 전달하기 위한 인터페이스를 제공할 수 있다. 도 1은 예로서 메모리 서브시스템(110)을 도시한다. 일반적으로, 호스트 시스템(120)은 동일한 통신 연결, 다중 개별 통신 연결, 및/또는 통신 연결들의 조합을 통해 다중 메모리 서브시스템에 액세스할 수 있다.

컴퓨팅 시스템(100)은 물리적 호스트 인터페이스에 결합된 인터페이스 커넥터(112)를 포함할 수 있다. 본 명세서에 사용된 바와 같이, "인터페이스 커넥터"라는 용어는 다양한 통신 프로토콜들(예를 들어, 물리적 호스트 인터페이스와 관련하여 위에서 설명된 통신 프로토콜들 중 하나) 중 특정 하나로 구현되는 물리적 커넥터를 지칭한다. 인터페이스 커넥터(112)는 호스트 시스템(120)으로부터 수신된 커맨드를 메모리 디바이스(130) 및/또는 메모리 디바이스(140)에 액세스하기 위한 커맨드 명령어로 변환할 수 있고 뿐만 아니라 메모리 디바이스(130) 및/또는 메모리 디바이스(140)와 관련된 응답을 호스트 시스템(120)에 대한 정보로 변환할 수 있다. 일부 실시예에서, 인터페이스 커넥터(112)는 메모리 서브시스템(110)의 일부일 수 있고 및/또는 그 내부에 내장될 수 있다.

다수의 실시예에서, 인터페이스 커넥터(112)는 메모리 서브시스템(110)과 호스트 시스템(120) 사이의 다른 신호들 중에서 제어, 어드레스, 및/또는 데이터를 전달하기 위해 사용될 수 있는 다수의 및/또는 상이한 유형의 핀들을 포함할 수 있다. 예를 들어, 인터페이스 커넥터(112)는 메모리 디바이스(130) 및/또는 메모리 디바이스(140)에 액세스하기 위해 다수의 핀들을 통해 호스트 시스템(120)으로부터 수신된 커맨드를 커맨드 명령어(예를 들어, 다양한 신호의 형태로)로 변환할 수 있고 뿐만 아니라 다수의 핀들을 통해 메모리 디바이스(130) 및/또는 메모리 디바이스(140)와 관련된 응답을 호스트 시스템(120)에 대한 정보(예를 들어, 다양한 신호의 형태로)로 변환할 수 있다. 메모리 서브시스템(110)과 호스트 시스템(120) 사이의 통신을 지원하기 위해 다수의 상이한 유형의 핀들이 어떻게 활용되는지에 대한 추가 세부사항은 도 2 및 도 3과 관련하여 설명된다.

메모리 디바이스들(130, 140)은 상이한 유형의 비휘발성 메모리 디바이스 및/또는 휘발성 메모리 디바이스의 임의의 조합을 포함할 수 있다. 휘발성 메모리 디바이스(예를 들어, 메모리 디바이스(140))는 동적 랜덤 액세스 메모리(DRAM) 및 동기식 동적 랜덤 액세스 메모리(SDRAM)와 같은 랜덤 액세스 메모리(RAM)일 수 있지만 이에 제한되지 않는다.

비휘발성 메모리 디바이스(예를 들어, 메모리 디바이스(130))의 일부 예는 비휘발성 메모리 셀들의 교차점 어레이인 3차원 교차점("3D 교차점") 메모리 디바이스와 같은 NAND(negative-and) 유형 플래시 메모리 및 제자리 기록(write-in-place) 메모리를 포함한다. 비휘발성 메모리의 교차점 어레이는 스택형 교차 그리드 데이터 액세스 어레이와 함께 벌크 저항의 변화에 따라 비트 저장을 수행할 수 있다. 또한, 많은 플래시 기반 메모리와 달리, 교차점 비휘발성 메모리는 제자리 기록 동작을 수행할 수 있으며, 여기서, 비휘발성 메모리 셀은 비휘발성 메모리 셀이 사전에 소거되지 않고 프로그래밍될 수 있다. NAND형 플래시 메모리는, 예를 들어 2차원 NAND(2D NAND)와 3차원 NAND(3D NAND)를 포함한다.

메모리 디바이스들(130)의 각각은 메모리 셀들의 하나 이상의 어레이들을 포함할 수 있다. 하나의 유형의 메모리 셀, 예를 들어 단일 레벨 셀(SLC)은 셀당 1 비트를 저장할 수 있다. 멀티 레벨 셀(MLC), 트리플 레벨 셀(TLC), 쿼드 레벨 셀(QLC) 및 펜타 레벨 셀(PLC)과 같은 다른 유형의 메모리 셀은 셀당 여러 비트를 저장할 수 있다. 일부 실시예에서, 메모리 디바이스들(130)의 각각은 SLC, MLC, TLC, QLC, 또는 이들의 임의의 조합과 같은 메모리 셀들의 하나 이상의 어레이들을 포함할 수 있다. 일부 실시예에서, 특정 메모리 디바이스는 메모리 셀의 SLC 부분, 및 MLC 부분, TLC 부분, QLC 부분 또는 PLC 부분을 포함할 수 있다. 메모리 디바이스(130)의 메모리 셀들은 데이터를 저장하는 데 사용되는 메모리 디바이스의 논리적 유닛을 지칭할 수 있는 페이지 또는 코드워드로 그룹화될 수 있다. 일부 유형의 메모리(예를 들어, NAND)에서는 페이지를 그룹화하여 블록을 형성할 수 있다. 3D 교차점과 같은 일부 유형의 메모리는 관리 단위(MU)를 형성하기 위해 다이들 및 채널들에 걸쳐 페이지들을 그룹화할 수 있다.

NAND 형 메모리(예를 들어, 2D NAND 및 3D NAND) 및 비휘발성 메모리 셀들의 3D 교차점 어레이와 같은 비휘발성 메모리 컴포넌트가 설명되지만, 메모리 디바이스(130)는 판독 전용 메모리(ROM), 상변화 메모리(PCM), 자기 선택 메모리, 다른 칼코게나이드 기반 메모리, 강유전체 트랜지스터 랜덤 액세스 메모리(FeTRAM), 강유전체 랜덤 액세스 메모리(FeRAM), 마그네토 랜덤 액세스 메모리(MRAM), 스핀 전달 토크(STT)-MRAM, 전도성 브리지 RAM(CBRAM), 저항성 랜덤 액세스 메모리(RRAM), 산화물 기반 RRAM(OxRAM), NOR(negative-or) 플래시 메모리 및 전기적으로 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EEPROM)와 같은 임의의 다른 유형의 비휘발성 메모리 또는 저장 디바이스에 기초할 수 있다.

메모리 서브시스템 제어기(115)(또는 간단히 제어기(115))는 메모리 디바이스들(130)과 통신하여 메모리 디바이스들(130)에서 데이터 판독, 데이터 기록 또는 데이터 소거와 같은 동작 및 기타 그러한 동작들을 수행할 수 있다. 메모리 서브시스템 제어기(115)는 하나 이상의 집적 회로 및/또는 개별 컴포넌트, 버퍼 메모리, 또는 이들의 조합과 같은 하드웨어를 포함할 수 있다. 하드웨어는 본 명세서에 설명된 동작을 수행하기 위한 전용(예를 들어, 하드 코딩된) 로직을 갖는 디지털 회로부를 포함할 수 있다. 메모리 서브시스템 제어기(115)는 마이크로제어기, 특수 목적 논리 회로부(예를 들어, 필드 프로그래밍 가능 게이트 어레이(FPGA), 주문형 집적 회로(ASIC) 등), 또는 다른 적절한 프로세서일 수 있다. 일부 실시예에서, 메모리 서브시스템 제어기(115)는 NVMe 인터페이스를 통해 메모리 서브시스템(110)(예를 들어, 호스트 시스템(120), 및/또는 메모리 디바이스들(130 및/또는 140))을 제공하도록 구성될 수 있다.

메모리 서브시스템 제어기(115)는 로컬 메모리(119)에 저장된 명령어를 실행하도록 구성된 하나 이상의 프로세서들(예를 들어, 프로세서(117))을 포함할 수 있는 처리 디바이스일 수 있다. 예시된 예에서, 메모리 서브시스템 제어기(115)의 로컬 메모리(119)는 메모리 서브시스템(110)과 호스트 시스템(120) 사이의 통신을 처리하는 것을 포함하는 메모리 서브시스템(110)의 동작을 제어하는 다양한 프로세스, 동작, 논리 흐름 및 루틴을 수행하기 위한 명령어를 저장하도록 구성된 내장형 메모리를 포함한다.

일부 실시예에서, 로컬 메모리(119)는 메모리 포인터, 페치된 데이터 등을 저장하는 메모리 레지스터들을 포함할 수 있다. 로컬 메모리(119)는 또한 메모리 서브시스템 제어기(115)가 호스트 시스템(102)으로부터 펌웨어(105)를 요청할 수 있게 하는 마이크로코드 및/또는 명령어를 저장하기 위한 판독 전용 메모리(ROM)(예를 들어, 부트-ROM)를 포함할 수 있다. 도 1의 예시적인 메모리 서브시스템(110)은 메모리 서브시스템 제어기(115)를 포함하는 것으로 도시되었지만, 본 개시의 다른 실시예에서, 메모리 서브시스템(110)은 메모리 서브시스템 제어기(115)를 포함하지 않고, 대신 외부 제어(예를 들어, 외부 호스트에 의해, 또는 메모리 서브시스템과 분리된 프로세서 또는 제어기에 의해 제공됨)에 의존할 수 있다.

일반적으로, 메모리 서브시스템 제어기(115)는 호스트 시스템(120)으로부터 커맨드 또는 동작을 수신할 수 있고, 커맨드 또는 동작을 명령어 또는 적절한 커맨드로 변환하여 메모리 디바이스(130) 및/또는 메모리 디바이스(140)에 대한 원하는 액세스를 달성할 수 있다. 메모리 서브시스템 제어기(115)는 웨어 레벨링 동작, 가비지 수집 동작, 오류 검출 및 오류 정정 코드(ECC) 동작, 암호화 동작, 캐싱 동작 및 메모리 디바이스(130)와 연관된 물리적 어드레스(예를 들어, 물리적 블록 어드레스)와 논리적 어드레스(예를 들어, 논리적 블록 어드레스(LBA), 네임스페이스) 사이의 어드레스 변환과 같은 다른 동작을 담당할 수 있다.

메모리 서브시스템(110)은 또한 도시되지 않은 추가 회로 또는 컴포넌트를 포함할 수 있다. 일부 실시예에서, 메모리 서브시스템(110)은 캐시 또는 버퍼(예를 들어, DRAM) 및 메모리 서브시스템 제어기(115)로부터 어드레스를 수신하고 메모리 디바이스(130) 및/또는 메모리 디바이스(140)에 액세스하기 위해 어드레스를 디코딩할 수 있는 어드레스 회로(예를 들어, 로우 디코더 및 컬럼 디코더)를 포함할 수 있다.

일부 실시예에서, 메모리 디바이스(130)는 메모리 디바이스(130)의 하나 이상의 메모리 셀들에 대한 동작을 실행하기 위해 메모리 서브시스템 제어기(115)와 함께 동작하는 로컬 미디어 제어기들(135)을 포함한다. 외부 제어기(예를 들어, 메모리 서브시스템 제어기(115))는 메모리 디바이스(130)를 외부적으로 관리할 수 있다(예를 들어, 메모리 디바이스(130)에 대한 미디어 관리 동작 수행). 일부 실시예에서, 메모리 디바이스(130)는 동일한 메모리 디바이스 패키지 내의 미디어 관리를 위해 로컬 제어기(예를 들어, 로컬 제어기(135))와 결합된 원시 메모리 디바이스인 관리형 메모리 디바이스다. 관리형 메모리 디바이스의 예는 관리형 NAND(MNAND) 디바이스이다.

메모리 서브시스템 제어기(113)는 제조 모드 및/또는 제조 모드 활성화/비활성화와 관련된 작업들을 조정(orchestrate) 및/또는 수행하도록 구성될 수 있는 제조 모드 컴포넌트(113)를 포함한다. 도면을 모호하게 하지 않도록 도 1에 도시되지는 않았지만, 제조 모드 컴포넌트(113)는 본 명세서에 설명된 동작들을 용이하게 하기 위해 다양한 회로부를 포함할 수 있다. 예를 들어, 제조 모드 컴포넌트(113)는 ASIC, FPGA, 상태 머신, 및/또는 제조 모드 컴포넌트(113)가 본 명세서에 설명된 동작들을 조정 및/또는 수행하도록 허용할 수 있는 다른 논리 회로부 형태의 특수 목적 회로를 포함할 수 있다.

도 2, 도 3, 도 4와 관련하여 더 상세히 설명된 바와 같이. 제조 모드 컴포넌트(113)는 메모리 서브시스템(110)(예를 들어, 메모리 서브시스템 제어기(115))이 제조 모드로 들어갈 필요가 있는지 여부를 결정하도록 구성될 수 있고, 이는 메모리 서브시스템 제어기(115)가 현재 펌웨어(firmware)(예를 들어, 펌웨어(105))를 포함하는지 여부에 기초하여 더 결정될 수 있다. 메모리 서브시스템(110)이 펌웨어를 포함하지 않는다는 결정에 응답하여, 제조 모드 컴포넌트(113)는 메모리 서브시스템 제어기(115)가 제조 모드 동안 펌웨어와 함께 제공받을 수 있도록 제조 모드가 활성화되도록 요청할 수 있다. 제조 모드 컴포넌트(113)는 제조 모드와 연관된 동작이 완료될 때(예를 들어, 펌웨어(105)가 수신되어 메모리 서브시스템 제어기(115)에 저장될 때) 비활성화될 제조 모드를 추가로 요청할 수 있다.

일부 실시예들에서, 제조 모드 컴포넌트(113)에 의해 수행되는 동작들은 메모리 서브시스템(110) 및/또는 메모리 서브시스템 제어기(115)의 제조의 초기화 또는 사전-초기화 단계 동안 수행될 수 있다. 따라서, 일부 실시예들에서, 제조 모드 컴포넌트(113)는 메모리 서브시스템(110)의 제조 동안 및/또는 이후에 그러나 메모리 서브시스템(110)의 패키징 이전에 본 명세서에 설명된 동작들을 수행할 수 있다. 그러나 실시예들은 이에 제한되지 않으며 일부 실시예들에서 제조 모드 컴포넌트(113)는 예를 들어, 메모리 서브시스템(110) 및/또는 메모리 서브시스템 제어기(115)에 제공될 펌웨어(105)를 요청하기 위해 메모리 서브시스템(110)의 동작의 단계 동안 본 명세서에 설명된 동작들을 수행할 수 있다.

일부 실시예들에서, 메모리 서브시스템 제어기(115)는 제조 모드 컴포넌트(113)의 적어도 일부를 포함한다. 예를 들어, 메모리 서브시스템 제어기(115)는 본 명세서에 설명된 동작들을 수행하기 위해 로컬 메모리(119)에 저장된 명령어들을 실행하도록 구성된 프로세서(117)(처리 디바이스)를 포함할 수 있다. 일부 실시예들에서, 제조 모드 컴포넌트(113)는 호스트 시스템(110), 어플리케이션, 또는 운영 체제의 일부이다.

도 2는 본 개시의 일부 실시예들에 따른 인터페이스 커넥터(212)의 예를 도시한다. 인터페이스 커넥터(212)는 도 1에 도시된 인터페이스 커넥터(112)와 유사할 수 있다. 실시예들이 특정 유형의 인터페이스 커넥터를 사용하는 것으로 제한되지는 않지만, 도 2에 도시된 인터페이스 커넥터(212)는 SFF-8639(U.2라고도 함) 및/또는 SFF-TA-1001(U.3이라고도 함) 커넥터들일 수 있다.

인터페이스 커넥터(212)는 도 2에 도시된 바와 같이 다수의 핀들을 통해 호스트 시스템 및/또는 디바이스와 통신하도록 구성될 수 있다. 본 명세서에 사용된 바와 같이, 용어 "핀"은 전기적 터미네이션(termination)들을 생성하고 다른 디바이스들과의 통신을 가능하게 하는 데 사용되는 물리적 인터페이스를 의미한다. 도 2에 예시된 비제한적인 예로서, 인터페이스 커넥터(212)는 S1, . . ., S7(각각 230-1, ..., 230-7), E1, . . ., E6(232-1, ..., 232-6), P1, . . ., 15(각각 236-1, ..., 236-15), E7, . . ., E16(각각 232-7, ..., 232-16), S8, . . ., S28(각각 230-8, ..., 230-28), 및 E17, . . ., E25(각각 232-17, ..., 232-25) 핀들을 포함한다. 다수의 실시예들에서, 커맨드들, 어드레스들, 및/또는 데이터는 신호들의 형태로 인터페이스 커넥터(212)의 다수의 핀들을 통해 통신될 수 있다.

예를 들어, SNIA(Storage Networking Industry Association)(이전에는 SFF(Small Form Factor) 위원회로 알려진)에 의해 정의된 일부 접근 방식들에 따르면, 메모리 서브시스템 및/또는 메모리 컴포넌트들의 제조 모드를 활성화하기 위해 S15 핀(예를 들어, 핀(230-15) 및 호스트 포트 유형(HPT) 0 핀이라고도 함), E16(핀 232-16 및 HPT 1 핀이라고도 함) 및 E25(핀 232-25 및 또한 듀얼 포트 활성화 핀이라고 함) 통해 인터페이스 커넥터(212)와 같은 인터페이스 커넥터는 신호들을 제공하도록 구성될 수 있다. 이 핀들은 디바이스(예를 들어, 메모리 서브 시스템)가 결합되는 슬롯 유형, 디바이스가 결합되는 호스트 프로토콜 유형, 및/또는 듀얼 포트 모드를 활성화할지 아닐지를 결정하는 데 사용될 수 있다. SFF-TA-1001 사양에 따르면, 예를 들어, S15 핀은 인터페이스 커넥터(212)와 같은 인터페이스 커넥터를 통해 호스트 시스템에 결합된 디바이스가 SFF-8369 SSD인지 SFF-TA-1001 SSD인지를 구별하는데 사용될 수 있고, E16 핀은 인터페이스 커넥터를 통해 결합된 호스트 프로토콜이 PCIe, Gen-Z 또는 정의되지 않은 호스트 프로토콜인지 구별하는 데 사용될 수 있고, E25 핀은 듀얼 포트 모드를 활성화할지 아닐지를 나타내는 데 사용될 수 있습니다. 핀들 S15, E16 및 E25에 의해 표시된 값들의 조합(예를 들어, 로직 "1"에 대응하는 "하이(HIGH)" 및 로직 "0"에 대응하는 "로우(LOW)")을 기반으로 한 해당 동작 모드는 다음과 같이 표 1에 나열된다:

동작 모드

S15	E16	E25	디바이스 동작 모드
하이	하이	하이	호스트 포트 쿼드 PCIe 단일 *4
하이	하이	로우	호스트 포트 쿼드 PCIe 듀얼 *2
로우	하이	하이	호스트 포트 SFF-TA-1001 단일 *4
로우	하이	로우	호스트 포트 SFF-TA-1001 듀얼 *2
하이	로우	하이	Gen-z 단일 *4
하이	로우	로우	Gen-Z 듀얼 *2
로우	로우	하이	정의되지 않은 단일 *4
로우	로우	로우	제조 모드

예를 들어, 표 1에 설명된 것처럼 S15 및 E16 핀들은 하이로 어서션(assertion)될 수 있고, E25 핀은 로우로 어서션될 수 있고, 이는 호스트 시스템이 PCIe 호스트 프로토콜을 사용하고 인터페이스 커넥터를 통해 호스트 시스템에 결합된 메모리 서브 시스템이 활성화된 단일 포트 모드 없이 SFF-8639 SDD임을 나타낸다.

표 1에 추가로 열거된 바와 같이, 제조 모드는 3개의 S15, E16 및 E25 핀들 모두를 사용함으로써 활성화될 수 있다. 예를 들어, 인터페이스 핀들 S15, E16 및 E25는 SINA에 따라 제조 모드의 활성화를 나타내는 로우로 어서션될 수 있다(예를 들어, 플로팅됨(floated)).

본 명세서에 설명된 바와 같이, 제조 모드를 활성화하기 위해 다른 유형들을 갖는 다중 핀들(예를 들어, S15, E16, 및 E25)을 이용하는 것은 메모리 서브시스템(예를 들어, 메모리 서브시스템(110))의 회로부에 복잡성을 더할 수 있다. 대조적으로, 본 명세서에 설명된 실시예들은 제조 모드를 활성화하기 위해 동일한 유형의 단일 핀 및/또는 다중 핀들(예를 들어, 예비(reserved) "P" 핀들과 같은 예비 핀)을 이용할 수 있으며, 이는 메모리 서브시스템의 제조 및/또는 메모리 서브시스템의 제조 단계와 관련된 비용을 적은 시간 소모로 줄일 수 있다. 본 명세서에서 "예비 핀"은 특정한 사양 또는 인터페이스 커넥터 유형에 따라 할당된 전용 용도를 가지고 있지 않은 핀을 지칭한다. 특히, 본 설명서에 설명된 실시예들은 SFF-8369 및 SFF-TA-1001 인터페이스 커넥터들이 호환되지 않는 (예를 들어, 이들이 3.3V 및/또는 12V와 호환되기 때문에), 5V의 전원 공급 전압을 제공하기 위해 이용된 P7, P8 및/또는 P9 핀들 중 적어도 하나를 이용한다. 따라서 SFF-8369 및 SFF-TA-1001 인터페이스 커넥터들에 사용되지 않은 P 핀들을 이용함으로써 본 명세서에 설명된 실시예들은 다른 동작들 및/또는 기능들을 위해 적어도 제조 모드 동안 S15, E16 및 E25를 이용할 수 있다.

도 3은 본 개시의 일부 실시예들에 따른 제조 모드를 활성화/비활성화 하기 위한 인터페이스 커넥터(312)를 포함하는 회로부(316)의 예를 도시한다. 회로부(316)는 메모리 서브시스템(예를 들어, 도 1에 도시된 메모리 서브시스템)의 일부일 수 있다. 인터페이스 커넥터(312)는 각각 도 2 및 도 3에 도시된 인터페이스 커넥터(112 및 212)와 유사할 수 있고, 비록 실시예들은 이에 제한되지 않지만, SFF-8639(U.2라고도 함) 및/또는 SFF-TA-1001(또한 U.3라고도 함) 커넥터들일 수 있다. 예시 회로부(316)는 또한 메모리 서브시스템 제어기(115)와 유사할 수 있는 메모리 서브시스템 제어기(315)를 포함할 수 있다.

도 3에 도시된 실시예에서, 논리 게이트(342)는 메모리 서브시스템 제어기(315) 및 인터페이스 커넥터(312)에 결합된다. 다수의 실시예들에서, 논리 게이트(342)는 인터페이스 커넥터(312) 및 메모리 서브시스템 제어기(315)로부터 신호들을 수신하도록 구성될 수 있다. 인터페이스 커넥터(312), 논리 게이트(342), 및 메모리 서브시스템 제어기(315) 사이에서 통신되는 신호들은 본질적으로 2진법(binary)일 수 있다. 예를 들어, 인터페이스 커넥터(312)로부터 논리 게이트(342)에서 수신된 신호(341)는 로직 1(예를 들어, 하이) 또는 로직 0(예를 들어, 로우)에 대응할 수 있고, 하나의 이진 값은 (예를 들어, 도 1에 도시된 호스트 시스템(120)에 의해) 제조 모드가 활성화되도록 허용됨을 표시하고 다른 이진 값은 반대를 표시한다. 예를 들어, 메모리 서브시스템 제어기(315)로부터 논리 게이트(342)에서 수신된 제조 모드 활성화 신호로 지칭되는 신호(345)(MFG_MODE_EN)는 제조 모드가 메모리 서브시스템 제어기(315)에 의해 요청되었는지 나타나기 위해 하이 또는 로우로 토글(toggle)될 수 있다. 비록 실시예들이 그렇게 제한되지는 않지만, 이 예에서, 논리 게이트(342)는 AND 게이트이다.

신호(341)는 인터페이스 커넥터(312)의 다수의 P 핀들(예를 들어, 도 2에 도시된 핀들(236-1 내지 236-15)) 중 적어도 하나를 통해 논리 게이트(342)에 제공될 수 있다. 인터페이스 커넥터(312)를 논리 게이트(342)에 결합하는 P 핀들의 수는 핀들 P7(도 2에 도시된 236-7), P8(도 2에 도시된 236-8), 및/또는 P9(도 2에 도시된 236-9)를 포함할 수 있다. 커맨드의 수신에 응답하여(예를 들어, 제조 모드가 활성화되도록 허용함), 예를 들어 P7, P8 및 P9 핀들 중 하나는 논리 게이트(342)에 하이 신호를 제공하기 위해 하이로 어서션될 수 있다. 그러나 실시예들은 그렇게 제한되지 않으며 논리 게이트(342)에 신호들을 제공하기 위해 P7, P8, 및/또는 P9 핀들 중 하나 이상이 이용될 수 있다. 예를 들어, P7, P8, 및 P9 핀들 중 2개 또는 3개 모두는 제조 모드를 활성화하기 위해 논리 게이트(342)에 각각의 신호들을 제공할 수 있다.

일부 실시예들에서, P7, P8, 및/또는 P9 핀들은 예를 들어 5V와 같은 전원 전압을 제공하기 위해 이용될 수 있다. 3.3V와 같은 다른(예를 들어, 더 낮은) 전원 전압과 호환되는 메모리 서브시스템들의 경우, 논리 게이트(342) 및/또는 메모리 서브시스템 제어기(315)에 공급되는 신호(341)가 대응하는 전압 허용 한계를 초과하지 않도록 추가적인 저항(resistance)/저항기(resistor)(346)가 신호(341)를 운반하는 신호 라인에 추가될 수 있다.

제공되는 신호의 논리 값은 알려진 신호의 상태를 보장하기 위해 이용될 수 있는 풀업(pull-up) 저항기(343)을 포함하는 개방/드레인 회로부를 통해 조정될 수 있다. 예를 들어, 개방 상태에 있는 개방-드레인 회로부에 응답하여, 풀업 저항기(343)은 P 핀으로부터 제공되는 신호(341)가 하이(예를 들어, 논리적 "1")임을 보장할 수 있고, 그리고 드레인 상태에 있는 개방-드레인 회로에 응답하여, 풀업 저항기(343)은 P 핀으로부터 제공되는 신호(341)가 로우(예를 들어, 논리적 "0")인 것을 보장할 수 있다.

메모리 서브시스템 제어기(315) 및 인터페이스 커넥터(312)로부터 제조 모드의 활성화(예를 들어, 하이 상태의)를 나타내는 두 신호들에 응답하여, 논리 게이트(342)는 스위치 신호라고 하는 신호(347)(SIO_SELECT)를 멀티플렉서(348)에 제공할 수 있다. 신호(347)의 상태(예를 들어, 하이/로우)는 제조 모드가 활성화되거나 활성화되지 않음을 나타낼 수 있다.

논리 게이트(342)로부터 스위치 신호(347)(예를 들어, 하이 신호)의 수신에 응답하여, 멀티플렉서(348)는 인터페이스 커넥터(312)를 메모리 서브시스템 제어기(315)에 결합하도록 구성될 수 있다. 예를 들어, 멀티플렉서(348)는 신호 라인들(349 및 340)(다수의 E 핀들을 통해 인터페이스 커넥터(312)에 결합됨)을 메모리 서브시스템 제어기(315)의 신호 라인들(342 및 344)(UART(Universal Asynchronous Receiver/Transmitter)를 통해 메모리 서브시스템 제어기(315)에 결합됨)에 결합할 수 있다. 신호 라인들(349, 340)을 통해 메모리 서브 시스템 제어기(315)에 제공되는 신호들은 E23 및 E24 핀들(예를 들어, 도 2에 도시된 핀들(232-23) 및 핀들(232-24))과 같은 다수의 E 핀들을 통해 인터페이스 커넥터(312)로부터 제공될 수 있다. 신호 라인들(342 및 344)이 신호 라인들(349 및 340)에 각각 결합될 때, 호스트 시스템(예를 들어, 도 1에 도시된 호스트 시스템(120))은 펌웨어(예를 들어, 도 1에 도시된 펌웨어(105))를 메모리 서브시스템 제어기(315)에 (예를 들어, 핀들E23 및 E24를 통해) 제공할 수 있다.

제조 모드가 비활성화될 때(예를 들어, 신호(347)가 로우/디어어션되도록 신호들(341 또는 345)이 로우/디어어션됨), 멀티플렉서(348)는 신호 라인들(349 및 340)(예를 들어, E23 및 E24 핀들을 통해 인터페이스 커넥터(312)에 결합됨)을 시스템 관리 버스(SMB) 구현 측파대 채널들과 같은 측파대 채널들로 활용될 수 있는 신호 라인(343 및 347)에 각각 결합(예를 들어, 결합을 유지)하도록 구성될 수 있다. 예를 들어, SMB 측파대 채널로서 신호 라인(343)에 결합된 신호 라인(349)은 데이터를 전송하기 위해 이용될 수 있고(도 3에 도시된 바와 같은 SMBDAT), SMB 측파대 채널로서 신호 라인(347)에 결합된 신호 라인(340)은 클록 신호들(도 3에 도시된 바와 같은 SMBCLK)를 전송하기 위해 이용될 수 있다.

도 4는 본 개시 내용의 일부 실시예들에 따라서 제조 모드에서 메모리 컴포넌트를 동작시키는 예시적인 방법의 흐름도(450)를 도시한다. 블록(452)에서, 제조 모드는 인터페이스 커넥터(예를 들어, 도 1, 도 2 및 도 3에 각각 도시된 인터페이스 커넥터(112, 212, 및/또는 312))의 다수의 예비 핀들 중 하나를 통해 제공된 적어도 제1 신호에 부분적으로 기초하여 활성화될 수 있다. 본 명세서에 설명된 바와 같이, 예비 핀들의 수는 P7, P8 및/또는 P9 핀들(예를 들어, 도 2에 도시된 핀들(236-7, 236-8 및/또는 236-9))들과 같이, 다수의 P핀들(예를 들어, 도 2에 도시된 P 핀들(236))을 포함할 수 있다. 제조 모드가 E16, S15 및/또는 E25 핀들과 같은 호스트 포트 구성 유형 핀들을 이용함으로써 활성화된 일부 접근 방식들과 대조적으로, 블록(452)에서 인터페이스 커넥터는 호스트 포트 구성 유형 핀들을 이용하지 않고, 제조 모드를 활성화하는 신호를 전송하도록 구성될 수 있다.

블록(454)에서, 제2 신호는 제조 모드(예를 들어, 제1 신호에 기초한)를 활성화하는 것에 응답하여, 인터페이스 커넥터에 결합된 메모리 컴포넌트에 제공될 수 있다. 메모리 컴포넌트는 메모리 서브시스템 제어기(예를 들어, 각각 도 1 및 도 2에 도시된 메모리 서브시스템 제어기(115 및/또는 315))와 같이 메모리 서브시스템(예를 들어, 도 1에 도시된 메모리 서브시스템(110))의 컴포넌트들 중 하나와 유사할 수 있다. 핀들의 제2 수는, 예를 들어, 다수의 인터페이스 커넥터의 E 핀들(예를 들어, 도 2에 도시된 E 핀들(232))을 포함할 수 있다.

일부 실시예에서, 제2 신호는 메모리 컴포넌트 및/또는 메모리 서브시스템으로 전송될 데이터를 포함할 수 있고, 데이터는 제조 테스트 펌웨어, 운영 체제 펌웨어, 또는 이들의 임의의 조합과 같은 호스트 시스템(예를 들어, 도 1에 도시된 호스트 시스템(110))으로부터 제공되는 펌웨어를 포함할 수 있다.

도 5는 머신이 본 명세서에서 논의된 방법론들 중 하나 이상을 수행하게 하기 위한 명령어들의 세트가 실행될 수 있는 컴퓨터 시스템(541)의 예시적인 머신을 도시한다. 일부 실시예에서, 컴퓨터 시스템(541)은 메모리 서브시스템(예를 들어, 도 1의 메모리 서브시스템(110))을 포함하거나, 이와 결합되거나, 이를 활용하는 호스트 시스템(예를 들어, 도 1의 호스트 시스템(120))에 대응할 수 있거나 제어기의 동작을 수행하기 위해(예를 들어, 도 1의 제조 모드 컴포넌트(113)에 대응하는 동작을 수행하기 위해 운영 체제를 실행하기 위해) 사용될 수 있다. 일부 대안적인 실시예에서, 머신은 LAN, 인트라넷, 엑스트라넷, 및/또는 인터넷의 다른 머신에 연결(예를 들어, 네트워크화)될 수 있다. 머신은 클라이언트-서버 네트워크 환경에서 서버 또는 클라이언트 머신의 용량으로, 피어 투 피어(또는 분산) 네트워크 환경에서 피어 머신, 또는 클라우드 컴퓨팅 인프라 또는 환경에서 서버 또는 클라이언트 머신으로서 동작할 수 있다.

머신은 개인용 컴퓨터(PC), 태블릿 PC, 셋톱박스(STB), 개인휴대정보비서(PDA), 휴대폰, 웹 어플라이언스, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 해당 머신이 취해야 할 조치를 지정하는 명령어 세트(순차적이든 아니든)를 실행할 수 있는 기타 머신일 수 있다. 또한, 단일 머신이 예시되어 있지만, "머신"라는 용어는 또한 본 명세서에서 논의된 방법론 중 하나 이상을 수행하기 위해 명령어 세트(또는 다중 세트들)를 개별적으로 또는 공동으로 실행하는 머신들의 집합을 포함하는 것으로 간주되어야 한다.

예시적인 컴퓨터 시스템(541)은 처리 디바이스(502), 메인 메모리(604)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동기 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM) 등과 같은 동적 랜덤 액세스 메모리(DRAM) 등), 정적 메모리(506)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 데이터 저장 시스템(518)을 포함하며, 이들은 버스(530)를 통해 서로 통신한다.

처리 디바이스(502)는 마이크로프로세서, 중앙 처리 디바이스 등과 같은 하나 이상의 범용 처리 디바이스를 나타낸다. 보다 구체적으로, 처리 디바이스는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서 또는 다른 명령어 세트를 구현하는 프로세서, 또는 명령어 세트의 조합을 구현하는 프로세서일 수 있다. 처리 디바이스(502)는 또한 주문형 집적 회로(ASIC), 필드 프로그래밍 가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 처리 디바이스일 수 있다. 처리 디바이스(502)는 본 명세서에서 논의된 동작 및 단계를 수행하기 위한 명령어(526)를 실행하도록 구성된다. 컴퓨터 시스템(541)은 네트워크(520)를 통해 통신하기 위한 네트워크 인터페이스 디바이스(508)를 더 포함할 수 있다.

데이터 저장 시스템(518)은 하나 이상의 명령어 세트(526) 또는 본 명세서에 설명된 방법론 또는 기능 중 임의의 하나 이상을 구현하는 소프트웨어가 저장되어 있는 머신 판독가능 저장 매체(524)(컴퓨터 판독가능 매체라고도 함)를 포함할 수 있다. 명령어(526)는 또한 컴퓨터 시스템(541)에 의한 실행 동안 메인 메모리(504) 및/또는 처리 디바이스(502) 내에 완전히 또는 적어도 부분적으로 상주할 수 있으며, 메인 메모리(504) 및 처리 디바이스(502)는 또한 머신 판독가능 저장 매체를 구성한다. 머신 판독가능 저장 매체(524), 데이터 저장 시스템(518), 및/또는 메인 메모리(504)는 도 1의 메모리 서브시스템(110)에 대응할 수 있다.

일 실시예에서, 명령어(526)는 컴퓨팅 컴포넌트(예를 들어, 도 1의 컴퓨팅 컴포넌트(113))에 대응하는 기능을 구현하기 위한 명령어를 포함한다. 명령어는 제조 모드 컴포넌트(도 1의 제조 모드 컴포넌트(113)와 같은)로 동작을 수행하는 것과 연관된 제조 모드 명령어(513)를 포함할 수 있다. 머신 판독가능 저장 매체(524)는 예시적인 실시예에서 단일 매체인 것으로 도시되어 있지만, "머신 판독가능 저장 매체"라는 용어는 하나 이상의 명령어 세트를 저장하는 단일 매체 또는 다중 매체를 포함하는 것으로 간주되어야 한다. "머신 판독가능 저장 매체"라는 용어는 머신에서 실행하기 위한 명령어 세트를 저장하거나 인코딩할 수 있고 그리고 머신이 본 개시의 방법론들 중 임의의 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 간주되어야 한다. 따라서 "머신 판독가능 저장 매체"라는 용어는 솔리드 스테이트 메모리, 광학 매체 및 자기 매체를 포함하지만 이에 제한되지 않는 것으로 간주되어야 한다.

이전의 상세한 설명의 일부는 컴퓨터 메모리 내의 데이터 비트에 대한 동작의 알고리즘 및 기호 표현의 관점에서 제시되었다. 이러한 알고리즘 설명 및 표현은 데이터 처리 기술 분야의 기술자가 자신의 작업 내용을 해당 기술 분야의 다른 사람에게 가장 효과적으로 전달하기 위해 사용하는 방법이다. 알고리즘은 본 명세서에서 일반적으로 원하는 결과로 이어지는 자체 일관된 동작 시퀀스로 간주된다. 동작은 물리량의 물리적 조작이 필요한 동작이다. 일반적으로 반드시 그런 것은 아니지만 이러한 양은 저장, 결합, 비교 및 조작할 수 있는 전기 또는 자기 신호의 형태를 취한다. 주로 일반적인 사용을 위해 이러한 신호를 비트, 값, 요소, 기호, 문자, 용어, 숫자 등으로 지칭하는 것이 때때로 편리한 것으로 입증되었다.

그러나 이러한 모든 용어 및 유사한 용어는 적절한 물리량과 관련되어야 하며 이러한 양에 적용되는 편리한 레이블일 뿐이라는 점을 염두에 두어야 한다. 본 개시는 컴퓨터 시스템의 레지스터와 메모리 내에서 물리적(전자적) 수량으로 표현된 데이터를 컴퓨터 시스템 메모리나 레지스터 또는 기타 정보 저장 시스템 내에서 물리적 수량으로 유사하게 표현된 다른 데이터로 조작하고 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 동작 및 프로세스를 참조할 수 있다.

본 개시는 또한 본 명세서의 동작을 수행하기 위한 장치에 관한 것이다. 이 장치는 의도된 목적을 위해 특별히 구성되거나 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성되는 범용 컴퓨터를 포함할 수 있다. 이러한 컴퓨터 프로그램은, 이에 제한되지 않지만, 플로피 디스크, 광 디스크, CD-ROM 및 광자기 디스크를 포함하는 임의의 유형의 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), EPROM, EEPROM, 자기 또는 광학 카드, 또는 컴퓨터 시스템 버스에 각각 결합된 전자 명령어를 저장하는 데 적합한 유형들의 매체와 같은 컴퓨터 판독가능 저장 매체에 저장될 수 있다.

본 명세서에 제시된 알고리즘 및 디스플레이는 본질적으로 특정 컴퓨터 또는 기타 장치와 관련이 없다. 다양한 범용 시스템이 본 명세서의 교시에 따른 프로그램과 함께 사용될 수 있거나, 방법을 수행하기 위해 보다 전문화된 장치를 구성하는 것이 편리할 수 있다. 이러한 다양한 시스템의 구조는 아래 설명에 설명된 대로 나타난다. 또한, 본 개시는 특정 프로그래밍 언어를 참조하여 설명되지 않는다. 다양한 프로그래밍 언어가 본 명세서에 설명된 바와 같이 본 개시의 교시를 구현하기 위해 사용될 수 있다는 것이 이해될 것이다.

본 개시는 명령어가 저장된 머신 판독가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있으며, 이는 본 개시에 따른 프로세스를 수행하기 위해 컴퓨터 시스템(또는 다른 전자 디바이스)을 프로그래밍하는 데 사용될 수 있다. 머신 판독가능 매체는 머신(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장하기 위한 메커니즘을 포함한다. 일부 실시예에서, 머신 판독가능(예를 들어, 컴퓨터 판독가능) 매체는 머신(예를 들어, 컴퓨터) 판독가능 저장 매체, 예를 들어 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체, 광 저장 매체, 플래시 메모리 컴포넌트 등을 포함한다.

전술한 명세서에서, 본 개시의 실시예들은 그 특정 예시적인 실시예들을 참조하여 설명되었다. 다음의 청구범위에 기재된 본 개시의 실시예들의 보다 넓은 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음이 명백할 것이다. 따라서, 본 명세서 및 도면은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.

Claims

방법에 있어서,
인터페이스 커넥터(interface connector)의 다수의 예비 핀(reserved pin)들 중 하나를 통해 제공된 제1 신호에 적어도 부분적으로 기초하여 제조 모드(manufacturing mode)를 활성화하는 단계; 및
상기 제조 모드를 활성화하는 것에 응답하여, 상기 인터페이스 커넥터의 다수의 다른 핀들을 통해 상기 인터페이스 커넥터에 결합된 메모리 컴포넌트(memory component)에 제2 신호를 제공하는 단계를 포함하는, 방법.
제1항에 있어서, 상기 다수의 예비 핀들은 상기 메모리 컴포넌트에 전원 전압을 제공하기 위해 이용가능한 핀들을 포함하는, 방법.
제1항에 있어서, 상기 인터페이스 커넥터의 호스트 포트 구성 유형 핀(host port configuration type pin)을 사용하지 않고 상기 제1 신호를 제공하는 단계를 더 포함하는, 방법.
제1항에 있어서, 상기 인터페이스 커넥터의 다수의 E 핀들을 사용하지 않고 상기 제1 신호를 제공하는 단계를 더 포함하는, 방법.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 신호를 통해 펌웨어(firmware)에 대응하는 데이터를 상기 메모리 컴포넌트에 제공하는 단계를 더 포함하고, 상기 펌웨어는:
제조 테스트 펌웨어;
운영 체제 펌웨어; 또는
이들의 임의의 조합 중 적어도 하나에 대응하는, 방법.
시스템에 있어서,
다수의 예비 핀들을 포함하는 인터페이스 커넥터; 및
논리 게이트(logic gate)를 통해 인터페이스 커넥터에 결합된 멀티플렉서(multiplexer)를 포함하고;
상기 인터페이스 커넥터는 상기 다수의 예비 핀들 중 적어도 하나를 통해 제1 신호를 상기 논리 게이트에 제공하도록 구성되고;
상기 논리 게이트는 상기 제1 신호에 적어도 부분적으로 기초하여 스위치 신호를 상기 멀티플렉서에 제공하도록 구성되고; 및
상기 인터페이스 커넥터가 제조 모드 동안 메모리 컴포넌트에 제2 신호를 제공하도록 구성되도록 상기 멀티플렉서는 상기 제조 모드를 개시하기 위해 상기 인터페이스 커넥터를 상기 메모리 컴포넌트에 결합하도록 구성되는, 시스템.
제6항에 있어서, 상기 다수의 예비 핀들은 다수의 P 핀들을 포함하는, 시스템.
제6항에 있어서, 상기 제2 신호는 제조 테스트 펌웨어에 대응하는 데이터를 포함하는, 시스템.
제6항 내지 제8항 중 어느 한 항에 있어서,
상기 인터페이스 커넥터는 시스템 관리 버스 데이터(SMBDAT) 및 시스템 관리 버스 클록 신호(SMBCLK)를 전송하는 데 사용 가능한 다수의 핀들을 포함하고; 및
상기 인터페이스 커넥터는 상기 제조 모드 동안 상기 다수의 핀들 중 적어도 하나를 통해 상기 메모리 컴포넌트에 상기 제2 신호를 제공하도록 구성되는, 시스템.
제9항에 있어서, 상기 다수의 핀들은 다수의 E 핀들을 포함하는, 시스템.
제9항에 있어서, 상기 멀티플렉서는 UART(universal asynchronous receiver/transmitter) 송신 신호 및 UART 수신 신호가 상기 인터페이스 커넥터로부터 상기 메모리 컴포넌트로 전송되도록 상기 제조 모드를 개시하기 위해 상기 인터페이스 커넥터를 상기 메모리 컴포넌트에 결합하도록 구성되는, 시스템.
제6항 내지 제8항 중 어느 한 항에 있어서, 상기 멀티플렉서는 상기 인터페이스 커넥터로부터의 상기 제1 신호가 없는 경우 시스템 관리 버스 데이터(SMBDAT) 라인 및 시스템 관리 버스 클록(SMBCLK) 라인을 상기 인터페이스 커넥터에 결합하도록 구성되는, 시스템.
제6항 내지 제8항 중 어느 한 항에 있어서, 상기 인터페이스 커넥터는 PCIe(peripheral component interconnect express) 커넥터인, 시스템.
시스템에 있어서,
인터페이스 커넥터의 다수의 예비 핀들 중 하나를 통해 제1 신호를 제공하도록 구성된 상기 인터페이스 커넥터; 및
논리 게이트를 통해 상기 인터페이스 커넥터에 결합된 메모리 컴포넌트를 포함하고, 상기 메모리 컴포넌트는 상기 시스템을 제조 모드로 전환하기 위해 상기 논리 게이트에 제2 신호를 제공하도록 구성되고;
상기 시스템은 상기 다수의 예비 핀들 중 상기 하나를 통해 상기 논리 게이트로부터 상기 제1 신호를 수신하는 상기 논리 게이트에 응답하여 상기 제조 모드로 전환되는, 시스템.
제14항에 있어서, 상기 인터페이스 커넥터는:
상기 다수의 예비 핀들의 대응하는 제1 핀 세트; 및
제2 핀 세트를 포함하고;
상기 메모리 컴포넌트는 상기 시스템이 상기 제조 모드에 있는 동안 상기 인터페이스 커넥터의 상기 제2 핀 세트 중 적어도 하나를 통해 펌웨어에 대응하는 데이터를 수신하도록 구성되는, 시스템.
제15항에 있어서,
상기 메모리 컴포넌트는 상기 펌웨어가 수신되고 상기 메모리 컴포넌트에 저장되는 것에 응답하여 상기 논리 게이트에 제3 신호를 제공하도록 구성되고; 및
상기 제조 모드는 상기 메모리 컴포넌트로부터 상기 제3 신호를 수신하는 상기 논리 게이트에 응답하여 비활성화되는, 시스템.
제14항 내지 제15항 중 어느 한 항에 있어서, 공유 입력/출력(SIO) 라인을 통해 상기 논리 게이트에 결합된 멀티플렉서를 더 포함하고,
상기 논리 게이트는 상기 메모리 컴포넌트로부터의 상기 제1 신호 및 상기 논리 게이트로부터의 상기 제2 신호의 수신에 응답하여 상기 SIO 라인을 통해 스위치 신호를 상기 멀티플렉서에 제공하도록 구성되고; 및
상기 멀티플렉서는 상기 논리 게이트로부터의 상기 스위치 신호의 수신에 응답하여 상기 메모리 컴포넌트를 상기 인터페이스 커넥터에 결합하도록 구성되는, 시스템.
제14항 내지 제15항 중 어느 한 항에 있어서, 상기 다수의 예비 핀들 중 하나를 통해 상기 인터페이스 커넥터를 상기 메모리 컴포넌트에 결합하는 데이터 라인은 외부 풀업 저항기(pull-up resistor)에 더 결합되는, 시스템.
제14항 내지 제15항 중 어느 한 항에 있어서, 상기 논리 게이트는 AND 게이트인, 시스템.
제14항 내지 제15항 중 어느 한 항에 있어서, 상기 메모리 컴포넌트는 비휘발성 메모리 익스프레스(NVMe) 인터페이스를 통해 상기 시스템을 서빙하도록 구성된 제어기인, 시스템.