JP6542075B2 - メモリシステム - Google Patents

メモリシステム Download PDF

Info

Publication number
JP6542075B2
JP6542075B2 JP2015169392A JP2015169392A JP6542075B2 JP 6542075 B2 JP6542075 B2 JP 6542075B2 JP 2015169392 A JP2015169392 A JP 2015169392A JP 2015169392 A JP2015169392 A JP 2015169392A JP 6542075 B2 JP6542075 B2 JP 6542075B2
Authority
JP
Japan
Prior art keywords
data
memory
signal
memory system
host device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015169392A
Other languages
English (en)
Other versions
JP2017045498A (ja
Inventor
加田　憲一郎
憲一郎 加田
武田　慎也
慎也 武田
敏彦 北爪
敏彦 北爪
幹生 高杉
幹生 高杉
伸広 辻
伸広 辻
俊輔 小寺
俊輔 小寺
哲也 岩田
哲也 岩田
良雄 古山
良雄 古山
洋介 奈良井
洋介 奈良井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2015169392A priority Critical patent/JP6542075B2/ja
Priority to TW105103363A priority patent/TWI612534B/zh
Priority to US15/062,018 priority patent/US9959937B2/en
Publication of JP2017045498A publication Critical patent/JP2017045498A/ja
Application granted granted Critical
Publication of JP6542075B2 publication Critical patent/JP6542075B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

実施形態は、メモリシステムに関する。
記憶デバイスとして、ＮＡＮＤ型フラッシュメモリが広く知られている。
Toshiba Datasheet, TC58NVG0S3HTA00, 2012年8月31日 Toshiba Datasheet, TC58BVG0S3HTA00, 2012年8月31日
メモリのピン数よりも少ないピン数の端子を通じて該メモリのテストを行えるメモリシステムを提供する。
実施形態のメモリシステムは、メモリと、前記メモリのピン数よりも少ないピン数を有し、ホスト機器が接続可能な端子と、前記メモリの単体テストに使用され、前記ホスト機器が扱う信号と前記メモリが扱う信号との間の信号変換を行う回路と、前記端子を介して前記ホスト機器と接続される第１のインタフェース部と、前記メモリと接続される第２のインタフェース部と、を具備するメモリシステムにおいて、複数の動作モードとして、前記回路を使用しないで通常の動作を行う通常動作モードと、前記回路を使用して前記メモリの単体テストを行うテストモードとを有し、前記ホスト機器から前記端子の所定のピンを通じて前記第１のインタフェース部に供給されるデータのデータフォーマットは、前記第２のインタフェース部に供給される情報を含む複数のビットを有し、当該複数のビットは所定の位置に第１のビットと第２のビットとを備え、前記第１のビット及び前記第２のビットがそれぞれ予め定められた値を示すか否かに応じて、前記テストモードと前記通常動作モードとの間の遷移が行われるように構成されている。
図１は、第１実施形態に係るメモリシステムの外観図である。 図２は、第１実施形態に係るメモリシステムの断面図である。 図３は、第１実施形態に係るメモリシステムの外部端子の機能を示すダイアグラムである。 図４は、第１実施形態に係るメモリシステムの外観図である。 図５は、第１実施形態に係るメモリシステムの外部端子の機能を示すダイアグラムである。 図６は、第１実施形態に係るメモリシステムのブロック図である。 図７は、第１実施形態に係る半導体記憶装置のブロック図である。 図８は、第１実施形態に係るメモリシステムの読み出し時における各種信号のタイミングチャートである。 図９は、第１実施形態に係るメモリシステムの読み出し時における各種信号のタイミングチャートである。 図１０は、第１実施形態に係るメモリシステムの読み出し時における各種信号のタイミングチャートである。 図１１は、第１実施形態に係るメモリシステムの読み出し時における各種信号のタイミングチャートである。 図１２は、第１実施形態に係るメモリシステムの書き込み時における各種信号のタイミングチャートである。 図１３は、第１実施形態に係るメモリシステムの書き込み時における各種信号のタイミングチャートである。 図１４は、第１実施形態に係るメモリシステムの書き込み時における各種信号のタイミングチャートである。 図１５は、第１実施形態に係るメモリシステムの消去時における各種信号のタイミングチャートである。 図１６は、第１実施形態に係るメモリシステムの消去時における各種信号のタイミングチャートである。 図１７は、第１実施形態に係るメモリシステムにおいてＮＡＮＤ型フラッシュメモリの単体テストを行う際に使用されるテスト回路を搭載したシステム構成の例を示すブロック図である。 図１８は、第１実施形態に係るメモリシステムの動作モードを説明するための概念図である。 図１９は、第１実施形態に係るメモリシステムに搭載されるテスト回路を主に示す構成図である。 図２０は、第１実施形態に係るメモリシステムに搭載されるテスト回路に入力される入力データフォーマット及び該テスト回路から出力される出力データフォーマットを示す模式図である。 図２１は、第１実施形態に係るメモリシステムのテストモード時におけるライト動作を示すタイミングチャートである。 図２２は、第１実施形態に係るメモリシステムのテストモード時におけるリード動作を示すタイミングチャートである。 図２３は、第１及び第２実施形態の変形例に係るメモリシステムのブロック図である。 図２４は、第１及び第２実施形態に係るメモリシステムを利用したシステムの概念図である。 図２５は、第１及び第２実施形態に係るメモリシステムを利用したシステムの概念図である。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。
１．１ 構成について
１．１．１ メモリシステムの全体構成について
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図１及び図２を用いて説明する。図１は、本実施形態に係るメモリシステムの外観図であり、特に上面から見た様子を示し、図２は図１における２−２線に沿った断面図である。
図示するように、メモリシステム１は２つの半導体チップ１００、２００を含む。半導体チップ（メモリチップ）１００はＮＡＮＤ型フラッシュメモリ等の半導体メモリを含み、半導体チップ２００（コントローラチップ）は、メモリチップ１００を制御するコントローラを含む。これらの半導体チップ１００及び２００はリードフレーム３００に実装され、更に樹脂３５０によって封止されてパッケージングされている。
より具体的には、図２に示すように、リードフレーム３００のダイパッド３１０上にメモリチップ１００が搭載され、メモリチップ１００上にコントローラチップ２００が重ねられている。
コントローラチップ２００は、例えばボンディングワイヤ３４０により、リードフレームのインナーリード３２０に接続され、更に図示せぬボンディングワイヤによりメモリチップ１００とも接続されている。そして、メモリチップ１００、コントローラチップ２００、ダイパッド３１０、インナーリード３２０、及びボンディングワイヤ３４０が、例えば樹脂３５０によって封止されている。
インナーリード３２０は、樹脂３５０外部に露出されたアウターリード３３０に接続されている。そしてアウターリード３３０は、メモリシステム１の外部接続端子（外部接続ピン）として機能する。図１の例であると、第１ピンから第１６ピンまでの１６個の外部接続端子が用意されている。そしてメモリシステム１は、これらのピンを介して、メモリシステム１を制御する（より具体的には、メモリチップにアクセスする）ホスト機器と通信する。
図３は、各ピンの機能を示すダイアグラムである。図示するように、第１ピンは、制御信号／ＨＯＬＤの入力用、またはシリアルデータＳＯ３の出力用に用いられる。制御信号／ＨＯＬＤは、ホスト機器とメモリシステム１との間の通信を一時的に停止する際にアサート（“Ｌ”レベル）される。第２ピンは、電源電圧Ｖccを受信する。第３ピンから第６ピン、及び第１１ピンから第１４ピンは未使用ピンであり、例えば将来的に何らかの信号やデータの送受信が必要になった際に使用することが出来る。第７ピンは、チップセレクト信号／ＣＳを受信する。チップセレクト信号／ＣＳは、メモリチップ１００及びコントローラチップ２００を活性化させるための信号（言い換えれば、メモリシステム１にアクセスする際に活性化される信号）であり、例えばホスト機器がメモリシステム１にコマンドを入力するタイミングでアサート（“Ｌ”レベル）される。第８ピンは、シリアルデータ（ＳＯまたはＳＯ１）の出力用に用いられる。第９ピンは、制御信号／ＷＰの入力用、またはシリアルデータ（ＳＯ２）の出力用に用いられる。制御信号／ＷＰはライトプロテクト信号であり、メモリチップへの書き込みを禁止する際にアサート（“Ｌ”レベル）される。第１０ピンは、基準電位Ｖssを受信する。第１５ピンは、シリアルデータ（ＳＩ）の入力用、またはシリアルデータ（ＳＯ０）の出力用に用いられる。第１６ピンは、シリアルクロック信号ＳＣＫを受信する。
上記ピン構成は、ＳＰＩ（Serial Peripheral Interface）に準拠している。そして、第１ピン、第８ピン、第９ピン、及び第１５ピンをシリアルデータ出力用として任意に選択することで、１倍速、２倍速、または４倍速でデータをホスト機器へ出力することが出来る。
図４は、図１とは別のパッケージ構成の例を示している。図４の例では、第１ピンから第８ピンまでの８個の外部接続端子が設けられている。図５は、図４の例における各ピンの機能を示すダイアグラムである。
図示するように、第１ピンはチップセレクト信号／ＣＳを受信し、第２ピンはシリアルデータＳＯ、ＳＯ１を出力し、第３ピンはライトプロテクト信号／ＷＰを受信、またはシリアルデータＳＯ２を出力し、第４ピンは基準電位Ｖssを受信し、第５ピンはシリアルデータＳＩを受信、またはシリアルデータＳＯ０を出力し、第６ピンはシリアルクロックを受信し、第７ピンは制御信号／ＨＯＬＤを受信、またはシリアルデータＳＯ３を出力し、第８ピンは電源電圧Ｖccを受信する。
この場合でも、ピン構成はＳＰＩに準拠している。
図６は、メモリシステム１の内部構成を示す機能ブロック図である。以下では、メモリチップ１００をＮＡＮＤ型フラッシュメモリ１００と呼び、コントローラチップ２００を単にコントローラ２００と呼ぶ。
図示するように、メモリシステム１はＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とを備えている。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ＳＰＩバスによってホスト機器５００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００へのアクセスを制御する。
ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。この信号の具体例は、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、レディ・ビジー信号／ＲＢ、入出力信号Ｉ／Ｏ、及びライトプロテクト信号／ＷＰである。
信号／ＣＥはlowレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００を活性化させるための信号であり、ＮＡＮＤ型フラッシュメモリ１００にアクセスする際にアサートされる。信号ＣＬＥ及びＡＬＥは、ＮＡＮＤ型フラッシュメモリ１００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。信号／ＷＥはlowレベルでアサートされ、入力信号Ｉ／ＯをＮＡＮＤ型フラッシュメモリ１００に取り込ませるための信号である。信号／ＲＥもlowレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号／ＲＢは、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（コントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（コントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、lowレベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビット（ｎ＝８）の信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。信号／ＷＰは、ＮＡＮＤ型フラッシュメモリ１００への書き込みを禁止するための信号である。
ＳＰＩバスは、図３及び図５で説明した通りである。
１．１．２ コントローラ２００の構成について
次に、コントローラ２００の構成の詳細につき、引き続き図６を用いて説明する。図示するようにコントローラ２００は、ホスト入出力回路２１０、ホストインターフェース回路２２０、ＮＡＮＤインターフェース回路２３０、ＮＡＮＤ入出力回路２４０、シーケンサ（ステートマシン）２５０、データバッファ２６０、２７０、ステータスレジスタ２８０、アドレスレジスタ２９０、及び周辺回路６００を備えている。
ホスト入出力回路２１０は、ホスト機器５００との間で送受信される信号のバッファとして機能する。信号ＳＣＫ、ＳＩ、／ＣＳ、／ＨＯＬＤ、及び／ＷＰはまずホスト入出力回路２１０で受信され、その後、ホストインターフェース回路２２０に出力される。
ホストインターフェース回路２２０は、信号ＳＣＫに同期して信号ＳＩを内部に取り込む。またホストインターフェース回路２２０は、信号ＳＣＫに同期して出力される信号ＳＯを、ホスト入出力回路２１０を介してホスト機器５００へ送信する。
ホストインターフェース回路２２０は、ホスト入出力回路２１０を介したホスト機器５００との間の信号の送受信制御を司る。またホストインターフェース回路２２０は、シリアル／パラレル変換器及びパラレル／シリアル変換器として機能する。例えば、ホスト機器５００からの入力信号ＳＩをシリアル信号からパラレル信号に変換し、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをパラレル信号からシリアル信号に変換する。更にホストインターフェース回路２２０は、入力信号ＳＩがコマンドであった場合にコマンドデコーダとして機能し、受信したコマンドをデコードする。そしてデコード結果を例えばシーケンサ２５０に出力する。
データバッファ２６０、２７０は、ホスト機器５００から受信した書き込みデータを、ホストインターフェース回路２２０を介して一時的に保持する。更に、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを、ＮＡＮＤインターフェース回路２３０を介して一時的に保持する。
ステータスレジスタ２８０は、メモリシステム１の種々のステータス情報を保持する。例えば、後述する特徴テーブルを保持する。
アドレスレジスタ２９０は、ホスト機器５００から受信したアドレスを、ホストインターフェース回路２２０を介して保持する。
ＮＡＮＤインターフェース回路２３０は、ＮＡＮＤ入出力回路２４０を介したＮＡＮＤ型フラッシュメモリ１００との間の信号の送受信制御を司る。そしてＮＡＮＤインターフェース回路２３０は、シーケンサ２５０の命令に従って、ＮＡＮＤインターフェースに準拠した各種コマンドを発行し、アドレスレジスタ２９０内のアドレスと共にＮＡＮＤ入出力回路２４０を介してＮＡＮＤ型フラッシュメモリ１００へ出力する。データの書き込み時には、データバッファ２６０及び／または２７０内のデータを、ＮＡＮＤ入出力回路２４０を介してＮＡＮＤ型フラッシュメモリ１００へ出力する。更にデータの読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを、データバッファ２６０及び／または２７０に転送する。
ＮＡＮＤ入出力回路２４０は、ＮＡＮＤ型フラッシュメモリ１００との間で送受信される信号のバッファとして機能する。また、ＮＡＮＤインターフェース回路２３０の命令に従って、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰをアサートまたはデアサートする。更に、データの読み出し時には、信号ＩＯ（読み出しデータ）を一時的に保持し、ＮＡＮＤインターフェース回路２３０へ転送し、書き込み時には信号ＩＯ（書き込みデータ）を一時的に保持し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。また、ＮＡＮＤ型フラッシュメモリ１００からレディ・ビジー信号／ＲＢを受信し、これをＮＡＮＤインターフェース回路２３０へ転送する。
シーケンサ２５０は、コントローラ２００全体の動作を制御する。例えば、ホスト機器５００からデータの読み出し要求があった際には、ＮＡＮＤインターフェース回路２３０に対して読み出し動作を実行するためのシーケンスを実行するよう命令する。またホスト機器５００からデータの書き込み要求があった際には、ＮＡＮＤインターフェース回路２３０に対して読み出し動作を実行するためのシーケンスを実行するよう命令する。更に、ＮＡＮＤ型フラッシュメモリ１００から受信したステータス情報に従って、ステータスレジスタ２８０内の特徴テーブルを更新する。
周辺回路６００は、外部から電源電圧Ｖccを受信し、各回路ブロックへ転送すると共に、コントローラ２００の動作に必要なその他の制御を行う。
１．１．３ ＮＡＮＤ型フラッシュメモリ１００の構成について
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について、図７を用いて説明する。図７は、ＮＡＮＤ型フラッシュメモリ１００のブロック図である。
図示するようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、センスアンプ１３０、データレジスタ１４０、カラムデコーダ１５０、ＥＣＣ回路４００、ステータスレジスタ４１０、アドレスレジスタ４２０、コマンドレジスタ４３０、制御回路４４０、電圧発生回路４５０、入出力制御回路４６０、ロジック回路４７０、及びデータレジスタ４８０を備えている。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを備えている。そして、同一行にあるメモリセルは同一のワード線に接続され、同一列にあるメモリセルは同一のビット線に接続される。データの読み出し及び書き込みは、同一のワード線に接続された複数のメモリセルに対して一括して行われる。この単位をページと呼ぶ。１ページ分のデータは、正味のデータと管理データとを含む。正味のデータは、セクタと呼ばれる単位で管理される。例えば本例では、１ページは４つのセクタを含み、各セクタは５１２バイトのデータサイズを有する。管理データは、例えばエラー訂正のためのＥＣＣデータ（パリティ）を含む。エラー訂正はセクタ毎に行われる。従って管理データは、セクタ毎に用意されたＥＣＣデータを含む。また、データの消去は、複数のページ単位で一括して行われる。この単位をブロックと呼ぶ。
ロウデコーダ１２０は、メモリセルアレイ１１０のロウ方向を指定するロウアドレスをデコードする。そして、デコード結果に応じてワード線を選択し、データの書き込み、読み出し、及び消去に必要な電圧を印加する。
センスアンプ１３０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、データレジスタ１４０に転送する。データの書き込み時には、データレジスタ１４０内のデータをメモリセルアレイ１１０に転送する。
データレジスタ１４０は、１ページ分の書き込みデータまたは読み出しデータを一時的に保持する。
カラムデコーダ１５０は、メモリセルアレイ１１０のカラム方向を指定するカラムアドレスをデコードする。そしてデコード結果に応じて、書き込み時にはデータをデータレジスタに転送し、読み出し時にはデータレジスタからデータを読み出す。
ＥＣＣ回路４００は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書き込み時には、コントローラ２００から受信したデータに基づいて、セクタ毎にパリティを生成し、このパリティと正味のデータとをデータレジスタ１４０に転送する。データの読み出し時には、データレジスタ１４０から転送されたデータに含まれるパリティに基づき、セクタ毎にシンドロームを生成し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。１セクタにつき訂正可能なエラービット数は、本例では例えば１セクタあたり８ビットである。またＥＣＣ回路４００は、各セクタにおいて検出されたエラービット数を、ステータス情報としてステータスレジスタ４１０に出力可能である。
ロジック回路４７０は、コントローラ２００から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。
入出力制御回路４６０は、信号ＩＯ［ｎ：０］を受信する。そして入出力制御回路４６０は、信号ＩＯがアドレスであった場合（ＡＬＥ＝“Ｈ”の場合）には、これをアドレスレジスタ４２０に保持させる。また信号ＩＯがコマンドであった場合（ＣＬＥ＝“Ｈ”の場合）には、これをコマンドレジスタ４３０に保持させる。更に信号ＩＯがデータであった場合（ＡＬＥ＝ＣＬＥ＝“Ｌ”の場合）には、これをデータレジスタ４８０に保持させる。
ステータスレジスタ４１０は、ＮＡＮＤ型フラッシュメモリ１００の各種ステータス情報を保持する。ステータス情報には、前述のＥＣＣ回路４００から与えられるエラービット数、また制御回路４４０から与えられる書き込み動作及び消去動作が成功（パス）したか失敗（フェイル）したかを示す情報等が含まれる。
制御回路４７０は、コマンドレジスタ４３０に保持されたコマンドと、ロジック回路４７０に入力された各種信号に基づいて、ＮＡＮＤ型フラッシュメモリ１００全体を制御する。また制御回路４７０は、レディ・ビジー信号／ＲＢを発生して、コントローラ２００へ出力する。
電圧発生回路４５０は、制御回路４７０の命令に基づいて、データの書き込み、読み出し、及び消去動作に必要な電圧を生成し、これをメモリセルアレイ１１０、ロウデコーダ１２０、及びセンスアンプ１３０に供給する。
１．２ 動作について
次に、本実施形態に係るメモリシステムにおけるデータの読み出し動作、書き込み動作、及び消去動作につき、ＳＰＩバス及びＮＡＮＤバスで送受信される信号に着目して、以下簡単に説明する。
１．２．１ 読み出し動作
まず、読み出し動作について説明する。読み出し動作は、大まかには以下の３ステップを含む。すなわち、
（１）ＮＡＮＤ型フラッシュメモリからのデータ読み出し：本動作により、ＮＡＮＤ型フラッシュメモリ１００からコントローラ２００にデータが読み出される。
（２）特徴テーブル読み出し（Get featureと呼ぶことがある）：本動作により、メモリシステム１がビジー状態であるかレディ状態であるか、すなわち上記（１）の動作が完了したか否かが判定される。
（３）コントローラ２００からのデータ読み出し：本動作により、（１）でコントローラ２００に読み出されたデータがホスト機器５００に読み出される。
図８は、上記（１）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、第１読み出しコマンドＣＭＤ＿ＲＤ１を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。
コントローラ２００のホストインターフェース回路２２０は、信号／ＣＳがアサートされて最初のクロックＳＣＫを受信した際の信号ＳＩをコマンドとして認識する。このコマンドは、例えば８クロックサイクルにわたって入力される８ビット信号である。第１読み出しコマンドＣＭＤ＿ＲＤ１を受信したことで、シーケンサ２５０はデータ読み出しシーケンスを開始する。
引き続きホスト機器５００は、例えば８クロックサイクルにわたってダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１６サイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。そしてアドレスＡＤＤの送信後、ホスト機器５００は信号／ＣＳをデアサートする。アドレスＡＤＤは、ＮＡＮＤ型フラッシュメモリ１００におけるブロック及びページを指定するアドレスであり、アドレスレジスタ２９０に保持される。
このように、特定のコマンドを受信した際に、その後にどのような信号が入力されるか（コマンドシーケンス）は予め定められている。つまりコントローラ２００は、例えば第１読み出し命令を受信した際には、その後の８クロックサイクルで入力される信号ＳＩは意味の無いダミーデータであり、その後の１６クロックサイクルで入力される信号ＳＩが、実体的なアドレス信号であることを把握している。
上記（１）の動作に引き続いて上記（２）の動作が実行される。図９は、上記（２）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳを再度アサートすると共に、Get featureコマンドＣＭＤ＿ＧＦを信号ＳＩとして発行し、更にクロックＳＣＫを発行する。
引き続きホスト機器５００は、例えば８クロックサイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、特徴テーブル内のアドレスであり、当然ながらレディ・ビジー情報が格納された領域を指定するアドレスである。コントローラ２００では、アドレスＡＤＤの受信後、例えばシーケンサ２５０の命令に従ってホストインターフェース回路２２０がステータスレジスタ２８０から特徴テーブルの指定のエントリを読み出し、これを８サイクルにわたって８ビットのステータスデータＳＴ＿ＤＡＴとしてホスト機器５００に送信する。このステータスデータＳＴ＿ＤＡＴには、レディ・ビジー情報が含まれている。そしてステータスデータＳＴ＿ＤＡＴの受信後、ホスト機器５００は信号／ＣＳをデアサートする。
受信したステータスデータＳＴ＿ＤＡＴにおいて、メモリシステム１がレディ状態であることが示されていれば、上記（３）の動作が実行される。図１０は、上記（３）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、第２読み出しコマンドＣＭＤ＿ＲＤ２を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。
引き続きホスト機器５００は、例えば４クロックサイクルにわたってダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１２サイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、コントローラ２００において、データバッファ２６０または２７０における領域を指定するためのアドレスであり、ＮＡＮＤフラッシュメモリ１００におけるページ内のカラムを指定するアドレスである。アドレスＡＤＤは、アドレスレジスタ２９０に保持される。すると、例えばシーケンサ２５０の制御に従い、ホストインターフェース回路２２０はデータバッファ２６０または２７０からデータを読み出す。そして、８クロックサイクル経過の後、ホストインターフェース回路２２０は、データバッファ２６０または２７０から読み出したデータＲＤ＿ＤＡＴをホスト機器５００へ送信する。
図１１は、上記（１）の動作時におけるＮＡＮＤバス上の各種信号のタイムチャートである。第１読み出しコマンドＣＭＤ＿ＲＤ１を受信したコントローラ２００では、例えばシーケンサ２３０の制御に従って、ＮＡＮＤインターフェース回路２３０がアドレス入力コマンド“００ｈ”を発行し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。引き続き、例えば５サイクルにわってアドレスＡＤＤをＮＡＮＤ型フラッシュメモリ１００へ送信し、その後読み出しコマンド“３０ｈ”を発行して、これをＮＡＮＤ型フラッシュメモリ１００へ送信する。なお、このアドレスＡＤＤは、図８及び図１０で示された動作においてアドレスレジスタ２９０に保持されたブロック、ページ、及びカラムを示すアドレスを含む。
コマンド“３０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００内では、メモリセルアレイ１１０からのデータの読み出し動作が開始され、ＮＡＮＤ型フラッシュメモリ１００はビジー状態（／ＲＢ＝“Ｌ”）となる。
データのメモリセルアレイ１１０からの読み出しが完了すると、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となる。これに応答してコントローラ２００は、信号／ＲＥをトグルさせる。すると、信号／ＲＥに同期して、データがＮＡＮＤ型フラッシュメモリ１００からコントローラ２００へ転送される。
１．２．２ 書き込み動作
次に書き込み動作について説明する。書き込み動作は、大まかには以下の３ステップを含む。すなわち、
（１）ホスト機器５００からコントローラ２００へのデータ転送。
（２）転送したデータのＮＡＮＤ型フラッシュメモリ１００への書き込み。
（３）特徴テーブル読み出し（Get feature）：本動作により、ＮＡＮＤ型フラッシュメモリ１００への書き込みがパスしたかフェイルしたかが判定される。
図１２は、上記（１）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、第１書き込みコマンドＣＭＤ＿ＷＲ１を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。第１書き込みコマンドＣＭＤ＿ＷＲ１を受信したことで、シーケンサ２５０はデータ書き込みシーケンスを開始する。
引き続きホスト機器５００は、例えば４クロックサイクルにわたってダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１２サイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、データバッファ２６０または２７０における領域を指定するためのアドレスであり、ＮＡＮＤフラッシュメモリ１００におけるページ内のカラムを指定するアドレスである。アドレスＡＤＤは、アドレスレジスタ２９０に保持される。更にホスト機器５００は、書き込みデータＷＲ＿ＤＡＴをコントローラ２００へ送信する。この書き込みデータＷＲ＿ＤＡＴは、データバッファ２６０または２７０において、直前に受信したＡＤＤに対応する領域に保持される。そしてデータＷＲ＿ＤＡＴの送信後、ホスト機器５００は信号／ＣＳをデアサートする。
上記（１）の動作に引き続いて上記（２）の動作が実行される。図１３は、上記（２）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳを再度アサートすると共に、第２書き込みコマンドＣＭＤ＿ＷＲ２を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。第２書き込みコマンドＣＭＤ＿ＷＲ２を受信したことで、シーケンサ２５０は上記（２）の動作命令を受信したことを認識する。
引き続きホスト機器５００は、例えば８クロックサイクルにわたって８ビットのダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１６サイクルにわたって１６ビットのアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、ＮＡＮＤ型フラッシュメモリ１００におけるブロック及びページを指定するアドレスであり、アドレスレジスタ２９０に保持される。そしてアドレスＡＤＤの送信後、ホスト機器５００は信号／ＣＳをデアサートする。
上記（２）の動作に引き続いて、上記（３）の動作が行われる。本動作におけるコマンドシーケンスは、読み出し動作時に説明した図９と同様である。またホスト機器５００は、受信したステータスデータＳＴ＿ＤＡＴにおいて、メモリシステム１がレディ状態であることが示されていれば、続いてデータの書き込みがフェイルしたか否かに関する情報を要求する。
図１４は、上記（２）の動作時におけるＮＡＮＤバス上の各種信号のタイムチャートである。第２書き込みコマンドＣＭＤ＿ＷＲ２を受信したコントローラ２００では、例えばシーケンサ２５０の制御に従って、ＮＡＮＤインターフェース回路２３０が書き込みコマンド“８０ｈ”を発行し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。引き続き、例えば５サイクルにわたってアドレスＡＤＤをＮＡＮＤ型フラッシュメモリ１００へ送信し、更に書き込みデータＤＡＴが複数サイクルにわたってＮＡＮＤ型フラッシュメモリ１００へ送信され、その後書き込みコマンド“１０ｈ”を発行して、これをＮＡＮＤ型フラッシュメモリ１００へ送信する。なお、このアドレスＡＤＤは、図１２及び図１３で示された動作においてアドレスレジスタ２９０に保持されたブロック、ページ、及びカラムを示すアドレスを含む。
コマンド“１０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００内では、メモリセルアレイ１１０へのデータの書き込み動作が開始され、ＮＡＮＤ型フラッシュメモリ１００はビジー状態（／ＲＢ＝“Ｌ”）となる。
データのメモリセルアレイ１１０への書き込みが完了すると、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となる。これに応答してコントローラ２００は、ステータス読み出しコマンド“７０ｈ”を発行し、信号／ＲＥをトグルさせる。すると、信号／ＲＥに同期して、書き込み動作がパスしたかフェイルしたかを示すステータスデータＳＴ＿ＤＡＴがコントローラ２００に転送される。このステータスデータＳＴ＿ＤＡＴは特徴テーブルに保持され、上記（３）のGet featureコマンドによってホスト機器５００に読み出される。
１．２．３ 消去動作
次に消去動作について説明する。消去動作は、大まかには以下の２ステップを含む。すなわち、
（１）ホスト機器５００からコントローラ２００への消去命令。
（２）特徴テーブル読み出し（Get feature）：本動作により、ＮＡＮＤ型フラッシュメモリ１００への消去動作がパスしたかフェイルしたかが判定される。
図１５は、上記（１）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、消去コマンドＣＭＤ＿ＥＲを信号ＳＩとして発行し、更にクロックＳＣＫを発行する。消去コマンドＣＭＤ＿ＥＲを受信したことで、シーケンサ２５０はデータ消去シーケンスを開始する。
引き続きホスト機器５００は、例えば８クロックサイクルにわたって８ビットのダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１６サイクルにわたって１６ビットのアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、メモリセルアレイ１１０において消去対象となるブロックを指定するためのアドレスであり、アドレスレジスタ２９０に保持される。その後、ホスト機器５００は信号／ＣＳをデアサートする。
上記（１）の動作に引き続いて上記（２）の動作が実行される。本動作におけるコマンドシーケンスは、読み出し動作時に説明した図９と同様である。またホスト機器５００は、受信したステータスデータＳＴ＿ＤＡＴにおいて、メモリシステム１がレディ状態であることが示されていれば、続いてデータの消去がパスしたかフェイルしたかに関する情報を要求する。
図１６は、上記（１）の動作時におけるＮＡＮＤバス上の各種信号のタイムチャートである。消去コマンドＣＭＤ＿ＥＲを受信したコントローラ２００では、例えばシーケンサ２５０の制御に従って、ＮＡＮＤインターフェース回路２３０が消去コマンド“６０ｈ”を発行し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。引き続き、例えば３サイクルにわたってアドレスＡＤＤをＮＡＮＤ型フラッシュメモリ１００へ送信し、更に消去コマンド“Ｄ０ｈ”を発行して、これをＮＡＮＤ型フラッシュメモリ１００へ送信する。
コマンド“Ｄ０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００内では、メモリセルアレイ１１０のデータの消去動作が開始され、ＮＡＮＤ型フラッシュメモリ１００はビジー状態（／ＲＢ＝“Ｌ”）となる。
データの消去が完了すると、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となる。これに応答してコントローラ２００は、ステータス読み出しコマンド“７０ｈ”を発行し、信号／ＲＥをトグルさせる。すると、信号／ＲＥに同期して、消去動作がパスしたかフェイルしたかを示すステータスデータＳＴ＿ＤＡＴがコントローラ２００に転送される。このステータスデータＳＴ＿ＤＡＴは特徴テーブルに保持され、上記（２）のGet featureコマンドによってホスト機器５００に読み出される。
１．３ ＮＡＮＤ型フラッシュメモリの単体テストについて
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００の単体テスト（以下、ＮＡＮＤ単体テストと呼ぶ）を行うための構成及び動作について説明する。ＮＡＮＤ単体テストとは、データの書き込み、読み出し、消去等が正常に行えるかどうかを確認する試験である。
１．３．１ ＮＡＮＤ単体テストを行うための構成について
以下、ＮＡＮＤ単体テストを行うための構成について説明する。
図１７は、メモリシステム１においてＮＡＮＤ単体テストを行う際に使用されるテスト回路を搭載したシステム構成の例を示すブロック図である。なお、図６と共通する要素には同一の符号を付している。図１８は、メモリシステム１の動作モードを説明するための概念図である。図１９は、メモリシステム１に搭載されるテスト回路を主に示す構成図である。
前述の図６では図示を省略しているが、メモリシステム１内には図１７に示すようにテスト回路７００が備えられる。テスト回路７００は、例えば半導体チップ２００内に搭載され、ホスト入出力回路２１０に電気的に接続されると共に、ＮＡＮＤ入出力回路２４０に電気的に接続される。テスト回路７００は、メモリシステム１を製品として出荷する前あるいは出荷した後、ＮＡＮＤ単体テストを実施する際に使用される回路である。
ＮＡＮＤ型フラッシュメモリ１００の単体テストを実施する際には、前述したホスト機器５００の代わりにＮＡＮＤ単体テスト用のホスト機器９００がメモリシステム１に接続される。ホスト機器９００は、ＮＡＮＤ単体テスト用に予め定められたデータフォーマットに従って各種コマンド（データの書き込み、読み出し、消去等のコマンド）を発行すると共に、ＮＡＮＤ型フラッシュメモリ１００から伝送されるデータからテストの結果判定・表示出力等を行う機能を有する。ホスト機器９００がメモリシステム１に接続されてＮＡＮＤ型フラッシュメモリ１００の単体テストを行う際には、テスト回路７００は、ホスト機器９００が扱う信号（シリアル信号）とＮＡＮＤ型フラッシュメモリ１００が扱う信号（パラレル信号）との間の信号変換を行う。
なお、本実施形態のメモリシステム１は、複数の動作モードとして例えば図１８に示すような通常動作モードＭ１とＮＡＮＤ単体テストモードＭ２（以下、テストモードＭ２）とを有する。通常動作モードＭ１は、テスト回路７００を使用せずに通常の動作を行うモードである。テストモードＭ２は、テスト回路７００を使用してＮＡＮＤ型フラッシュメモリ１００の単体テストを行うモードである。モード間の遷移は、メモリシステム１がホスト機器９００より送信されてくるシリアルデータの中の所定の位置に特定コマンドもしくは特定情報が含まれていることを検出した場合に実行される。
図１７では図示を省略しているが、図１９に示すようにメモリシステム１には外部接続端子（外部接続ピン）８００が備えられる。外部接続端子８００は、図２で説明したアウターリード３３０もしくはインナーリード３２０に相当するものである。外部接続端子８００のインナー側には、テスト回路７００が図１７に示すホスト入出力回路２１０を介して接続される。また、外部接続端子８００のアウター側には、ＮＡＮＤ型フラッシュメモリ１００の単体テストを行う際に、ホスト機器９００が接続される。外部接続端子８００のピン構成は、ＳＰＩに準拠しており、ＮＡＮＤ型フラッシュメモリ１００のピン構成に比べるとピン数が少なく、さらに各ピンに割り当てられている信号構成も異なる。テスト回路７００は、外部接続端子８００のピン数や信号構成がＮＡＮＤ型フラッシュメモリ１００と異なっていてもＮＡＮＤ型フラッシュメモリ１００の単体テストを問題なく実施できるよう、ホスト機器９００が扱う信号とＮＡＮＤ型フラッシュメモリ１００が扱う信号との間の信号変換を行う回路を有する。
図１９に示すテスト回路７００は、シリアル／パラレル変換部７１０及びパラレル／シリアル変換部７２０を含むデータ変換部７３０、データラッチ部７４０、スイッチＳＷ、各種信号線等の要素を含む。例えばテスト回路７００は、シリアル／パラレル変換部７１０及びデータラッチ部７４０を含む回路部分を用いて、ホスト機器９００から外部接続端子８００経由で送信されてくるシリアルデータをパラレルデータに変換してＮＡＮＤ型フラッシュメモリ１００側へ送出することができる。また、テスト回路７００は、パラレル／シリアル変換部７２０等を含む第２の回路部分を用いて、ＮＡＮＤ型フラッシュメモリ１００から送信されてくるパラレルデータをシリアルデータに変換して外部接続端子８００側へ送出することができる。
次に、外部接続端子８００を構成する個々のピンについて説明する。
ＮＡＮＤ単体テスト用のホスト機器９００がメモリシステム１に接続された状態においては、外部接続端子８００を構成する個々のピンのいくつかは、ＳＰＩにおける本来の信号と異なる信号が割り当てられる。
１）ＳＩ用のピン（ＳＩピン）
ＳＩピンは、ホスト機器９００からメモリシステム１へのデータ入力のみならず、メモリシステム１からホスト機器９００へのデータ出力にも使用される。入出力されるデータはシリアルデータＤＡＴであり、パケット単位で伝送される。メモリシステム１に入力される入力データのフォーマット（入力データフォーマット）、及びメモリシステム１から出力される出力データのフォーマット（出力データフォーマット）の例を図２０に示す。
入力データフォーマットは、スタートビット1’b0からエンドビット1’b1までを1パケットとし、スタートビット1’b0、コマンドイネーブル用ビットCLE、アドレスイネーブル用ビットALE、ライトプロテクト用ビットWPZ、ｎ個のデータビットD0〜Dn、エンドビット1’b1の順で入力データを構成する。
出力データフォーマットもスタートビット1’b0からエンドビット1’b1までを1パケットとし、スタートビット1’b0、ｎ個のデータビットD0〜Dn、エンドビット1’b1の順で入力データを構成する。
２）／ＷＰ用のピン（／ＷＰピン）
／ＷＰピンは、入力モードと出力モードとを切替え可能に制御する制御信号ＣＯＮＴをホスト機器９００からメモリシステム１へ供給するために使用される。入力モードは、ホスト機器９００から供給されるシリアルデータをＮＡＮＤ型フラッシュメモリ１００にパラレルデータとして入力するモードである。出力モードは、ＮＡＮＤ型フラッシュメモリ１００から出力されるパラレルデータをシリアルデータとしてホスト機器９００に出力するモードである。入力モードの時は、制御信号ＣＯＮＴ（例えば“Ｈ”レベル）により信号線Ｌ１を通じてスイッチＳＷ及びデータラッチ部７４０の一部が操作され、ＮＡＮＤ型フラッシュメモリ１００へのライトイネーブル信号の供給及びデータ入力が可能な状態になる。出力モードの時は、制御信号ＣＯＮＴ（例えば“Ｌ”レベル）により信号線Ｌ１，Ｌ２を通じてスイッチＳＷ及びパラレル／シリアル変換部７２０の一部が操作され、ＮＡＮＤ型フラッシュメモリ１００へのリードイネーブル信号の供給及びホスト機器９００へのデータ出力が可能な状態になる。
３）ＳＣＫ用のピン（ＳＣＫピン）
ＳＣＫピンは、ホスト機器９００からメモリシステム１へクロック信号ＳＣＫを供給するために使用される。メモリシステム１内に取り込まれたクロック信号ＳＣＫは、データ変換部７３０へ供給されると共に、信号線Ｌ３を通じてデータラッチ部７４０へ供給される。
４）／ＨＯＬＤ用のピン（／ＨＯＬＤピン）
／ＨＯＬＤピンは、ここでは使用されない。
５）／ＣＳ用のピン（／ＣＳピン）
／ＣＳピンは、ホスト機器９００からメモリシステム１へチップセレクト信号／ＣＳを供給するために使用される。
６）ＳＯ用のピン（ＳＯピン）
ＳＯピンは、ホスト機器９００からメモリシステム１へライトイネーブル信号／ＷＥもしくはリードイネーブル信号／ＲＥを供給するために使用される。すなわち、ＳＯピンは、ライトイネーブル信号／ＷＥの送信用及びリードイネーブル信号／ＲＥの送信用に共用される。
１．３．２ ＮＡＮＤ単体テスト時の動作について
以下、ＮＡＮＤ単体テスト時の動作について説明する。
ＮＡＮＤ単体テストは、メモリシステム１を製品として出荷する前あるいは出荷した後に、ＮＡＮＤ単体テスト用のホスト機器９００をメモリシステム１に接続した状態で、メモリシステム１の製造業者もしくはメンテナンス業者により実施される。
ホスト機器９００からメモリシステム１へシリアルデータを供給するに際し、シリアルデータの中の所定の位置に特定コマンドもしくは特定情報を含める。これにより、メモリシステム１を通常動作モードＭ１からテストモードＭ２へ移行させたり、テストモードＭ２から通常動作モードＭ１に移行させたりすることが可能となる。例えば、通常動作モードＭ１にある時は、図８に示すＳＰＩ準拠のデータフォーマットと同様のシーケンスにより特定コマンドを入力すると、メモリシステム１はこの情報がＮＡＮＤ単体テストの実施を示す専用コマンドであると認識し、通常動作モードＭ１からテストモードＭ２へ移行する。一方、テストモードＭ２にある時は、図２０に示す入力データフォーマットにおいて、CLE＝１、ALE＝１とすると、メモリシステム１はこの情報がＮＡＮＤ単体テストの終了を示す専用コマンドであると認識し、テストモードＭ２から通常動作モードＭ１へ移行する。
なお、メモリシステム１は、現在の動作モードが通常動作モードＭ１とテストモードＭ２のいずれであるかを示す情報を所定の記憶領域に保持してもよい。この場合、動作モードの情報管理は、例えばシーケンサ２５０もしくは別の制御手段により行われる。
また、ＮＡＮＤ単体テスト用のホスト機器９００が送信するシリアルデータのデータフォーマットは、ＮＡＮＤ単体テスト用に予め定められたデータフォーマットであり、メモリシステム１の製造業者もしくはメンテナンス業者以外の者が知りえない情報である。従って、一般のユーザが前述のホスト機器５００をメモリシステム１に接続してＮＡＮＤ単体テストを実施することはできない。
次に、図１９及び図２１を参照して、テストモード時におけるデータ入力の具体的な動作について説明する。
ここでは、ライトコマンドを含むデータがホスト機器９００からテスト回路７００を経由してＮＡＮＤ型フラッシュメモリ１００へ供給される場合について例示する。
ホスト機器９００は、外部接続端子８００の／ＷＰピンに“Ｈ”レベルの制御信号ＣＯＮＴを供給する。これにより、信号線Ｌ１を通じてテスト回路７００内のスイッチＳＷ及びデータラッチ部７４０の一部が操作され、ＮＡＮＤ型フラッシュメモリ１００へのライトイネーブル信号／ＷＥの供給及びデータ入力が可能な状態になり、入力モードが形成される。
またホスト機器９００は、外部接続端子８００のＳＯピンに“Ｈ”レベルのライトイネーブル信号／ＷＥを供給する。この信号はＮＡＮＤ型フラッシュメモリ１００へ供給される。
またホスト機器９００は、外部接続端子８００のＳＣＫピンにクロック信号ＳＣＫを供給する。この信号はデータ変換部７３０へ供給されると共に、信号線Ｌ３を通じてデータラッチ部７４０へ供給される。
またホスト機器９００は、外部接続端子８００のＳＩピンに図２０に示した入力データフォーマットに基づくシリアルデータＤＡＴを供給する。シリアルデータＤＡＴは、実データを含むほか、コマンド情報、アドレス情報、又はライトプロテクト情報を含む。例えば最初にコマンド情報を供給し、その後にアドレス情報を供給するという手順をとる。
シリアルデータＤＡＴとしてコマンド情報を供給するには、最初に１パケット分のシリアルデータset0から供給する。シリアルデータset0においては、CLE＝１、ALE＝０、WPZ＝０とし、実データＩＯに相当するデータビットD0〜Dn[n:0]をコマンドの値（例えば、書き込みコマンドの値）とする。このシリアルデータset0は、シリアル／パラレル変換部７１０へ供給され、パラレルデータに変換される。
次にホスト機器９００は、データset0の供給が終わるタイミングで外部接続端子８００の／ＣＳピンに“Ｌ”レベルのチップセレクト信号／ＣＳを供給する。これにより、ＮＡＮＤ型フラッシュメモリ１００へのデータの取り込みが可能な状態（入力データキャプチャイネーブルの状態）となる。
データラッチ部７４０は、クロック信号ＳＣＫに従い、ＳＣＫが“Ｌ”レベルから“Ｈ”レベルに変わるタイミングで、set0の中の実データＩＯと“Ｈ”レベルの信号ＣＬＥとをＮＡＮＤ型フラッシュメモリ１００へ供給する。この時、外部接続端子８００のＳＯピンから供給するライトイネーブル信号／ＷＥを“Ｌ”レベルから“H”レベルへ変化させることでＮＡＮＤ型フラッシュメモリ１００側では、テスト回路７００から供給されるset0の実データＩＯ及び“Ｈ”レベルの信号ＣＬＥを受け入れる。ＮＡＮＤ型フラッシュメモリ１００側では、コマンド（例えばライトコマンド）に応じた処理が実施される。
以降、さらに続けてコマンド情報の残りを供給する場合は、データset0と同様な手順でデータset1, set2,…を処理してＮＡＮＤ型フラッシュメモリ１００へ供給する。
次に、ホスト機器９００は、シリアルデータＤＡＴとしてアドレス情報を供給する。アドレス情報を供給するには、コマンド情報を供給したときと同様の手順で例えばデータset4, set5,…をＮＡＮＤ型フラッシュメモリ１００へデータ入力する。例えばデータset4においては、CLE＝０、ALE＝１、WPZ＝０とし、実データＩＯに相当するデータビットD0〜Dn[n:0]をアドレスの値とする。set5以降も同様となる。
なお、ここでは書き込みコマンドによるデータ入力を実施する場合の例を挙げたが、例えばリードコマンドによるデータ入力を実施する場合も同様な手順で実現することができる。その場合、ホスト機器９００が供給するシリアルデータＤＡＴの中のデータビットD0〜Dn[n:0]をリードコマンドの値とする。
次に、図１９及び図２２を参照して、テストモード時におけるデータ出力の具体的な動作について説明する。
ここでは、リードコマンドがＮＡＮＤ型フラッシュメモリ１００へ供給され、その応答としてＮＡＮＤ型フラッシュメモリ１００からデータがテスト回路７００を経由してホスト機器９００へ供給される場合について例示する。
ホスト機器９００は、外部接続端子８００の／ＣＳピンに“Ｌ”レベルのチップセレクト信号／ＣＳを供給する。
またホスト機器９００は、外部接続端子８００のＳＯピンから供給するライトイネーブル信号／ＷＥを“Ｌ”レベルから“H”レベルへ変化させる。このとき、テスト回路７００にて既にパラレル変換済みのリード／アドレス入力コマンド（３０ｈ／００ｈ）がデータラッチ部７４０からＮＡＮＤ型フラッシュメモリ１００へ供給される。
その後に、ホスト機器９００は、外部接続端子８００の／ＷＰピンに“Ｌ”レベル制御信号ＣＯＮＴを供給する。これにより、信号線Ｌ１を通じてテスト回路７００内のスイッチＳＷ及びデータラッチ部７４０の一部が操作され、ＮＡＮＤ型フラッシュメモリ１００へのリードイネーブル信号／ＲＥの供給及びホスト機器９００へのデータ出力が可能な状態になる。
またホスト機器９００は、外部接続端子８００のＳＣＫピンにクロック信号ＳＣＫを供給する。この信号はデータ変換部７３０（パラレル／シリアル変換部７２０など）に供給される。
ホスト機器９００は、外部接続端子８００のＳＯピンに“Ｌ”レベルのリードイネーブル信号／ＲＥを供給する。この信号はＮＡＮＤ型フラッシュメモリ１００へ供給されると共に、信号線Ｌ４を通じてパラレル／シリアル変換部７２０の一部へ供給される。このときＮＡＮＤ型フラッシュメモリ１００側では、リードイネーブル信号／ＲＥが“Ｌ”レベルとなり、例えば指定された記憶領域から読み出されたパラレルデータＩＯ[n:0]をテスト回路７００へ供給する。このパラレルデータＩＯ[n:0]は、信号線Ｌ５を通じてパラレル／シリアル変換部７２０の一部に供給される。
パラレル／シリアル変換部７２０は、信号線Ｌ４を通じて供給される“Ｌ”レベルのリードイネーブル信号／ＲＥに従い、リードイネーブル信号／ＲＥが“Ｈ”レベルになるタイミングで、信号線Ｌ５を通じて供給されるパラレルデータＩＯ[n:0]を取り込み、当該ＩＯ[n:0]をスタートビット1’b0とエンドビット1’b1で挟んだ1パケットのシリアルデータを生成する。そしてパラレル／シリアル変換部７２０は、生成したシリアルデータをクロック信号ＣＬＫに従って出力する。
メモリシステム１は、パラレル／シリアル変換部７２０から出力されるシリアルデータを外部接続端子８００のＳＩピンを通じてホスト機器９００側へ供給する。シリアルデータを取得したホスト機器９００側では、当該シリアルデータに基づきＮＡＮＤ型フラッシュメモリ１００が正常であるかどうかを確認する。
１．４ 本実施形態に係る効果
本実施形態によれば、メモリのピン数よりも少ないピン数の端子を通じて該メモリのテストを行うことができる。本効果につき、以下説明する。
メモリシステムは、少ないピン数でホスト機器と通信できるように、少ピンのパッケージを採用しているのが一般的である。この場合、少ピンであるがために、メモリの各ピンに割り当てられた信号を外部へ出力することができず、メモリの単体テストが行えないか、又はテスト内容が限定される。
この点で本実施形態に係る構成によれば、メモリシステムの外部接続端子にメモリのピン数よりも少ないピン数を採用した場合（例えば少ピンのパッケージを採用した場合）でも、メモリシステム内にテスト回路を設けることにより、別途専用ピンを設けずとも、メモリの単体テストを実施することが可能となる。
２．変形例等
なお、実施形態は上記説明した形態に限られず、種々の変形が可能である。例えば上記実施形態では、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００及びテスト回路７００とが別々の半導体チップである場合を例に説明した。しかし、これらはワンチップで形成されても良い。この場合のメモリシステム１のブロック図を図２３に示す。
図示するように、ブロック構成は、図７と同様であるが、ホスト機器５００からの信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、及び／ＷＰがロジック回路４７０に入力され、信号ＳＩ及びＳＯは入出力制御回路４６０を介して入出力される。そして、レジスタ４１０〜４３０、制御回路４４０及び４６０、並びにロジック回路４７０がコントローラ２００の機能を果たす。すなわち、制御回路４４０がシーケンサ２５０及びホストインターフェース回路２２０としての機能を果たし、信号／ＣＳによりホスト機器５００からの命令を判別する。入出力制御回路４６０及びロジック回路４７０は、ホスト入出力回路２１０として機能する。レジスタ４１０及び４２０はレジスタ２８０及び２９０として機能し、特徴テーブルは、例えばステータスレジスタ４１０等に保持される。
また、上記実施形態で説明したメモリシステムは、例えばテレビやセットトップボックス等のアプリケーションを起動するために用いることも出来る。図２４はそのようなシステムの例を示す。本例であると、メモリシステム１の他に、ＮＯＲ型フラッシュメモリ２が用意され、メモリシステム１及びＮＯＲ型フラッシュメモリ２は、共に共通にＳＰＩインターフェースによって接続される。本例では、メモリシステム１を制御するためのコマンド（コマンドＣＭＤ＿ＲＤ１、ＣＭＤ＿ＲＤ２、ＣＭＤ＿ＧＦ、ＣＭＤ＿ＳＦ等）がＮＯＲ型フラッシュメモリ２に保持されている。そして、ホスト機器５００起動時に、ホスト機器５００内のＲＯＭの保持するシーケンスによって、ホスト機器５００はＮＯＲ型フラッシュメモリ２から上記コマンド情報を読み出す。そして、このコマンド情報を用いて、ホスト機器５００はメモリシステム１から起動シーケンスを読み出し、これを実行してアプリケーションが起動される。
あるいは、ホスト機器５００のＲＯＭ内にメモリシステム１のコマンド情報が保持されていれば、図２５に示すようにＮＯＲ型フラッシュメモリ２が廃されても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、１００…ＮＡＮＤ型フラッシュメモリ、２００…コントローラ、２１０…ホスト入出力回路、２２０…ホストインターフェース回路、２３０…ＮＡＮＤインターフェース回路、２４０…ＮＡＮＤ入出力回路、２５０…シーケンサ、２６０，２７０…データバッファ、２８０，４１０…ステータスレジスタ、２９０，４２０…アドレスレジスタ、４００…ＥＣＣ回路、３００…リードフレーム、３４０…ボンディングワイヤ、３５０…封止樹脂、４３０…コマンドレジスタ、４４０…制御回路、４５０…電圧発生回路、４６０…入出力制御回路、４７０…ロジック回路、４８０…データレジスタ、５００，９００…ホスト機器、６００…周辺回路、７００…テスト回路、７１０…データ入力部、７２０…データ出力部、７３０…データ入出力部、７４０…データラッチ部、８００…外部接続端子（外部接続ピン）。

Claims (14)

  1. メモリと、
    前記メモリのピン数よりも少ないピン数を有し、ホスト機器が接続可能な端子と、
    前記メモリの単体テストに使用され、前記ホスト機器が扱う信号と前記メモリが扱う信号との間の信号変換を行う回路と、
    前記端子を介して前記ホスト機器と接続される第１のインタフェース部と、
    前記メモリと接続される第２のインタフェース部と、
    を具備するメモリシステムにおいて、
    複数の動作モードとして、前記回路を使用しないで通常の動作を行う通常動作モードと、前記回路を使用して前記メモリの単体テストを行うテストモードとを有し、
    前記ホスト機器から前記端子の所定のピンを通じて前記第１のインタフェース部に供給されるデータのデータフォーマットは、前記第２のインタフェース部に供給される情報を含む複数のビットを有し、当該複数のビットは所定の位置に第１のビットと第２のビットとを備え、
    前記第１のビット及び前記第２のビットがそれぞれ予め定められた値を示すか否かに応じて、前記テストモードと前記通常動作モードとの間の遷移が行われるように構成されている、
    ことを特徴とするメモリシステム。
  2. 前記ホスト機器が扱う信号はシリアル信号であり、前記メモリが扱う信号はパラレル信号である
    ことを特徴とする請求項１に記載のメモリシステム。
  3. 前記回路は、
    前記ホスト機器から前記端子経由で送信されてくるシリアルデータをパラレルデータに変換して前記メモリ側へ送出する第１の回路部分と、
    前記メモリから送信されてくるパラレルデータをシリアルデータに変換して前記端子側へ送出する第２の回路部分と、
    を含むことを特徴とする請求項１又は２に記載のメモリシステム。
  4. 前記メモリシステムは、前記端子の所定のピンを通じて入力されるデータが特定コマンドを示す情報を含んでいる場合に、前記通常動作モードから前記テストモードへと移行する
    ことを特徴とする請求項１乃至３のいずれか１項に記載のメモリシステム。
  5. 前記メモリシステムは、前記端子の所定のピンを通じて入力されるデータの中の前記第１のビット及び前記第２のビットがそれぞれ予め定められた値を示す場合に、前記テストモードから前記通常動作モードへと移行する
    ことを特徴とする請求項４に記載のメモリシステム。
  6. 前記テストモードは、前記ホスト機器からの第１のコマンドに従って前記メモリにデータを入力する第１モードと、前記ホスト機器からの第２のコマンドに従って前記メモリからデータを出力する第２モードとを含む
    ことを特徴とする請求項３乃至５のいずれか１に記載のメモリシステム。
  7. 前記回路は、前記端子の所定のピンを通じて入力される信号に従って前記第１モードと前記第２モードとを切り替える
    ことを特徴とする請求項６に記載のメモリシステム。
  8. 前記回路は、前記第１モード時には前記端子の所定のピンを通じてデータを入力し、前記第２モード時には前記端子の同一ピンを通じてデータを出力する
    ことを特徴とする請求項６又は７に記載のメモリシステム。
  9. 前記回路は、前記第１モード時に前記端子の所定のピンを通じて入力されるクロックに従って前記メモリ側へパラレルデータを送出する
    ことを特徴とする請求項６乃至８のいずれか１項に記載のメモリシステム。
  10. 前記回路は、前記第１モード時には前記端子の所定のピンを通じて入力される信号をライトイネーブル信号として前記メモリへ送出し、前記第２モード時には前記端子の同一ピンを通じて入力される信号をリードイネーブル信号として前記メモリへ送出することを特徴とする請求項６乃至９のいずれか１項に記載のメモリシステム。
  11. 前記端子のピン配置は、ＳＰＩ（Serial Peripheral Interface）に準拠したピン配置である
    ことを特徴とする請求項１乃至１０のいずれか１項に記載のメモリシステム。
  12. 前記端子は、
    前記ホスト機器からチップセレクト信号を受信可能な第１ピンと、
    前記ホスト機器へ第１信号を出力可能な第２ピンと、
    前記ホスト機器から第２信号を受信可能な第３ピンと、
    前記ホスト機器からクロックを受信可能な第４ピンと、
    を有することを特徴とする請求項１乃至１１のいずれか１項に記載のメモリシステム。
  13. 前記回路は、第１半導体チップに実装され、
    前記メモリは、前記第１半導体チップと異なる第２半導体チップに実装される
    ことを特徴とする請求項１乃至１２のいずれか１項に記載のメモリシステム。
  14. 前記回路及び前記メモリは、同一の半導体チップ内に実装される
    ことを特徴とする請求項１乃至１２のいずれか１項に記載のメモリシステム。
JP2015169392A 2015-08-28 2015-08-28 メモリシステム Active JP6542075B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015169392A JP6542075B2 (ja) 2015-08-28 2015-08-28 メモリシステム
TW105103363A TWI612534B (zh) 2015-08-28 2016-02-02 記憶體系統
US15/062,018 US9959937B2 (en) 2015-08-28 2016-03-04 Memory system including test circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015169392A JP6542075B2 (ja) 2015-08-28 2015-08-28 メモリシステム

Publications (2)

Publication Number Publication Date
JP2017045498A JP2017045498A (ja) 2017-03-02
JP6542075B2 true JP6542075B2 (ja) 2019-07-10

Family

ID=58096643

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015169392A Active JP6542075B2 (ja) 2015-08-28 2015-08-28 メモリシステム

Country Status (3)

Country Link
US (1) US9959937B2 (ja)
JP (1) JP6542075B2 (ja)
TW (1) TWI612534B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017106713A1 (de) * 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung
CN108919006A (zh) * 2018-07-12 2018-11-30 长江存储科技有限责任公司 接口扩展模组、老化测试系统、老化测试方法及存储介质
US10867689B2 (en) 2019-02-12 2020-12-15 Micron Technology, Inc. Test access port architecture to facilitate multiple testing modes
JP2021047699A (ja) * 2019-09-19 2021-03-25 東芝情報システム株式会社 フラッシュメモリ評価装置及びその方法
US11417372B2 (en) * 2020-03-06 2022-08-16 Micron Technology, Inc. Interface protocol configuration for memory
US11182312B2 (en) * 2020-04-02 2021-11-23 Micron Technology, Inc. Memory sub-system manufacturing mode
US12112816B2 (en) * 2023-01-10 2024-10-08 Silicon Motion, Inc. Flash memory scheme capable of controlling flash memory device automatically generating debug information and transmitting debug information back to flash memory controller with making memory cell array generating errors
US12105958B2 (en) 2023-01-10 2024-10-01 Silicon Motion, Inc. Flash memory scheme capable of controlling flash memory device automatically generating debug information and transmitting debug information back to flash memory controller without making memory cell array generating errors

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4083944B2 (ja) * 1999-12-13 2008-04-30 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JP2002323993A (ja) 2001-04-25 2002-11-08 Nec Corp シングルチップマイクロコンピュータ並びにその試験方法及び試験プログラム
JP2006085769A (ja) 2004-09-14 2006-03-30 Toshiba Corp 半導体装置及びその自己テスト方法
JP2006172623A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 半導体装置
US7574638B2 (en) * 2005-02-03 2009-08-11 Samsung Electronics Co., Ltd. Semiconductor device tested using minimum pins and methods of testing the same
US7831882B2 (en) * 2005-06-03 2010-11-09 Rambus Inc. Memory system with error detection and retry modes of operation
EP1764803A1 (en) * 2005-09-09 2007-03-21 STMicroelectronics S.r.l. Memory architecture with serial peripheral interface
JP2007172759A (ja) 2005-12-22 2007-07-05 Oki Electric Ind Co Ltd 読み出し専用記憶装置、そのテスト方法及びその製造方法
JP2007272635A (ja) * 2006-03-31 2007-10-18 Toshiba Corp メモリシステム及びコントローラ
JP2008190975A (ja) * 2007-02-05 2008-08-21 Yokogawa Electric Corp 半導体試験装置
US8429329B2 (en) * 2007-10-17 2013-04-23 Micron Technology, Inc. Serial interface NAND
JP2009099202A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 半導体記憶装置
US8102710B2 (en) 2007-10-17 2012-01-24 Micron Technology, Inc. System and method for setting access and modification for synchronous serial interface NAND

Also Published As

Publication number Publication date
US9959937B2 (en) 2018-05-01
TWI612534B (zh) 2018-01-21
JP2017045498A (ja) 2017-03-02
TW201711028A (zh) 2017-03-16
US20170062077A1 (en) 2017-03-02

Similar Documents

Publication Publication Date Title
JP6542075B2 (ja) メモリシステム
JP6527054B2 (ja) メモリシステム
US10445174B2 (en) Memory device that communicates error correction results to a host
JP6542076B2 (ja) メモリシステム
US10353852B2 (en) Memory system that stores data redundantly
US10732863B2 (en) Memory system storing block protection information
US9747994B2 (en) Memory system
US9728275B2 (en) Memory system that handles access to bad blocks
US10235070B2 (en) Memory system having a semiconductor memory device with protected blocks
US10884668B2 (en) Memory system
TWI640015B (zh) Memory system
JP2018073438A (ja) 半導体記憶装置
US9620230B2 (en) Memory device that performs an advance reading operation

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170525

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170802

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180807

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190402

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190415

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190612

R150 Certificate of patent or registration of utility model

Ref document number: 6542075

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350