WO2006114879A1 - Ｍｃｐまたはｓｉｐにおけるメモリチップのテストシステム - Google Patents

Ｍｃｐまたはｓｉｐにおけるメモリチップのテストシステム Download PDF

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WO2006114879A1
WO2006114879A1 PCT/JP2005/007646 JP2005007646W WO2006114879A1 WO 2006114879 A1 WO2006114879 A1 WO 2006114879A1 JP 2005007646 W JP2005007646 W JP 2005007646W WO 2006114879 A1 WO2006114879 A1 WO 2006114879A1
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test
chip
logic
terminal
memory
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Toshiya Uchida
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Fujitsu Limited
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    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator

Definitions

  • the present invention relates to a test technique for a system configured by mounting a plurality of types of semiconductor memory chips in one knockout.
  • SIP system in package
  • MCP multichip package
  • SOC silicon on chip
  • SIPs and MCPs are often assembled by semiconductor manufacturers or users who purchase chips from semiconductor manufacturers. If the user assembles the SIP and MCP, post-assembly testing must be performed by the user. On the other hand, since the SOC is manufactured only by the semiconductor manufacturer, the test after the completion of the SOC is performed by the semiconductor manufacturer.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-77296
  • Patent Document 2 JP 2003-149300 A
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-325800
  • test pattern for testing a single memory chip installed in the system. It can be used as a test pattern for memory chips.
  • a test circuit such as a test pattern generation circuit is configured with programmable logic
  • an existing test pattern for a single memory chip can be used.
  • test patterns for testing memory chips are generally complex and must be implemented using memory LSI testers (memory testers). In this case, the user must purchase an expensive LSI tester.
  • An object of the present invention is a system in which a plurality of types of memory chips are mounted in one package. It is to reduce the test cost. Means for solving the problem
  • the test pattern generation circuit of the semiconductor memory (first memory chip) generates a plurality of test patterns.
  • the test pattern is output from a plurality of external output terminals of the first memory chip in order to test a different type of memory chip (second memory chip) mounted in the same package as the first memory chip.
  • the test of the second memory chip is performed in addition to the test of the memory cell array of the first memory chip according to the test pattern. Therefore, when different types of memory chips are mounted in the same package, the memory chip can be tested even when the terminals of the memory chip are not connected to the external terminals of the system. Since there is no need to form useless external terminals in the system, the system cost can be reduced. Test costs can be reduced because there is no need for test equipment that generates complex test patterns.
  • test pattern generation circuit is configured using nonvolatile logic, unlike programmable logic. Therefore, it is not necessary to read the circuit data of the test pattern generation circuit before the test. Tests can be performed without preparing test patterns in advance
  • the external input terminal of the first memory chip receives a test pattern read from the second memory chip.
  • the comparison circuit compares the test pattern generated by the test pattern generation circuit with the test pattern received at the external input terminal.
  • the comparison result in the comparison circuit is output from the test result terminal. For this reason, whether or not the second memory chip operates can be determined within the first memory chip and output to the outside. For example, the test result can be obtained by determining the logic level of the test result terminal, so the test can be performed with a simple test device.
  • the test control terminal of the first memory chip receives a test control signal for controlling the operation of the pattern generation circuit.
  • the test pattern generated for writing to the first and second memory chips is determined according to the test control signal.
  • the first and second memory chips using various test patterns can be controlled by external control. You can test your A detailed margin test can be performed by simply judging a pass Z failure.
  • a system in which the first and second memory chips are mounted includes a logic chip that accesses these memory chips.
  • the system has a system bus that connects the first memory chip, the second memory chip, and the logic chip to each other.
  • the external output terminal of the first memory chip is connected to the system node. Since the test pattern can be written to the second memory chip using the system bus for operating the system, the number of wires in the system can be reduced and the system cost can be reduced. Also, by testing the second memory chip, a system-nos interconnection test can be performed.
  • the logic test result input terminal of the logic chip is connected to the test result terminal of the first memory chip, and the first memory chip force also receives the comparison result. Therefore, the logic chip can be operated as a test apparatus for testing the first and second memory chips, and the test cost can be reduced.
  • the logic chip has a logic test result output terminal for outputting a comparison result received at the logic test result input terminal to the outside of the system.
  • the logic chip selection circuit outputs the comparison result received at the logic test result input terminal when at least one of the first and second memory chips is tested when the internal circuit of the logic chip does not operate. Output to the terminal.
  • the selection circuit outputs a signal received at the logic test result input terminal to the internal circuit of the logic chip when the internal circuit of the logic chip operates. For this reason, the comparison result (test result) can be output to the outside of the system just by being supplied to the logic chip. Therefore, the optimal test can be performed according to the test environment of the user developing the system.
  • the comparison result can be determined by using a logic chip. If you have a test device such as a user tester, you can use the LSI tester to determine the comparison results. Furthermore, when the logic chip is mounted on another system, the logic test result input terminal and the logic test result output terminal can be used as terminals of different functions.
  • the logic chip is a test control input terminal of the first memory chip. And a logic test control output terminal for outputting a test control signal. Therefore, the logic chip can be operated as a test device for testing the first and second memory chips. As a result, the test cost can be reduced.
  • the logic chip has a logic test control input terminal for receiving a test control signal to be output to the logic test control output terminal also by an external force of the system.
  • the logic chip selection circuit performs a logic test on the test control signal received at the logic test control input terminal when the internal circuit of the logic chip does not operate and at least one of the first and second memory chips is tested. Output to the control output terminal.
  • the selection circuit outputs a signal received at the logic test control input terminal to the internal circuit of the logic chip when the internal circuit of the logic chip operates. Therefore, the test control signal can be supplied from outside the system as well as being output from the mouth chip chip. Therefore, the optimum test can be performed according to the test environment of the user developing the system.
  • the logic chip power can also output a test control signal and perform a test. If you have a test device such as a user strength tester, you can output the LSI tester strength test control signal and perform the test.
  • the logic test control output terminal and the logic test control input terminal can be used as terminals of different functions.
  • the system bus is closed in the system to which a signal output or input from a logic internal terminal of the logic chip is transmitted to access the first and second memory chips. Includes signal lines.
  • the logic chip has logic external terminals for connecting the logic internal terminals to the outside of the system.
  • the logic chip selection circuit connects the system signal line to the logic external terminal when the internal circuit of the logic chip does not operate and at least one of the first and second memory chips is tested.
  • the selection circuit connects the system signal line to the internal circuit when the internal circuit of the logic chip operates. For this reason, the signals for accessing the first and second memory chips can be input / output from outside the system as well as being input / output from the logic chip. Therefore, the first and second memory chips can be tested in more detail using the test apparatus. For example, one of the first and second memory chips is electrically rewritten. In the case of a semiconductor memory that can be used, a program or the like can be written into the semiconductor memory using a test apparatus.
  • FIG. 1 is a block diagram showing a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a second embodiment of the present invention.
  • FIG. 3 is a block diagram showing a third embodiment of the present invention.
  • FIG. 4 is a block diagram showing a fourth embodiment of the present invention.
  • FIG. 5 is a block diagram showing a fifth embodiment of the present invention.
  • FIG. 6 is a block diagram showing a sixth embodiment of the present invention.
  • FIG. 7 is a block diagram showing a seventh embodiment of the present invention.
  • FIG. 8 is a block diagram showing an eighth embodiment of the present invention.
  • FIG. 9 is a block diagram showing a ninth embodiment of the present invention.
  • FIG. 10 is a block diagram showing a tenth embodiment of the present invention.
  • FIG. 11 is a block diagram showing an eleventh embodiment of the present invention.
  • FIG. 12 is a block diagram showing a twelfth embodiment of the present invention.
  • FIG. 13 is a block diagram showing a thirteenth embodiment of the present invention.
  • FIG. 14 is a block diagram showing a fourteenth embodiment of the present invention.
  • FIG. 15 is a block diagram showing a fifteenth embodiment of the present invention.
  • Double square marks in the figure indicate external terminals (pads) formed on the chip.
  • the triple squares in the figure indicate MCP or SIP external terminals (such as leads or bumps).
  • the signal line shown in bold in the figure is composed of multiple lines. Some of the blocks to which the thick lines are connected are composed of multiple circuits. Use the same symbol as the terminal name for the signal supplied via the external terminal. Further, the same reference numerals as the signal names are used for signal lines through which signals are transmitted.
  • MCP a package on which only a plurality of memory chips are mounted
  • SIP package on which memory chips and logic chips are mounted
  • FIG. 1 shows a first embodiment of the present invention.
  • an FCRAM (Fast Cycle RAM) chip FC1 first memory chip
  • a flash memory chip FL1 second memory chip
  • PBRD1 package substrate
  • MC P1 system
  • MCP1 is mounted on a mobile device such as a mobile phone.
  • FCRAM chip FC1 is a kind of pseudo-SRAM chip that has a DRAM memory core and an SRAM interface.
  • the FCRAM chip FC1 operates asynchronously with the clock, and the flash memory chip FL1 operates in synchronization with the clock.
  • the FCR AM chip FC 1 and the flash memory chip FL 1 are also referred to as a chip FC 1 and a chip FL 1.
  • the chip FC1 includes a memory cell array ARY having volatile memory cells (dynamic memory cells), a read / write control circuit RWC, a plurality of buffers BF1, BF2, an operation control circuit OPC, a test pattern generation circuit TPG, and a plurality of drivers DRV. And has a plurality of knots.
  • the read / write control circuit RWC receives the address ADD and the data DATA supplied via the nodes and buffers BF1 and BF2, and writes the data DATA to the memory cell indicated by the address ADD. Further, the read / write control circuit RWC reads the memory cell force data DATA indicated by the address ADD during the read operation, and outputs the read data DATA to the pad via the buffer BF2.
  • Noffer BF2 also has a function as a driver for outputting data DATA to the outside of chip FC1.
  • the operation control circuit OPC outputs an operation control signal for accessing the memory cell array ARY to the read / write control circuit RWC in response to the command CMD supplied via the node and the buffer BF1.
  • the operation control circuit OPC outputs a test signal TST for activating the test pattern generation circuit TPG when a command CMD supplied from the outside of the knock board PBRD1 indicates a test command.
  • the output of the test signal TST causes the chip FC1 state to shift to the test mode.
  • the status of chip FC1 is determined by the command CMD indicating the end of the test from the outside of the package substrate PBRD1. When supplied to the chip FC1, it shifts from the test mode to the normal operation mode.
  • the test pattern generation circuit TPG sequentially generates test patterns (CMD, ADD, DATA) for the chip FC1 at a predetermined timing when the test signal TST indicates the test of the chip FC1. Is output to the read / write control circuit RWC.
  • the test pattern generation circuit TPG sequentially generates test patterns (CMD, ADD, DATA, CLK) for the chip FL 1 at a predetermined timing when the test signal TST indicates the test of the chip FL1, and the generated test pattern Is output to the chip FL1 via the driver DRV, pad (external output terminal), and system bus SB.
  • the system bus SB is also used when testing the chip FL1 using the circuit of the chip FC1 that is used only when accessing the chips FC1 and FL1 from the outside of the MCP1.
  • the logic of the test pattern generation circuit TPG consists of non-volatile logic (hardware with fixed logic) such as a gate circuit. For this reason, the test pattern generation circuit TPG can generate a test pattern immediately after the power supply to the MCP1 is loaded without loading the data for configuring the logic such as the program logic.
  • the operation control circuit OPC may receive a common test command for the chips FC1 and FL1 and output a common test signal TST.
  • the test pattern generation circuit TPG sequentially generates test patterns for testing the chips FC1 and FL1, and sequentially tests the chips FC1 and FL1.
  • the flash memory chip FL1 is, for example, a NOR type, and the terminals other than the clock terminal are compatible with the terminals of the FCRAM chip FC1 (SRAM).
  • the package substrate PBRD 1 is, for example, a printed circuit board.
  • the package substrate PBRD1 is formed with a system bus SB connected to the chip FC1 and FLI, and external terminals (such as leads or bumps) for inputting / outputting signals to / from the system bus SB.
  • a plurality of pads for connecting the pads of the chips FC1 and FL1 and the system bus SB with bonding wires or bumps are formed on the knocking board PBRD1.
  • the pads of the chips FC1 and FL1 and the lead frame may be directly connected by a bonding wire.
  • the system bus SB Because it is composed of gwire, the knock board PBRD1 does not have to be a printed board.
  • a controller (for example, CPU) connected to MCP1 accesses chips FC1 and FL1 via an external terminal of MCP1.
  • a development manufacturer (user) of a portable device purchases an FCRAM chip FC 1 and a flash memory chip FL 1 from a semiconductor manufacturer, and assembles the MCP 1.
  • the development manufacturer conducts an MCP1 operation test using a simple test device after assembly (after packaging) of the MCP1.
  • the chip FC1 shifts to the test mode and writes test data to the chip FC1 and the chip FL1.
  • Write data patterns for testing are published by the semiconductor team.
  • the write data pattern is a known test data write order such as all 0 pattern, all 1 pattern, marching pattern and the like and a map of data to be written.
  • the test equipment compares the data output on the chip to obtain the test result with the write data pattern (expected value) published by the semiconductor manufacturer, and determines whether the MCP1 is good or defective.
  • the test device can test MCP1 as long as it can generate test commands and can access chips FC1 and FL1 to obtain test results. Therefore, there is no need for a test device that generates complex test patterns (including signal timing) (for example, a memory-dedicated LSI tester (memory tester)). The frequency at which chips FC1 and FL1 are accessed to obtain test results may be low. Test costs can be reduced because the MCP1 can be tested with simple test equipment. In addition, it is not necessary to load data for configuring the logic of the test pattern generation circuit TPG.
  • test pattern generation circuit TPG for generating the test pattern for testing the memory cell array of the chip FL1 which is different from the own memory cell array ARY is formed in the chip FC1. For this reason, test data can be written to the F chips FC1 and FL1 without using an expensive test device that generates a complicated test pattern. As a result, the test cost of MCP1 can be reduced.
  • test pattern can be supplied to the chip FL 1 using the system bus SB when testing the chip FL1, the number of wires (or the number of bonding wires) formed on the knock board PBRD1 can be reduced, and the package The size of substrate PBRD1 can be reduced.
  • the test pattern generation circuit TPG is formed using non-volatile logic (no-ware) unlike programmable logic. Therefore, it is not necessary to read the circuit data for configuring the test pattern generation circuit TPG before the test. Since tests can be performed without preparing test patterns in advance, users who purchase chips FC1 and FL1 to assemble MCP1 can easily test chips FC1 and FL1 after MCP1 is assembled.
  • FIG. 2 shows a second embodiment of the present invention.
  • the multi-chip package MCP2 (system) is formed by mounting the FCRAM chip FC2 and the flash memory chip FL1 on the package substrate PBRD2.
  • MCP2 is mounted on a mobile device such as a mobile phone.
  • the package substrate PBRD2 is the same as the package substrate PBRD1 of the first embodiment except that the connection specifications (bonding specifications) between the external terminals (leads or bumps) and the pads of the chips FC1 and FL1 are different.
  • the chip FC2 has a pad (external terminal) that is common to a signal input to access the memory cell array ARY and a test pattern signal output to the chip FL1.
  • the command terminal CMD is formed independently for the chip FC2 and for the test of the chip FL1.
  • the other configuration of the chip FC2 is the same as that of the chip FC1 of the first embodiment.
  • write data DATA to the memory cell array ARY is supplied to the buffer BF2 via a common pad.
  • Read data from memory cell array ARY The data DATA is output to the external terminal of the package board PBRD2 via the buffer BF2 and the common pad.
  • the address ADD for accessing the memory cell array ARY is supplied to the buffer BF1 through the common pad.
  • the MCP2 test method of this embodiment is the same as that of the first embodiment. That is, when the chip FC2 receives a test command from outside the MCP2, the chip FC2 writes test data to the chip FC2 (memory cell array ARY) and the chip FL1. After writing, the test equipment that tests MCP2 determines whether MCP2 is good or defective by reading the test data stored in chips FC1 and FL1.
  • pads for signals ADD and DATA input / output to / from the chip FC2 to access the memory cell array ARY and test patterns (ADD, DATA) generated by the test pattern generation circuit TPG are output. Since the common pads are formed in the chip FC2, the number of pads formed in the chip FC2 can be reduced, and the chip size of the chip FC2 can be reduced.
  • FIG. 3 shows a third embodiment of the present invention.
  • an FCR AM chip FC3 and a flash memory chip FL1 are mounted on a package substrate PBRD3 to form a multichip package MCP3 (system).
  • MCP3 is mounted on a mobile device such as a mobile phone.
  • the chip FC3 is sequentially connected to a node (external input terminal), a noffer BF1, a comparison circuit CP, a driver DRV, and a test result terminal CMP (pad).
  • the comparison circuit CP compares the test write data for the chip FL1 output from the test pattern generation circuit TPG with the test read data read from the chip FL1 in which the test write data is written via the buffer BF1 and compares them. The result is output to the test result terminal CMP via the driver DRV.
  • Test result terminal CMP is a dedicated terminal for outputting only the test result signal CMP indicating the comparison result.
  • the package board PBRD3 uses the data line DATA of the system bus SB as a comparison circuit CP.
  • the second embodiment except that the pattern wiring and connection specifications (bonding specifications) are different in order to connect to the corresponding pads, and that the test result terminal CMP (system test result terminal, lead or bump, etc.) is provided.
  • the test equipment TSD is connected to the MCP3 in the post-manufacturing test of the MCP3. Specifically, for example, after the MCP3 is mounted on the IC socket of the evaluation board of the test apparatus TSD, a test is performed to determine whether the MCP3 is a good product or a defective product. At this time, the clock CLK, address ADD, and data DATA required for the test are generated by the test pattern generation circuit TPG, so the clock terminal CLK, address terminal ADD, and data terminal DATA of the package board PBRD3 are opened. .
  • the test apparatus TSD outputs a test command CMD to the command terminal CMD and receives a test result (comparison result) via the test result terminal CMP.
  • the test equipment TSD only needs to start the test and receive the test results. Therefore, the test equipment TSD can be configured with a simple logic circuit.
  • a large number of MCP3s can be tested at one time by mounting a large number of IC sockets on the evaluation board of the test equipment TSD. In this case, since a plurality of MCP3 tests may be started simultaneously, the test command signal line CMD formed on the evaluation board can be shared by a plurality of MCP3.
  • the test device TSD since the test result terminal CMP is formed on the chip FC3 and the package substrate PBRD3, the test device TSD transmits the data to the test result terminal CMP without reading data from the chips FC1 and FL1. It is possible to determine whether MCP3 is good or defective based on the test results. Therefore, the test device TSD can be configured with a simple circuit. As a result, the test cost can be reduced.
  • the signals required for the test equipment TSD are the test command signal CMD common to multiple MCP3s and the test result signal CMP required for each MCP3. Only. Simple test equipment TSD can test many MCP3s at the same time, greatly reducing test time and cost.
  • FIG. 4 shows a fourth embodiment of the present invention.
  • the multi-chip package MCP4 (system) is formed by mounting the FCRAM chip FC4 and the flash memory chip FL1 on the package substrate PBRD4.
  • MCP4 is installed in mobile devices such as mobile phones.
  • the chip FC4 is sequentially connected to a node (external input terminal), a noffer BF1, a comparison circuit CP, a driver DRV, and a test result terminal CMP ( Pad).
  • the packaging substrate PBRD3 has test result terminals CMP (external output terminals such as leads or bumps) in addition to the package substrate PBRD1 of the first embodiment.
  • FIG. 5 shows a fifth embodiment of the present invention.
  • the same elements as those in the embodiment described above are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the multi-chip package MCP5 (system) is formed by mounting the FCRAM chip FC5 and the flash memory chip FL1 on the package substrate PBRD5.
  • MCP5 is installed in mobile devices such as mobile phones.
  • the chip FC5 includes a test control terminal CNTL (pad) that receives a test control signal CNTL and a buffer BF1 in addition to the configuration of the chip FC4 of the fourth embodiment.
  • the test control signal CNTL is input to the test pattern generation circuit TPG instead of the test command CMD of the above-described embodiment.
  • the test control terminal CNTL is a dedicated terminal for receiving only the test control signal CNTL.
  • the test pattern generation circuit TPG generates a test pattern for testing the memory cell array ARY of the chip FC5 or the chip FL1 according to the logic level of the test control signal CNTL. That is, the test control signal CNTL is supplied to the test pattern generation circuit TPG in order to control the operation of the test pattern generation circuit TPG and select a plurality of types of test patterns generated by the test pattern generation circuit TPG.
  • the type (test pattern) of the operation test can be changed according to the logic level of the test control signal CNTL composed of multiple bits, for example. For this reason, all 0, all 1, marching test, gallop test, etc. can be performed freely according to the test control signal CNTL.
  • the knock board PBRD5 is the same as the knock board PBRD4 of the fourth embodiment, except that the test board PBRD5 has a test control terminal CNTL (system test control terminal, lead, bump, or the like).
  • the test device TSD is connected to the MCP 5 and the operation test is performed in the test after the manufacture of the MCP 5.
  • the test apparatus that tests MCP5 outputs a test control signal CNTL having a logic corresponding to the test specification to MCP5.
  • the test pattern generation circuit TPG starts outputting a predetermined test pattern in response to the test control signal CNTL. Therefore, by using the test control signal CNTL, it is possible to carry out a detailed margin test that requires only simple pass Z-fail judgment.
  • the test apparatus TSD receives the test result via the test result terminal CMP. During the test, the clock terminal CLK, command terminal CMD, address terminal ADD, and data terminal DATA of the package board PBRD5 are not used and are therefore left open.
  • the same effect as in the above-described embodiment can be obtained. Furthermore, in this embodiment, the number of terminals required for the test can be reduced. Therefore, when testing multiple MCP5s simultaneously, the number of MC P5s mounted on the evaluation board of the test equipment TSD can be increased, further reducing test time and test costs. Since the test control signal CNTL for selecting the test pattern can be supplied from the external force of MCP5, it is possible to test chips FC5 and FL1 in detail using various test patterns by external control.
  • FIG. 6 shows a sixth embodiment of the present invention.
  • the same elements as those in the embodiment described above are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the multi-chip package MCP6 (system) is formed by mounting the FCRAM chip FC6 and the flash memory chip FL6 on the package substrate PBRD6.
  • MCP6 is installed in mobile devices such as mobile phones.
  • the chip FC6 has an external clock terminal ECLK (pad) for receiving the external clock CLK and a buffer BF1 in addition to the configuration of the chip FC5 of the fifth embodiment.
  • the external clock ECLK is input to the test pattern generation circuit TPG.
  • the test pattern generation circuit TPG generates a test pattern in synchronization with the external clock ECLK. That is, test pattern
  • the frequency of the clock (generation timing) is changed according to the frequency of the external clock ECLK
  • the chip FL6 is a clock asynchronous asynchronous NOR type flash memory. For this reason, the test pattern generation circuit TPG does not generate the clock CLK, and the driver DRV and the pad for the clock CLK are not formed in the chip FC6.
  • the other configuration of the chip FC6 is the same as that of the chip FC5 of the fifth embodiment.
  • the packaging board PBRD6 has the external clock terminal ECLK (external input terminal formed by leads or bumps) and the external terminal and wiring for the clock signal CLK are not formed. It is the same as the knock board PBRD5.
  • test device TSD in a test after the manufacture of MCP6, test device TSD is connected to MCP6 and an operation test is performed. At this time, the test apparatus for testing the MCP6 outputs an external clock ECLK having a predetermined frequency to the MCP5 together with the test control signal CNTL. Then, a test pattern synchronized with the external clock ECLK is output.
  • the same effect as that of the above-described embodiment can be obtained. Furthermore, in this embodiment, since a test pattern having a desired frequency can be generated, the chips FC6 and FL6 can be tested in more detail.
  • FIG. 7 shows a seventh embodiment of the present invention.
  • the multi-chip package MCP7 (system) is formed by mounting the FCRAM chip FC7 and the flash memory chip FL7 on the package substrate PBRD7.
  • the MCP7 is mounted on a mobile device such as a mobile phone.
  • the chip FL7 of this embodiment receives the address ADD and data DATA at a common terminal.
  • the system bus SB formed on the package substrate PBRD7 has a signal line ADDZDATA that is common to the address A DD and the data DATA.
  • the package substrate PBRD7 has a dedicated address terminal ADD and a data terminal DATA for accessing the chip FC7, and a dedicated address data terminal A DDZDATA for accessing the chip FL7.
  • Other configurations of package substrate PBRD7 are This is the same as the package substrate PBRD5 of the embodiment.
  • Chip FC7 has a common pad for address ADD and data DATA to output a test pattern.
  • the other configuration of the chip FC7 is the same as that of the chip FC5 of the fifth embodiment. As described above, also in the seventh embodiment, the same effect as in the above-described embodiment can be obtained.
  • FIG. 8 shows an eighth embodiment of the present invention.
  • the FCRAM chip FC8 and the flash memory chip FL7 are mounted on the package substrate PBRD8 to form a multichip package MCP8 (system).
  • the MCP8 is mounted on a mobile device such as a mobile phone.
  • the chip FC8 has a selector SEL for supplying the address ADD and data DATA output from the test pattern generation circuit TPG to the common driver DRV without colliding with each other. Yes.
  • the other configuration of the chip FC8 is the same as that of the chip FC7 of the seventh embodiment.
  • the package substrate PBRD8 is the same as the package substrate PBRD7 of the seventh embodiment, except that the mounting area of the chip FC8 is smaller than that of the seventh embodiment.
  • the same effect as in the above-described embodiment can be obtained. Further, in this embodiment, since the number of driver DRVs of the chip FC8 can be reduced, the chip size of the chip FC8 can be reduced, and the MCP8 (package substrate PBRD8) can be reduced.
  • FIG. 9 shows a ninth embodiment of the present invention.
  • an FCRAM chip FC5 a flash memory chip FL1, and a logic chip LG9 are mounted on a package substrate PBR D9 to form a system-in-package SIP9 (system).
  • SIP9 is mounted on a mobile device such as a mobile phone.
  • the logic chip LG9 accesses the chips FC5 and FL1 according to the external force instruction of the SIP 9 during the operation of the mobile device. Signal exchange between SIP9 and external system controller is performed by mouthpiece chip LG9. For this reason, the external terminals for the system bus SB, except for the clock terminal CLK, must not be formed on the knock board PBRD9.
  • the system bus SB to which the test pattern (DATA, ADD, CMD, CLK) output from the chip FC5 is transmitted is connected to the logic chip LG9. That is, the test pattern is supplied to the chip FL1 using a control signal line (system bus SB) that transmits a control signal output from the logic chip LG9 to access the chip FL1.
  • the test device TSD is connected to the SIP 9 and the operation test is performed in the test after the manufacture of the SIP 9.
  • the external terminals except the test control terminal CNTL and the test result terminal CMP are opened in the package substrate PBRD9.
  • the same effect as that of the above-described embodiment can be obtained.
  • the chips FC5 and FLl can be tested using the minimum test terminals.
  • the system bus SB to which the control signal of the logic chip LG9 is transmitted and supplying the test pattern to the chip FL1
  • the number of signal lines formed on the knock board PBR D9 can be reduced.
  • the system cost can be reduced. Since the test pattern is supplied to the chip FL1 using the system bus SB, the interconnection test of the system bus SB can be performed when the chip FL1 is tested.
  • FIG. 10 shows a tenth embodiment of the present invention.
  • an FCRAM chip FC10, a flash memory chip FLl, and a logic chip LG9 are mounted on a package substrate PBRD9 to form a system-in-package SIP10 (system).
  • the SIP 10 is mounted on a mobile device such as a mobile phone, for example.
  • the chip FC10 is a clock synchronous FCRAM.
  • the control circuit such as the operation control circuit OPC receives the clock CLK through the notifier BF1.
  • the address terminals ADD, data terminals DATA, and command terminals CMD of the chips FC10 and FLl are completely compatible.
  • the address terminal ADD, the data terminal DATA, and the command terminal CMD that are common to the chips FC10 and FLl are formed in the chip FC10.
  • the terminal CMD also serves as an input terminal for receiving input signals D ATA, ADD, and CMD supplied to access the memory cell array ARY.
  • the other configuration of the chip FC10 is the same as that of the chip FC5 of the fifth embodiment.
  • the chip size can be reduced by forming a dual-purpose terminal on the chip FC10.
  • FIG. 11 shows an eleventh embodiment of the present invention.
  • the same elements as those in the embodiment described above are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the multi-chip package MCP 11 (system) is formed by mounting the FCRAM chip FC 11 and the flash memory chip FL 1 on the package substrate PBRD 11.
  • the MCP 11 is mounted on a mobile device such as a mobile phone.
  • the test pattern generation circuit TPG of the chip FC11 operates in synchronization with the clock CLK. Therefore, the chip FC11 has a pad for receiving the clock CLK from the outside of the package substrate PBRD11 and a buffer BF1.
  • the test pattern generation circuit TPG does not generate the clock CLK, and the driver DRV and the pad for outputting the clock CLK to the chip FL1 are not formed in the chip FC11.
  • the other configuration of the chip FC11 is the same as that of the chip FC5 of the fifth embodiment.
  • the clock CLK for testing the chip FL1 is supplied to the test apparatus TSD force MCP11. Therefore, the clock frequency at the time of testing can be changed freely.
  • the test pattern generation circuit TPG generates a test pattern in synchronization with the clock CLK. Therefore, the chip FL1 can be tested by the clock CLK having a desired frequency output from the test apparatus TSD.
  • the same effect as that of the above-described embodiment can be obtained.
  • FIG. 12 shows a twelfth embodiment of the present invention.
  • the FCRAM chip FC10, the flash memory chip FL1, and the logic chip LG12 are mounted on the package board PBRD12 to form a system-in-package SIP 12 (system).
  • the SIP 12 is mounted on a mobile device such as a mobile phone, for example.
  • the logic chip LG12 includes, for example, a CPU (not shown).
  • the logic chip LG12 has a pad for outputting an address ADD and a command CMD, a pad for receiving a clock CLK, and a pad for inputting and outputting data DATA.
  • the logic chip LG12 has a pad (logic test control output terminal) that outputs a test control signal CNTL and a node (logic test result input terminal) that receives the test result signal CMP. That is, the logic chip LG12 has the function of the test apparatus TSD shown in the third embodiment.
  • the knock board PBRD12 has a clock terminal CLK (lead or bump) and an external terminal (lead or bump) for inputting or outputting a control signal or the like to the logic chip LG12.
  • the chip LG12 outputs a test control signal CNTL when an activation signal for testing the chips FC10 and FL1 is also received by the external force of the SIP12.
  • Chip LG12 determines whether chip FC10 and FL1 force S are operated according to the test result signal CMP received from chip FC10, and outputs the determination result to the outside of SIP12. SIP12 testing is conducted verbally.
  • the logic chip LG12 is tested by forming the logic chip LG12 with a function of outputting the test control signal CNTL and determining the test result of the chips FC10 and FL1 according to the test result signal CMP.
  • the chip FC 10, FL1 can be tested by operating instead of the device.
  • the SIP 12 can be tested using only the logic tester without using a memory tester. Test costs can be reduced because there is no need to use multiple types of testers (such as memory testers and logic testers) to test SIP 12.
  • FIG. 13 shows a thirteenth embodiment of the present invention.
  • the FCRAM chip FC10, the flash memory chip FL1, and the logic chip LG13 are mounted on the package board PBRD13 to form a system-in-package SIP 13 (system).
  • the SIP 13 is mounted on a mobile device such as a mobile phone, for example.
  • the logic chip LG13 has an internal circuit INT such as a CPU core and a plurality of nodes for inputting and outputting signals to and from the internal circuit INT.
  • a predetermined number (two in the figure) of the pads that receive signals are connected to a notch BF1 and a switch circuit SW for supplying the signals to the internal circuit INT.
  • a predetermined number (two in the figure) of the signal output pads are connected to the driver DRV for driving the signal output from the internal circuit INT and the switch circuit SW!
  • a pair of switch circuits SW connected to a pad for receiving a signal and a node for outputting a signal are connected to each other.
  • Test result signal CMP output from chip FC10 is a pad of logic chip LG13
  • a pair of switch circuit SW and pad are supplied to the external output terminal (lead or bump) of the knock board PBRD13.
  • the test control signal CNTL received at the external input terminal of the package board PBRD13 is supplied to the chip FC10 via the pad (logic test control input terminal) of the logic chip LG13, a pair of switch circuits SW and the pad (logic test control output terminal). Is done.
  • the switch circuit SW when the state of the logic chip LG13 is in the bypass mode for testing the chips FC10 and FL1 (when the internal circuit INT of the logic chip LG13 does not operate), the switch circuit SW is turned on, and the test device
  • the test control signal CNTL output from the TSD passes through the logic chip LG13 via the switch circuit SW and is supplied to the chip FC10.
  • the test result signal CMP output from the chip FC10 passes through the logic chip LG13 via the switch circuit SW and is supplied to the test apparatus TSD.
  • the logic chip LG13 is kept in the standby state and does not operate during the nopass mode. For this reason, the logic chip LG13 does not output the address ADD, command CMD, and the like.
  • the switch circuit SW is turned off, and the signal CNTL,
  • the input and output terminals of the signals CNTL and CMP are dual-purpose terminals that function as terminals for the logic chip LG13, which is just a test terminal for the chips FC10 and FL1.
  • the pair of switch circuits SW and the buffer BF 1 and the driver DRV corresponding to the switch circuits SW are on the package substrate PBRD13 when at least one of the chips FC10 and FL1 is tested.
  • Test control signal line CNTL and test result signal line CMP is connected to the external terminal (lead or bump) of the package board PBRD13, and when the internal circuit INT of the logic chip LG 13 operates, the test control signal on the package board PBRD 13 Operates as a selection circuit that connects line CNTL and test result signal line CMP to internal circuit INT.
  • the same effect as that of the above-described embodiment can be obtained. Furthermore, in this embodiment, by forming a dual-purpose terminal that can input and output the test control signal CNTL and the test result signal CMP in the logic chip LG13, not only the logic chip LG13 but also outside the SIP 13 is formed. On the other hand, test control signal CNTL and test result signal CMP can be input and output. Therefore, the optimum test can be performed according to the test environment of the user developing SIP13. Specifically, for example, when the user has only a simple test device, the chips FC10 and FL1 can be tested by the logic chip LG13.
  • test result input terminal CMP and the test result output terminal CNTL of the logic chip LG13 can be used as terminals of different functions.
  • FIG. 14 shows a fourteenth embodiment of the present invention.
  • the FCRAM chip FC10, the flash memory chip FL1, and the logic chip LG14 are mounted on the package board PBRD14 to form a system-in-package SIP14 (system).
  • the SIP 14 is mounted on a mobile device such as a mobile phone, for example.
  • the logic chip LG14 has an internal circuit INT such as a CPU core and a plurality of nodes for inputting / outputting signals to / from the internal circuit INT.
  • a predetermined number of pads that receive signals are connected to a buffer BF1 and a switch circuit SW for supplying signals to the internal circuit INT.
  • a predetermined number of pads that output signals are signals output from the internal circuit INT. It is connected to the driver DRV that drives the signal and the switch circuit SW.
  • a predetermined number of pads for inputting / outputting signals are supplied to the buffer BF1 for supplying signals to the internal circuit INT, the driver DRV for driving signals output from the internal circuit INT, and the internal circuit switch circuit SW. It is connected.
  • a pair of switch circuits SW connected to a signal receiving pad and a signal outputting pad are connected to each other.
  • the switch circuit SW when the state of the logic chip LG14 is in the binos mode for testing the chips FC10 and FL1, the switch circuit SW is turned on, and the test device TSD performs the test for the logic chip LG14 to perform the test.
  • the signal output to the pad (CNTL; logic test control input terminal, DATA, ADD, CMD, CLK; logic external terminal) passes through the logic chip LG14, and the pad (CNTL; logic test control output terminal, DATA, ADD) , CMD, CLK; logic internal terminals) and output to the system bus SB.
  • a signal supplied to the pad (CMP: logic test result input terminal, DATA: logic internal terminal) of the logic chip LG 14 via the system bus SB passes through the logic chip LG14 and passes through the pad (CMP: logic).
  • the test device TSD can only supply the test control signal CNTL and the test result signal CMP.
  • the address ADD, data DATA, command CMD, and clock CLK can be supplied to the chips FC10 and FL1. Can be received from FC10 and FL1.
  • the switch circuit SW When the logic chip LG14 is in the normal operation mode and the test mode in which the logic chip LG14 itself is tested, the switch circuit SW is turned off, and the input and output terminals corresponding to the switch circuit SW are connected to the internal circuit INT of the logic chip LG14. Input and output signals related to operation. That is, these terminals are dual-purpose terminals as in the thirteenth embodiment.
  • the pair of switch circuits SW and the buffer BF1 and the driver DRV corresponding to these switch circuits SW are tested when at least one of the chips FC10 and FL1 is tested.
  • the system bus SB system signal line
  • the system bus SB is connected to the external terminal (lead or bump) of the package board PBRD 14, and the internal circuit INT of the logic chip LG14 operates, the system bus SB is connected to the internal circuit INT. It operates as a selection circuit connected to.
  • the test apparatus TSD uses the signals CNT L and CMP to operate the test pattern generation circuit TPG of the chip FC10 to test the chips FC10 and FLl. Can access FLl directly. For this reason, for example, in a test after assembling the SIP 14, a non-defective product can be selected using signals CNTL and CMP by a simple test device TSD. After the SIP14 is assembled, a program or the like can be written to the flash memory chip FL1 using a simple test device TSD such as a ROM writer. Furthermore, when a failure occurs in the SIP14, a detailed evaluation of the SIP14 can be performed using a test device TSD such as a memory tester using the address ADD, data DATA, command CMD, and clock CLK.
  • a test device TSD such as a memory tester using the address ADD, data DATA, command CMD, and clock CLK.
  • FIG. 15 shows a fifteenth embodiment of the present invention.
  • the FCRAM chip FC10, the flash memory chip FLl, and the logic chip LG15 are mounted on the package board PBRD15 to form a system-in-package SIP 15 (system).
  • the SIP 15 is mounted on, for example, a mobile device such as a mobile phone.
  • test control signal line CNTL and the test result signal line CMP are directly connected between the external terminal of the cage / chip board PBRD15 and the chips FC10 and FLl without passing through the mouth chip chip LG15. Wired.
  • the external terminals DATA, ADD, CMD, and CLK of the circuit board PBRD 15 are connected to the chips FC10 and FLl via the logic chip LG15.
  • Other configurations are the same as those in the fourteenth embodiment. As described above, also in the fifteenth embodiment, the same effect as in the above-described embodiment can be obtained.
  • FCRAM chip and the flash memory chip are arranged side by side on the package substrates PBRD1 to PBRD15.
  • the present invention is not limited to the powerful embodiments.
  • the FCRAM chip and the flash memory chip may be stacked on the semiconductor / cage substrate.
  • stack A package substrate may be disposed between the sleeping FCRAM chip and the flash memory chip.
  • FCRAM chip and the flash memory chip mounted on the multi-chip package or the system-in package may be either a clock synchronous type or a clock asynchronous type.
  • Chips mounted on the multi-chip package or system-in package are not limited to FCRA M chips and flash memory chips.
  • a pseudo SRAM chip, DRAM chip, EEPROM chip or ferroelectric memory chip can be used! / !.
  • Test pattern generation circuit The test pattern (at least one of ADD, DATA, and CMD) of the FCRAM chip and the flash memory chip generated by the TPG is used as a common signal line as shown in the seventh embodiment. May be output. In this case, the number of signal lines wired on the chip FC1 can be reduced.
  • the external force of the knock board also includes pads formed on the FCRAM chip to access the FCRAM chip, and pads formed on the FCRAM chip to output the test pattern. May be made common as in the third embodiment.
  • An example to which the present invention is applied has been described.
  • the transmission of the address signal ADD and the data signal DATA to the FCRAM chip is the same as that of the FCRAM chip shown in FIGS. This is done by connecting the common terminal ADD / DATA to buffers BF1 and BF2. At this time, the address terminal ADD and the data terminal DATA of the FCRAM chip and the multi-chip package become unnecessary. As a result, the chip size of the FCRAM chip can be reduced, and the size of the multichip package can be reduced.
  • the present invention can be applied to a system in which a plurality of types of semiconductor memory chips are mounted in one knockout.

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

　テストパターン生成回路により生成される複数のテストパターンは、第１メモリチップと同じパッケージ内に実装される異種の第２メモリチップをテストするために、第１メモリチップから出力される。したがって、異種のメモリチップが同一のパッケージに搭載されるとき、メモリチップの端子がシステムの外部端子に接続されない場合にも、メモリチップをテストできる。システムに無駄な外部端子を形成する必要がないため、システムコストを削減できる。複雑なテストパターンを生成するテスト装置が不要になるため、テストコストを削減できる。テストパターン生成回路は、不揮発性の論理を用いて構成されているため、テストパターンを予め用意することなくテストを実施できる。このため、システムを構成するために第１および第２メモリチップを購入するユーザも、テストを容易に実施できる。

Description

明 細 書
MC Pまたは S I Pにおけるメモリチップのテストシステム
技術分野
[0001] 本発明は、複数種の半導体メモリチップを一つのノ ッケージに搭載して構成される システムのテスト技術に関する。
背景技術
[0002] 近時、プロセス技術が異なる複数種のメモリチップおよびロジックチップ等を一つの パッケージに収納してシステムを構成した SIP (システムインパッケージ）または MCP (マルチチップパッケージ）と称する技術が開発されている。また、複数種のメモリ回 路およびロジック回路等を一つのチップに集積してシステムを構成した SOC (シリコ ン'オン'チップ）と称する技術が開発されて 、る。
[0003] この種のシステム (例えば SIP)では、外部端子は、外部に対して入出力が必要な 信号のために形成され、メモリチップおよびロジックチップの全ての端子 (パッド）に対 応して形成されない。特に、メモリチップは、ロジックチップのみによりアクセスされるこ とが多いため、メモリチップの端子は、外部端子に接続されることは少ない。 MCPの 外部端子に接続されて 、な 、メモリチップをテストするためには、特別なテスト技術が 必要である。例えば、特開 2003— 77296号公報〖こは、ロジックチップ内にメモリチッ プをテストするためのテスト回路を形成した MCPが開示されている。特開 2003— 14 9300号公報および特開 2001— 325800号公報【こ ίま、 SOC【こお!/、て、メモリ回路を プログラマブルロジックとして機能させてテスト回路を構成し、他のメモリ回路をテスト する技術が開示されている。プログラマブルロジックは、システムの外部から回路デ ータを読み込むことで構成される。
[0004] SIPおよび MCPは、半導体メーカまたは半導体メーカからチップを購入したユーザ により組み立てられることが多い。ユーザが SIPおよび MCPを組み立てる場合、組立 後のテストは、ユーザが実施しなくてはならない。一方、 SOCは、半導体メーカのみ により製造されるため、 SOC完成後のテストは半導体メーカが実施する。
特許文献 1：特開 2003 - 77296号公報 特許文献 2 :特開 2003— 149300号公報
特許文献 3：特開 2001— 325800号公報
発明の開示
発明が解決しょうとする課題
[0005] 複数種の半導体メモリチップが搭載される MCPおよび SIP等のシステムを、半導体 メーカがテストする場合、半導体メーカは、単体のメモリチップをテストするためのテス トパターンを、システムに搭載されたメモリチップのテストパターンとして利用できる。ま た、テストパターン生成回路等のテスト回路をプログラマブルロジックで構成する場合 にも、単体のメモリチップ用の既存のテストパターンを利用できる。
[0006] 一方、メモリチップを購入したユーザが MCPおよび SIP等のシステムを^ aみ立て、 テストする場合、ユーザは、テストパターンを半導体メーカから入手する力 自分で作 成する必要がある。半導体メーカがテストパターンをユーザに提出する場合、テスト 技術が流出するおそれがある。さらに、ユーザは、テストパターンが入手できても、そ れをメモリチップに与えるテスト装置が必要である。メモリチップをテストするためのテ ストパターンは、一般に複雑であり、メモリ用の LSIテスタ (メモリテスタ）を用いて実施 する必要がある。この場合、ユーザは、高価な LSIテスタを購入しなくてはならない。
[0007] MCPまたは SIPにロジックチップが搭載される場合、ロジックチップをテストするた めの LSIテスタ（ロジックテスタ）が必要である。仮に、ユーザカ モリテスタとロジック テスタの両方を所持して!/、るとしても、 MCPまたは SIPをメモリテスタとロジックテスタ に交互にセットしてテストを実施しなくてはならず、テスト効率は悪い。
さらに、ユーザが、メモリチップ内のプログラマブルロジックの論理を構成する場合、 テストコストを抑えるために、半導体メーカから論理データを入手する必要がある。し かし、半導体メーカ力 MCPおよび SIP等のシステムを組み立てる全てのユーザに、 論理データを配布することは、手間とコストの点で困難である。また、テストの度にプロ グラマブルロジックに論理データを書き込む必要があるため、システムのテスト時間お よびテストコストが増加する。したがって、メモリチップ内のプログラマブルロジックを用 V、て、 MCPおよび SIP等のシステムをテストすることは現実的でな!、。
[0008] 本発明の目的は、複数種のメモリチップが一つのパッケージに搭載されるシステム のテストコストを削減することにある。 課題を解決するための手段
[0009] 本発明の一形態では、半導体メモリ（第 1メモリチップ）のテストパターン生成回路は 、複数のテストパターンを生成する。テストパターンは、第 1メモリチップと同じパッケ ージ内に実装される異種のメモリチップ (第 2メモリチップ)をテストするために、第 1メ モリチップの複数の外部出力端子力 出力される。そして、テストパターンにより第 1メ モリチップのメモリセルアレイのテストだけでなぐ第 2メモリチップのテストが実施され る。したがって、異種のメモリチップが同一のパッケージに搭載されるとき、メモリチッ プの端子がシステムの外部端子に接続されな 、場合にも、メモリチップをテストできる 。システムに無駄な外部端子を形成する必要がないため、システムコストを削減でき る。複雑なテストパターンを生成するテスト装置が不要になるため、テストコストを削減 できる。
[0010] テストパターン生成回路は、プログラマブルロジック等とは異なり不揮発性の論理を 用いて構成されている。このため、テスト前にテストパターン生成回路の回路データを 読み込む必要がな 、。テストパターンを予め用意することなくテストを実施できるため
、システムを構成するために第 1および第 2メモリチップを購入するユーザも、テストを 容易に実施できる。すなわち、テストコストを削減できる。
[0011] 本発明の別の形態では、第 1メモリチップの外部入力端子は、第 2メモリチップから 読み出されるテストパターンを受ける。比較回路は、テストパターン生成回路により生 成されたテストパターンと、外部入力端子で受けたテストパターンとを比較する。比較 回路での比較結果は、テスト結果端子から出力される。このため、第 2メモリチップが 動作するか否かを、第 1メモリチップ内で判定し、外部に出力できる。例えば、テスト 結果端子の論理レベルを判定することで、テスト結果が得られるため、簡易なテスト 装置でテストを実施できる。
[0012] 本発明の別の形態では、第 1メモリチップのテスト制御端子は、パターン生成回路 の動作を制御するためのテスト制御信号を受ける。例えば、第 1および第 2メモリチッ プに書き込むために生成されるテストパターンは、テスト制御信号に応じて決定され る。このため、外部制御により、様々なテストパターンを用いて第 1および第 2メモリチ ップを確実にテストできる。単純なパス Zフェイルの判定だけでなぐ詳細なマージン テストも実施できる。
[0013] 本発明の別の形態では、第 1および第 2メモリチップを搭載するシステムは、これら メモリチップをアクセスするロジックチップを搭載している。システムは、第 1メモリチッ プ、第 2メモリチップおよびロジックチップを互いに接続するシステムバスを有する。第 1メモリチップの外部出力端子は、システムノ スに接続されている。テストパターンを、 システムを動作させるためのシステムバスを利用して第 2メモリチップに書き込むこと ができるため、システム内の配線数を削減でき、システムコストを削減できる。また、第 2メモリチップをテストすることで、システムノ スの相互接続テストを実施できる。
[0014] 本発明の別の形態では、ロジックチップのロジックテスト結果入力端子は、第 1メモリ チップのテスト結果端子に接続され、第 1メモリチップ力も比較結果を受ける。このた め、ロジックチップを第 1および第 2メモリチップをテストするためのテスト装置として動 作させることができ、テストコストを削減できる。
本発明の別の形態では、ロジックチップは、ロジックテスト結果入力端子で受ける比 較結果をシステムの外部に出力するためのロジックテスト結果出力端子を有する。口 ジックチップの選択回路は、ロジックチップの内部回路が動作せず、第 1および第 2メ モリチップの少なくともいずれかがテストされるときに、ロジックテスト結果入力端子で 受ける比較結果をロジックテスト結果出力端子に出力する。また、選択回路は、ロジッ クチップの内部回路が動作するときに、ロジックテスト結果入力端子で受ける信号を、 ロジックチップの内部回路に出力する。このため、比較結果 (テスト結果）は、ロジック チップに供給されるだけでなぐシステムの外部に出力可能である。したがって、シス テムを開発するユーザのテスト環境に応じて、最適なテストを実施できる。具体的に は、例えば、ユーザが簡易なテスト装置しか所持していない場合、ロジックチップ〖こよ つて比較結果を判定できる。ユーザ力 テスタ等のテスト装置を所持して 、る場合 、 LSIテスタによって比較結果を判定できる。さらに、ロジックチップが別のシステムに 搭載されるとき、ロジックテスト結果入力端子およびロジックテスト結果出力端子を別 の機能の端子として使用できる。
[0015] 本発明の別の形態では、ロジックチップは、第 1メモリチップのテスト制御入力端子 に接続され、テスト制御信号を出力するためのロジックテスト制御出力端子を有する。 このため、ロジックチップを第 1および第 2メモリチップをテストするためのテスト装置と して動作させることができる。この結果、テストコストを削減できる。
本発明の別の形態では、ロジックチップは、ロジックテスト制御出力端子に出力する テスト制御信号をシステムの外部力も受けるためのロジックテスト制御入力端子を有 する。ロジックチップの選択回路は、ロジックチップの内部回路が動作せず、第 1およ び第 2メモリチップの少なくともいずれかがテストされるときに、ロジックテスト制御入力 端子で受けるテスト制御信号をロジックテスト制御出力端子に出力する。また、選択 回路は、ロジックチップの内部回路が動作するときに、ロジックテスト制御入力端子で 受ける信号をロジックチップの内部回路に出力する。このため、テスト制御信号は、口 ジックチップから出力されるだけでなぐシステムの外部からも供給可能である。した がって、システムを開発するユーザのテスト環境に応じて、最適なテストを実施できる 。具体的には、例えば、ユーザが簡易なテスト装置しか所持していない場合、ロジック チップ力もテスト制御信号を出力させ、テストを実施できる。ユーザ力 テスタ等の テスト装置を所持している場合、 LSIテスタ力 テスト制御信号を出力させ、テストを実 施できる。さらに、ロジックチップが別のシステムに搭載されるとき、ロジックテスト制御 出力端子およびロジックテスト制御入力端子を別の機能の端子として使用できる。 本発明の別の形態では、システムバスは、第 1および第 2メモリチップをアクセスす るためにロジックチップのロジック内部端子から出力または入力される信号が伝達さ れ、システム内で閉じているシステム信号線を含む。ロジックチップは、ロジック内部 端子をシステムの外部に接続するためのロジック外部端子を有する。ロジックチップ の選択回路は、ロジックチップの内部回路が動作せず、第 1および第 2メモリチップの 少なくともいずれかがテストされるときに、システム信号線をロジック外部端子に接続 する。また、選択回路は、ロジックチップの内部回路が動作するときに、システム信号 線を内部回路に接続する。このため、第 1および第 2メモリチップをアクセスするため の信号は、ロジックチップから入出力させるだけでなぐシステムの外部からも入出力 可能である。したがって、テスト装置を用いて第 1および第 2メモリチップをより詳細に テストできる。また、例えば、第 1および第 2メモリチップのいずれかが電気的に書き換 え可能な半導体メモリの場合、テスト装置を用 ヽてこの半導体メモリにプログラム等を 書き込むことができる。
発明の効果
[0017] 本発明の適用により、複数種のメモリチップが一つのパッケージに搭載されるシス テムのテストコストを削減できる。
図面の簡単な説明
[0018] [図 1]本発明の第 1の実施形態を示すブロック図である。
[図 2]本発明の第 2の実施形態を示すブロック図である。
[図 3]本発明の第 3の実施形態を示すブロック図である。
[図 4]本発明の第 4の実施形態を示すブロック図である。
[図 5]本発明の第 5の実施形態を示すブロック図である。
[図 6]本発明の第 6の実施形態を示すブロック図である。
[図 7]本発明の第 7の実施形態を示すブロック図である。
[図 8]本発明の第 8の実施形態を示すブロック図である。
[図 9]本発明の第 9の実施形態を示すブロック図である。
[図 10]本発明の第 10の実施形態を示すブロック図である。
[図 11]本発明の第 11の実施形態を示すブロック図である。
[図 12]本発明の第 12の実施形態を示すブロック図である。
[図 13]本発明の第 13の実施形態を示すブロック図である。
[図 14]本発明の第 14の実施形態を示すブロック図である。
[図 15]本発明の第 15の実施形態を示すブロック図である。
発明を実施するための最良の形態
[0019] 以下、本発明の実施形態を図面を用いて説明する。図中の二重の四角印は、チッ プ上に形成される外部端子 (パッド）を示している。図中の三重の四角印は、 MCPま たは SIPの外部端子（リードまたはバンプ等）を示して ヽる。図に太線で示した信号線 は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数 の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符 号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。 以下の実施形態では、複数のメモリチップのみが搭載されたパッケージを MCPと称 し、メモリチップとロジックチップが搭載されたパッケージを SIPと称する。
[0020] 図 1は、本発明の第 1の実施形態を示している。この実施形態では、 FCRAM (Fas t Cycle RAM)チップ FC1 (第 1メモリチップ）およびフラッシュメモリチップ FL1 (第 2メモリチップ）をパッケージ基板 PBRD1上に搭載して、マルチチップパッケージ MC P1 (システム）が形成されている。 MCP1は、例えば、携帯電話等の携帯機器に搭載 される。 FCRAMチップ FC1は、 DRAMのメモリコアを有し、 SRAMのインタフエ一 スを有する擬似 SRAMチップの一種である。 FCRAMチップ FC1は、クロックに非同 期で動作し、フラッシュメモリチップ FL1は、クロック〖こ同期して動作する。以下、 FCR AMチップ FC 1およびフラッシュメモリチップ FL 1を、チップ FC 1およびチップ FL 1と も称す。
[0021] チップ FC1は、揮発性のメモリセル（ダイナミックメモリセル）を有するメモリセルァレ ィ ARY、読み書き制御回路 RWC、複数のバッファ BF1、 BF2、動作制御回路 OPC 、テストパターン生成回路 TPG、複数のドライバ DRVおよび複数のノッドを有してい る。読み書き制御回路 RWCは、書き込み動作時に、ノ ッドおよびバッファ BF1、 BF 2を介して供給されるアドレス ADDおよびデータ DATAを受け、アドレス ADDにより 示されるメモリセルにデータ DATAを書き込む。また、読み書き制御回路 RWCは、 読み出し動作時に、アドレス ADDにより示されるメモリセル力 データ DATAを読み 出し、読み出したデータ DATAをバッファ BF2を介してパッドに出力する。ノ ッファ B F2は、チップ FC1の外部にデータ DATAを出力するためのドライバとしての機能も 有する。
[0022] 動作制御回路 OPCは、ノ ッドおよびバッファ BF1を介して供給されるコマンド CM Dに応じて、メモリセルアレイ ARYをアクセスするための動作制御信号を読み書き制 御回路 RWCに出力する。また、動作制御回路 OPCは、ノ ッケージ基板 PBRD1の 外部から供給されるコマンド CMDがテストコマンドを示すときに、テストパターン生成 回路 TPGを活性ィ匕するためのテスト信号 TSTを出力する。テスト信号 TSTの出力に より、チップ FC1の状態は、通常動作モード力もテストモードに移行する。チップ FC1 の状態は、テストの終了を示すコマンド CMDがパッケージ基板 PBRD1の外部から チップ FC1に供給されたときに、テストモードから通常動作モードに移行する。
[0023] テストパターン生成回路 TPGは、テスト信号 TSTがチップ FC1のテストを示すとき に、チップ FC1用のテストパターン（CMD、 ADD, DATA)を所定のタイミングで順 次生成し、生成したテストパターンを読み書き制御回路 RWCに出力する。テストパタ ーン生成回路 TPGは、テスト信号 TSTがチップ FL1のテストを示すときに、チップ FL 1用のテストパターン（CMD、 ADD, DATA, CLK)を所定のタイミングで順次生成 し、生成したテストパターンをドライバ DRV、パッド (外部出力端子）およびシステムバ ス SBを介して、チップ FL1に出力する。このように、システムバス SBは、 MCP1の外 部からチップ FC1、 FL1をアクセスするときだけでなぐチップ FC1の回路を用いてチ ップ FL1をテストするときにも利用される。テストパターン生成回路 TPGの論理は、ゲ ート回路等の不揮発性の論理 (論理が固定されたハードウェア)で構成されている。 このため、テストパターン生成回路 TPGは、 MCP1に電源が供給された後、プロダラ ムロジック等の論理を構成するためのデータをロードすることなぐすぐにテストパター ンを生成できる。
[0024] なお、本実施形態および後述する実施形態において、動作制御回路 OPCは、チッ プ FC1、 FL1に共通のテストコマンドを受け、共通のテスト信号 TSTを出力してもよ い。この場合、テストパターン生成回路 TPGは、テスト信号 TSTを受けたときに、チッ プ FC1、 FL1をテストするためのテストパターンを順次生成し、チップ FC1、 FL1を順 次テストする。
[0025] フラッシュメモリチップ FL1は、例えば、 NOR型であり、クロック端子を除く端子は、 FCRAMチップ FC1 (SRAM)の端子と互換性を有している。パッケージ基板 PBRD 1は、例えば、プリント基板である。パッケージ基板 PBRD1は、チップ FC1、 FLI 接続されたシステムバス SBと、システムバス SBに信号を入出力するための外部端子 (リードまたはバンプ等）とが形成されている。なお、図示していないが、ノ ッケージ基 板 PBRD1には、チップ FC1、 FL1のパッドとシステムバス SBとをボンディングワイヤ またはバンプで接続するための複数のパッドが形成されて 、る。ノ ッケージ基板 PB RD1の外部端子がリードの場合、チップ FC1、 FL1のパッドとリードフレームとをボン デイングワイヤにより直接接続してもよい。この場合、システムバス SBは、ボンディン グワイヤにより構成されるため、ノ ッケージ基板 PBRD1は、プリント基板でなくてもよ い。 MCP1に接続されるコントローラ（例えば、 CPU)は、 MCP1の外部端子を介し て、チップ FC1、 FL1をアクセスする。
[0026] この実施形態では、例えば、携帯機器の開発メーカ（ユーザ)が半導体メーカから F CRAMチップ FC 1およびフラッシュメモリチップ FL 1を購入し、 MCP 1を組み立てる 。開発メーカは、 MCP1の組み立て後（パッケージ後）に、簡易なテスト装置等を用い て MCP1の動作テストを実施する。具体的には、テストコマンドが、テスト装置から M CP1に供給されることで、チップ FC1はテストモードに移行し、チップ FC1およびチッ プ FL1にテストデータを書き込む。テスト用の書き込みデータパターンは、半導体メ 一力により公開されている。ここで、書き込みデータパターンは、オール 0パターン、 オール 1パターン、マーチングパターン等の公知のテストデータの書き込み順序およ び書き込まれるデータのマップである。テスト装置は、テスト結果を得るためにチップ 出されたデータを半導体メーカが公開する書き込みデータパターン (期待値）と比較 し、 MCP1が良品か不良品かを判定する。
[0027] テスト装置は、テストコマンドを生成でき、テスト結果を得るためにチップ FC1、 FL1 をアクセスできる仕様であれば、 MCP1をテストできる。このため、複雑なテストパター ン (信号のタイミングを含む）を生成するテスト装置 (例えば、メモリ専用の LSIテスタ（ メモリテスタ)）は必要ない。テスト結果を得るためにチップ FC1、 FL1をアクセスする 周波数は、低くてもよい。簡易なテスト装置により MCP1をテストできるため、テストコ ストを削減できる。また、テストパターン生成回路 TPGの論理を構成するためのデー タをロードする必要もない。
[0028] 特に、 MCP1を製造するためにチップ FC1、 FL1を購入する携帯機器の開発メー 力は、高価な LSIテスタ等を購入する必要がないため、テストコストを大幅に削減でき る。さらに、半導体メーカからタイミングを含めた詳細なテストパターン (あるいは、テス トパターンを生成する論理を生成するための論理データ）を入手しなくてよい。半導 体メーカは詳細なテストパターンを顧客に提出する必要がないため、テスト技術の流 出を防止できる。 [0029] 以上、第 1の実施形態では、チップ FC1に、自身のメモリセルアレイ ARYと異種の チップ FL1のメモリセルアレイをテストするためのテストパターンを生成するテストパタ ーン生成回路 TPGを形成する。このため、複雑なテストパターンを生成する高価なテ スト装置を用いることなぐ Fチップ FC1、 FL1にテストデータを書き込むことができる 。この結果、 MCP1のテストコストを削減できる。
[0030] チップ FL1をテストするときにシステムバス SBを利用してテストパターンをチップ FL 1に供給できるため、ノ ッケージ基板 PBRD1に形成される配線数 (またはボンディン グワイヤの数）を削減でき、パッケージ基板 PBRD1のサイズを小さくできる。
テストパターン生成回路 TPGは、プログラマブルロジック等とは異なり不揮発性の 論理 (ノヽ一ドウエア）を用いて形成されている。このため、テスト前にテストパターン生 成回路 TPGを構成するための回路データを読み込む必要がな 、。テストパターンを 予め用意することなくテストが実施できるため、 MCP1を組み立てるためにチップ FC 1、 FL1を購入するユーザも、 MCP1の組み立て後にチップ FC1、 FL1のテストを容 易に実施できる。
[0031] 図 2は、本発明の第 2の実施形態を示している。第 1の実施形態と同じ要素につい ては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAMチップ FC2およびフラッシュメモリチップ FL1をパッケージ基板 PBRD2上に搭載して、マル チチップパッケージ MCP2 (システム）が形成されている。 MCP2は、例えば、携帯電 話等の携帯機器に搭載される。ノ ッケージ基板 PBRD2は、外部端子 (リードまたは バンプ）とチップ FC1、 FL1のパッドとの接続仕様 (ボンディング仕様）が異なることを 除き、第 1の実施形態のパッケージ基板 PBRD1と同じである。
[0032] チップ FC2は、メモリセルアレイ ARYをアクセスするために入力される信号と、チッ プ FL1に出力されるテストパターン信号とに共通なパッド (外部端子）を有している。 但し、コマンド端子 CMDは、チップ FC2用とチップ FL1のテスト用とで独立して形成 されている。チップ FC2のその他の構成は、第 1の実施形態のチップ FC1と同じであ る。
[0033] この実施形態では、メモリセルアレイ ARYへの書き込みデータ DATAは、共通の パッドを介してバッファ BF2に供給される。メモリセルアレイ ARYからの読み出しデー タ DATAは、バッファ BF2および共通パッドを介してパッケージ基板 PBRD2の外部 端子に出力される。メモリセルアレイ ARYをアクセスするためのアドレス ADDは、共 通パッドを介してバッファ BF1に供給される。
[0034] この実施形態の MCP2のテスト手法は、第 1の実施形態と同じである。すなわち、 チップ FC2は、 MCP2の外部からテストコマンドを受けたときに、チップ FC2 (メモリセ ルアレイ ARY)およびチップ FL1にテストデータを書き込む。書き込み後、 MCP2を テストするテスト装置は、チップ FC1、 FL1に格納されているテストデータを読み出す ことで、 MCP2が良品か不良品かを判定する。
[0035] 以上、第 2の実施形態においても第 1の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、メモリセルアレイ ARYをアクセスするためにチップ FC2に 入出力される信号 ADD、 DATAのパッドと、テストパターン生成回路 TPGにより生 成されるテストパターン (ADD、 DATA)を出力する共通のパッドをチップ FC2に形 成したため、チップ FC2内に形成されるパッドの数を削減でき、チップ FC2のチップ サイズを削減できる。
[0036] 図 3は、本発明の第 3の実施形態を示している。第 1および第 2の実施形態と同じ要 素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCR AMチップ FC3およびフラッシュメモリチップ FL1をパッケージ基板 PBRD3上に搭 載して、マルチチップパッケージ MCP3 (システム）が形成されている。 MCP3は、例 えば、携帯電話等の携帯機器に搭載される。
[0037] チップ FC3は、第 2の実施形態のチップ FC2の構成に加えて、順次に接続される ノッド (外部入力端子）、ノッファ BF1、比較回路 CP、ドライバ DRVおよびテスト結果 端子 CMP (パッド)を有している。比較回路 CPは、テストパターン生成回路 TPGから 出力されるチップ FL1用のテスト書き込みデータと、テスト書き込みデータが書き込ま れたチップ FL1からバッファ BF1を介して読み出されるテスト読み出しデータとを比 較し、比較結果をドライバ DRVを介してテスト結果端子 CMPに出力する。テスト結果 端子 CMPは、比較結果を示すテスト結果信号 CMPのみを出力するための専用端 子である。
[0038] パッケージ基板 PBRD3は、システムバス SBのデータ線 DATAを比較回路 CPに 対応するパッドに接続するために、パターン配線および接続仕様 (ボンディング仕様 )が異なること、およびテスト結果端子 CMP (システムテスト結果端子、リードまたはバ ンプ等)を有することを除き、第 2の実施形態のノ ッケージ基板 PBRD2と同じである この実施形態では、 MCP3の製造後のテストにおいて、テスト装置 TSDが MCP3 に接続される。具体的には、例えば、テスト装置 TSDの評価ボードの ICソケットに M CP3が装着された後にテストが実施され、 MCP3が良品か不良品かが判定される。 このとき、テストに必要なクロック CLK、アドレス ADDおよびデータ DATAは、テスト パターン生成回路 TPGにより生成されるため、パッケージ基板 PBRD3のクロック端 子 CLK、アドレス端子 ADDおよびデータ端子 DATAは、オープンにされる。
[0039] テスト装置 TSDは、テストコマンド CMDをコマンド端子 CMDに出力し、テスト結果（ 比較結果)をテスト結果端子 CMPを介して受信する。テスト装置 TSDは、テストの起 動とテスト結果の受信のみを行えばよい。このため、テスト装置 TSDは、簡易なロジッ ク回路で構成できる。また、テスト装置 TSDの評価ボードに多数の ICソケットを搭載 することで、一度に多数の MCP3をテストできる。この場合、複数の MCP3のテストを 同時に開始してもよいため、評価ボード上に形成されるテストコマンド信号線 CMDを 複数の MCP3に共通にできる。
[0040] 以上、第 3の実施形態においても上述した実施形態と同様の効果を得ることができ る。さら〖こ、この実施形態では、チップ FC3およびパッケージ基板 PBRD3にテスト結 果端子 CMPが形成されているため、テスト装置 TSDは、チップ FC1、 FL1からデー タを読み出すことなぐテスト結果端子 CMPに伝達されるテスト結果のみで MCP3が 良品か不良品かを判定できる。このため、テスト装置 TSDを簡易な回路で構成できる 。この結果、テストコストを削減できる。
[0041] さらに、評価ボードに多数の MCP3が搭載される場合にも、テスト装置 TSDに必要 な信号は、複数の MCP3に共通なテストコマンド信号 CMDと、 MCP3毎に必要なテ スト結果信号 CMPだけである。簡易なテスト装置 TSDにより、一度に多数の MCP3 をテストできるため、テスト時間およびテストコストを大幅に削減できる。
図 4は、本発明の第 4の実施形態を示している。上述した実施形態と同じ要素につ いては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAMチッ プ FC4およびフラッシュメモリチップ FL1をパッケージ基板 PBRD4上に搭載して、マ ルチチップパッケージ MCP4 (システム）が形成されている。 MCP4は、例えば、携帯 電話等の携帯機器に搭載される。
[0042] チップ FC4は、第 1の実施形態のチップ FC1の構成に加えて、順次に接続される ノ ッド (外部入力端子）、ノッファ BF1、比較回路 CP、ドライバ DRVおよびテスト結果 端子 CMP (パッド)を有している。ノ ッケージ基板 PBRD3は、第 1の実施形態のパッ ケージ基板 PBRD1に加えて、テスト結果端子 CMP (リードまたはバンプ等の外部出 力端子)を有している。以上、第 4の実施形態においても上述した実施形態と同様の 効果を得ることができる。
[0043] 図 5は、本発明の第 5の実施形態を示している。上述した実施形態と同じ要素につ いては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAMチッ プ FC5およびフラッシュメモリチップ FL1をパッケージ基板 PBRD5上に搭載して、マ ルチチップパッケージ MCP5 (システム）が形成されている。 MCP5は、例えば、携帯 電話等の携帯機器に搭載される。
[0044] チップ FC5は、第 4の実施形態のチップ FC4の構成に加えて、テスト制御信号 CN TLを受けるテスト制御端子 CNTL (パッド)およびバッファ BF1を有して 、る。テスト 制御信号 CNTLは、上述した実施形態のテストコマンド CMDの代わりに、テストパタ ーン生成回路 TPGに入力される。テスト制御端子 CNTLは、テスト制御信号 CNTL のみを受信するための専用端子である。
[0045] テストパターン生成回路 TPGは、テスト制御信号 CNTLの論理レベルに応じて、チ ップ FC5のメモリセルアレイ ARYまたはチップ FL1をテストするためのテストパターン を生成する。すなわち、テスト制御信号 CNTLは、テストパターン生成回路 TPGの動 作を制御し、テストパターン生成回路 TPGにより生成される複数種のテストパターン を選択するために、テストパターン生成回路 TPGに供給される。動作テストの種類（ テストパターン）は、例えば、複数ビットで構成されるテスト制御信号 CNTLの論理レ ベルに応じて変えられる。このため、テスト制御信号 CNTLに応じて、オール 0、ォー ル 1、マーチングテスト、ギャロップテスト等を自在に実施できる。 [0046] ノ ッケージ基板 PBRD5は、テスト制御端子 CNTL (システムテスト制御端子、リード またはバンプ等）を有することを除き、第 4の実施形態のノ ッケージ基板 PBRD4と同 じである。
この実施形態では、第 3の実施形態と同様に、 MCP5の製造後のテストにおいて、 テスト装置 TSDが MCP5に接続され、動作テストが実施される。この際、 MCP5をテ ストするテスト装置は、テスト仕様に対応する論理を有するテスト制御信号 CNTLを MCP5に出力する。テストパターン生成回路 TPGは、テスト制御信号 CNTLに応答 して、所定のテストパターンの出力を開始する。このため、テスト制御信号 CNTLを用 いることで、単純なパス Zフェイルの判定だけでなぐ詳細なマージンテストも実施可 能である。テスト装置 TSDは、テスト結果をテスト結果端子 CMPを介して受信する。 テスト中、パッケージ基板 PBRD5のクロック端子 CLK、コマンド端子 CMD、アドレス 端子 ADDおよびデータ端子 DATAは、使用されないため、オープンにされる。
[0047] 以上、第 5の実施形態においても上述した実施形態と同様の効果を得ることができ る。さらに、この実施形態では、テストに必要な端子数を削減できる。したがって、複 数の MCP5を同時にテストする際に、テスト装置 TSDの評価ボードに搭載される MC P5の数を増やすことができ、テスト時間およびテストコストをさらに削減できる。テスト パターンを選択するテスト制御信号 CNTLを MCP5の外部力 供給できるため、外 部制御により、様々なテストパターンを用いてチップ FC5、 FL1を詳細にテストできる
[0048] 図 6は、本発明の第 6の実施形態を示している。上述した実施形態と同じ要素につ いては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAMチッ プ FC6およびフラッシュメモリチップ FL6をパッケージ基板 PBRD6上に搭載して、マ ルチチップパッケージ MCP6 (システム）が形成されている。 MCP6は、例えば、携帯 電話等の携帯機器に搭載される。
[0049] チップ FC6は、第 5の実施形態のチップ FC5の構成に加えて、外部クロック CLKを 受ける外部クロック端子 ECLK (パッド）およびバッファ BF1を有している。外部クロッ ク ECLKは、テストパターン生成回路 TPGに入力される。テストパターン生成回路 TP Gは、外部クロック ECLKに同期してテストパターンを生成する。すなわち、テストパタ ーンの周波数 (生成タイミング）は、外部クロック ECLKの周波数に応じて変更される
[0050] チップ FL6は、クロック非同期の NOR型フラッシュメモリである。このため、テストパ ターン生成回路 TPGは、クロック CLKを生成せず、クロック CLK用のドライバ DRV およびパッドは、チップ FC6に形成されない。チップ FC6のその他の構成は、第 5の 実施形態のチップ FC5と同じである。
ノ ッケージ基板 PBRD6は、外部クロック端子 ECLK (リードまたはバンプ等で形成 される外部入力端子)を有すること、およびクロック信号 CLK用の外部端子、配線が 形成されないことを除き、第 5の実施形態のノ ッケージ基板 PBRD5と同じである。
[0051] この実施形態では、第 5の実施形態と同様に、 MCP6の製造後のテストにおいて、 テスト装置 TSDが MCP6に接続され、動作テストが実施される。この際、 MCP6をテ ストするテスト装置は、テスト制御信号 CNTLとともに、所定の周波数を有する外部ク ロック ECLKを MCP5に出力する。そして、外部クロック ECLKに同期するテストパタ ーンが出力される。
[0052] 以上、第 6の実施形態においても上述した実施形態と同様の効果を得ることができ る。さらに、この実施形態では、所望の周波数を有するテストパターンを生成できるた め、チップ FC6、 FL6をより詳細にテストできる。
図 7は、本発明の第 7の実施形態を示している。上述した実施形態と同じ要素につ いては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAMチッ プ FC7およびフラッシュメモリチップ FL7をパッケージ基板 PBRD7上に搭載して、マ ルチチップパッケージ MCP7 (システム）が形成されている。 MCP7は、例えば、携帯 電話等の携帯機器に搭載される。
[0053] この実施形態のチップ FL7は、アドレス ADDとデータ DATAとを共通の端子で受 ける。このため、パッケージ基板 PBRD7に形成されるシステムバス SBは、アドレス A DDとデータ DATAに共通な信号線 ADDZDATAを有している。また、パッケージ 基板 PBRD7は、チップ FC7をアクセスするための専用のアドレス端子 ADDおよび データ端子 DATAと、チップ FL7をアクセスするための専用のアドレスデータ端子 A DDZDATAとを有している。パッケージ基板 PBRD7のその他の構成は、第 5の実 施形態のパッケージ基板 PBRD5と同じである。チップ FC7には、テストパターンを出 力するために、アドレス ADDとデータ DATAとに共通のパッドが形成されている。チ ップ FC7のその他の構成は、第 5の実施形態のチップ FC5と同じである。以上、第 7 の実施形態においても上述した実施形態と同様の効果を得ることができる。
[0054] 図 8は、本発明の第 8の実施形態を示している。上述した実施形態と同じ要素につ いては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAMチッ プ FC8およびフラッシュメモリチップ FL7をパッケージ基板 PBRD8上に搭載して、マ ルチチップパッケージ MCP8 (システム）が形成されている。 MCP8は、例えば、携帯 電話等の携帯機器に搭載される。
[0055] この実施形態では、チップ FC8は、テストパターン生成回路 TPGから出力されるァ ドレス ADDおよびデータ DATAを、互いに衝突することなく共通のドライバ DRVに 供給するために、セレクタ SELを有している。チップ FC8のその他の構成は、第 7の 実施形態のチップ FC7と同じである。パッケージ基板 PBRD8は、チップ FC8の搭載 領域が、第 7の実施形態より小さくされていることを除き、第 7の実施形態のノ¾ケー ジ基板 PBRD7と同じである。
[0056] 以上、第 8の実施形態においても上述した実施形態と同様の効果を得ることができ る。さらに、この実施形態では、チップ FC8のドライバ DRVの数を削減できるため、チ ップ FC8のチップサイズを小さくでき、 MCP8 (パッケージ基板 PBRD8)を小さくでき る。
図 9は、本発明の第 9の実施形態を示している。上述した実施形態と同じ要素につ いては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAMチッ プ FC5、フラッシュメモリチップ FL1およびロジックチップ LG9をパッケージ基板 PBR D9上に搭載して、システムインパッケージ SIP9 (システム）が形成されている。 SIP9 は、例えば、携帯電話等の携帯機器に搭載される。
[0057] ロジックチップ LG9は、携帯機器の動作中に、 SIP9の外部力 の指示によりチップ FC5、 FL1をアクセスする。 SIP9と外部のシステムコントローラとの信号の授受は、口 ジックチップ LG9により行われる。このため、クロック端子 CLKを除いて、システムバ ス SB用の外部端子は、ノ ッケージ基板 PBRD9に形成されな!ヽ。 チップ FC5から出力されるテストパターン（DATA、 ADD, CMD、 CLK)が伝達さ れるシステムバス SBは、ロジックチップ LG9に接続されている。すなわち、テストパタ ーンは、チップ FL1をアクセスするためにロジックチップ LG9から出力される制御信 号を伝達する制御信号線 (システムバス SB)を利用して、チップ FL1に供給される。
[0058] この実施形態では、第 5の実施形態と同様に、 SIP9の製造後のテストにおいて、テ スト装置 TSDが SIP9に接続され、動作テストが実施される。この際、パッケージ基板 PBRD9にお 、て、テスト制御端子 CNTLおよびテスト結果端子 CMPを除く外部端 子は、オープンにされる。
以上、第 9の実施形態においても上述した実施形態と同様の効果を得ることができ る。さらに、この実施形態では、チップ FC5、 FLlをアクセスするための外部端子が ノ ッケージ基板 PBRD9に存在しな 、場合にも、最小限のテスト端子を用いてチップ FC5、 FLlをテストできる。ロジックチップ LG9の制御信号が伝達されるシステムバス SBを利用して、テストパターンをチップ FL1に供給することで、ノ ッケージ基板 PBR D9に形成される信号線の数を減らすことができ、基板サイズを小さくできる。この結 果、システムコストを削減できる。システムバス SBを利用して、テストパターンをチップ FL1に供給するため、チップ FL1のテスト時に、システムバス SBの相互接続テストを 実施できる。
[0059] 図 10は、本発明の第 10の実施形態を示している。上述した実施形態と同じ要素に ついては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAM チップ FC10、フラッシュメモリチップ FLlおよびロジックチップ LG9をパッケージ基板 PBRD9上に搭載して、システムインパッケージ SIP10 (システム）が形成されている。 SIP10は、例えば、携帯電話等の携帯機器に搭載される。
[0060] チップ FC10は、クロック同期式の FCRAMである。このため、動作制御回路 OPC 等の制御回路は、ノッファ BF1を介してクロック CLKを受ける。また、チップ FC10、 FLlのアドレス端子 ADD、データ端子 DATAおよびコマンド端子 CMDは、完全に 互換性を有している。このため、チップ FC10には、チップ FC10、 FLlに共通のアド レス端子 ADD、データ端子 DATAおよびコマンド端子 CMDが形成されている。す なわち、テストパターンを出力するデータ端子 DATA、アドレス端子 ADDおよびコマ ンド端子 CMDは、メモリセルアレイ ARYをアクセスするために供給される入力信号 D ATA、 ADD, CMDを受ける入力端子を兼ねている。チップ FC10のその他の構成 は、第 5の実施形態のチップ FC5と同じである。
[0061] 以上、第 10の実施形態においても上述した実施形態と同様の効果を得ることがで きる。さらに、この実施形態では、チップ FC10に兼用端子を形成することで、チップ サイズを小さくできる。
図 11は、本発明の第 11の実施形態を示している。上述した実施形態と同じ要素に ついては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAM チップ FC 11およびフラッシュメモリチップ FL 1をパッケージ基板 PBRD 11上に搭載 して、マルチチップパッケージ MCP 11 (システム）が形成されている。 MCP11は、例 えば、携帯電話等の携帯機器に搭載される。
[0062] チップ FC11のテストパターン生成回路 TPGは、クロック CLKに同期して動作する 。このため、チップ FC 11は、パッケージ基板 PBRD11の外部からクロック CLKを受 けるためのパッドおよびバッファ BF1を有している。テストパターン生成回路 TPGは、 クロック CLKを生成せず、クロック CLKをチップ FL1に出力するためのドライバ DRV およびパッドは、チップ FC 11に形成されない。チップ FC11のその他の構成は、第 5 の実施形態のチップ FC5と同じである。
[0063] この実施形態では、チップ FL1をテストするためのクロック CLKは、テスト装置 TSD 力 MCP11に供給される。このため、テスト時のクロック周波数を自在に変更できる 。テストパターン生成回路 TPGは、クロック CLKに同期してテストパターンを生成する 。したがって、テスト装置 TSDから出力される所望の周波数を有するクロック CLKに より、チップ FL1をテストできる。以上、第 11の実施形態においても上述した実施形 態と同様の効果を得ることができる。
[0064] 図 12は、本発明の第 12の実施形態を示している。上述した実施形態と同じ要素に ついては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAM チップ FC10、フラッシュメモリチップ FL1およびロジックチップ LG12をパッケージ基 板 PBRD12上に搭載して、システムインパッケージ SIP 12 (システム）が形成されて いる。 SIP12は、例えば、携帯電話等の携帯機器に搭載される。 [0065] ロジックチップ LG12は、例えば、図示しない CPUを含んでいる。ロジックチップ LG 12は、アドレス ADD、コマンド CMDを出力するパッドと、クロック CLKを受けるパッド と、データ DATAを入出力するパッドを有している。また、ロジックチップ LG12は、テ スト制御信号 CNTLを出力するパッド (ロジックテスト制御出力端子）と、テスト結果信 号 CMPを受けるノッド（ロジックテスト結果入力端子）とを有している。すなわち、ロジ ックチップ LG12は、第 3の実施形態等に示したテスト装置 TSDの機能を有している 。 ノ ッケージ基板 PBRD12は、クロック端子 CLK (リードまたはバンプ）と、ロジックチ ップ LG12に対して制御信号等を入力または出力するための外部端子（リードまたは バンプ）とを有している。
[0066] この実施形態では、チップ LG12は、チップ FC10、 FL1をテストするための起動信 号を SIP12の外部力も受けたときに、テスト制御信号 CNTLを出力する。チップ LG1 2は、チップ FC10から受けたテスト結果信号 CMPに応じてチップ FC10、 FL1力 S動 作するか否かを判定し、判定結果を SIP12の外部に出力する。 SIP12のテストは、口 て実施される。
[0067] 以上、第 12の実施形態においても上述した実施形態と同様の効果を得ることがで きる。さらに、この実施形態では、テスト制御信号 CNTLを出力し、テスト結果信号 C MPに応じてチップ FC10、 FL1のテスト結果を判定する機能をロジックチップ LG 12 に形成することで、ロジックチップ LG12をテスト装置の代わりに動作させてチップ FC 10、 FL1をテストできる。例えば、ロジックチップ LG12のテストをロジックテスタにより 実施する場合、メモリテスタを用いることなくロジックテスタのみで、 SIP12をテストでき る。 SIP 12をテストするために、複数種のテスタ (メモリテスタとロジックテスタなど）を 使用する必要がないため、テストコストを削減できる。
[0068] 図 13は、本発明の第 13の実施形態を示している。上述した実施形態と同じ要素に ついては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAM チップ FC10、フラッシュメモリチップ FL1およびロジックチップ LG13をパッケージ基 板 PBRD13上に搭載して、システムインパッケージ SIP 13 (システム）が形成されて いる。 SIP13は、例えば、携帯電話等の携帯機器に搭載される。 [0069] ロジックチップ LG13は、 CPUコア等の内部回路 INTと、内部回路 INTに対して信 号を入出力するための複数のノ ッドを有している。信号を受けるパッドのうち所定数（ 図中では 2つ）は、信号を内部回路 INTに供給するためのノ ッファ BF1とスィッチ回 路 SWとに接続されている。信号を出力するパッドのうち所定数（図中では 2つ）は、 内部回路 INTから出力される信号を駆動するドライバ DRVとスィッチ回路 SWとに接 続されて!、る。信号を受けるパッドと信号を出力するノッドに接続された一対のスイツ チ回路 SWは、互いに接続されている。
[0070] チップ FC10から出力されるテスト結果信号 CMPは、ロジックチップ LG13のパッド
(ロジックテスト結果入力端子）、一対のスィッチ回路 SWおよびパッド (ロジックテスト 結果出力端子)を介して、ノ ッケージ基板 PBRD13の外部出力端子 (リードまたはバ ンプ）に供給される。パッケージ基板 PBRD13の外部入力端子で受けるテスト制御 信号 CNTLは、ロジックチップ LG13のパッド（ロジックテスト制御入力端子）、一対の スィッチ回路 SWおよびパッド（ロジックテスト制御出力端子）を介して、チップ FC10 に供給される。
[0071] この実施形態では、ロジックチップ LG13の状態がチップ FC10、 FL1をテストする ためのバイパスモードのとき（ロジックチップ LG13の内部回路 INTが動作しないとき） 、スィッチ回路 SWがオンし、テスト装置 TSDから出力されるテスト制御信号 CNTLは 、スィッチ回路 SWを経由してロジックチップ LG13内を通過し、チップ FC10に供給 される。同様に、チップ FC10から出力されるテスト結果信号 CMPは、スィッチ回路 S Wを経由してロジックチップ LG13内を通過し、テスト装置 TSDに供給される。ロジッ クチップ LG 13は、ノ ィパスモード中、スタンバイ状態に保持され、動作しない。この ため、ロジックチップ LG13は、アドレス ADD、コマンド CMD等を出力しない。
[0072] ロジックチップ LG13が通常動作モードおよびロジックチップ LG13自身をテストす るテストモードのとき、あるいは、ロジックチップ LG13が別のシステムに使用されると き、スィッチ回路 SWはオフし、信号 CNTL、 CMPの入力端子および出力端子は、口 ジックチップ LG13の内部回路 INT動作に関係する信号を入力および出力する。す なわち、信号 CNTL、 CMPの入力端子および出力端子は、チップ FC10、 FL1のテ スト用の端子だけでなぐロジックチップ LG13用の端子として機能する兼用端子であ る。
[0073] このように、一対のスィッチ回路 SWとこれらスィッチ回路 SWに対応するバッファ BF 1およびドライバ DRVとは、チップ FC10、 FL1の少なくともいずれかがテストされると きに、パッケージ基板 PBRD13上のテスト制御信号線 CNTLおよびテスト結果信号 線 CMPをパッケージ基板 PBRD13の外部端子（リードまたはバンプ）に接続し、ロジ ックチップ LG 13の内部回路 INTが動作するときに、パッケージ基板 PBRD 13上の テスト制御信号線 CNTLおよびテスト結果信号線 CMPを内部回路 INTに接続する 選択回路として動作する。
[0074] 以上、第 13の実施形態においても上述した実施形態と同様の効果を得ることがで きる。さらに、この実施形態では、ロジックチップ LG13に、テスト制御信号 CNTLおよ びテスト結果信号 CMPを入力および出力可能な兼用端子を形成することで、ロジッ クチップ LG 13だけでなく、 SIP 13の外部に対してテスト制御信号 CNTLおよびテス ト結果信号 CMPを入出力できる。したがって、 SIP13を開発するユーザのテスト環境 に応じて、最適なテストを実施できる。具体的には、例えば、ユーザが簡易なテスト装 置しか所持していない場合、ロジックチップ LG13によってチップ FC10、 FL1をテス トできる。ユーザ力 テスタ等のテスト装置 TSDを所持している場合、テスト装置 T SDを用いてチップ FC10、 FL1をテストできる。さらに、ロジックチップ LG13が別の システムに搭載されるとき、ロジックチップ LG13のテスト結果入力端子 CMPおよび テスト結果出力端子 CNTLを別の機能の端子として使用できる。
[0075] 図 14は、本発明の第 14の実施形態を示している。上述した実施形態と同じ要素に ついては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAM チップ FC10、フラッシュメモリチップ FL1およびロジックチップ LG14をパッケージ基 板 PBRD14上に搭載して、システムインパッケージ SIP14 (システム）が形成されて いる。 SIP14は、例えば、携帯電話等の携帯機器に搭載される。
[0076] ロジックチップ LG14は、 CPUコア等の内部回路 INTと、内部回路 INTに対して信 号を入出力するための複数のノッドを有している。信号を受けるパッドのうち所定数 は、信号を内部回路 INTに供給するためのバッファ BF1とスィッチ回路 SWとに接続 されている。信号を出力するパッドのうち所定数は、内部回路 INTから出力される信 号を駆動するドライバ DRVとスィッチ回路 SWとに接続されている。信号を入出力す るパッドのうち所定数は、信号を内部回路 INTに供給するためのバッファ BF1と、内 部回路 INTから出力される信号を駆動するドライバ DRVと、内部回路スィッチ回路 S Wとに接続されている。信号を受けるパッドと信号を出力するパッドに接続された一 対のスィッチ回路 SWは、互いに接続されている。
[0077] この実施形態では、ロジックチップ LG14の状態がチップ FC10、 FL1をテストする ためのバイノスモードのとき、スィッチ回路 SWがオンし、テストを実施するためにテス ト装置 TSDからロジックチップ LG 14のパッド（CNTL；ロジックテスト制御入力端子、 DATA, ADD、 CMD、 CLK;ロジック外部端子）に出力される信号は、ロジックチッ プ LG14を通過し、パッド（CNTL ;ロジックテスト制御出力端子、 DATA、 ADD, C MD、 CLK;ロジック内部端子）を介してシステムバス SBに出力される。また、システ ムバス SBを介してロジックチップ LG 14のパッド（CMP；ロジックテスト結果入力端子 、 DATA;ロジック内部端子）に供給される信号は、ロジックチップ LG14を通過し、パ ッド (CMP；ロジックテスト結果出力端子、 DATA;ロジック外部端子）を介してテスト 装置 TSDに出力される。このため、テスト装置 TSDは、チップ FC10にテスト制御信 号 CNTLを直接供給でき、チップ FC10からテスト結果信号 CMPを直接受信できる
[0078] テスト装置 TSDは、テスト制御信号 CNTLおよびテスト結果信号 CMPだけでなぐ ロジックチップ LG14を介してアドレス ADD、データ DATA、コマンド CMD、クロック CLKをチップ FC10、 FL1に供給でき、データ DATAをチップ FC10、 FL1から受信 できる。
ロジックチップ LG14が通常動作モードおよびロジックチップ LG14自身をテストす るテストモードのとき、スィッチ回路 SWはオフし、スィッチ回路 SWに対応する入力端 子および出力端子は、ロジックチップ LG14の内部回路 INTの動作に関係する信号 を入力および出力する。すなわち、これら端子は、第 13の実施形態と同様に兼用端 子である。
[0079] このように、一対のスィッチ回路 SWとこれらスィッチ回路 SWに対応するバッファ BF 1およびドライバ DRVとは、チップ FC10、 FL1の少なくともいずれかがテストされると きに、システムバス SB (システム信号線)をパッケージ基板 PBRD 14の外部端子（リ ードまたはバンプ）に接続し、ロジックチップ LG14の内部回路 INTが動作するときに 、システムバス SBを内部回路 INTに接続する選択回路として動作する。
[0080] 以上、第 14の実施形態においても上述した実施形態と同様の効果を得ることがで きる。さらに、この実施形態では、バイパスモード中に、テスト装置 TSDは、信号 CNT L、 CMPを用いて、チップ FC10のテストパターン生成回路 TPGを動作させてチップ FC10、 FLlをテストできるだけでなぐチップ FC10、 FLlを直接アクセスできる。こ のため、例えば、 SIP14の組立後のテストでは、簡易なテスト装置 TSDにより、信号 CNTL、 CMPを用いて良品を選別できる。 SIP14の組立後には、 ROMライタ等の 簡易なテスト装置 TSDにより、フラッシュメモリチップ FL1にプログラム等を書き込むこ とができる。さら〖こ、 SIP14に不良が発生した場合、メモリテスタ等のテスト装置 TSD により、アドレス ADD、データ DATA、コマンド CMD、クロック CLKを用いて、 SIP1 4の詳細な評価を実施できる。
[0081] 図 15は、本発明の第 15の実施形態を示している。上述した実施形態と同じ要素に ついては、同じ符号を付し、詳細な説明は省略する。この実施形態では、 FCRAM チップ FC10、フラッシュメモリチップ FLlおよびロジックチップ LG15をパッケージ基 板 PBRD15上に搭載して、システムインパッケージ SIP 15 (システム）が形成されて いる。 SIP15は、例えば、携帯電話等の携帯機器に搭載される。
[0082] この実施形態では、テスト制御信号線 CNTLおよびテスト結果信号線 CMPは、口 ジックチップ LG 15を通過することなぐノ¾ /ケージ基板 PBRD15の外部端子とチッ プ FC10、 FLl間に直接に配線されている。ノ ッケージ基板 PBRD 15の外部端子 D ATA、 ADD, CMD、 CLKは、ロジックチップ LG15を介してチップ FC10、 FLlに 接続されている。その他の構成は、第 14の実施形態と同じである。以上、第 15の実 施形態においても上述した実施形態と同様の効果を得ることができる。
[0083] なお、上述した実施形態では、パッケージ基板 PBRD1— PBRD15上に FCRAM チップおよびフラッシュメモリチップを並べて配置する例について述べた。本発明は 力かる実施形態に限定されるものではない。例えば、ノ¾ /ケージ基板上に FCRAM チップおよびフラッシュメモリチップを積み重ねて配置してもよい。あるいは、積み重 ねた FCRAMチップおよびフラッシュメモリチップの間にパッケージ基板を配置しても よい。
[0084] マルチチップパッケージまたはシステムインパッケージに搭載する FCRAMチップ およびフラッシュメモリチップは、クロック同期式でもよぐクロック非同期式でもよい。 マルチチップパッケージまたはシステムインパッケージに搭載するチップは、 FCRA Mチップおよびフラッシュメモリチップに限定されない。例えば、擬似 SRAMチップ、 DRAMチップ、 EEPROMチップあるいは強誘電体メモリチップでもよ!/ヽ。
[0085] テストパターン生成回路 TPGにより生成される FCRAMチップおよびフラッシュメモ リチップのテストパターン（ADD、 DATA, CMDの少なくともいずれ力）を、第 7の実 施形態に示したように、共通の信号線に出力してもよい。この場合、チップ FC1上に 配線される信号線の数を減らすことができる。
第 4— 9、 11の実施形態において、ノ ッケージ基板の外部力も FCRAMチップをァ クセスするために FCRAMチップに形成されるパッドと、テストパターンを出力するた めに FCRAMチップに形成されるパッドとを、第 3の実施形態と同様に共通にしても よい。
[0086] 第 7および第 8の実施形態では、アドレス端子 ADDおよびデータ端子 DATAを有 する FCRAMチップ FC7と、アドレスとデータの共通端子 ADDZDATAを有するフ ラッシュメモリチップ FL7とが搭載されるマルチチップパッケージに、本発明を適用す る例について述べた。これに対して、 FCRAMチップおよびフラッシュメモリチップが 、ともにアドレスとデータの共通端子 ADDZDATAを有する場合、 FCRAMチップ に対するアドレス信号 ADDおよびデータ信号 DATAの伝達は、図 7および図 8に示 した FCRAMチップの共通端子 ADD/DATAをバッファ BF1、 BF2に接続すること で行われる。このとき、 FCRAMチップおよびマルチチップパッケージのアドレス端子 ADDおよびデータ端子 DATAを不要になる。この結果、 FCRAMチップのチップサ ィズを削減でき、マルチチップパッケージのサイズを削減できる。
[0087] 以上、本発明につ 、て詳細に説明してきた力 上記の実施形態およびその変形例 は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱し ない範囲で変形可能であることは明らかである。 産業上の利用可能性
本発明は、複数種の半導体メモリチップが一つのノ ッケージに搭載されるシステム に適用できる。

Claims

請求の範囲
[1] メモリセルアレイと、
前記メモリセルアレイをテストするとともに、前記メモリセルアレイと同じパッケージ内 に実装される異種のメモリチップをテストするための複数のテストパターンを生成する ための不揮発性の論理を有するテストパターン生成回路と、
前記テストパターンを前記メモリチップに書き込むための複数の外部出力端子とを 備えて 、ることを特徴とする半導体メモリ。
[2] 請求項 1記載の半導体メモリにおいて、
前記メモリチップ力 読み出されるテストパターンを受ける外部入力端子と、 前記テストパターン生成回路により生成されたテストパターンと、前記外部入力端子 で受けたテストパターンとを比較する比較回路と、
前記比較回路での比較結果を出力するテスト結果端子とを備えていることを特徴と する半導体メモリ。
[3] 請求項 2記載の半導体メモリにおいて、
前記テスト結果端子は、前記比較結果のみを出力する専用端子であることを特徴と する半導体メモリ。
[4] 請求項 2記載の半導体メモリにおいて、
前記パターン生成回路の動作を制御するためのテスト制御信号を受けるテスト制御 端子を備えていることを特徴とする半導体メモリ。
[5] 請求項 4記載の半導体メモリにおいて、
前記テスト制御端子は、前記テスト制御信号のみを受ける専用端子であることを特 徴とする半導体メモリ。
[6] 請求項 1記載の半導体メモリにおいて、
前記外部出力端子の少なくとも一部は、前記メモリセルアレイをアクセスするために 供給される入力信号を受ける入力端子を兼ねていることを特徴とする半導体メモリ。
[7] 一つのパッケージに実装された第 1メモリチップと第 1メモリチップと種類が異なる第 2メモリチップとを備え、
前記第 1メモリチップは、 メモリセルアレイと、
前記メモリセルアレイおよび第 2メモリチップをテストするための複数のテストパター ンを生成するための不揮発性の論理を有するテストパターン生成回路と、
前記テストパターンを前記第 2メモリチップに書き込むための複数の外部出力端子 とを備えて ヽることを特徴とするシステム。
[8] 請求項 7記載のシステムにお ヽて、
前記第 1メモリチップに形成され、前記第 2メモリチップから出力されるデータを受け る外部入力端子と、前記テストパターン生成回路により生成されたデータと、前記外 部入力端子で受けたデータとを比較する比較回路と、前記比較回路での比較結果 を出力するテスト結果端子と、
前記テスト結果端子に接続され、前記比較結果をシステムの外部に出力するため のシステムテスト結果端子とを備えていることを特徴とするシステム。
[9] 請求項 7記載のシステムにおいて、
前記第 1メモリチップに形成され、前記テストパターン生成回路の動作を制御するた めのテスト制御信号を受けるテスト制御端子と、
前記テスト制御端子に接続され、前記テスト制御信号をシステムの外部力 受ける ためのシステムテスト制御端子とを備えていることを特徴とするシステム。
[10] 請求項 7記載のシステムにおいて、
前記第 1メモリチップおよび第 2メモリチップをアクセスするロジックチップと、 前記第 1メモリチップ、第 2メモリチップおよび前記ロジックチップを互いに接続する システムノ スとを備え、
前記第 1メモリチップの前記外部出力端子は、前記テストパターンを前記システム バスを介して前記第 2メモリチップに伝達するために、前記システムバスに接続されて V、ることを特徴とするシステム。
[11] 請求項 10記載のシステムにおいて、
前記システムバスは、前記第 1および第 2メモリチップをアクセスするために前記口 ジックチップから出力される制御信号が伝達される制御信号線を含み、
前記外部出力端子の少なくとも一部は、前記制御信号線に接続されていることを特 徴とするシステム。
[12] 請求項 10記載のシステムにおいて、
前記第 1メモリチップに形成され、前記第 2メモリチップから出力されるデータを受け る外部入力端子と、前記テストパターン生成回路により生成されたデータと前記外部 入力端子で受けたデータとを比較する比較回路と、前記比較回路での比較結果を 出力するテスト結果端子と、
前記ロジックチップに形成され、前記テスト結果端子に接続され、前記比較結果を 受けるロジックテスト結果入力端子とを備えていることを特徴とするシステム。
[13] 請求項 12記載のシステムにおいて、
前記ロジックチップは、前記ロジックテスト結果入力端子で受ける前記比較結果を システムの外部に出力するためのロジックテスト結果出力端子と、
前記ロジックチップの内部回路が動作せず、前記第 1および第 2メモリチップの少な くともいずれかがテストされるときに、前記ロジックテスト結果入力端子で受ける前記 比較結果を前記ロジックテスト結果出力端子に出力し、前記ロジックチップの内部回 路が動作するときに、前記ロジックテスト結果入力端子で受ける信号を、前記ロジック チップの内部回路に出力する選択回路を備えていることを特徴とするシステム。
[14] 請求項 10記載のシステムにおいて、
前記第 1メモリチップに形成され、前記テストパターン生成回路の動作を制御するた めのテスト制御信号を受けるテスト制御入力端子と、
前記ロジックチップに形成され、前記テスト制御入力端子に接続され、前記テスト制 御信号を出力するためのロジックテスト制御出力端子とを備えていることを特徴とする システム。
[15] 請求項 14記載のシステムにおいて、
前記ロジックチップは、前記ロジックテスト制御出力端子に出力する前記テスト制御 信号をシステムの外部力 受けるためのロジックテスト制御入力端子と、
前記ロジックチップの内部回路が動作せず、前記第 1および第 2メモリチップの少な くともいずれかがテストされるときに、前記ロジックテスト制御入力端子で受ける前記テ スト制御信号を前記ロジックテスト制御出力端子に出力し、前記ロジックチップの内部 回路が動作するときに、前記ロジックテスト制御入力端子で受ける信号を前記ロジッ クチップの内部回路に出力する選択回路を備えていることを特徴とするシステム。
[16] 請求項 10記載のシステムにおいて、
前記システムバスは、前記第 1および第 2メモリチップをアクセスするために前記口 ジックチップから出力または入力される信号が伝達され、システム内で閉じて!/、るシス テム信号線を含み、
前記ロジックチップは、
前記システム信号線が接続されるロジック内部端子と、
前記ロジック内部端子をシステムの外部に接続するためのロジック外部端子と、 前記ロジックチップの内部回路が動作せず、前記第 1および第 2メモリチップの少な くともいずれかがテストされるときに、前記システム信号線を前記ロジック外部端子に 接続し、前記ロジックチップの内部回路が動作するときに、前記システム信号線を前 記内部回路に接続する選択回路とを備えていることを特徴とするシステム。
[17] 請求項 7記載のシステムにおいて、
前記第 1メモリチップは、ダイナミックメモリセルで構成された前記メモリセルアレイを 有するメモリチップであり、
前記第 2メモリチップは、フラッシュメモリチップであることを特徴とするシステム。
[18] 第 1メモリチップと、第 1メモリチップと種類が異なる第 2メモリチップとがーつのパッ ケージに搭載されたシステムのテスト実施方法であって、
前記第 1メモリチップ内で、前記第 2メモリチップ用のテストパターンを生成し、 生成したテストパターンを前記第 2メモリチップに書き込み、
前記第 2メモリチップから書き込んだテストパターンを読み出し、
前記第 1メモリチップ内で、書き込んだテストパターンと読み出したテストパターンを 比較し、
比較結果を前記第 1メモリチップから出力することを特徴とするシステムのテスト実 施方法。
[19] 請求項 18記載のシステムのテスト実施方法において、
テスト制御信号を前記第 1メモリチップで受け、 前記第 1メモリチップ内で、前記テスト制御信号に応じて、前記第 2メモリチップに書 き込むために生成する前記テストパターンを決定することを特徴とするシステムのテス ト実施方法。
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