JP6428210B2 - 半導体装置および半導体装置の試験方法 - Google Patents

半導体装置および半導体装置の試験方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の試験方法に関する。
ＳｉＰ（System in Package）では、複数のチップが単一のパッケージに格納される。複数のチップのＩ／Ｏ（Input/Output）端子は、例えば、マイクロバンプ等のバンプにより互いに接合される。マイクロバンプでは、従来のバンプに比べて狭い間隔で配置されたＩ／Ｏ端子を接合できるため、チップ間のデータ転送に使用されるＩ／Ｏ端子を従来に比べて多く配置できる。このため、マイクロバンプで接合されたチップは、チップ間で転送されるデータのバス幅を従来に比べて広くでき、従来に比べて高い伝送速度を実現できる。
一方、多数のＩ／Ｏ端子が配置された場合、マイクロバンプの製造不良等により、Ｉ／Ｏ端子およびマイクロバンプ等を含む信号経路に故障が発生する可能性がある。例えば、Ｉ／Ｏ端子およびマイクロバンプ等を含む信号経路が開放状態になる故障や、互いに隣接する配線が短絡する故障等が発生する。
なお、マイクロバンプでの接合不良による歩留まり（チップの良品率）の低下は、ＳｉＰのコストを増加させる大きな要因の１つになる。このため、例えば、複数のチップが積層される半導体装置では、故障箇所を迂回して不良を救済する技術が提案されている（例えば、特許文献１、２参照）。この種の半導体装置では、予備の信号経路（以下、冗長配線とも称する）と、予備の信号経路への切り替えを実行する冗長回路とを有する。例えば、チップ間の複数の信号経路のうちの１つが断線等により故障した場合、予備の信号経路が使用される。故障した信号経路の検出は、半導体装置に内蔵されたテスト回路、または、半導体装置をテストする外部のテスト装置で実行される。
また、パッケージ基板とチップとをはんだボールで接続した半導体装置では、チップの４隅に配置したはんだボールの電圧を測定して、パッケージ基板とチップとの接続をテストする方法が提案されている（例えば、特許文献３参照）。
特開２００３−３０９１８３号公報 国際公開ＷＯ２００７／０３２１８４号公報 特開２００７−３５８８９号公報
チップ間の複数の信号経路のいずれかが互いに隣接する配線の短絡により故障した場合、１本の冗長配線では、チップ間の信号経路の故障を救済できない。例えば、互いに隣接する配線が短絡した場合、チップ間の信号経路は、短絡した２本の配線の代わりに２本の冗長配線を使用することにより、救済される。２本以上の冗長配線を用いて故障箇所を迂回する場合、使用する配線を選択するためのセレクタ等を含む冗長回路の規模が増大し、回路規模の増大に伴い、半導体装置の製造コストが増加する。
また、例えば、互いに短絡した配線の有無は、チップ間の接続をマイクロバンプ毎に試験することにより、検出される。このため、マイクロバンプの数の増加に伴い試験時間が増加し、試験時間の増加に伴い半導体装置の製造コストが増加する。
１つの側面では、本件開示の半導体装置および半導体装置の試験方法は、半導体装置の製造コストを低減することを目的とする。
一観点によれば、半導体装置は、接続部材を介して接続される端子をそれぞれ有する複数のチップを有し、複数のチップのいずれかは、内部回路と、内部回路からの信号を複数の第１の出力のいずれかから出力する第１の選択部と、内部回路からの信号を複数の第２の出力のいずれかから出力する第２の選択部と、複数の第１の出力のいずれかから出力された信号をそれぞれ中継または遮断する複数の第１の出力バッファ部と、複数の第２の出力のいずれかから出力された信号をそれぞれ中継または遮断する複数の第２の出力バッファ部と、複数の第１の出力バッファ部の各々からの信号を出力するとともに、互いに第１の距離だけ離された位置に配置される第１グループに属する複数の第１の端子と、複数の第２の出力バッファ部の各々からの信号を出力するとともに、互いに第２の距離だけ離された位置に配置され、かつ、複数の第１の端子に対して第１の距離未満である第３の距離だけ離された位置に配置される第２グループに属する複数の第２の端子と、チップの外部にデータを出力するテスト出力端子と、チップの外部からデータを入力するテスト入力端子と、第１の選択部と複数の第１の出力バッファ部との間にそれぞれ配置された複数の保持部であって、第１の選択部を試験する場合、テスト入力端子から第１の選択部を介して各データ入力端子で受けたデータを、複数の保持部を接続するスキャンチェーンを介してテスト出力端子に転送するとともに、複数のチップ間の接続を試験する場合、複数の保持部のそれぞれのスキャン入力端子で受けたデータをスキャンチェーンを介して複数の第１の出力バッファ部に転送する複数の保持部を有する。
別の観点によれば、接続部材を介して接続される端子をそれぞれ有する複数のチップを有し、複数のチップのいずれかは、内部回路と、内部回路からの信号を複数の第１の出力のいずれかから出力する第１の選択部と、内部回路からの信号を複数の第２の出力のいずれかから出力する第２の選択部と、複数の第１の出力のいずれかから出力された信号をそれぞれ中継または遮断する複数の第１の出力バッファ部と、複数の第２の出力のいずれかから出力された信号をそれぞれ中継または遮断する複数の第２の出力バッファ部と、複数の第１の出力バッファ部の各々からの信号を出力するとともに、互いに第１の距離だけ離された位置に配置される第１グループに属する複数の第１の端子と、複数の第２の出力バッファ部の各々からの信号を出力するとともに、互いに第２の距離だけ離された位置に配置され、かつ、複数の第１の端子に対して第１の距離未満である第３の距離だけ離された位置に配置される第２グループに属する複数の第２の端子を有する半導体装置の試験方法では、半導体装置をテストするテスト装置が、複数の第１の出力バッファ部を遮断状態に設定するとともに、複数の第２の出力バッファ部を中継状態に設定し、テスト装置が、第２グループに対応する信号経路に接地電圧に対応する第１レベルのデータを転送する第１テストと、第２グループに対応する信号経路に電源電圧に対応する第２レベルのデータを転送する第２テストとを実行し、テスト装置が、第１テストおよび第２テストの結果に基づいて第１の選択部を制御して、複数の第１の端子のうち、信号を伝達する端子を選択する。
本件開示の半導体装置および半導体装置の試験方法は、半導体装置の製造コストを低減できる。
半導体装置および半導体装置の試験方法の一実施形態を示す図である。 半導体装置および半導体装置の試験方法の別の実施形態を示す図である。 図２に示したチップの端子配列の一例を示す図である。 図２に示した半導体装置におけるチップ間の信号経路の短絡試験の一例を示す図である。 図２に示した半導体装置におけるチップ間の信号経路の開放試験の一例を示す図である。 半導体装置および半導体装置の試験方法の別の実施形態を示す図である。 半導体装置および半導体装置の試験方法の別の実施形態を示す図である。 図７に示した半導体装置のクロック端子の試験方法の一例を示す図である。
以下、図面を用いて実施形態を説明する。電源電圧（電源電圧ＶＤＤ、接地電圧ＧＮＤ）が伝達される電源線には、電源電圧名と同じ符号を使用する。
図１は、半導体装置および半導体装置の試験方法の一実施形態を示す。図１に示した端子ＴＭ（ＴＭ１０ａ、ＴＭ１１ｔ、ＴＭ１３ｂ、ＴＭ２０ａ、ＴＭ２１ｔ、ＴＭ２３ｂ等）、バンプＢＰ（ＢＰ０ａ、ＢＰ１ｔ、ＢＰ３ｂ等）の符号の末尾のａ、ｂ、ｔは、端子ＴＭおよびバンプＢＰが属するグループを示す。例えば、端子ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａ、ＴＭ２０ａ、ＴＭ２２ａ、ＴＭ２４ａ、バンプＢＰ０ａ、ＢＰ２ａ、ＢＰ４ａは、複数の第１グループ（以下、冗長グループとも称する）のうちの冗長グループＡに属する。端子ＴＭ１３ｂ、ＴＭ１５ｂ、ＴＭ２３ｂ、ＴＭ２５ｂ、バンプＢＰ３ｂ、ＢＰ５ｂは、複数の第１グループのうちの冗長グループＢに属する。また、端子ＴＭ１１ｔ、ＴＭ２１ｔ、バンプＢＰ１ｔは、第１グループ以外のグループＴに属する。
半導体装置ＳＥＭ１は、複数のチップＣＨＩＰ（ＣＨＩＰ１、ＣＨＩＰ２）が単一のパッケージに格納されるＳｉＰ（System in Package）である。例えば、半導体装置ＳＥＭ１は、複数のチップＣＨＩＰ（ＣＨＩＰ１、ＣＨＩＰ２）と、複数のチップＣＨＩＰの所定の面に配置された複数の端子ＴＭを相互に接続するマイクロバンプ等のバンプＢＰとを有する。バンプＢＰは、複数のチップＣＨＩＰの所定の面に配置された複数の端子ＴＭを相互に接続する接続部の一例である。
例えば、チップＣＨＩＰ１の端子ＴＭは、バンプＢＰを介して、チップＣＨＩＰ２の端子ＴＭに電気的に接続される。端子ＴＭ（ＴＭ１０ａ、ＴＭ１１ｔ、ＴＭ１２ａ、ＴＭ１３ｂ、ＴＭ１４ａ、ＴＭ１５ｂ、ＴＭ２０ａ、ＴＭ２１ｔ、ＴＭ２２ａ、ＴＭ２３ｂ、ＴＭ２４ａ、ＴＭ２５ｂ）は、チップＣＨＩＰ１、ＣＨＩＰ２間のデータ転送に使用されるＩ／Ｏ端子等である。
複数のチップＣＨＩＰの各々の所定数の端子ＴＭは、複数の冗長グループのいずれかに属する。各冗長グループは、冗長な端子ＴＭ（予備の端子ＴＭ）の組を少なくとも１つ有する。図１に示した冗長グループＡでは、端子ＴＭ１０ａ、ＴＭ２０ａの組、端子ＴＭ１２ａ、ＴＭ２２ａの組、端子ＴＭ１４ａ、ＴＭ２４ａの組のいずれか１つが予備の端子ＴＭの組に対応する。グループＴは、予備の端子ＴＭを含まないグループであり、冗長グループ以外のグループの１つである。
次に、チップＣＨＩＰ１の端子配列について説明する。図１に示した括弧内は、チップＣＨＩＰ１の端子配列の一例を示す。図１に示した端子ＴＭ内の符号Ａ、Ｂは、冗長グループＡ、Ｂを示す。また、図１に示した端子ＴＭ内の符号Ｔは、他のグループＴ（冗長グループ以外のグループＴ）を示す。
冗長グループＡは、複数の第１の出力バッファ部（出力バッファ部ＯＢＵ１等）の各々からの信号を出力するとともに、互いに第１の距離（例えば、（√２）×β）だけ離された位置に配置される複数の第１の端子が属する第１グループの一例である。冗長グループＢは、互いに第２の距離（例えば、（√２）×β）だけ離された位置に配置され、かつ、複数の第１の端子に対して第１の距離未満である第３の距離（例えば、β）だけ離された位置に配置される複数の第２の端子が属する第２グループの一例である。第２グループに属する複数の第２の端子は、複数の第２の出力バッファ部（図示せず）の各々からの信号を出力する。
なお、第２の距離（冗長グループＢ内で互いに隣接する端子ＴＭの間隔）は、第１の距離（冗長グループＡ内で互いに隣接する端子ＴＭの間隔）と等しいとは限らない。すなわち、第１の距離と第２の距離とは、互いに等しくてもよいし、異なっていてもよい。
端子ＴＭは、互いに隣接する端子ＴＭの間隔が所定間隔β以上になるように、チップＣＨＩＰ１の表面（チップＣＨＩＰ１の機能を実現する論理回路が形成される面）に配置される。例えば、端子ＴＭは、格子状に配置される。格子状に配置された端子ＴＭの横方向の間隔および縦方向の間隔は、両方とも所定間隔βである。なお、複数の冗長グループのうち、互いに同じ冗長グループに属する端子ＴＭは、所定間隔βより大きい間隔で配置される。
例えば、図１の括弧内に示した端子配列の上から１行目では、冗長グループＡに属する端子ＴＭと冗長グループＢに属する端子ＴＭとが、交互に配置される。端子配列の上から２行目では、冗長グループＢに属する端子ＴＭ、冗長グループＡに属する端子ＴＭ、冗長グループＢに属する端子ＴＭ、冗長グループＡに属する端子ＴＭ、グループＴに属する端子ＴＭの順に、各端子ＴＭが配置される。そして、端子配列の上から３行目以降では、冗長グループＡに属する端子ＴＭと冗長グループＢに属する端子ＴＭとが、図１の横方向に沿って交互に配置され、かつ、縦方向に沿って交互に配置される。
この場合、所定間隔βは、例えば、冗長グループＡ内の複数の端子ＴＭのうちの第１端子ＴＭと、第１端子ＴＭに隣接する他の冗長グループ（冗長グループＡ以外の冗長グループＢ）内の端子ＴＭとの間隔に対応する。なお、図１の括弧内に示した端子配列において、斜め方向に隣接する端子ＴＭの間隔（例えば、冗長グループＡ内で互いに隣接する端子ＴＭの間隔）は、（√２）×βで表され、所定間隔βより大きい。このように、冗長グループＡ内の複数の端子ＴＭは、所定間隔βより大きい間隔で配置される。同様に、冗長グループＢ内の複数の端子ＴＭは、所定間隔βより大きい間隔で配置される。
これにより、半導体装置ＳＥＭ１では、互いに同じ冗長グループに属する複数の端子ＴＭの間隔が所定間隔βである配置に比べて、互いに同じ冗長グループに属する２つの端子ＴＭが短絡する確率を小さくできる。なお、チップＣＨＩＰ２の端子ＴＭの配置は、例えば、チップＣＨＩＰ１とチップＣＨＩＰ２とが表面を互いに対向させて接続される場合（フリップチップ接続）、図１の括弧内に示したチップＣＨＩＰ１の端子配列を左右反転した配置と同一または同様である。
また、例えば、チップＣＨＩＰ１の端子ＴＭとチップＣＨＩＰ２の端子ＴＭとがチップＣＨＩＰの基板を貫通する貫通電極を用いて接続される場合、チップＣＨＩＰ２の端子ＴＭの配置は、チップＣＨＩＰ１の端子ＴＭの配置と同一または同様である。貫通電極は、例えば、チップＣＨＩＰの基板を貫通する電極である。例えば、チップＣＨＩＰ２が貫通電極を有する場合、チップＣＨＩＰ１の表面とチップＣＨＩＰ２の裏面とを対向させて、チップＣＨＩＰ１とチップＣＨＩＰ２とが接続される。なお、複数のチップＣＨＩＰは、横方向に並べて配置されてもよい。また、チップＣＨＩＰの端子配列は、この例に限定されない。例えば、端子ＴＭは、図３に示すように、千鳥状に配置されてもよい。
次に、各チップＣＨＩＰ内の回路（端子ＴＭ周辺の回路）について説明する。各チップＣＨＩＰ（ＣＨＩＰ１、ＣＨＩＰ２）は、内部回路ＣＫＴ（ＣＫＴ１、ＣＫＴ２）と、複数の冗長グループの各々に対応して設けられた選択部ＳＥＬＵ（ＳＥＬＵ１、ＳＥＬＵ２）とを有する。また、チップＣＨＩＰ１は、出力バッファ部ＯＢＵ（ＯＢＵ１、ＯＢＵ２、ＯＢＵ３）、プルアップ部ＰＵＵ（ＰＵＵ１、ＰＵＵ２、ＰＵＵ３）およびプルダウン部ＰＤＵ（ＰＤＵ１、ＰＤＵ２、ＰＤＵ３）をさらに有する。図１では、冗長グループＡ以外の冗長グループ（例えば、冗長グループＢ）に対応する選択部ＳＥＬＵ、出力バッファ部ＯＢＵ、プルアップ部ＰＵＵおよびプルダウン部ＰＤＵの記載を省略している。
内部回路ＣＫＴ１は、チップＣＨＩＰ１の機能を実現する論理回路の一部であり、内部回路ＣＫＴ２は、チップＣＨＩＰ２の機能を実現する論理回路の一部である。例えば、内部回路ＣＫＴ１は、信号線ＷＬ１０等を介して選択部ＳＥＬＵ１に信号を出力する。また、内部回路ＣＫＴ１は、冗長グループＢ等に対応する選択部ＳＥＬＵ（図示せず）に信号を出力する。内部回路ＣＫＴ２は、信号線ＷＬ２０等を介して選択部ＳＥＬＵ２から信号を受ける。また、内部回路ＣＫＴ２は、冗長グループＢ等に対応する選択部ＳＥＬＵ（図示せず）から信号を受ける。
選択部ＳＥＬＵ（ＳＥＬＵ１、ＳＥＬＵ２）は、複数の端子ＴＭのうち、信号を伝達する端子ＴＭを選択する。すなわち、選択部ＳＥＬＵ１、ＳＥＬＵ２は、チップＣＨＩＰ１、ＣＨＩＰ２間の信号経路を選択する。これにより、例えば、チップＣＨＩＰ１内の信号線ＷＬ１０とチップＣＨＩＰ２内の信号線ＷＬ２０との間の信号経路、チップＣＨＩＰ１内の信号線ＷＬ１１とチップＣＨＩＰ２内の信号線ＷＬ２１との間の信号経路等が決定する。
例えば、選択部ＳＥＬＵは、信号線ＷＬ１０、ＷＬ２０間の信号経路として、端子ＴＭ１０ａ、バンプＢＰ０ａ、端子ＴＭ２０ａ等を含む信号経路と、端子ＴＭ１２ａ、バンプＢＰ２ａ、端子ＴＭ２２ａ等を含む信号経路とのいずれかを選択する。また、選択部ＳＥＬＵは、信号線ＷＬ１１、ＷＬ２１間の信号経路として、端子ＴＭ１２ａ、バンプＢＰ２ａ、端子ＴＭ２２ａ等を含む信号経路と、端子ＴＭ１４ａ、バンプＢＰ４ａ、端子ＴＭ２４ａ等を含む信号経路とのいずれかを選択する。
選択部ＳＥＬＵにより選択される信号経路は、例えば、半導体装置ＳＥＭ１を試験した際に決定される。例えば、バンプＢＰ３ｂ、ＢＰ４ａが短絡している場合、端子ＴＭ１０ａ、バンプＢＰ０ａ、端子ＴＭ２０ａ等を含む信号経路が信号線ＷＬ１０、ＷＬ２０間の信号経路として選択されている。また、端子ＴＭ１２ａ、バンプＢＰ２ａ、端子ＴＭ２２ａ等を含む信号経路が信号線ＷＬ１１、ＷＬ２１間の信号経路として選択されている。
なお、例えば、バンプＢＰ２ａ、ＢＰ３ｂが短絡している場合、選択部ＳＥＬＵは、信号線ＷＬ１１、ＷＬ２１間の信号経路として、端子ＴＭ１４ａ、バンプＢＰ４ａ、端子ＴＭ２４ａ等を含む信号経路を選択する。このように、半導体装置ＳＥＭ１は、互いに隣接する配線（例えば、バンプＢＰ２ａ、ＢＰ３ｂ）が短絡した場合でも、チップＣＨＩＰ１、ＣＨＩＰ２間の信号経路を救済できる。
ここで、例えば、複数の端子ＴＭが複数の冗長グループに分けられていない場合（冗長グループが１つのみの場合）、選択部ＳＥＬＵは、例えば、バンプＢＰ２ａ、ＢＰ３ｂ、ＢＰ４ａをそれぞれ含む３つの信号経路から、バンプＢＰ４ａを含む信号経路を選択する。この場合、各信号線ＷＬの信号経路を選択する際の選択対象の数が増加するため、各信号線ＷＬに対応して設けられるセレクタ等の回路規模が増大する。換言すれば、半導体装置ＳＥＭ１では、複数の端子ＴＭが複数の冗長グループに分けられているため、選択部ＳＥＬＵの回路規模が増大することを抑制できる。すなわち、半導体装置ＳＥＭ１は、選択部ＳＥＬＵの回路規模の増大を抑制しつつ、短絡した信号経路を救済できる。
出力バッファ部ＯＢＵ（ＯＢＵ１、ＯＢＵ２、ＯＢＵ３）は、冗長グループに属する複数の端子ＴＭのうち、信号を他のチップＣＨＩＰ（例えば、チップＣＨＩＰ２）に出力する出力端子ＴＭ毎に設けられる。例えば、出力バッファ部ＯＢＵ１、ＯＢＵ２、ＯＢＵ３は、端子ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａにそれぞれ対応して設けられる。なお、チップＣＨＩＰ１の端子ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａは、信号を他のチップＣＨＩＰ２に出力する出力端子ＴＭである。
出力バッファ部ＯＢＵ２、ＯＢＵ３の構成および動作は、出力バッファ部ＯＢＵ１と同一または同様である。このため、図１では、出力バッファ部ＯＢＵ１について説明する。なお、出力バッファ部ＯＢＵ１、ＯＢＵ２、ＯＢＵ３を制御する制御信号ＣＴＬ１は、出力バッファ部ＯＢＵ１、ＯＢＵ２、ＯＢＵ３で共通でもよいし、互いに独立していてもよい。
出力バッファ部ＯＢＵ１は、選択部ＳＥＬＵ１と出力端子ＴＭ１０ａとの間に配置される。そして、出力バッファ部ＯＢＵ１は、出力端子ＴＭ１０ａに接続された出力ノードＮＤＯをハイインピーダンスにするハイインピーダンス状態と、ハイインピーダンス状態以外の状態である出力状態とのいずれかに、制御信号ＣＴＬ１に基づいて設定される。ハイインピーダンス状態は、選択部ＳＥＬＵ１から出力された信号を遮断する遮断状態の一例である。出力状態は、選択部ＳＥＬＵ１から出力された信号を中継する中継状態の一例である。
出力状態では、出力バッファ部ＯＢＵ１は、入力ノードＮＤＩで受けた信号に応じた論理レベルの信号を、出力ノードＮＤＯから出力する。例えば、出力バッファ部ＯＢＵ１は、選択部ＳＥＬＵ１から転送された信号を入力ノードＮＤＩで受ける。あるいは、出力バッファ部ＯＢＵ１は、チップＣＨＩＰ１、ＣＨＩＰ２間の接続を試験するためのテスト用の信号をスキャンチェーン等を通じて入力ノードＮＤＩで受ける。
そして、出力状態に設定された出力バッファ部ＯＢＵ１は、入力ノードＮＤＩで受けた信号に応じた論理レベルの信号を、出力ノードＮＤＯから端子ＴＭ１０ａに出力する。これにより、出力バッファ部ＯＢＵ１の入力ノードＮＤＩに転送された信号は、チップＣＨＩＰ２に転送される。なお、出力バッファ部ＯＢＵ１がハイインピーダンス状態に設定されている場合、出力バッファ部ＯＢＵ１の入力ノードＮＤＩに転送された信号は、チップＣＨＩＰ２に伝達されない。
プルアップ部ＰＵＵ（ＰＵＵ１、ＰＵＵ２、ＰＵＵ３）およびプルダウン部ＰＤＵ（ＰＤＵ１、ＰＤＵ２、ＰＤＵ３）は、冗長グループに属する複数の端子ＴＭのうち、信号を他のチップＣＨＩＰに出力する出力端子ＴＭ毎に設けられる。プルアップ部ＰＵＵ２、ＰＵＵ３の構成および動作は、プルアップ部ＰＵＵ１と同一または同様である。プルダウン部ＰＤＵ２、ＰＤＵ３の構成および動作は、プルダウン部ＰＤＵ１と同一または同様である。
このため、図１では、プルアップ部ＰＵＵ１およびプルダウン部ＰＤＵ１について説明する。なお、プルアップ部ＰＵＵ１、ＰＵＵ２、ＰＵＵ３を制御する制御信号ＣＴＬ２は、プルアップ部ＰＵＵ１、ＰＵＵ２、ＰＵＵ３で共通でもよいし、互いに独立していてもよい。同様に、プルダウン部ＰＤＵ１、ＰＤＵ２、ＰＤＵ３を制御する制御信号ＣＴＬ３は、プルダウン部ＰＤＵ１、ＰＤＵ２、ＰＤＵ３で共通でもよいし、互いに独立していてもよい。
プルアップ部ＰＵＵ１は、出力端子ＴＭ１０ａと電源電圧ＶＤＤが供給される電源線ＶＤＤとを抵抗を介して接続または出力端子ＴＭ１０ａと電源線ＶＤＤとを非接続する。すなわち、プルアップ部ＰＵＵ１は、出力端子ＴＭ１０ａの状態を、出力端子ＴＭ１０ａと電源線ＶＤＤとが抵抗を介して接続されるプルアップ状態と、出力端子ＴＭ１０ａと電源線ＶＤＤとが非接続である状態とのいずれかに制御信号ＣＴＬ２に応じて設定する。
プルダウン部ＰＤＵ１は、出力端子ＴＭ１０ａと接地電圧ＧＮＤが供給される接地線ＧＮＤとを抵抗を介して接続または出力端子ＴＭ１０ａと接地線ＧＮＤとを非接続する。すなわち、プルダウン部ＰＤＵ１は、出力端子ＴＭ１０ａの状態を、出力端子ＴＭ１０ａと接地線ＧＮＤとが抵抗を介して接続されるプルダウン状態と、出力端子ＴＭ１０ａと接地線ＧＮＤとが非接続である状態とのいずれかに制御信号ＣＴＬ３に応じて設定する。
例えば、出力端子ＴＭ１０ａは、チップＣＨＩＰ１、ＣＨＩＰ２間を接続する複数の配線（バンプＢＰ等）のうちの互いに短絡している配線を検出する短絡試験を実行する際に、プルアップ状態、プルダウン状態等に設定される。以下では、チップＣＨＩＰ１、ＣＨＩＰ２間を接続する複数の配線のうちの互いに短絡している配線を検出する短絡試験について説明する。
半導体装置ＳＥＭ１をテストするテスト装置は、複数の冗長グループから検査対象の冗長グループＡを選択する。そして、テスト装置は、検査対象以外の冗長グループ（例えば、冗長グループＢ等）に対応する信号経路に接地電圧ＧＮＤに対応する第１レベル（以下、低論理レベルとも称する）のデータを転送する第１テスト（以下、第１短絡試験とも称する）を実行する。さらに、テスト装置は、検査対象以外の冗長グループに対応する信号経路に電源電圧ＶＤＤに対応する第２レベル（以下、高論理レベルとも称する）のデータを転送する第２テスト（以下、第２短絡試験とも称する）を実行する。
例えば、テスト装置は、検査対象の冗長グループＡに対応する出力バッファ部ＯＢＵ（ＯＢＵ１、ＯＢＵ２、ＯＢＵ３）を、制御信号ＣＴＬ１を制御してハイインピーダンス状態に設定する。
そして、第１短絡試験では、テスト装置は、検査対象の冗長グループＡに属する端子ＴＭ（ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａ）をプルアップ状態に設定する。例えば、テスト装置は、検査対象の冗長グループＡに対応するプルアップ部ＰＵＵの制御信号ＣＴＬ２を制御して、検査対象の冗長グループＡに属する端子ＴＭ（ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａ）と電源線ＶＤＤとを抵抗を介して接続する。これにより、検査対象の冗長グループＡに対応する信号経路に高論理レベルの信号が伝達される。
そして、テスト装置は、検査対象以外の冗長グループに対応する信号経路に低論理レベルのデータを転送する。例えば、テスト装置は、制御信号ＣＴＬ１を制御して、検査対象以外の冗長グループに対応する出力バッファ部ＯＢＵを出力状態に設定する。そして、テスト装置は、低論理レベルのデータをスキャンチェーン等を通じて出力バッファ部ＯＢＵの入力ノードＮＤＩに転送する。これにより、検査対象以外の冗長グループに対応する信号経路に低論理レベルのデータが転送される。
検査対象の冗長グループＡに対応する信号経路のうち、冗長グループＡ以外の冗長グループに対応する信号経路に短絡した信号経路または接地線ＧＮＤに短絡した信号経路では、低論理レベルのデータが転送される。これにより、冗長グループＡ以外の冗長グループに対応する信号経路または接地線ＧＮＤと、冗長グループＡに対応する信号経路との短絡が検出される。
なお、第２短絡試験では、テスト装置は、検査対象の冗長グループＡに属する端子ＴＭ（ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａ）をプルダウン状態に設定する。例えば、テスト装置は、検査対象の冗長グループＡに対応するプルダウン部ＰＤＵの制御信号ＣＴＬ３を制御して、検査対象の冗長グループＡに属する端子ＴＭ（ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａ）と接地線ＧＮＤとを抵抗を介して接続する。これにより、検査対象の冗長グループＡに対応する信号経路に低論理レベルの信号が伝達される。
そして、テスト装置は、検査対象以外の冗長グループに対応する信号経路に高論理レベルのデータを転送する。例えば、テスト装置は、制御信号ＣＴＬ１を制御して、検査対象以外の冗長グループに対応する出力バッファ部ＯＢＵを出力状態に設定する。そして、テスト装置は、高論理レベルのデータをスキャンチェーン等を通じて出力バッファ部ＯＢＵの入力ノードＮＤＩに転送する。これにより、検査対象以外の冗長グループに対応する信号経路に高論理レベルのデータが転送される。
検査対象の冗長グループＡに対応する信号経路のうち、冗長グループＡ以外の冗長グループに対応する信号経路に短絡した信号経路または電源線ＶＤＤに短絡した信号経路では、高論理レベルのデータが転送される。これにより、冗長グループＡ以外の冗長グループに対応する信号経路または電源線ＶＤＤと、冗長グループＡに対応する信号経路との短絡が検出される。
なお、テスト装置は、第１短絡試験および第２短絡試験を、冗長グループ毎に実行する。そして、テスト装置は、短絡等の故障が発生した信号経路を第１短絡試験および第２短絡試験の結果に基づいて特定し、チップＣＨＩＰ１、ＣＨＩＰ２間の信号経路を決定する。例えば、選択部ＳＥＬＵ１、ＳＥＬＵ２は、第１短絡試験および第２短絡試験の結果に基づいて、複数の端子ＴＭのうち、信号を伝達する端子ＴＭを選択する。
ここで、図１の括弧内に示したように、互いに同じ冗長グループに属する複数の端子ＴＭの間隔は、所定間隔βより大きい。したがって、テスト装置は、所定間隔βで互いに隣接する端子ＴＭ（例えば、冗長グループＡに属する端子ＴＭと冗長グループＢに属する端子ＴＭ）が短絡していない場合、検査対象の冗長グループＡに属する互いに隣接する端子ＴＭは短絡していないと判定する。
これにより、半導体装置ＳＥＭ１では、互いに短絡した信号経路を冗長グループ毎に実行される第１短絡試験および第２短絡試験の結果に基づいて特定できる。なお、例えば、互いに同じ冗長グループに属する複数の端子ＴＭが所定間隔βで隣接する半導体装置では、互いに短絡した信号経路を冗長グループ毎に実行される第１短絡試験および第２短絡試験の結果に基づいて特定することは困難である。この種の半導体装置では、検査対象の冗長グループに属する端子ＴＭと検査対象以外の冗長グループに属する端子ＴＭとが短絡していない場合でも、検査対象の冗長グループに属する互いに隣接する端子ＴＭが短絡している可能性が半導体装置ＳＥＭ１に比べて高い。
このため、互いに同じ冗長グループに属する複数の端子ＴＭが所定間隔βで隣接する半導体装置では、第１短絡試験および第２短絡試験に相当する試験を端子ＴＭ毎に実行することにより、短絡等の故障が発生した信号経路が特定される。したがって、短絡試験にかかる時間は、半導体装置ＳＥＭ１の短絡試験に比べて増加する。換言すれば、半導体装置ＳＥＭ１では、短絡試験にかかる時間を低減できる。
なお、半導体装置ＳＥＭ１の構成および半導体装置ＳＥＭ１の試験方法は、この例に限定されない。例えば、半導体装置ＳＥＭ１は、第１短絡試験および第２短絡試験を実行するテスト回路を有してもよい。また、例えば、チップＣＨＩＰ２は、冗長グループに属する複数の端子ＴＭのうちの出力端子ＴＭを有する場合、出力バッファ部ＯＢＵ、プルアップ部ＰＵＵおよびプルダウン部ＰＤＵを有してもよい。
また、例えば、プルアップ部ＰＵＵおよびプルダウン部ＰＤＵは、チップＣＨＩＰ１から省かれてもよい。この場合、半導体装置ＳＥＭをテストするテスト装置は、冗長グループＡに対応する出力バッファ部ＯＢＵをハイインピーダンス状態に設定し、冗長グループＡ以外の冗長グループ(冗長グループＢ等）に対応する出力バッファ部ＯＢＵを出力状態に設定する。
そして、テスト装置は、冗長グループＡ以外の冗長グループに対応する信号経路に接地電圧ＧＮＤに対応する第１レベルのデータを転送する第１短絡試験を実行する。さらに、冗長グループＡ以外の冗長グループに対応する信号経路に電源電圧ＶＤＤに対応する第２レベルのデータを転送する第２短絡試験を実行する。
テスト装置は、第１短絡試験および第２短絡試験の結果に基づいて選択部ＳＥＬＵ１を制御して、冗長グループＡに属する複数の端子ＴＭのうち、信号を伝達する端子ＴＭを選択する。冗長グループＡ以外の各冗長グループに属する複数の端子ＴＭから、信号を伝達する端子ＴＭを選択する試験は、冗長グループＡに属する複数の端子ＴＭから、信号を伝達する端子ＴＭを選択する試験と同様であり、冗長グループ毎に実行される。
以上、図１に示した実施形態では、端子ＴＭ等を含む複数の信号経路が複数の冗長グループに分けられ、互いに同じ冗長グループに属する複数の端子ＴＭは、所定間隔βより大きい間隔で配置される。そして、この実施形態では、故障した信号経路を冗長グループ毎に救済する。例えば、選択部ＳＥＬＵが各冗長グループに対応して設けられ、出力バッファ部ＯＢＵ、プルアップ部ＰＵＵおよびプルダウン部ＰＤＵが、冗長グループに属する複数の端子ＴＭのうちの出力端子ＴＭ毎に設けられる。
半導体装置ＳＥＭ１をテストするテスト装置は、出力バッファ部ＯＢＵ、プルアップ部ＰＵＵおよびプルダウン部ＰＤＵを制御して、第１短絡試験と、第１短絡試験と異なる論理レベルのデータを転送する第２短絡試験とを冗長グループ毎に実行する。これにより、この実施形態では、第１短絡試験および第２短絡試験を端子ＴＭ毎に実行する場合に比べて、短絡試験にかかる時間を低減できる。この結果、半導体装置の製造コストを低減することができる。
図２は、半導体装置および半導体装置の試験方法の別の実施形態を示す。図１で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図２に示した端子ＴＭ（ＴＭ１０ａ、ＴＭ１１ｔ、ＴＭ１５ｂ、ＴＭ２０ａ、ＴＭ２１ｔ、ＴＭ２５ｂ等）、バンプＢＰ（ＢＰ０ａ、ＢＰ１ｔ、ＢＰ５ｂ等）の符号の末尾のａ、ｂ、ｔの意味は、図１と同一または同様である。
半導体装置ＳＥＭ２は、複数のチップＣＨＩＰ（ＣＨＩＰ１０、ＣＨＩＰ２０）が単一のパッケージに格納されるＳｉＰである。例えば、半導体装置ＳＥＭ２は、複数のチップＣＨＩＰ（ＣＨＩＰ１０、ＣＨＩＰ２０）と、複数のチップＣＨＩＰの所定の面に配置された複数の端子ＴＭを相互に接続するバンプＢＰとを有する。複数のチップＣＨＩＰの各々の所定数の端子ＴＭは、図１で説明したように、複数の冗長グループのいずれかに属する。
チップＣＨＩＰ１０は、フリップフロップ回路ＲＣ（ＲＣ１０−ＲＣ１２）、選択部ＳＥＬＵ１０、フリップフロップ回路ＢＲＣ（ＢＲＣ１０−ＢＲＣ１３）、出力部ＯＵ（ＯＵ１０−ＯＵ１３）および端子ＴＭを有する。端子ＴＭのうち、端子ＴＭＤＯ１は、チップＣＨＩＰ１０の外部にデータを出力するテスト出力端子である。また、端子ＴＭのうち、端子ＴＭＤＩ１は、チップＣＨＩＰ１０の外部からデータを受けるテスト入力端子である。チップＣＨＩＰ１０のテスト出力端子ＴＭＤＯ１およびテスト入力端子ＴＭＤＩ１は、半導体装置ＳＥＭ２の外部端子として配置されてもよいし、他のチップＣＨＩＰ（例えば、チップＣＨＩＰ２０）の所定の端子ＴＭにバンプＢＰを介して接続されてもよい。
図２では、図を見やすくするために、冗長グループＡ以外の冗長グループ（例えば、冗長グループＢ）に対応する選択部ＳＥＬＵ１０、出力部ＯＵ、フリップフロップ回路ＢＲＣ等の記載を省略している。さらに、図２では、テスト出力端子ＴＭＤＯ１、テスト入力端子ＴＭＤＩ１に接続される信号線、フリップフロップ回路ＲＣ、ＢＲＣにクロックを供給する信号線等の記載を省略している。
フリップフロップ回路ＲＣ（ＲＣ１０、ＲＣ１１、ＲＣ１２）は、チップＣＨＩＰ１０の機能を実現する論理回路の一部である。すなわち、フリップフロップ回路ＲＣ１０、ＲＣ１１、ＲＣ１２は、チップＣＨＩＰ１０の内部回路の一部である。例えば、フリップフロップ回路ＲＣ１０、ＲＣ１１、ＲＣ１２の出力は、信号線ＷＬ１０、ＷＬ１１、ＷＬ１２を介して選択部ＳＥＬＵ１０に接続される。
選択部ＳＥＬＵ１０は、複数の冗長グループの各々に対応して設けられる。そして、選択部ＳＥＬＵ１０は、複数の端子ＴＭのうち、信号を伝達する端子ＴＭを選択する。選択部ＳＥＬＵ１０は、例えば、チップＣＨＩＰ１０内の３本の信号線ＷＬ１０、ＷＬ１１、ＷＬ１２のそれぞれに電気的に接続する３つの端子ＴＭを、４つの端子ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａ、ＴＭ１６ａの中から選択する。すなわち、選択部ＳＥＬＵ１０は、チップＣＨＩＰ１０内の３本の信号線ＷＬとチップＣＨＩＰ２０内の３本の信号線ＷＬとの間の信号経路に使用する３つのバンプＢＰを、４つのバンプＢＰの中から選択する。
例えば、選択部ＳＥＬＵ１０は、対応する冗長グループに属する複数の端子ＴＭのうちの各出力端子ＴＭに対応するセレクタＳＥＬ（ＳＥＬ１０、ＳＥＬ１１、ＳＥＬ１２、ＳＥＬ１３）を有する。例えば、セレクタＳＥＬ１０、ＳＥＬ１１、ＳＥＬ１２、ＳＥＬ１３は、端子ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａ、ＴＭ１６ａにそれぞれ対応して設けられる。なお、チップＣＨＩＰ１０の端子ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａ、ＴＭ１６ａは、信号を他のチップＣＨＩＰ２０に出力する出力端子ＴＭである。
セレクタＳＥＬ１０の２つの入力端子の一方は、フリップフロップ回路ＲＣ１０の出力に信号線ＷＬ１０を介して接続され、２つの入力端子の他方は、開放状態である。例えば、セレクタＳＥＬ１０は、選択信号ＳＳ１０が２つの入力端子の一方を選択することを示している場合、信号線ＷＬ１０を介して受けた信号をフリップフロップ回路ＢＲＣ１０のデータ入力端子Ｄに転送する。また、セレクタＳＥＬ１０は、選択信号ＳＳ１０が２つの入力端子の他方を選択することを示している場合、信号線ＷＬ１０を介して受けた信号を出力しない。このように、セレクタＳＥＬ１０は、信号線ＷＬ１０を介して受けた信号を、選択信号ＳＳ１０に基づいて、フリップフロップ回路ＢＲＣ１０のデータ入力端子Ｄに転送する。なお、セレクタＳＥＬ１０は、導通状態と非導通状態とを切り替えるスイッチでもよい。
セレクタＳＥＬ１１の２つの入力端子は、フリップフロップ回路ＲＣ１０、ＲＣ１１の出力に信号線ＷＬ１０、ＷＬ１１を介してそれぞれ接続される。例えば、セレクタＳＥＬ１１は、信号線ＷＬ１０を介して受けた信号と信号線ＷＬ１１を介して受けた信号とのいずれかを、選択信号ＳＳ１１に基づいて、フリップフロップ回路ＢＲＣ１１のデータ入力端子Ｄに転送する。
セレクタＳＥＬ１２の２つの入力端子は、フリップフロップ回路ＲＣ１１、ＲＣ１２の出力に信号線ＷＬ１１、ＷＬ１２を介してそれぞれ接続される。例えば、セレクタＳＥＬ１２は、信号線ＷＬ１１を介して受けた信号と信号線ＷＬ１２を介して受けた信号とのいずれかを、選択信号ＳＳ１２に基づいて、フリップフロップ回路ＢＲＣ１２のデータ入力端子Ｄに転送する。
セレクタＳＥＬ１３の２つの入力端子の一方は、フリップフロップ回路ＲＣ１２の出力に信号線ＷＬ１２を介して接続され、２つの入力端子の他方は、開放状態である。例えば、セレクタＳＥＬ１３は、選択信号ＳＳ１３が２つの入力端子の一方を選択することを示している場合、信号線ＷＬ１２を介して受けた信号をフリップフロップ回路ＢＲＣ１３のデータ入力端子Ｄに転送する。また、セレクタＳＥＬ１３は、選択信号ＳＳ１３が２つの入力端子の他方を選択することを示している場合、信号線ＷＬ１２を介して受けた信号を出力しない。このように、セレクタＳＥＬ１３は、信号線ＷＬ１２を介して受けた信号を、選択信号ＳＳ１３に基づいて、フリップフロップ回路ＢＲＣ１３のデータ入力端子Ｄに転送する。なお、セレクタＳＥＬ１３は、導通状態と非導通状態とを切り替えるスイッチでもよい。
フリップフロップ回路ＢＲＣ（ＢＲＣ１０、ＢＲＣ１１、ＢＲＣ１２、ＢＲＣ１３）は、選択部ＳＥＬＵ１０と出力部ＯＵ（ＯＵ１０、ＯＵ１１、ＯＵ１２、ＯＵ１３）のバッファＴＢＵＦとの間に配置される保持部の一例である。フリップフロップ回路ＢＲＣ（ＢＲＣ１０、ＢＲＣ１１、ＢＲＣ１２、ＢＲＣ１３）は、冗長グループに属する複数の端子ＴＭのうち、信号を他のチップＣＨＩＰ（例えば、チップＣＨＩＰ２０）に出力する出力端子ＴＭ毎に設けられる。例えば、フリップフロップ回路ＢＲＣ１０、ＢＲＣ１１、ＢＲＣ１２、ＢＲＣ１３は、端子ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａ、ＴＭ１６ａにそれぞれ対応して設けられる。
フリップフロップ回路ＢＲＣは、スキャンテストに対応したフリップフロップ回路である。以下、スキャンテストに対応したフリップフロップ回路をスキャンフリップフロップとも称する。
例えば、スキャンモードでは、フリップフロップ回路ＢＲＣは、スキャンチェーンに含まれる。スキャンチェーンに含まれた複数のフリップフロップ回路ＢＲＣでは、各フリップフロップ回路ＢＲＣは、前段のフリップフロップ回路ＢＲＣのデータ出力端子Ｑから出力されたデータをスキャン入力端子ＳＩで受ける。そして、各フリップフロップ回路ＢＲＣは、スキャン入力端子ＳＩで受けたデータをクロックに同期して保持する。また、各フリップフロップ回路ＢＲＣは、保持しているデータをクロックに同期してデータ出力端子Ｑから出力する。
また、例えば、フリップフロップ回路ＢＲＣは、非スキャンモードでは、データ入力端子Ｄで受けたデータをクロックに同期して保持する。そして、各フリップフロップ回路ＢＲＣは、保持しているデータをクロックに同期してデータ出力端子Ｑから出力する。なお、図２、図６および図７では、図が複雑になることを避けるため、フリップフロップ回路ＢＲＣをスキャンモードと非スキャンモードとに切り替える制御信号、スキャンチェーン等の記載を省略している。例えば、フリップフロップ回路ＢＲＣのデータ出力端子Ｑは、スキャンチェーンにおける後段のフリップフロップ回路ＢＲＣのスキャン入力端子ＳＩに接続される。
フリップフロップ回路ＢＲＣ１０は、例えば、選択部ＳＥＬＵ１０のセレクタＳＥＬ１０を試験する際に、テスト入力端子ＴＭＤＩ１からセレクタＳＥＬ１０を介してデータ入力端子Ｄで受けたデータをテスト出力端子ＴＭＤＯ１に転送する。例えば、図示しないスキャンフリップフロップは、スキャンモード中に、テスト入力端子ＴＭＤＩ１からスキャンチェーン等を通じて転送されるデータを保持し、非スキャンモードに設定された後、保持したデータをセレクタＳＥＬ１０に転送する。
これにより、非スキャンモードに設定されているフリップフロップ回路ＢＲＣ１０は、テスト入力端子ＴＭＤＩ１から転送されたデータを、セレクタＳＥＬ１０を介してデータ入力端子Ｄで受ける。そして、フリップフロップ回路ＢＲＣ１０は、データ入力端子Ｄで受けたデータを保持する。その後、フリップフロップ回路ＢＲＣ１０は、スキャンモードに設定される。これにより、フリップフロップ回路ＢＲＣ１０に保持されたデータは、フリップフロップ回路ＢＲＣ１０のデータ出力端子Ｑからスキャンチェーン等を通じてテスト出力端子ＴＭＤＯ１に転送される。
テスト出力端子ＴＭＤＯ１に転送されたデータと期待値とを比較することにより、選択部ＳＥＬＵ１０のセレクタＳＥＬ１０が正常か判定される。このように、この実施形態では、チップＣＨＩＰ１０とチップＣＨＩＰ２０とが接続される前に、チップＣＨＩＰ１０単体で選択部ＳＥＬＵ１０の各セレクタＳＥＬを試験することができる。
また、フリップフロップ回路ＢＲＣ１０は、チップＣＨＩＰ１０、ＣＨＩＰ２０間の接続を試験する際に、スキャン入力端子ＳＩで受けたデータを出力部ＯＵ１０のバッファＴＢＵＦに出力する。例えば、フリップフロップ回路ＢＲＣ１０は、スキャンモード中に、スキャンチェーン等を通じて転送されるデータを保持し、非スキャンモードに設定された後、保持したデータを出力部ＯＵ１０のバッファＴＢＵＦに出力する。
なお、フリップフロップ回路ＢＲＣ１０は、チップＣＨＩＰ１０が通常モードの場合、非スキャンモードに設定される。したがって、フリップフロップ回路ＢＲＣ１０は、通常モード中、フリップフロップ回路ＲＣ１０からセレクタＳＥＬ１０を介してデータ入力端子Ｄで受けたデータを、出力部ＯＵ１０のバッファＴＢＵＦに出力する。
すなわち、フリップフロップ回路ＢＲＣ１０は、通常モード中、チップＣＨＩＰ１０の機能を実現する論理回路の一部として使用される。フリップフロップ回路ＢＲＣ１１、ＢＲＣ１２、ＢＲＣ１３の構成および動作は、フリップフロップ回路ＢＲＣ１０と同一または同様である。
出力部ＯＵ（ＯＵ１０、ＯＵ１１、ＯＵ１２、ＯＵ１３）は、冗長グループに属する複数の端子ＴＭのうち、信号を他のチップＣＨＩＰ（例えば、チップＣＨＩＰ２０）に出力する出力端子ＴＭ毎に設けられる。例えば、出力部ＯＵ１０、ＯＵ１１、ＯＵ１２、ＯＵ１３は、端子ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａ、ＴＭ１６ａにそれぞれ対応して設けられる。出力部ＯＵ１１、ＯＵ１２、ＯＵ１３の構成および動作は、出力部ＯＵ１０と同一または同様である。このため、図２では、出力部ＯＵ１０について説明する。なお、出力部ＯＵ１０、ＯＵ１１、ＯＵ１２、ＯＵ１３を制御する制御信号ＣＴＬＺ、ＣＴＬＰＵ、ＣＴＬＰＤは、出力部ＯＵ１０、ＯＵ１１、ＯＵ１２、ＯＵ１３で共通でもよいし、互いに独立していてもよい。
出力部ＯＵ１０は、フリップフロップ回路ＢＲＣ１０と出力端子ＴＭ１０ａとの間に配置される。例えば、出力部ＯＵ１０は、バッファＴＢＵＦ、プルアップ抵抗ＲＰＵ、プルアップ用のスイッチＳＷＵ、プルダウン抵抗ＲＰＤおよびプルダウン用のスイッチＳＷＤを有する。
バッファＴＢＵＦは、出力状態とハイインピーダンス状態とのいずれかに設定される出力バッファ部の一例である。バッファＴＢＵＦは、入力信号に応じた信号を出力するか出力をハイインピーダンスに設定するかを切り替えることができるスリーステートバッファである。バッファＴＢＵＦの出力端子は、出力端子ＴＭ１０ａに接続される。
例えば、バッファＴＢＵＦは、制御信号ＣＴＬＺが入力信号に応じた信号を出力することを示す場合、フリップフロップ回路ＢＲＣ１０のデータ出力端子Ｑから受けたデータを出力端子ＴＭ１０ａに出力する。また、バッファＴＢＵＦは、制御信号ＣＴＬＺが出力をハイインピーダンスに設定することを示す場合、バッファＴＢＵＦの出力端子をハイインピーダンスに設定する。この場合、フリップフロップ回路ＢＲＣ１０のデータ出力端子Ｑから出力されるデータは、出力端子ＴＭ１０ａに転送されない。
電源線ＶＤＤに接続されたプルアップ抵抗ＲＰＵとスイッチＳＷＵとを含む回路は、プルアップ部の一例である。プルアップ抵抗ＲＰＵの一端は、電源線ＶＤＤに接続され、プルアップ抵抗ＲＰＵの他端は、スイッチＳＷＵの入力端子の一端に接続される。スイッチＳＷＵの入力端子の他端は、出力端子ＴＭ１０ａに接続される。スイッチＳＷＵは、制御端子で受ける制御信号ＣＴＬＰＵに応じて、導通状態と非導通状態とに切り替わる。例えば、スイッチＳＷＵは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いたスイッチである。例えば、スイッチＳＷＵは、制御信号ＣＴＬＰＵが低論理レベルの場合、導通状態に設定され、制御信号ＣＴＬＰＵが高論理レベルの場合、非導通状態に設定される。
例えば、制御信号ＣＴＬＰＵが低論理レベルの場合、スイッチＳＷＵが導通状態であるため、出力端子ＴＭ１０ａと電源線ＶＤＤとがプルアップ抵抗ＲＰＵを介して接続される。これにより、出力端子ＴＭ１０ａは、高論理レベルに設定される。また、制御信号ＣＴＬＰＵが高論理レベルの場合、スイッチＳＷＵが非導通状態であるため、出力端子ＴＭ１０ａと電源線ＶＤＤとが非接続される。
接地線ＧＮＤに接続されたプルダウン抵抗ＲＰＤとスイッチＳＷＤとを含む回路は、プルダウン部の一例である。プルダウン抵抗ＲＰＤの一端は、接地線ＧＮＤに接続され、プルダウン抵抗ＲＰＤの他端は、スイッチＳＷＤの入力端子の一端に接続される。スイッチＳＷＤの入力端子の他端は、出力端子ＴＭ１０ａに接続される。スイッチＳＷＤは、制御端子で受ける制御信号ＣＴＬＰＤに応じて、導通状態と非導通状態とに切り替わる。例えば、スイッチＳＷＤは、ＭＯＳトランジスタを用いたスイッチである。例えば、スイッチＳＷＤは、制御信号ＣＴＬＰＤが高論理レベルの場合、導通状態に設定され、制御信号ＣＴＬＰＤが低論理レベルの場合、非導通状態に設定される。
例えば、制御信号ＣＴＬＰＤが高論理レベルの場合、スイッチＳＷＤが導通状態であるため、出力端子ＴＭ１０ａと接地線ＧＮＤとがプルダウン抵抗ＲＰＤを介して接続される。これにより、出力端子ＴＭ１０ａは、低論理レベルに設定される。また、制御信号ＣＴＬＰＤが低論理レベルの場合、スイッチＳＷＤが非導通状態であるため、出力端子ＴＭ１０ａと接地線ＧＮＤとが非接続される。
次に、チップＣＨＩＰ２０について説明する。チップＣＨＩＰ２０は、フリップフロップ回路ＲＣ（ＲＣ２０−ＲＣ２２）、フリップフロップ回路ＢＲＣ（ＢＲＣ２０−ＢＲＣ２３）、選択部ＳＥＬＵ２０および端子ＴＭを有する。端子ＴＭのうち、端子ＴＭＤＯ２は、チップＣＨＩＰ２０の外部にデータを出力するテスト出力端子である。また、端子ＴＭのうち、端子ＴＭＤＩ２は、チップＣＨＩＰ２０の外部からデータを受けるテスト入力端子である。チップＣＨＩＰ２０のテスト出力端子ＴＭＤＯ２およびテスト入力端子ＴＭＤＩ２は、半導体装置ＳＥＭ２の外部端子として配置されてもよいし、他のチップＣＨＩＰ（例えば、チップＣＨＩＰ１０）の所定の端子ＴＭにバンプＢＰを介して接続されてもよい。
図２では、図を見やすくするために、冗長グループＡ以外の冗長グループ（例えば、冗長グループＢ）に対応する選択部ＳＥＬＵ２０、フリップフロップ回路ＢＲＣ等の記載を省略している。さらに、図２では、テスト出力端子ＴＭＤＯ２、テスト入力端子ＴＭＤＩ２に接続される信号線、フリップフロップ回路ＲＣ、ＢＲＣにクロックを供給する信号線等の記載を省略している。
フリップフロップ回路ＲＣ（ＲＣ２０、ＲＣ２１、ＲＣ２２）は、チップＣＨＩＰ２０の機能を実現する論理回路の一部である。すなわち、フリップフロップ回路ＲＣ２０、ＲＣ２１、ＲＣ２２は、チップＣＨＩＰ２０の内部回路の一部である。例えば、フリップフロップ回路ＲＣ２０、ＲＣ２１、ＲＣ２２の入力は、信号線ＷＬ２０、ＷＬ２１、ＷＬ２２を介して選択部ＳＥＬＵ２０に接続される。
フリップフロップ回路ＢＲＣ（ＢＲＣ２０、ＢＲＣ２１、ＢＲＣ２２、ＢＲＣ２３）は、スキャンテストに対応したフリップフロップ回路である。フリップフロップ回路ＢＲＣ（ＢＲＣ２０、ＢＲＣ２１、ＢＲＣ２２、ＢＲＣ２３）は、冗長グループに属する複数の端子ＴＭのうち、信号を他のチップＣＨＩＰ（例えば、チップＣＨＩＰ１０）から受ける入力端子ＴＭ毎に設けられる。
例えば、フリップフロップ回路ＢＲＣ２０、ＢＲＣ２１、ＢＲＣ２２、ＢＲＣ２３は、端子ＴＭ２０ａ、ＴＭ２２ａ、ＴＭ２４ａ、ＴＭ２６ａにそれぞれ対応して設けられる。なお、チップＣＨＩＰ２０の端子ＴＭ２０ａ、ＴＭ２２ａ、ＴＭ２４ａ、ＴＭ２６ａは、信号を他のチップＣＨＩＰ１０から受ける入力端子ＴＭである。
フリップフロップ回路ＢＲＣ２０のデータ入力端子Ｄは、端子ＴＭ２０ａに接続され、フリップフロップ回路ＢＲＣ２０のデータ出力端子Ｑは、選択部ＳＥＬＵ２０のセレクタＳＥＬ２０に接続される。例えば、フリップフロップ回路ＢＲＣ２０は、チップＣＨＩＰ１０、ＣＨＩＰ２０間の接続を試験する際に、先ず、非スキャンモードに設定される。これにより、フリップフロップ回路ＢＲＣ２０は、チップＣＨＩＰ１０の端子ＴＭ１０ａに転送されたデータを、バンプＢＰ０ａおよび端子ＴＭ２０ａを介してデータ入力端子Ｄで受ける。
そして、フリップフロップ回路ＢＲＣ２０は、データ入力端子Ｄで受けたデータ（チップＣＨＩＰ１０から転送されたデータ）をクロックに同期して保持する。その後、フリップフロップ回路ＢＲＣ２０は、スキャンモードに設定される。これにより、フリップフロップ回路ＢＲＣ２０に保持されたデータは、フリップフロップ回路ＢＲＣ２０のデータ出力端子Ｑからスキャンチェーン等を通じて半導体装置ＳＥＭ２の外部に出力される。
なお、フリップフロップ回路ＢＲＣ２０は、チップＣＨＩＰ２０が通常モードの場合、非スキャンモードに設定される。したがって、フリップフロップ回路ＢＲＣ２０は、通常モード中、チップＣＨＩＰ１０の端子ＴＭ１０ａからバンプＢＰ０ａおよび端子ＴＭ２０ａを介してデータ入力端子Ｄで受けたデータを、セレクタＳＥＬ２０に出力する。すなわち、フリップフロップ回路ＢＲＣ２０は、通常モード中、チップＣＨＩＰ２０の機能を実現する論理回路の一部として使用される。フリップフロップ回路ＢＲＣ２１、ＢＲＣ２２、ＢＲＣ２３の構成および動作は、フリップフロップ回路ＢＲＣ２０と同一または同様である。
例えば、フリップフロップ回路ＢＲＣ２１のデータ入力端子Ｄは、端子ＴＭ２２ａに接続され、フリップフロップ回路ＢＲＣ２１のデータ出力端子Ｑは、選択部ＳＥＬＵ２０のセレクタＳＥＬ２０、ＳＥＬ２１に接続される。フリップフロップ回路ＢＲＣ２２のデータ入力端子Ｄは、端子ＴＭ２４ａに接続され、フリップフロップ回路ＢＲＣ２２のデータ出力端子Ｑは、選択部ＳＥＬＵ２０のセレクタＳＥＬ２１、ＳＥＬ２２に接続される。フリップフロップ回路ＢＲＣ２３のデータ入力端子Ｄは、端子ＴＭ２６ａに接続され、フリップフロップ回路ＢＲＣ２３のデータ出力端子Ｑは、選択部ＳＥＬＵ２０のセレクタＳＥＬ２２に接続される。
選択部ＳＥＬＵ２０は、複数の冗長グループの各々に対応して設けられる。そして、選択部ＳＥＬＵ２０は、複数の端子ＴＭのうち、信号を伝達する端子ＴＭを選択する。選択部ＳＥＬＵ２０は、チップＣＨＩＰ２０内の３本の信号線ＷＬ２０、ＷＬ２１、ＷＬ２２のそれぞれに電気的に接続する３つの端子ＴＭを、４つの端子ＴＭ２０ａ、ＴＭ２２ａ、ＴＭ２４ａ、ＴＭ２６ａの中から選択する。すなわち、選択部ＳＥＬＵ２０は、チップＣＨＩＰ１０内の３本の信号線ＷＬとチップＣＨＩＰ２０内の３本の信号線ＷＬとの間の信号経路に使用する３つのバンプＢＰを、４つのバンプＢＰの中から選択する。
例えば、選択部ＳＥＬＵ２０は、対応する冗長グループに属する複数の端子ＴＭのいずれかに接続される各信号線ＷＬに対応するセレクタＳＥＬ（ＳＥＬ２０、ＳＥＬ２１、ＳＥＬ２２）を有する。
セレクタＳＥＬ２０の２つの入力端子は、フリップフロップ回路ＢＲＣ２０、ＢＲＣ２１のデータ出力端子Ｑにそれぞれ接続される。例えば、セレクタＳＥＬ２０は、フリップフロップ回路ＢＲＣ２０から受けた信号とフリップフロップ回路ＢＲＣ２１から受けた信号とのいずれかを、選択信号ＳＳ２０に基づいて、フリップフロップ回路ＲＣ２０に信号線ＷＬ２０を介して転送する。
セレクタＳＥＬ２１の２つの入力端子は、フリップフロップ回路ＢＲＣ２１、ＢＲＣ２２のデータ出力端子Ｑにそれぞれ接続される。例えば、セレクタＳＥＬ２１は、フリップフロップ回路ＢＲＣ２１から受けた信号とフリップフロップ回路ＢＲＣ２２から受けた信号とのいずれかを、選択信号ＳＳ２１に基づいて、フリップフロップ回路ＲＣ２１に信号線ＷＬ２１を介して転送する。
セレクタＳＥＬ２２の２つの入力端子は、フリップフロップ回路ＢＲＣ２２、ＢＲＣ２３のデータ出力端子Ｑにそれぞれ接続される。例えば、セレクタＳＥＬ２２は、フリップフロップ回路ＢＲＣ２２から受けた信号とフリップフロップ回路ＢＲＣ２３から受けた信号とのいずれかを、選択信号ＳＳ２２に基づいて、フリップフロップ回路ＲＣ２２に信号線ＷＬ２２を介して転送する。
このように、選択部ＳＥＬＵ１０、ＳＥＬＵ２０は、チップＣＨＩＰ１０、ＣＨＩＰ２０間の信号経路を選択する。例えば、バンプＢＰ３ｂ、ＢＰ４ａが短絡している場合、選択部ＳＥＬＵ１０、ＳＥＬＵ２０は、信号線ＷＬ１０、ＷＬ２０間の信号経路として、端子ＴＭ１０ａ、バンプＢＰ０ａ、端子ＴＭ２０ａ等を含む信号経路を選択する。また、選択部ＳＥＬＵ１０、ＳＥＬＵ２０は、信号線ＷＬ１１、ＷＬ２１間の信号経路として、端子ＴＭ１２ａ、バンプＢＰ２ａ、端子ＴＭ２２ａ等を含む信号経路を選択する。そして、選択部ＳＥＬＵ１０、ＳＥＬＵ２０は、信号線ＷＬ１２、ＷＬ２２間の信号経路として、端子ＴＭ１６ａ、バンプＢＰ６ａ、端子ＴＭ２６ａ等を含む信号経路を選択する。
なお、例えば、バンプＢＰ２ａ、ＢＰ３ｂが短絡している場合、選択部ＳＥＬＵ１０、ＳＥＬＵ２０は、信号線ＷＬ１１、ＷＬ２１間の信号経路として、端子ＴＭ１４ａ、バンプＢＰ４ａ、端子ＴＭ２４ａ等を含む信号経路を選択する。このように、半導体装置ＳＥＭ２は、互いに隣接する配線（例えば、バンプＢＰ２ａ、ＢＰ３ｂ）が短絡した場合でも、チップＣＨＩＰ１０、ＣＨＩＰ２０間の信号経路を救済できる。
ここで、例えば、複数の端子ＴＭが複数の冗長グループに分けられていない場合（冗長グループが１つのみの場合）、各セレクタＳＥＬは、３つの入力端子を有し、３つの信号経路から１つの信号経路を選択する。冗長配線の数をｋとした場合、各セレクタＳＥＬは、（ｋ＋１）個の入力から１つを選択する。（ｋ＋１）個の入力から１つを選択する場合、各セレクタＳＥＬの選択信号ＳＳの本数が増加するため、選択信号ＳＳを生成する回路等を含めた選択部ＳＥＬＵの回路規模は増加する。
また、スリーステートバッファを用いてセレクタＳＥＬを実現した場合、（ｋ＋１）個の入力から１つを選択するセレクタＳＥＬは、（ｋ＋１）個のスリーステートバッファを有する。したがって、信号線の数をｎとした場合、各チップＣＨＩＰの選択部ＳＥＬＵの回路規模は、ｎ＊（ｋ＋１）個のスリーステートバッファの回路規模に相当する。このように、冗長配線の数ｋの増加に伴い、選択部ＳＥＬＵの回路規模が増加する。
例えば、マイクロバンプの数が１０００個で、冗長配線の数が１０個の場合、選択部ＳＥＬＵの回路規模は、約１万個のスリーステートバッファの回路規模に相当する。これに対し、半導体装置ＳＥＭ２では、例えば、１０００個のバンプＢＰを１０個の冗長グループに分けた場合、各冗長グループの信号線の数ｎは９９で、冗長配線の数ｋは１である。この場合、１つの冗長グループに対応する選択部ＳＥＬＵの回路規模は、約２００個のスリーステートバッファの回路規模に相当する。冗長グループの数が１０であるため、各チップＣＨＩＰの選択部ＳＥＬＵの回路規模は、約２０００個のスリーステートバッファの回路規模に相当し、複数の端子ＴＭが複数の冗長グループに分けられていない場合の約５分の１になる。
このように、半導体装置ＳＥＭ２では、複数の端子ＴＭが複数の冗長グループに分けられているため、選択部ＳＥＬＵの回路規模が増大することを抑制できる。すなわち、半導体装置ＳＥＭ２は、選択部ＳＥＬＵの回路規模の増大を抑制しつつ、短絡した信号経路を救済できる。
また、選択部ＳＥＬＵの各セレクタＳＥＬは、チップＣＨＩＰ１０と同様に、チップＣＨＩＰ２０単体で試験される。例えば、フリップフロップ回路ＢＲＣ２０等は、スキャンモード中に、テスト入力端子ＴＭＤＩ２からスキャンチェーン等を通じて転送されるデータを保持し、非スキャンモードに設定された後、保持したデータをセレクタＳＥＬ２０に転送する。
これにより、図示しないスキャンフリップフロップは、非スキャンモードに設定されている期間に、テスト入力端子ＴＭＤＩ２からセレクタＳＥＬ２０を介してデータ入力端子で受けたデータを保持する。そして、テスト入力端子ＴＭＤＩ２からセレクタＳＥＬ２０を介してスキャンフリップフロップに保持されたデータは、スキャンモード中に、スキャンチェーン等を通じてテスト出力端子ＴＭＤＯ２に転送される。
テスト出力端子ＴＭＤＯ２に転送されたデータと期待値とを比較することにより、選択部ＳＥＬＵ２０のセレクタＳＥＬ２０が正常か判定される。このように、この実施形態では、チップＣＨＩＰ１０とチップＣＨＩＰ２０とが接続される前に、チップＣＨＩＰ２０単体で選択部ＳＥＬＵ２０の各セレクタＳＥＬを試験することができる。
なお、半導体装置ＳＥＭ２の構成は、この例に限定されない。例えば、チップＣＨＩＰ２０は、冗長グループに属する複数の端子ＴＭのうちの出力端子ＴＭを有する場合、出力部ＯＵ等を有してもよい。また、例えば、選択部ＳＥＬＵ２０の各セレクタＳＥＬを試験する際、フリップフロップ回路ＢＲＣ２０−ＢＲＣ２３とは別のスキャンフリップフロップが、テスト入力端子ＴＭＤＩ２から選択部ＳＥＬＵ２０にスキャンチェーン等を通じてデータを転送してもよい。また、フリップフロップ回路ＲＣ等は、スキャンフリップフロップに置き換えられてもよい。また、半導体装置ＳＥＭ２は、例えば、図４および図５に示す試験を実行するテスト回路を有してもよい。
また、スイッチＳＷＵは、制御信号ＣＴＬＰＵが低論理レベルの場合、非導通状態に設定され、制御信号ＣＴＬＰＵが高論理レベルの場合、導通状態に設定されてもよい。スイッチＳＷＤは、制御信号ＣＴＬＰＤが低論理レベルの場合、導通状態に設定され、制御信号ＣＴＬＰＤが高論理レベルの場合、非導通状態に設定されてもよい。
図３は、図２に示したチップＣＨＩＰ１０の端子配列の一例を示す。なお、図３は、チップＣＨＩＰ１０の表面を示す。図３では、冗長グループに属する端子ＴＭの配置を中心に説明する。図３の符号Ａ、Ｂは、冗長グループＡ、Ｂを示す。すなわち、図３の例では、冗長グループは、２つである。なお、冗長グループは、３つ以上でもよい。また、符号ＶＤは、電源線ＶＤＤに接続される端子ＴＭ（電源端子）が属するグループであり、冗長グループ以外のグループの１つである。符号ＶＧは、接地線ＧＮＤに接続される端子ＴＭ（電源端子）が属するグループであり、冗長グループ以外のグループの１つである。
端子ＴＭは、横方向および斜め方向の間隔が所定間隔βになるように、千鳥状に配置される。すなわち、端子ＴＭは、互いに隣接する端子ＴＭの間隔が所定間隔β以上になるように、チップＣＨＩＰ１０の表面に配置される。例えば、冗長グループＡの端子ＴＭに隣接する６個の端子ＴＭは、冗長グループＢ、グループＶＤ、ＶＧにそれぞれ属する。図３に示した端子配列では、所定間隔βは、例えば、冗長グループＡ内の複数の端子ＴＭのうちの第１端子ＴＭと、第１端子ＴＭに隣接する他の冗長グループ（冗長グループＡ以外の冗長グループＢ）内の端子ＴＭとの間隔に対応する。
なお、複数の冗長グループのうち、互いに同じ冗長グループに属する端子ＴＭは、所定間隔βより大きい間隔で配置される。例えば、冗長グループＡ内で互いに隣接する端子ＴＭの間隔は、（√３）×βで表され、所定間隔βより大きい。このように、冗長グループＡ内の複数の端子ＴＭは、所定間隔βより大きい間隔で配置される。同様に、冗長グループＢ内の複数の端子ＴＭは、所定間隔βより大きい間隔で配置される。また、グループＶＤ内の端子ＴＭとグループＶＧ内の端子ＴＭとの間隔は、所定間隔βより大きい。
これにより、半導体装置ＳＥＭ２では、互いに同じ冗長グループに属する複数の端子ＴＭの間隔が所定間隔βである配置に比べて、互いに同じ冗長グループに属する２つの端子ＴＭが短絡する確率を小さくできる。
なお、チップＣＨＩＰ２０の端子ＴＭの配置は、例えば、チップＣＨＩＰ１０とチップＣＨＩＰ２０とが表面を互いに対向させて接続される場合（フリップチップ接続）、チップＣＨＩＰ１０の端子配列を左右反転した配置と同一または同様である。また、例えば、チップＣＨＩＰ１０の端子ＴＭとチップＣＨＩＰ２０の端子ＴＭとがチップＣＨＩＰの基板を貫通する貫通電極を用いて接続される場合、チップＣＨＩＰ２０の端子ＴＭの配置は、チップＣＨＩＰ１０の端子ＴＭの配置と同一または同様である。また、チップＣＨＩＰ１０の端子配列は、この例に限定されない。例えば、図１の括弧内に示したように、端子ＴＭは、格子状に配置されてもよい。
図４は、図２に示した半導体装置ＳＥＭ２におけるチップＣＨＩＰ間の信号経路の短絡試験の一例を示す。すなわち、図４は、半導体装置の試験方法の一形態を示す。短絡試験は、例えば、チップＣＨＩＰ１０、ＣＨＩＰ２０間を接続する複数の配線（バンプＢＰ等）のうちの互いに短絡している配線を検出する試験であり、半導体装置ＳＥＭ２をテストするテスト装置により実行される。図４に示した“ＨｉＺ”は、ハイインピーダンスを示す。
ステップＳ１００では、半導体装置ＳＥＭ２を試験するテスト装置は、複数の冗長グループから検査対象の冗長グループを選択する。
ステップＳ１１０では、テスト装置は、全てのフリップフロップ回路ＢＲＣ（ＢＲＣ１０−ＢＲＣ１３、ＢＲＣ２０−ＢＲＣ２３等）に論理値”０”のデータをセットする。例えば、テスト装置は、全てのフリップフロップ回路ＢＲＣをリセットした後、スキャンチェーン等を通じて各フリップフロップ回路ＢＲＣのスキャン入力端子ＳＩに低論理レベル（論理値“０”）の信号を転送する。これにより、各フリップフロップ回路ＢＲＣは、低論理レベルの信号を保持する。
ステップＳ１２０では、テスト装置は、ステップＳ１００で選択した検査対象の冗長グループに対応するバッファＴＢＵＦをハイインピーダンス（“ＨｉＺ”）に設定する。これにより、フリップフロップ回路ＢＲＣに保持されている低論理レベルの信号（ステップＳ１１０で設定された論理値“０”のデータ）は、検査対象の冗長グループに属する端子ＴＭに転送されない。
ステップＳ１３０では、テスト装置は、ステップＳ１００で選択した検査対象の冗長グループに属する出力端子ＴＭをプルアップする。例えば、テスト装置は、ステップＳ１００で選択した検査対象の冗長グループに対応する出力部ＯＵのスイッチＳＷＵおよびスイッチＳＷＤを、導通状態および非導通状態にそれぞれ設定する。
これにより、検査対象の冗長グループに属する出力端子ＴＭは、高論理レベルに設定される。なお、検査対象以外の冗長グループに属する出力端子ＴＭには、フリップフロップ回路ＢＲＣに保持されている低論理レベルの信号（ステップＳ１１０で設定された論理値“０”のデータ）が転送される。
すなわち、検査対象の冗長グループに属する入力端子ＴＭ（出力端子ＴＭにバンプＢＰを介して接続される入力端子ＴＭ）に対応するフリップフロップ回路ＢＲＣのデータ入力端子Ｄに、高論理レベルの信号が転送される。また、検査対象以外の冗長グループに属する入力端子ＴＭに対応するフリップフロップ回路ＢＲＣのデータ入力端子Ｄに、低論理レベルの信号が転送される。このように、ステップＳ１１０−Ｓ１３０により、検査対象以外の冗長グループに対応する信号経路に低論理レベルのデータを転送する第１短絡試験が実行される。
ステップＳ１４０では、テスト装置は、第１短絡試験の結果を回収する。例えば、テスト装置は、スキャンチェーン等を通じて各フリップフロップ回路ＢＲＣに保持されているデータを取得する。
ステップＳ１５０では、テスト装置は、検査対象の冗長グループに対応するフリップフロップ回路ＢＲＣから転送されたデータ（検査対象の第１短絡試験の結果）が論理値“０”を含むか判定する。例えば、検査対象の冗長グループに対応する信号経路のうち、検査対象以外の冗長グループに対応する信号経路に短絡した信号経路または接地線ＧＮＤに短絡した信号経路では、低論理レベルのデータが転送される。このため、検査対象以外の冗長グループに対応する信号経路に短絡した信号経路または接地線ＧＮＤに短絡した信号経路に対応するフリップフロップ回路ＢＲＣには、論理値“０”のデータが保持される。
検査対象の第１短絡試験の結果が論理値“０”を含む場合（ステップＳ１５０のＹｅｓ）、テスト装置の動作は、ステップＳ１６０に移る。一方、検査対象の第１短絡試験の結果が論理値“０”を含まない場合（ステップＳ１５０のＮｏ）、テスト装置の動作は、ステップＳ１７０に移る。
ステップＳ１６０では、テスト装置は、論理値“０”のデータを保持していたフリップフロップ回路ＢＲＣに対応する信号経路（端子ＴＭ、バンプＢＰ）を迂回する。すなわち、テスト装置は、第１短絡試験の結果に基づいて、複数の端子ＴＭのうち、信号を伝達する端子ＴＭを選択する。
ステップＳ１７０では、テスト装置は、全てのフリップフロップ回路ＢＲＣ（ＢＲＣ１０−ＢＲＣ１３、ＢＲＣ２０−ＢＲＣ２３等）に論理値”１”のデータをセットする。例えば、テスト装置は、全てのフリップフロップ回路ＢＲＣをリセットした後、スキャンチェーン等を通じて各フリップフロップ回路ＢＲＣのスキャン入力端子ＳＩに高論理レベル（論理値“１”）の信号を転送する。これにより、各フリップフロップ回路ＢＲＣは、高論理レベルの信号を保持する。
ステップＳ１８０では、テスト装置は、ステップＳ１００で選択した検査対象の冗長グループに属する出力端子ＴＭをプルダウンする。例えば、テスト装置は、ステップＳ１００で選択した検査対象の冗長グループに対応する出力部ＯＵのスイッチＳＷＵおよびスイッチＳＷＤを、非導通状態および導通状態にそれぞれ設定する。
これにより、検査対象の冗長グループに属する出力端子ＴＭは、低論理レベルに設定される。なお、検査対象以外の冗長グループに属する出力端子ＴＭには、フリップフロップ回路ＢＲＣに保持されている高論理レベルの信号（ステップＳ１７０で設定された論理値“１”のデータ）が転送される。
すなわち、検査対象の冗長グループに属する入力端子ＴＭ（出力端子ＴＭにバンプＢＰを介して接続される入力端子ＴＭ）に対応するフリップフロップ回路ＢＲＣのデータ入力端子Ｄに、低論理レベルの信号が転送される。また、検査対象以外の冗長グループに属する入力端子ＴＭに対応するフリップフロップ回路ＢＲＣのデータ入力端子Ｄに、高論理レベルの信号が転送される。このように、ステップＳ１７０−Ｓ１８０により、検査対象以外の冗長グループに対応する信号経路に高論理レベルのデータを転送する第２短絡試験が実行される。
ステップＳ１９０では、テスト装置は、第２短絡試験の結果を回収する。例えば、テスト装置は、スキャンチェーン等を通じて各フリップフロップ回路ＢＲＣに保持されているデータを取得する。
ステップＳ２００では、テスト装置は、検査対象の冗長グループに対応するフリップフロップ回路ＢＲＣから転送されたデータ（検査対象の第１短絡試験の結果）が論理値“１”を含むか判定する。例えば、検査対象の冗長グループに対応する信号経路のうち、検査対象以外の冗長グループに対応する信号経路に短絡した信号経路または電源線ＶＤＤに短絡した信号経路では、高論理レベルのデータが転送される。このため、検査対象以外の冗長グループに対応する信号経路に短絡した信号経路または接地線ＧＮＤに短絡した信号経路に対応するフリップフロップ回路ＢＲＣには、論理値“１”のデータが保持される。
検査対象の第１短絡試験の結果が論理値“１”を含む場合（ステップＳ２００のＹｅｓ）、テスト装置の動作は、ステップＳ２１０に移る。一方、検査対象の第１短絡試験の結果が論理値“１”を含まない場合（ステップＳ２００のＮｏ）、テスト装置の動作は、ステップＳ２２０に移る。
ステップＳ２１０では、テスト装置は、論理値“１”のデータを保持していたフリップフロップ回路ＢＲＣに対応する信号経路（端子ＴＭ、バンプＢＰ）を迂回する。すなわち、テスト装置は、第２短絡試験の結果に基づいて、複数の端子ＴＭのうち、信号を伝達する端子ＴＭを選択する。
ステップＳ２２０では、テスト装置は、全ての冗長グループに対して、短絡試験（第１短絡試験および第２短絡試験）を実行したか判定する。短絡試験が実行されていない冗長グループが存在する場合（ステップＳ２２０のＮｏ）、テスト装置の動作は、ステップＳ１００に戻る。一方、全ての冗長グループに対して、短絡試験が実行された場合（ステップＳ２２０のＹｅｓ）、テスト装置は、半導体装置ＳＥＭ２におけるチップＣＨＩＰ間の信号経路の短絡試験を終了する。
このように、テスト装置は、第１短絡試験および第２短絡試験を冗長グループ毎に実行する。そして、テスト装置は、短絡等の故障が発生した信号経路を第１短絡試験および第２短絡試験の結果に基づいて特定し、チップＣＨＩＰ１０、ＣＨＩＰ２０間の信号経路を決定する。例えば、選択部ＳＥＬＵ１０、ＳＥＬＵ２０は、第１短絡試験および第２短絡試験の結果に基づいて、複数の端子ＴＭのうち、信号を伝達する端子ＴＭを選択する。これにより、互いに短絡した信号経路を救済することができる。
半導体装置ＳＥＭ２では、第１短絡試験および第２短絡試験を冗長グループ毎に実行するため、互いに短絡した端子ＴＭを迂回するための短絡試験にかかる時間を低減できる。
なお、半導体装置ＳＥＭ２の短絡試験の方法は、この例に限定されない。例えば、ステップＳ１７０の後に、ステップＳ１２０と同一または同様の処理が実行されてもよい。また、例えば、テスト装置は、全ての冗長グループに対して第１短絡試験を実行した後、全ての冗長グループに対して第２短絡試験を実行してもよい。
図５は、図２に示した半導体装置ＳＥＭ２におけるチップＣＨＩＰ間の信号経路の開放試験の一例を示す。開放試験は、例えば、チップＣＨＩＰ１０、ＣＨＩＰ２０間を接続する複数の配線（バンプＢＰ等）のうち、開放状態の配線を検出する試験であり、半導体装置ＳＥＭ２をテストするテスト装置により実行される。図４で説明した動作と同一または同様の動作については、詳細な説明を省略する。なお、図５に示した動作では、バッファＴＢＵＦは、ハイインピーダンス状態以外の状態である出力状態に維持される。また、出力端子ＴＭは、電源線ＶＤＤおよび接地線ＧＮＤのいずれとも非接続の状態に維持される。
ステップＳ３００では、テスト装置は、全てのフリップフロップ回路ＢＲＣ（ＢＲＣ１０−ＢＲＣ１３、ＢＲＣ２０−ＢＲＣ２３等）に論理値”０”のデータをセットする。これにより、例えば、チップＣＨＩＰ１０、ＣＨＩＰ２０の一方のチップＣＨＩＰの出力端子ＴＭには、フリップフロップ回路ＢＲＣに保持されている論理値”０”のデータが転送される。すなわち、チップＣＨＩＰ１０、ＣＨＩＰ２０の他方のチップＣＨＩＰの入力端子ＴＭに対応するフリップフロップ回路ＢＲＣのデータ入力端子Ｄに、論理値”０”のデータが転送される。
ステップＳ３１０では、テスト装置は、試験結果（ステップＳ３００での転送結果）を回収する。例えば、テスト装置は、スキャンチェーン等を通じて各フリップフロップ回路ＢＲＣに保持されているデータを取得する。以下、ステップＳ３１０で回収した試験結果は、結果１とも称される。
ステップＳ３２０では、テスト装置は、全てのフリップフロップ回路ＢＲＣ（ＢＲＣ１０−ＢＲＣ１３、ＢＲＣ２０−ＢＲＣ２３等）に論理値”１”のデータをセットする。これにより、例えば、チップＣＨＩＰ１０、ＣＨＩＰ２０の一方のチップＣＨＩＰの出力端子ＴＭには、フリップフロップ回路ＢＲＣに保持されている論理値”１”のデータが転送される。すなわち、チップＣＨＩＰ１０、ＣＨＩＰ２０の他方のチップＣＨＩＰの入力端子ＴＭに対応するフリップフロップ回路ＢＲＣのデータ入力端子Ｄに、論理値”１”のデータが転送される。
ステップＳ３３０では、テスト装置は、試験結果（ステップＳ３２０での転送結果）を回収する。例えば、テスト装置は、スキャンチェーン等を通じて各フリップフロップ回路ＢＲＣに保持されているデータを取得する。以下、ステップＳ３３０で回収した試験結果は、結果２とも称される。
ステップＳ３４０では、テスト装置は、ステップＳ３１０で回収した試験結果（結果１）と、ステップＳ３３０で回収した試験結果（結果２）とが等しいか判定する。例えば、開放状態の信号経路では、ステップＳ３００、Ｓ３２０でフリップフロップ回路ＢＲＣにセットされたデータは、チップＣＨＩＰ１０、ＣＨＩＰ２０間で転送されない。このため、開放状態の信号経路の入力端子ＴＭに対応するフリップフロップ回路ＢＲＣに保持されているデータは、ステップＳ３００、Ｓ３２０が実行されても変化しない。したがって、開放状態の信号経路では、結果１と結果２とが等しい。
結果１と結果２とが等しい信号経路を含む場合（ステップＳ３４０のＹｅｓ）、テスト装置の動作は、ステップＳ３５０に移る。一方、結果１と結果２とが等しい信号経路を含まない場合（ステップＳ３４０のＮｏ）、テスト装置は、半導体装置ＳＥＭ２におけるチップＣＨＩＰ間の信号経路の開放試験を終了する。
ステップＳ３５０では、テスト装置は、結果１と結果２とが等しい信号経路（端子ＴＭ、バンプＢＰ）を迂回する。これにより、開放状態の信号経路が救済される。
以上、図２から図５に示した実施形態においても、図１に示した実施形態と同様の効果を得ることができる。例えば、端子ＴＭ等を含む複数の信号経路が複数の冗長グループに分けられ、互いに同じ冗長グループに属する複数の端子ＴＭは、所定間隔βより大きい間隔で配置される。また、選択部ＳＥＬＵが各冗長グループに対応して設けられ、出力部ＯＵが、冗長グループに属する複数の端子ＴＭのうちの出力端子ＴＭ毎に設けられる。
そして、半導体装置ＳＥＭ２をテストするテスト装置は、出力部ＯＵ等を制御して、第１短絡試験と第２短絡試験とを冗長グループ毎に実行する。これにより、この実施形態では、第１短絡試験および第２短絡試験を端子ＴＭ毎に実行する場合に比べて、短絡試験にかかる時間を低減できる。この結果、半導体装置の製造コストを低減することができる。
さらに、この実施形態では、各チップＣＨＩＰは、チップＣＨＩＰの外部にデータを出力するテスト出力端子ＴＭＤＯと、チップＣＨＩＰの外部からデータを受けるテスト入力端子ＴＭＤＩとを有する。そして、テスト入力端子ＴＭＤＩから選択部ＳＥＬＵのセレクタＳＥＬを介してテスト出力端子ＴＭＤＯにデータを転送することで、各チップＣＨＩＰの選択部ＳＥＬＵのセレクタＳＥＬをチップＣＨＩＰ単体で試験することができる。
また、フリップフロップ回路ＢＲＣ（ＢＲＣ１０−ＢＲＣ１３、ＢＲＣ２０−ＢＲＣ２３等）は、通常モード中、各チップＣＨＩＰの機能を実現する論理回路の一部として使用される。これにより、この実施形態では、各チップＣＨＩＰの回路規模が増大することを抑制できる。
図６は、半導体装置および半導体装置の試験方法の別の実施形態を示す。図１から図５で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図６に示した端子ＴＭ（ＴＭ１０ａ、ＴＭ１１ｔ、ＴＭ１５ｂ、ＴＭ２０ａ、ＴＭ２１ｔ、ＴＭ２５ｂ等）、バンプＢＰ（ＢＰ０ａ、ＢＰ１ｔ、ＢＰ５ｂ等）の符号の末尾のａ、ｂ、ｔの意味は、図２と同一または同様である。また、図５では、図２と同様に、冗長グループＡ以外の冗長グループ（例えば、冗長グループＢ）に対応する選択部ＳＥＬＵ等の記載を省略している。また、図６に示した出力部ＯＵでは、バッファＴＢＵＦ以外の要素（プルアップ抵抗ＲＰＵ、プルダウン抵抗ＲＰＤ、スイッチＳＷＵ、ＳＷＤ）の記載を省略している。
この実施形態の半導体装置ＳＥＭ３では、セレクタＳＥＬＴ（ＳＥＬＴ０−ＳＥＬＴ３）が図２に示した半導体装置ＳＥＭ２に追加されている。また、フリップフロップ回路ＢＲＣのデータ入力端子Ｄおよびデータ出力端子Ｑの接続先が図２に示した半導体装置ＳＥＭ２のフリップフロップ回路ＢＲＣと相違する。半導体装置ＳＥＭ３のその他の構成は、図２に示した半導体装置ＳＥＭ２と同一または同様である。また、半導体装置ＳＥＭ３の試験方法は、図４および図５に示した試験方法と同一または同様である。
半導体装置ＳＥＭ３は、複数のチップＣＨＩＰ（ＣＨＩＰ１２、ＣＨＩＰ２２）が単一のパッケージに格納されるＳｉＰである。例えば、半導体装置ＳＥＭ３は、複数のチップＣＨＩＰ（ＣＨＩＰ１２、ＣＨＩＰ２２）と、複数のチップＣＨＩＰの所定の面に配置された複数の端子ＴＭを相互に接続するバンプＢＰとを有する。複数のチップＣＨＩＰの各々の所定数の端子ＴＭは、図１で説明したように、複数の冗長グループのいずれかに属する。
ＣＨＩＰ１２は、フリップフロップ回路ＲＣ（ＲＣ１０−ＲＣ１２）、選択部ＳＥＬＵ１０、フリップフロップ回路ＢＲＣ（ＢＲＣ１０−ＢＲＣ１３）、セレクタＳＥＬＴ（ＳＥＬＴ０−ＳＥＬＴ３）、出力部ＯＵ（ＯＵ１０−ＯＵ１３）および端子ＴＭを有する。フリップフロップ回路ＲＣ、選択部ＳＥＬＵ１０および出力部ＯＵの構成および動作は、図２に示したフリップフロップ回路ＲＣ、選択部ＳＥＬＵ１０および出力部ＯＵと同一または同様である。このため、フリップフロップ回路ＲＣ、選択部ＳＥＬＵ１０および出力部ＯＵについては、詳細な説明を省略する。
セレクタＳＥＬＴ（ＳＥＬＴ０、ＳＥＬＴ１、ＳＥＬＴ２、ＳＥＬＴ３）は、選択部ＳＥＬＵ１０およびフリップフロップ回路ＲＣからデータを受けるテスト選択部の一例である。セレクタＳＥＬＴは、冗長グループに属する複数の端子ＴＭのうち、信号を他のチップＣＨＩＰ（例えば、チップＣＨＩＰ２２）に出力する出力端子ＴＭ毎に設けられる。
例えば、セレクタＳＥＬＴ０、ＳＥＬＴ１、ＳＥＬＴ２、ＳＥＬＴ３は、端子ＴＭ１０ａ、ＴＭ１２ａ、ＴＭ１４ａ、ＴＭ１６ａにそれぞれ対応して設けられる。なお、セレクタＳＥＬＴ０、ＳＥＬＴ１、ＳＥＬＴ２、ＳＥＬＴ３の選択信号ＳＳＴ（ＳＳＴ０、ＳＳＴ１、ＳＳＴ２、ＳＳＴ３）は、セレクタＳＥＬＴ０、ＳＥＬＴ１、ＳＥＬＴ２、ＳＥＬＴ３で共通でもよいし、互いに独立していてもよい。
セレクタＳＥＬＴ０の２つの入力端子は、フリップフロップ回路ＢＲＣ１０のデータ出力端子Ｑおよび選択部ＳＥＬＵ１０のセレクタＳＥＬ１０の出力にそれぞれ接続される。また、セレクタＳＥＬＴ０の出力は、フリップフロップ回路ＢＲＣ１０のデータ入力端子Ｄおよび出力部ＯＵ１０のバッファＴＢＵＦの入力に接続される。
すなわち、セレクタＳＥＬＴ０は、選択部ＳＥＬＵ１０のセレクタＳＥＬ１０およびフリップフロップ回路ＢＲＣ１０からデータを受ける。そして、セレクタＳＥＬＴ０は、フリップフロップ回路ＢＲＣ１０から受けた信号とセレクタＳＥＬ１０から受けた信号とのいずれかを、選択信号ＳＳＴ０に基づいて、出力する。
例えば、セレクタＳＥＬＴ０は、選択部ＳＥＬＵ１０のセレクタＳＥＬ１０を試験する際に、選択部ＳＥＬＵ１０のセレクタＳＥＬ１０から受けたデータをフリップフロップ回路ＢＲＣ１０のデータ入力端子Ｄに出力する。また、セレクタＳＥＬＴ０は、チップＣＨＩＰ１２、ＣＨＩＰ２２間の接続を試験する際に、フリップフロップ回路ＢＲＣ１０から受けたデータを出力部ＯＵ１０のバッファＴＢＵＦに出力する。なお、セレクタＳＥＬＴ０は、通常モード中、選択部ＳＥＬＵ１０のセレクタＳＥＬ１０から受けたデータを出力部ＯＵ１０のバッファＴＢＵＦに出力する。
セレクタＳＥＬＴ１、ＳＥＬＴ２、ＳＥＬＴ３の動作は、セレクタＳＥＬＴ０と同一または同様である。例えば、セレクタＳＥＬＴ１の２つの入力端子は、フリップフロップ回路ＢＲＣ１１のデータ出力端子Ｑおよび選択部ＳＥＬＵ１０のセレクタＳＥＬ１１の出力にそれぞれ接続される。また、セレクタＳＥＬＴ１の出力は、フリップフロップ回路ＢＲＣ１１のデータ入力端子Ｄおよび出力部ＯＵ１１のバッファＴＢＵＦの入力に接続される。
セレクタＳＥＬＴ２の２つの入力端子は、フリップフロップ回路ＢＲＣ１２のデータ出力端子Ｑおよび選択部ＳＥＬＵ１０のセレクタＳＥＬ１２の出力にそれぞれ接続される。また、セレクタＳＥＬＴ２の出力は、フリップフロップ回路ＢＲＣ１２のデータ入力端子Ｄおよび出力部ＯＵ１２のバッファＴＢＵＦの入力に接続される。
セレクタＳＥＬＴ３の２つの入力端子は、フリップフロップ回路ＢＲＣ１３のデータ出力端子Ｑおよび選択部ＳＥＬＵ１０のセレクタＳＥＬ１３の出力にそれぞれ接続される。また、セレクタＳＥＬＴ３の出力は、フリップフロップ回路ＢＲＣ１３のデータ入力端子Ｄおよび出力部ＯＵ１３のバッファＴＢＵＦの入力に接続される。
フリップフロップ回路ＢＲＣ１０は、選択部ＳＥＬＵ１０のセレクタＳＥＬ１０を試験する際に、テスト入力端子ＴＭＤＩ１からセレクタＳＥＬ１０およびセレクタＳＥＬＴ０を介してデータ入力端子Ｄで受けたデータをテスト出力端子ＴＭＤＯ１に転送する。例えば、図示しないスキャンフリップフロップは、スキャンモード中に、テスト入力端子ＴＭＤＩ１からスキャンチェーン等を通じて転送されるデータを保持し、非スキャンモードに設定された後、保持したデータをセレクタＳＥＬ１０に転送する。
これにより、非スキャンモードに設定されているフリップフロップ回路ＢＲＣ１０は、テスト入力端子ＴＭＤＩ１から転送されたデータを、セレクタＳＥＬ１０およびセレクタＳＥＬＴ０を介してデータ入力端子Ｄで受ける。そして、フリップフロップ回路ＢＲＣ１０は、データ入力端子Ｄで受けたデータを保持する。その後、フリップフロップ回路ＢＲＣ１０は、スキャンモードに設定される。これにより、フリップフロップ回路ＢＲＣ１０に保持されたデータは、フリップフロップ回路ＢＲＣ１０のデータ出力端子Ｑからスキャンチェーン等を通じてテスト出力端子ＴＭＤＯ１に転送される。
テスト出力端子ＴＭＤＯ１に転送されたデータと期待値とを比較することにより、選択部ＳＥＬＵ１０のセレクタＳＥＬ１０とセレクタＳＥＬＴ０との両方が正常か判定される。このように、この実施形態では、チップＣＨＩＰ１２とチップＣＨＩＰ２２とが接続される前に、チップＣＨＩＰ１２単体で、選択部ＳＥＬＵ１０の各セレクタＳＥＬと各セレクタＳＥＬＴとを試験することができる。
また、フリップフロップ回路ＢＲＣ１０は、チップＣＨＩＰ１２、ＣＨＩＰ２２間の接続を試験する際に、スキャン入力端子ＳＩで受けたデータを、セレクタＳＥＬＴ０を介して出力部ＯＵ１０のバッファＴＢＵＦに出力する。例えば、フリップフロップ回路ＢＲＣ１０は、スキャンモード中に、スキャンチェーン等を通じて転送されるデータを保持し、データを保持した後に非スキャンモードに設定される。非スキャンモードに設定されたフリップフロップ回路ＢＲＣ１０は、保持しているデータを、セレクタＳＥＬＴ０を介して出力部ＯＵ１０のバッファＴＢＵＦに出力する。
なお、セレクタＳＥＬＴ０は、チップＣＨＩＰ１２が通常モードの場合、フリップフロップ回路ＢＲＣ１０から受けた信号を出力しない。したがって、フリップフロップ回路ＢＲＣ１０は、チップＣＨＩＰ１２の機能を実現する論理回路の動作に影響を与えない。フリップフロップ回路ＢＲＣ１１、ＢＲＣ１２、ＢＲＣ１３の構成および動作は、フリップフロップ回路ＢＲＣ１０と同一または同様である。
次に、チップＣＨＩＰ２２について説明する。チップＣＨＩＰ２２は、フリップフロップ回路ＲＣ（ＲＣ２０−ＲＣ２２）、フリップフロップ回路ＢＲＣ（ＢＲＣ２０−ＢＲＣ２３）、選択部ＳＥＬＵ２０および端子ＴＭを有する。フリップフロップ回路ＲＣおよび選択部ＳＥＬＵ２０の構成および動作は、図２に示したフリップフロップ回路ＲＣおよび選択部ＳＥＬＵ２０と同一または同様である。このため、フリップフロップ回路ＲＣおよび選択部ＳＥＬＵ２０については、詳細な説明を省略する。
フリップフロップ回路ＢＲＣ２０のデータ入力端子Ｄは、端子ＴＭ２０ａに接続される。フリップフロップ回路ＢＲＣ２０のデータ出力端子Ｑは、選択部ＳＥＬＵ２０に接続されない。このため、フリップフロップ回路ＢＲＣ２０は、チップＣＨＩＰ２２の機能を実現する論理回路の動作に影響を与えない。なお、図２で説明したように、フリップフロップ回路ＢＲＣのデータ出力端子Ｑは、スキャンチェーンにおける後段のフリップフロップ回路ＢＲＣのスキャン入力端子ＳＩに接続される。
例えば、フリップフロップ回路ＢＲＣ２０は、チップＣＨＩＰ１２、ＣＨＩＰ２２間の接続を試験する際に、先ず、非スキャンモードに設定される。これにより、フリップフロップ回路ＢＲＣ２０は、チップＣＨＩＰ１２の端子ＴＭ１０ａに転送されたデータを、バンプＢＰ０ａおよび端子ＴＭ２０ａを介してデータ入力端子Ｄで受ける。
そして、フリップフロップ回路ＢＲＣ２０は、データ入力端子Ｄで受けたデータ（チップＣＨＩＰ１０から転送されたデータ）をクロックに同期して保持する。その後、フリップフロップ回路ＢＲＣ２０は、スキャンモードに設定される。これにより、フリップフロップ回路ＢＲＣ２０に保持されたデータは、フリップフロップ回路ＢＲＣ２０のデータ出力端子Ｑからスキャンチェーン等を通じて半導体装置ＳＥＭ３の外部に出力される。
フリップフロップ回路ＢＲＣ２１、ＢＲＣ２２、ＢＲＣ２３の構成および動作は、フリップフロップ回路ＢＲＣ２０と同一または同様である。例えば、フリップフロップ回路ＢＲＣ２１、ＢＲＣ２２、ＢＲＣ２３のデータ入力端子Ｄは、端子ＴＭ２２ａ、ＴＭ２４ａ、ＴＭ２６ａにそれぞれ接続される。
フリップフロップ回路ＢＲＣ２０、ＢＲＣ２１、ＢＲＣ２２、ＢＲＣ２３のデータ出力端子Ｑが選択部ＳＥＬＵ２０に接続されないため、選択部ＳＥＬＵ２０の各セレクタＳＥＬの入力端子の接続先は、図２に示した選択部ＳＥＬＵ２０の各セレクタＳＥＬと異なる。例えば、セレクタＳＥＬ２０の２つの入力端子は、端子ＴＭ２０ａ、ＴＭ２２ａにそれぞれ接続される。セレクタＳＥＬ２１の２つの入力端子は、端子ＴＭ２２ａ、ＴＭ２４ａにそれぞれ接続される。セレクタＳＥＬ２２の２つの入力端子は、端子ＴＭ２４ａ、ＴＭ２６ａにそれぞれ接続される。
また、選択部ＳＥＬＵの各セレクタＳＥＬは、図２に示したチップＣＨＩＰ２０と同様に、チップＣＨＩＰ２２単体で試験される。図６の例では、選択部ＳＥＬＵ２０の各セレクタＳＥＬを試験する際、フリップフロップ回路ＢＲＣ２０−ＢＲＣ２３とは別のスキャンフリップフロップが、テスト入力端子ＴＭＤＩ２から選択部ＳＥＬＵ２０にスキャンチェーン等を通じてデータを転送する。
なお、半導体装置ＳＥＭ３の構成は、この例に限定されない。例えば、チップＣＨＩＰ２２は、冗長グループに属する複数の端子ＴＭのうちの出力端子ＴＭを有する場合、出力部ＯＵ等を有してもよい。また、例えば、選択部ＳＥＬＵ２０の各セレクタＳＥＬを試験する際、フリップフロップ回路ＢＲＣ２０−ＢＲＣ２３等が、テスト入力端子ＴＭＤＩ２から選択部ＳＥＬＵ２０にスキャンチェーン等を通じてデータを転送してもよい。また、フリップフロップ回路ＲＣ等は、スキャンフリップフロップに置き換えられてもよい。また、半導体装置ＳＥＭ３は、例えば、図４および図５に示した試験を実行するテスト回路を有してもよい。
以上、図６に示した実施形態においても、図１に示した実施形態と同様の効果を得ることができる。例えば、半導体装置の製造コストを低減することができる。さらに、この実施形態では、フリップフロップ回路ＢＲＣが各チップＣＨＩＰの機能を実現する論理回路の動作に影響を与えないため、各チップＣＨＩＰの論理設計を容易にできる。
図７は、半導体装置および半導体装置の試験方法の別の実施形態を示す。図１から図６で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図７に示した端子ＴＭ（ＴＭ１０ａ、ＴＭ１１ｔ、ＴＭ１５ｂ、ＴＭ１７ｃ、ＴＭ２０ａ、ＴＭ２１ｔ、ＴＭ２５ｂ、ＴＭ２７ｃ等）、バンプＢＰ（ＢＰ０ａ、ＢＰ１ｔ、ＢＰ５ｂ、ＢＰ７ｃ等）の符号の末尾のａ、ｂ、ｃ、ｔの意味は、図２と同一または同様である。例えば、端子ＴＭ１７ｃ、ＴＭ１９ｃ、ＴＭ２７ｃ、ＴＭ２９ｃ、バンプＢＰ７ｃ、ＢＰ９ｃは、第１グループ以外のグループＣに属する。グループＣは、クロック信号が伝達される信号経路を冗長化したグループである。以下、クロック信号が伝達される信号経路は、クロック経路とも称される。
また、図７では、図２と同様に、冗長グループＡ以外の冗長グループ（例えば、冗長グループＢ）に対応する選択部ＳＥＬＵ等の記載を省略している。この実施形態の半導体装置ＳＥＭ４では、バッファＴＢＵＦＣ（ＴＢＵＦＣ１、ＴＢＵＦＣ２）およびセレクタＳＥＬＣＫが図２に示した半導体装置ＳＥＭ２に追加されている。半導体装置ＳＥＭ４のその他の構成は、図２に示した半導体装置ＳＥＭ２と同一または同様である。また、半導体装置ＳＥＭ４におけるチップＣＨＩＰ間の信号経路の短絡試験および開放試験の方法は、図４および図５に示した試験方法と同一または同様である。
半導体装置ＳＥＭ４は、複数のチップＣＨＩＰ（ＣＨＩＰ１４、ＣＨＩＰ２４）が単一のパッケージに格納されるＳｉＰである。例えば、半導体装置ＳＥＭ４は、複数のチップＣＨＩＰ（ＣＨＩＰ１４、ＣＨＩＰ２４）と、複数のチップＣＨＩＰの所定の面に配置された複数の端子ＴＭを相互に接続するバンプＢＰとを有する。複数のチップＣＨＩＰの各々の所定数の端子ＴＭは、図１で説明したように、複数の冗長グループのいずれかに属する。
チップＣＨＩＰ１４は、フリップフロップ回路ＲＣ（ＲＣ１０−ＲＣ１２）、選択部ＳＥＬＵ１０、フリップフロップ回路ＢＲＣ（ＢＲＣ１０−ＢＲＣ１３）、出力部ＯＵ（ＯＵ１０−ＯＵ１３）、バッファＴＢＵＦＣ１、ＴＢＵＦＣ２および端子ＴＭを有する。フリップフロップ回路ＲＣ、選択部ＳＥＬＵ１０、フリップフロップ回路ＢＲＣおよび出力部ＯＵの構成および動作は、図２に示したフリップフロップ回路ＲＣ、選択部ＳＥＬＵ１０、フリップフロップ回路ＢＲＣおよび出力部ＯＵと同一または同様である。このため、フリップフロップ回路ＲＣ、選択部ＳＥＬＵ１０、フリップフロップ回路ＢＲＣおよび出力部ＯＵについては、詳細な説明を省略する。
端子ＴＭ１７ｃ、ＴＭ１９ｃは、所定数の端子ＴＭ（複数の冗長グループのいずれかに属する端子ＴＭ）以外の端子のうちの２つであり、クロック信号を出力するクロック出力端子である。クロック出力端子ＴＭ１７ｃ、ＴＭ１９ｃは、例えば、所定間隔βより大きい間隔で配置される。
バッファＴＢＵＦＣ１、ＴＢＵＦＣ２を含む回路は、クロック出力端子ＴＭ１７ｃ、ＴＭ１９ｃの一方からクロック信号を出力し、クロック出力端子ＴＭ１７ｃ、ＴＭ１９ｃの他方をハイインピーダンスに設定するクロックバッファ部の一例である。バッファＴＢＵＦＣ１、ＴＢＵＦＣ２は、入力信号に応じた信号を出力するか出力をハイインピーダンスに設定するかを切り替えることができるスリーステートバッファである。
例えば、バッファＴＢＵＦＣ１、ＴＢＵＦＣ２の入力端子は、クロック信号が伝達される信号線ＷＬＣＫ１０に接続される。したがって、バッファＴＢＵＦＣ１、ＴＢＵＦＣ２は、信号線ＷＬＣＫ１０を介してクロック信号を受ける。また、バッファＴＢＵＦＣ１の出力端子は、クロック出力端子ＴＭ１７ｃに接続され、バッファＴＢＵＦＣ２の出力端子は、クロック出力端子ＴＭ１９ｃに接続される。
バッファＴＢＵＦＣ１、ＴＢＵＦＣ２は、互いに異なる状態に設定される。図７の例では、バッファＴＢＵＦＣ１、ＴＢＵＦＣ２は、互いに同じ制御信号ＣＴＬＣＫで制御され、バッファＴＢＵＦＣ１は、負論理で制御され、バッファＴＢＵＦＣ２は、正論理で制御される。
例えば、バッファＴＢＵＦＣ２がハイインピーダンスに設定されている場合、バッファＴＢＵＦＣ１は、信号線ＷＬＣＫ１０を介して受けたクロック信号をクロック出力端子ＴＭ１７ｃに出力する。また、バッファＴＢＵＦＣ１がハイインピーダンスに設定されている場合、バッファＴＢＵＦＣ２は、信号線ＷＬＣＫ１０を介して受けたクロック信号をクロック出力端子ＴＭ１９ｃに出力する。
次に、チップＣＨＩＰ２４について説明する。チップＣＨＩＰ２４は、フリップフロップ回路ＲＣ（ＲＣ２０−ＲＣ２２）、選択部ＳＥＬＵ２０、フリップフロップ回路ＢＲＣ（ＢＲＣ２０−ＢＲＣ２３）、セレクタＳＥＬＣＫおよび端子ＴＭを有する。フリップフロップ回路ＲＣ、選択部ＳＥＬＵ２０およびフリップフロップ回路ＢＲＣの構成および動作は、図２に示したフリップフロップ回路ＲＣ、選択部ＳＥＬＵ２０およびフリップフロップ回路ＢＲＣと同一または同様である。このため、フリップフロップ回路ＲＣ、選択部ＳＥＬＵ２０およびフリップフロップ回路ＢＲＣについては、詳細な説明を省略する。
端子ＴＭ２７ｃ、ＴＭ２９ｃは、所定数の端子ＴＭ（複数の冗長グループのいずれかに属する端子ＴＭ）以外の端子のうちの２つであり、クロック信号を受けるクロック入力端子である。例えば、端子ＴＭ２７ｃ、ＴＭ２９ｃは、バンプＢＰ７ｃ、ＢＰ９ｃを介して、クロック出力端子ＴＭ１７ｃ、ＴＭ１９ｃにそれぞれ接続される。すなわち、端子ＴＭ２７ｃ、ＴＭ２９ｃは、クロック出力端子ＴＭ１７ｃ、ＴＭ１９ｃに対応するクロック入力端子である。クロック入力端子ＴＭ２７ｃ、ＴＭ２９ｃは、例えば、所定間隔βより大きい間隔で配置される。
セレクタＳＥＬＣＫの２つの入力端子は、クロック入力端子ＴＭ２７ｃ、ＴＭ２９ｃにそれぞれ接続される。また、セレクタＳＥＬＣＫの出力端子は、クロック信号が伝達される信号線ＷＬＣＫ２０に接続される。そして、セレクタＳＥＬＣＫは、クロック入力端子ＴＭ２７ｃ、ＴＭ２９ｃのいずれか一方を選択する。例えば、セレクタＳＥＬＣＫは、クロック入力端子ＴＭ２７ｃから受けたクロック信号とクロック入力端子ＴＭ２９ｃから受けたクロック信号とのいずれかを、選択信号ＳＳＣＫに基づいて、信号線ＷＬＣＫ２０に出力する。これにより、チップＣＨＩＰ１４からチップＣＨＩＰ２４に転送されたクロックが、チップＣＨＩＰ２４内に転送される。
例えば、バンプＢＰ７ｃ、ＢＰ８ｂが短絡している場合、あるいは、端子ＴＭ１７ｃ、ＴＭ２７ｃ間が開放状態の場合、バッファＴＢＵＦＣ１がハイインピーダンスに設定され、セレクタＳＥＬＣＫは、クロック入力端子ＴＭ２９ｃを選択する。この場合、バッファＴＢＵＦＣ２は、信号線ＷＬＣＫ１０を介して受けたクロック信号をクロック出力端子ＴＭ１９ｃに出力する。そして、セレクタＳＥＬＣＫは、クロック出力端子ＴＭ１９ｃからバンプＢＰ９ｃ、クロック入力端子ＴＭ２９ｃを介して受けたクロック信号を、信号線ＷＬＣＫ２０に出力する。
このように、クロック出力端子１７ｃを含むクロック経路が故障している場合、信号線ＷＬＣＫ１０、ＷＬＣＫ２０間のクロック経路として、端子ＴＭ１９ｃ、バンプＢＰ９ｃ、端子ＴＭ２９ｃ等を含むクロック経路が選択される。
また、例えば、クロック出力端子１９ｃを含むクロック経路が故障している場合、信号線ＷＬＣＫ１０、ＷＬＣＫ２０間のクロック経路として、端子ＴＭ１７ｃ、バンプＢＰ７ｃ、端子ＴＭ２７ｃ等を含むクロック経路が選択される。このように、半導体装置ＳＥＭ４は、クロック経路が故障した場合でも、チップＣＨＩＰ１４、ＣＨＩＰ２４間のクロック経路を救済できる。
なお、半導体装置ＳＥＭ４の構成は、この例に限定されない。例えば、バッファＴＢＵＦＣ（ＴＢＵＦＣ１、ＴＢＵＦＣ２）およびセレクタＳＥＬＣＫは、半導体装置ＳＥＭ４内で使用される全てのクロック信号の各々に対応して設けられてもよい。あるいは、バッファＴＢＵＦＣ（ＴＢＵＦＣ１、ＴＢＵＦＣ２）およびセレクタＳＥＬＣＫは、半導体装置ＳＥＭ４内で使用される全てのクロック信号のうち、任意のクロック信号に対応して設けられてもよい。また、バッファＴＢＵＦＣ（ＴＢＵＦＣ１、ＴＢＵＦＣ２）およびセレクタＳＥＬＣＫは、図６に示した半導体装置ＳＥＭ３に追加されてもよい。
また、半導体装置ＳＥＭ４は、例えば、図４および図５に示した試験を実行するテスト回路を有してもよいし、図８に示す試験を実行するテスト回路を有してもよい。
図８は、図７に示した半導体装置ＳＥＭ４のクロック端子ＴＭの試験方法の一例を示す図である。クロック端子の試験は、例えば、チップＣＨＩＰ１４、ＣＨＩＰ２４間のクロック経路の故障を検出する試験であり、半導体装置ＳＥＭ４をテストするテスト装置により実行される。
ステップＳ４００では、テスト装置は、試験対象のクロック端子ＴＭに対応するクロックで動作する回路を、通常モードで駆動する。回路がクロックに同期して動作した場合、スキャンフリップフロップに所定のデータが保持される。換言すれば、試験対象のクロック端子ＴＭを含むクロック経路が故障している場合、回路が動作しないため、スキャンフリップフロップには、所定のデータは転送されない。
ステップＳ４１０では、テスト装置は、ステップＳ４００を実行した結果を回収する。例えば、テスト装置は、スキャンチェーン等を通じてスキャンフリップフロップに保持されているデータを取得する。
ステップＳ４２０では、テスト装置は、ステップＳ４１０で回収した結果と期待値とが等しいか判定する。結果と期待値とが等しい場合（ステップＳ４２０のＹｅｓ）、テスト装置は、半導体装置ＳＥＭ４のクロック端子ＴＭの試験を終了する。一方、結果と期待値とが等しくない場合（ステップＳ４２０のＮｏ）、テスト装置の動作は、ステップＳ４３０に移る。
ステップＳ４３０では、テスト装置は、使用するクロック端子ＴＭを切り替えて、故障したクロック経路を迂回する。これにより、故障したクロック経路が救済される。
以上、図７から図８に示した実施形態においても、図２に示した実施形態と同様の効果を得ることができる。例えば、半導体装置の製造コストを低減することができる。さらに、この実施形態では、クロック端子ＴＭが冗長化されているため、クロック経路に故障が発生した場合にも、チップＣＨＩＰ間のクロック経路を救済できる。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
ＢＰ‥バンプ；ＢＲＣ１０−ＢＲＣ１３、ＢＲＣ２０−ＢＲＣ２３‥フリップフロップ回路；ＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ１０、ＣＨＩＰ２０、ＣＨＩＰ１２、ＣＨＩＰ２２、ＣＨＩＰ１４、ＣＨＩＰ２４‥チップ；ＣＫＴ１、ＣＫＴ２‥内部回路；ＯＢＵ１、ＯＢＵ２、ＯＢＵ３‥出力バッファ部；ＯＵ１０−ＯＵ１３‥出力部；ＰＤＵ１、ＰＤＵ２、ＰＤＵ３‥プルダウン部；ＰＵＵ１、ＰＵＵ２、ＰＵＵ３‥プルアップ部；ＲＰＤ‥プルダウン抵抗；ＲＣ１０−ＲＣ１２、ＲＣ２０−ＲＣ２２‥フリップフロップ回路；ＲＰＵ‥プルアップ抵抗；ＳＥＬ１０−ＳＥＬ１３、ＳＥＬ２０−ＳＥＬ２２、ＳＥＬＣＫ、ＳＥＬＴ０−ＳＥＬＴ３‥セレクタ；ＳＥＬＵ１、ＳＥＬＵ２、ＳＥＬＵ１０、ＳＥＬＵ２０‥選択部；ＳＥＭ１−ＳＥＭ４‥半導体装置；ＳＷＤ、ＳＷＵ‥スイッチ；ＴＢＵＦ、ＴＢＵＦＣ１、ＴＢＵＦＣ２‥バッファ；ＴＭ‥端子

Claims (6)

  1. 接続部材を介して接続される端子をそれぞれ有する複数のチップを有する半導体装置において、
    前記複数のチップのいずれかは、
    内部回路と、
    前記内部回路からの信号を複数の第１の出力のいずれかから出力する第１の選択部と、
    前記内部回路からの信号を複数の第２の出力のいずれかから出力する第２の選択部と、
    前記複数の第１の出力のいずれかから出力された信号をそれぞれ中継または遮断する複数の第１の出力バッファ部と、
    前記複数の第２の出力のいずれかから出力された信号をそれぞれ中継または遮断する複数の第２の出力バッファ部と、
    前記複数の第１の出力バッファ部の各々からの信号を出力するとともに、互いに第１の距離だけ離された位置に配置される第１グループに属する複数の第１の端子と、
    前記複数の第２の出力バッファ部の各々からの信号を出力するとともに、互いに第２の距離だけ離された位置に配置され、かつ、前記複数の第１の端子に対して前記第１の距離未満である第３の距離だけ離された位置に配置される第２グループに属する複数の第２の端子と、
    前記チップの外部にデータを出力するテスト出力端子と、
    前記チップの外部からデータを入力するテスト入力端子と、
    前記第１の選択部と前記複数の第１の出力バッファ部との間にそれぞれ配置された複数の保持部であって、前記第１の選択部を試験する場合、前記テスト入力端子から前記第１の選択部を介して各データ入力端子で受けたデータを、前記複数の保持部を接続するスキャンチェーンを介して前記テスト出力端子に転送するとともに、前記複数のチップ間の接続を試験する場合、前記複数の保持部のそれぞれのスキャン入力端子で受けたデータを前記スキャンチェーンを介して前記複数の第１の出力バッファ部に転送する複数の保持部を有する半導体装置。
  2. 前記半導体装置において、
    前記複数の保持部は、
    通常動作時において、前記内部回路のうち所定の回路から前記第１の選択部を介して前記各データ入力端子で受けたデータを前記複数の第１の出力バッファ部に転送することを特徴とする請求項１記載の半導体装置。
  3. 前記半導体装置において、
    前記複数のチップのいずれかは、
    前記第１の選択部および前記複数の保持部からデータを受け、前記第１の選択部を試験する場合、前記第１の選択部から受けたデータを前記複数の保持部の前記各データ入力端子に出力し、前記複数のチップ間の接続を試験する場合、前記複数の保持部から受けたデータを前記複数の第１の出力バッファ部に出力し、通常動作時において、前記第１の選択部から受けたデータを前記複数の第１の出力バッファ部に出力するテスト選択部を有し、
    前記複数の保持部は、
    前記第１の選択部を試験する場合、前記テスト入力端子から前記第１の選択部および前記テスト選択部を介して前記各データ入力端子で受けたデータを、前記スキャンチェーンを介して前記テスト出力端子に転送するとともに、前記複数のチップ間の接続を試験する場合、前記各スキャン入力端子で受けたデータを、前記テスト選択部を介して前記複数の第１の出力バッファ部に転送することを特徴とする請求項１記載の半導体装置。
  4. 前記半導体装置において、
    前記複数のチップのいずれかは、
    クロック信号を出力する２つのクロック出力端子と、
    前記２つのクロック出力端子の一方からクロック信号を出力し、前記２つのクロック出
    力端子の他方をハイインピーダンスに設定するクロックバッファ部を有し、
    前記複数のチップのうち、前記２つのクロック出力端子のいずれかからクロック信号を
    受けるチップは、
    前記２つのクロック出力端子に対応する２つのクロック入力端子と、
    前記２つのクロック入力端子のいずれか一方を選択するクロック選択部を有する請求項
    １ないし請求項３のいずれか１項記載の半導体装置。
  5. 接続部材を介して接続される端子をそれぞれ有する複数のチップを有し、前記複数のチップのいずれかは、内部回路と、前記内部回路からの信号を複数の第１の出力のいずれかから出力する第１の選択部と、前記内部回路からの信号を複数の第２の出力のいずれかから出力する第２の選択部と、前記複数の第１の出力のいずれかから出力された信号をそれぞれ中継または遮断する複数の第１の出力バッファ部と、前記複数の第２の出力のいずれかから出力された信号をそれぞれ中継または遮断する複数の第２の出力バッファ部と、前記複数の第１の出力バッファ部の各々からの信号を出力するとともに、互いに第１の距離だけ離された位置に配置される第１グループに属する複数の第１の端子と、前記複数の第２の出力バッファ部の各々からの信号を出力するとともに、互いに第２の距離だけ離された位置に配置され、かつ、前記複数の第１の端子に対して前記第１の距離未満である第３の距離だけ離された位置に配置される第２グループに属する複数の第２の端子を有する半導体装置の試験方法において、
    前記半導体装置をテストするテスト装置が、前記複数の第１の出力バッファ部を遮断状態に設定するとともに、前記複数の第２の出力バッファ部を中継状態に設定し、
    前記テスト装置が、前記第２グループに対応する信号経路に接地電圧に対応する第１レベルのデータを転送する第１テストと、前記第２グループに対応する信号経路に電源電圧に対応する第２レベルのデータを転送する第２テストとを実行し、
    前記テスト装置が、前記第１テストおよび前記第２テストの結果に基づいて前記第１の選択部を制御して、前記複数の第１の端子のうち、信号を伝達する端子を選択することを特徴とする半導体装置の試験方法。
  6. 前記半導体装置の試験方法において、
    前記複数のチップの各々を単独でテストするテスト装置が、前記チップの複数の外部端子のうちのテスト入力端子から前記第１の選択部を介して複数の保持部に転送したデータを、前記複数の保持部を接続するスキャンチェーンを介して、前記複数の外部端子のうちのテスト出力端子に転送し、前記テスト出力端子に転送されたデータに基づいて前記第１の選択部が正常か判定することを特徴とする請求項５記載の半導体装置の試験方法。
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