TW556333B - Semiconductor device - Google Patents

Description

556333 A7 B7 五、發明説明（1 ) ' ~ 【發明領域】 本發明有關一種半導體裝置其中複數個晶片係裝設於 單獨構成一系統的相同封裝物内，並有關裝設於該上述半 導體裝置的半導體裝置’特別是，本發明有關一用以測試 裝設於該上述半導體裝置的記憶體晶片的技術。 此外，本發明有關一種用以供應被用於構成該上述半 導體裝置之該等半導體晶片的時脈信號之技術。 【習知技藝說明】 近來已發展有封裝技術用以提供一種半導體裝其中它 們各個處理技術不同的一記憶體晶片、一數位晶片、一類 比晶片、被動元件等等被容納於一充當一系統的單一封裝 物。特別是，藉由利用包含不僅一 LSI設計程序以及一裝設 程序的設計環境考慮到在該等晶片間之接線的影響所發展 的半導體裝置被稱為系統内封裝（System-In-Package)(以 下指為SIP)或多晶片封裝（Multi-Chip-Package)(以下指為 MCM)。 此類SIP得測試係執行於一相似於一測試傳統多晶片 模組（Multi-Chip-Module)(MCM)的方法。例如，若一 SIP係 藉由裝設一記憶體晶片與一邏輯晶片所形成，於是在該SIp 組裝後，該記憶體晶片的測試功能、該邏輯晶片的測試功 能、及在該記憶體與邏輯晶片間的彼此連接之測試被執行。 若裝設於該SIP的該記憶體晶片僅被該邏輯晶片所存 取時，該記憶體晶片的該等端不需被連接至該SIP的外部 端。在此一情況下，該記憶體晶片經由該邏輯晶片被測試。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ..................餐----------------:·τ_.........:¾. (請先閲讀背面之注意事項再填寫本頁) -4- 556333 A7 五、發明説明g ) 然而在此一情況下，該記憶體晶片測試係藉由設定該邏輯 晶片中之資料變化而執行，不利的是導致一長測試時間。 ’該測試時間的長度直接影響製造成本。 此外，若資料變化被設定於該邏輯晶片以藉以允許該 邏輯晶片產生用以存取該記憶體晶片之信號時，被用於測 試記憶體晶片之測試程式分別不能被利用。被用於測試記 憶體晶片之測試程式例如可被用於用以測試複數個形成在 一晶圓上的記憶體晶片之證明測試。 傳統上，為了處理上述問題，即使在當該記憶體晶片 僅被該邏輯晶片存取之情況下，裝設於該SIp知該記憶體晶 片的該等端被連接至該SIP的該等外部端。在此方式下，即 使在該SIP組裝後，該記憶體晶片能夠從該SIP外部直接被 存取，並且因此測試該記憶體晶片功能所需的時間能夠被 減少。 然而，若該記憶體晶片之該等端被連接至該SIP的該等 外部端時，於是在該SIP内之該等端與接線的數量被增加。 例如，即使在當該記憶體晶片與邏輯晶片係裝設在系統板 上的情況下，形成於該系統板内的該等接線與端之數量被 增加。此不利地增加該SIP的尺寸與製造成本。 此外，因對於正常操作非必要的接線（即，運送產品的 操作）係連接至該記憶體晶片’由於額外的負載將發生信號 延遲、特性降低或其他問題。 另-方面，已發展的-技術其中用以執行一内建自我 測試（BIST)的一測試電路係形成於該記憶體晶片中並從該 :張尺^準(CNS) A4 规格⑵---~---

.-町— (請先閲讀背面之注意事項再填寫本頁) -5- 五、發明説明0 ) 邏輯晶片被控制，因此即使在該SIP組裝後允許該記憶體晶 片被測試。然而，此測試電路不能測試在該邏輯晶片與記 憶體晶片間的介面其餘正常操作期間被利用。 【發明概要】 本發明之目的係確保裝設於一 SIp(或Mcp)内的記憶 體晶片在不用增加形成作為該SIp與裝設於該sip之該等半 導體裝置之半導體裝置的成本下被測試。 本發明之另一目的係防止任何用於一測試之接線負載 影響在SIP中的系統操作。 本發明之另一目的係降低發展一用於一裝設於一半導 體裝置内的d己憶體晶片之測試程式所需之成本。 本發明之另一目的係供應一最佳時序信號至一在該半 導體裝置中的邏輯晶片其中複數個記憶體晶片及控制這些 吕己憶體晶片的該邏輯晶片被裝設。 根據本發明之半導體裝置的一觀點，一半導體裝置係 藉由裝設於一單一封裝物内的一邏輯晶片及被該邏輯晶片 所存取的一記憶體晶片所形成。即，該半導體裝置係形成 作為一系統内封裝（System-In-Package)(以下指為sip)或一 多晶片模組（Multi-Chip-Module)(以下指為MCM)。一半導 體裝置具有一記憶體連接端連接至一裝設於作為該半導體 裝置之該相同封裝物的一記憶體晶片的一端、並操作如同 一如以下將說明的邏輯晶片。 該邏輯晶片的一模式選擇端接收一模式選擇信號其選 擇用以測試該記憶體晶片的一第一或第二測試模。用於該 556333 A7 ---—___ B7 五、發明説明$ ) 半導體裝置之正常操作下的部份該等邏輯晶片端係用來作 為在該第二測試模式期間的測試端。即，這些端當作第一 多用途端。 該邏輯晶片具有一圖形產生器與一圖形選擇器，該圖 形產生器於該第一測試模式期間操作以產生内部測試圖形 給該記憶體晶片，該圖形選擇器於該第一測試模式期間選 擇自該圖形產生器所輸出的該内部測試圖形，根據該内部 測試圖形所執行的一測試結果從一測試結果端被輸出，該 圖形選擇1§於該第二測試模式期間用以選擇經由該測試端 所供應的一外部測試圖形，該圖形選擇器輸出該選擇的測 試圖形至該記憶體晶片。於此方式下，根據一模式選擇信 號，藉由利用於該邏輯晶片所產生的該内部測試圖形（第一 測試模式）或是由外部所供應的該外部測試圖形（第二測試 模式）來測试裝設於該封裝物内的該記憶體晶片。 例如該第一測試模式係用於一跟隨一封裝物總成之最 後測試，1¾最後測試發現由一在一封裝程序期間所發生的 損害所產生的一缺陷記憶體晶片（即，一缺陷SIP)。通常， 產生一測試圖形給中設於該SIP内的該記憶體晶片之圖 形產生器被形成於該記憶體晶片（内建自我測試）。由於此 原因，傳統内建自我測試係不能測試在該邏輯晶片與該記 憶體晶片間的介面。根據本發明，一相似於該内建自我測 試的測試功能（以下指為BIST功能）係形成在該記憶體晶片 外並且在與該封中物中之該記憶體晶片裝設在一起的該邏 輯晶片内。由於此原因，該BIST功能能夠提供不僅該記憶 本紙張尺度適用中國國家標準（⑽）A4規格（2獻公酱) "--- (請先閲讀背面之注意事項再填寫本頁) 餐， 訂— 556333 五、發明説明（5 ) 體晶片的詳細測試而且在該邏輯與記憶體晶片間的介面測 試。 因該圖形產生器係形成於該邏輯晶片中，不需供應從 該封裝物的外部供應一詳細測試圖形。於是，不需直接連 接該等記憶體晶片端至該封裝物的該等外部端以便從外部 ί、應u亥測忒圖形至该g己憶體晶片。因此，於該或裝設一 。己隐體曰曰片及其他者在一系統板上的Mcm中，被形成於該 系統板之接線數量能夠被減少，並且因此封裝成本能被降 低。當接線數量的減少允許該系統板以一較小尺寸被形 成，該封裝物能以一較小尺寸被形成。此外，因對於該正 韦操作（即，運送產品的操作）非必要之接線係不連接至該 記憶體晶片，所以能防止由於額外的負載之任何信號延 遲、特性降低及類似者。 當想要在一比該第一測試模式更詳細的方法下評估該 記憶體晶片時該第二測試模式被使用。例如於該第二測試 模式中，該半導體裝置係附屬一 LSI測試器，一外部測試圖 形從該LSI測試器被應用至該半導體裝置。即，此_不能被 該第一測試模式所供應的詳細測試圖形或一新測試圖形係 供應作為該外部測試圖形至該記憶體晶片。由於此原因， 該第二測試模式係特別有效於一半導體裝置之發展（跟隨 一原型總成的一評估測試）且於一缺陷產品的分析。 通常，為了詳細分析裝設於一 SIP的記憶體晶片，談等 記憶體晶片端係直接連接至該封裝物的外部端，如上述 於该第二測試模式中，經由該測試端所供應之該外部=^式 本紙張尺度適财關家鱗（_概格⑵GX297公董)

t. (請先閲讀背面之注意事項再填窝本頁) -8- 556333 A7 p----J1____ 五、發明説明€ ) 圖形經由該圖形選擇器被供應至該記憶體晶片。由於此原 因，該測試端（該外部端）的負載不直接影響該等記憶體晶 片端。 根據本發明之半導體裝置的另一觀點，該圖形產生器 具有一功能以產生複數個内部測試圖形。該圖形產生器輸 出該等内部測試圖形之一至該記憶體晶片因應一經由該邏 | 輯晶片之圖形選擇端所供應的圖形選擇信號。由於此原 因，該等内部測试圖形在大量生產的開始期間與其穩定期 間能夠容易地被改變。當根據SIP規格其容量為不同的記憶 體晶片被裝設時，對於各個記憶體晶片該等内部測試圖形 能夠容易地被改變。 根據本發明之半導體裝置的另一觀點，該圖形產生器 產生一第一測試圖形與一加上一不同的測試圖形至該第一 測试圖形所構成的第二測試圖形。，該第一測試圖形係 包含於該第二測試圖形。藉由執行該測試、當小部份缺陷 為高時於該大量生產#開始期間利用該詳細第二測試圖 形、並且當小部份缺陷為低時於該大量生產的穩定期間利 用該第-測試圖形，其為簡單且顯出缺陷之高债測性，跟 隨一穩定之大量生產的測試時間期間能夠被縮短。 根據本發明之半導體裝置的另一觀點，該等内部測試 圖升V之一為一不包含一用以將資料寫入於該記憶體晶片中 與該記憶體晶片中一被監視之記憶體晶胞相鄰的記憶體晶 胞中之假寫入圖形的第一測試圖形、及一包含該假寫入圖 形的第二測試圖形。藉由利用該假寫入圖形，在該相鄰的 本紙張尺度適用中國國家標準（⑽）A4規格___

(請先閲讀背面之注意事項再填寫本頁) ·、τ -9- 556333 A7

556333 五、發明説明g ) 的更新特性（歸保持特夠容易地被測試。 根據本發明之半導體裝置的另一觀點，該邏輯 有-用以接收一失敗模式信號的失敗模式端、及曰掘 式選擇器。該失敗模式選擇器，於該第一測試模式„ 根據該失敗模式信號選擇跟隨一第一失敗或執行不管 的所有測試之-測試中斷。例如，於跟隨封震物之組裝的 、最後測4中’藉由在該第—失敗後中斷該等測試有可能 迅速發現非缺陷產品。此外，當分析缺陷記憶體晶片時， 藉由設定該失敗模式信號有可能容易地判斷記憶體晶片缺 陷之起因以便不管任何失敗執行所有測試。之後，藉由經 由該測試端供應該外部測試圖形決定該等缺陷的原因。 當小部份缺陷為高時於該大量生產的開始期間藉由 行=有測試不管任何失敗、並且當小部份缺陷為低時於該 大s生產的穩定期間藉由在該第一失敗後中斷該等測試能 夠縮短跟隨穩定之大量生產的測試時間期間。 根據本發明之半導體裝置的另一觀點，一第二多用途 端於該第一測試模式期間當作一測試項端且於該正常操作 期間當作該正常端，該測試項端根據該内部測試圖形輸出 連續被執行的測試項。為此，於該第一測試模式期間，一 評估該SIP之LSI測試器或類似者能夠容易地辨識失敗發生 的測試項。 根據本發明之半導體裝置的另一觀點，該邏輯晶片具 有一用以接收一圖形改變信號的圖形改變端、一圖形改變 電路及一資料比較器。該圖形改變電路根據該圖形改變信 本紙張尺度翻巾關緖準（⑽）纟4規格⑵GX297公楚） •11- D6333 、發明説明f ) 號改變預期的資料，該資料比較器根據該圖形改變信號接 收從該圖形改變電路所輸出的正確或錯誤的期預資料、比 (請先閱讀背面之注意事項再填寫本頁) 較該接收資料與從該記憶體晶片所讀取之資料、及輸出該 比較結果作為該测試結果。 該資料比較器根據該圖形改變信號輸出錯誤的預期資 料。因此，即使當該記憶體晶片正確地操作時，所有的測 試總是失敗。於是，當失敗發生於該第一測試模式期間操 作的該邏輯晶片中的任何電路並且即使當比較結果總是通 過時，該失敗能夠被偵測。即，不僅該記憶體晶片之缺陷 以及該邏輯晶片之缺陷能夠被偵測出。 .、訂— 根據本發明之半導體裝置的另一觀點，該半導體裝置 係由裝設於一單一封裝物内之第一及第二記憶體晶片與一 具有一控制這些記憶體晶片的邏輯電路的邏輯晶片所形 成。於該半導體裝置中，第一及第二記憶體晶片係裝設於 一單一封裝物，並且控制該等第一與第二記憶體晶片的一 邏輯電路係包含於該第二記憶體晶片。即，該半導體裝置 係形成作為一系統内封裝（System-In_Package)(SJp)或一多 日日片封裝（Multi-Chip-Package)(MCP)。例如，該第一記憶 體晶片是一非揮發性記憶體如一快閃記憶體，並且該第二 吞己憶體晶片是一揮發性記憶體如一 DRAM、一 SRAM或一虛 擬 SRAM。 該邏輯電路具有一外部端、一測試開始端、一存取信 號產生器及一第一選擇器。該外部端接收從該半導體裝置 外部所供應的一外部信號以便存取該第一及第二記憶體晶

-12- 556333 A7 "~~~~~___B7_ _ 五、發明説明（U) (請先閲讀背面之注意事項再填寫本頁) 片’該測試開始端接收當至少該第一及第二記憶體晶片之 被/則试時所啟動且當該第一及第二記憶體晶片被正常操 作時所不啟動的一測試開始信號。 该存取信號產生器轉變為了存取該第一記憶體晶片所 供應之該外部信號成與該第一記憶體晶片之介面匹配的一 °己憶體存取信號。該第一選擇器於啟動該測試開始信號期 間選擇該外部信號作為一測試信號、於不啟動該測試開始 仏號期間選擇該記憶體存取信號、並輸出該選擇信號至該 第一圯憶體晶片。即，於該等測試模式期間，該第一選擇 裔選擇該蔡部信號，藉以該第一記憶體晶片能夠從外部直 接被存取。為此，用以測試該第一記憶體晶片之測試程式 :月b被轉移作為跟隨該SIp或半導體裝置之總成的測試程 式。因此，為了程式發展或類似者所需之測試成本能夠被 降低。 ’ 因該記憶體晶片在組裝的該半導體裝置後經由該邏輯 電路能被測試，在裝設於該半導體裝置之該等晶片間的互 相連接能夠被測試。 根據本發明之半導體裝置的另一觀點，該邏輯電路具 有第一切換電路。該第一切換電路於啟動該測試開始信 號期間輸出從該外部端所供應的該外部信號作為該測試信 號至該第一選擇器、並於不啟動該測試開始信號期間輸出 該外部信號至該存取信號產生器。因此，於啟動該測試開 始信號期間，該外部信號（測試信號）不被供應至該存取信 號產生器，此能防止該存取信號產生器的故障。同樣地， ΐ紙張尺度適用中國國家標準（CNS) M規格⑵〇χ297公楚) ---- -13- 556333 -—---—— B7 五、發明説明¢1 )~" " " —^ 因至該存取信號產生器的輸入信號準位不改變，該存取信 噱產生裔的内部保持靜態。因此，於測試期間的功率消耗 能被降低。 根據本發明之半導體裝置的另一觀點，該邏輯電路具 有一圮憶體選擇端、一緩衝器電路、一第二選擇器及一第 二切換電路。該記憶體選擇端接收一記憶體選擇信號用以 選擇被測試的該第一及第二記憶體晶片，該緩衝器電路於 正常操作期間接收所供應的該外部信號以便存取該第二記 憶體晶片。 該第二選擇器於啟動該測試開始信號期間選擇該測試 號於不啟動該測式開始信號期間選擇經由該緩衝器電 路所傳送之該外部信號、並輸出該選擇信號至該第二記憶 體晶片。該第二切換電路係設在該第一切換電路與該第一 選擇器之間，該第二切換電路根據該記憶體選擇信號傳送 經由該第一切換電路所供應之該測試信號至該第一或第二 選擇器。 該記憶體選擇信號與該第二切換電路能夠決定是否該 測試信號應該被輸出至該第一記憶體晶片或該第二記憶體 晶片。由於此原因，該第一及第二記憶體晶片能被單獨測 4 °此外’该第二選擇器於測試該第二記憶體晶片期間允 許被直接供應至該第二記憶冑晶片#該測試信冑不用經由 該緩衝器電路被供應。由於此原因，該測試信號在該邏輯 電路内幾乎不被延遲。此外，能夠防止在該等測試信號間 於時間選擇上的任何誤差。 本紙張尺度適财關家標準（CNS) M規格⑵⑽7公楚) ----- I ----- (請先閲讀背面之注意事项再填窝本頁) 、一-T— -14- 556333 A7

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-16- M6333 A7 ^ ·一 —__B7 五、發明説明彳4 ) 圖； 第5圖係一顯示第2圖所示的詳細資料切換電路的電路 圖； 第6圖係一顯示第2圖所示的詳細指令、位址及資料供 應電路的電路圖； 第7圖係一顯示本發明第二實施例的方塊圖； 第8圖係一顯示第7圖所示的詳細記憶體測試電路的方 塊圖； 第9圖係一顯示第8圖所示的詳細模式設定電路的電路 圖； 第10圖係一顯示第8圖所示的詳細圖形產生器與圖形 選擇器的電路圖； 第11圖係一顯示第8圖所示的詳細資料切換電路的電 路圖； 第12圖係一顯示本發明第三實施例的方塊圖； 第13圖係一顯示第12圖所示的詳細模式設定電路的電 路圖； 第14圖係一顯示第12圖所示的詳細圖形產生器與圖形 選擇器的電路圖； 第15圖係一顯示本發明第四實施例的詳細圖形產生器 與圖形選擇器的方塊圖； 第16圖係一顯示本發明第五實施例的方塊圖； 第17圖係一顯示第16圖所示的詳細記憶體測試電路的 方塊圖， 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ---------------------------、可—----------- (請先閲讀背面之注意事項再填，寫本頁) -17- 556333 A7 B7 五、發明説明（ϊ5 ) 第1 8圖係一顯示第17圖所示的詳細資料輸出電路的電 路圖， 第19圖係一顯示本發明第六實施例的詳細記憶體測試 電路的方塊圖； 第20圖係一顯示第19圖所示的詳細圖形改變電路的電 路圖； 第21圖係一顯示本發明第七實施例的方塊圖； 第22圖係一顯示第21圖所示的詳細第一、第二及第三 切換電路的電路圖； 第23圖係一顯示第21圖所示的詳細第一及第二選擇器 的電路圖； 第24圖係一用以說明在外部信號與被供應至記憶體間 一致之圖； 第25圖係一顯示本發明第八實施例的方塊圖； 第26圖係一顯示本發明第九實施例的方塊圖； 第27圖係一顯示第26圖所示的詳細第三及第四選擇器 的電路圖； 第28圖係一顯示本發明第十實施例的方塊圖； 第29圖係一顯示本發明第十一實施例的方塊圖； 第30圖係一顯示本發明第十二實施例的方塊圖； 第3 1圖係一顯示本發明第十三實施例的方塊圖；及 第32圖係一顯示本發明第十四實施例的方塊圖。 【較佳實施例之詳細說明】 參考附圖以下將說明的本發明之實施例。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、可| .¾. -18- 556333 A7 _______ 五、發明説明<ί6 ) ' ~ 第1圖顯示根據本發明半導體裝置的第一實施例。該半 導體裝置係形成作為一系統内封裝（以下指為sip)，藉由 裝設-邏輯晶片12與-記憶體晶片14在一系統板1〇上。第ι 圖中，約在該邏輯晶片12週邊所顯示的小圓圈指示該sip 的外部端。該邏輯’日片12具有記憶體連接端（未示）用以連 接至該記憶體晶片14端。第i圖中，由粗線所指示的信號線 的每一個由複數條信號線所組成。 該邏輯晶片12具有-與-時脈信號CLK同步操作的邏 輯電路16、一記憶體控制器18、記憶體介面2〇及22、一記 憶體測試電路24、一入口電路26、外部介面29及3〇、一記 憶體測試介面32、及一開關34。 例如該記憶體晶片14是一 SDRAM(同步DRAM)，其與 該時脈信號CLK同步操作，裝設在該系統板上。該記憶體 晶片14具有以一矩陣形式安排的複數個記憶體晶胞1^(：、複 數條用以將資料輸入進這些記憶體晶胞MC並從其輸出資 料的位元線BL、及用以選擇該等記憶體晶胞厘〇的字線 WL。該等記憶體晶胞MC的每一個具有一用以保持資料的 電容器。即，該等記憶體晶胞MC是揮發性記憶體晶胞。 該邏輯電路16具有複數個作為一系統所需之功能塊、 並且於正常操作期間具有控制該記憶體控制器丨8存取該記 憶體晶片14之功能。在此，該正常操作意謂該SIp之操作作 為一產品，換言之，該SIP之操作作為一包含於攜帶型設備 或類似者的一系統。 該記憶體控制器1 8改變來自該記憶體測試電路24之 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐〉 -if:: *- (請先閲讀背面之注意事項再填寫本頁) 、τ .¾. -19- 556333 A7 B7 五、發明説明ί7 ) 指令信號BCMD與位址信號BADD的定時以至於其與該記 憶體晶片14匹配。然後該記憶體控制器18經由該記憶體介 面20輸出该疋時改變#號’作為指令信號mcmd及位址信 號MADD ’至該記憶體晶片14。該記憶體控制器丨8亦接收 來自該記憶體測試電路24的資料信號Bdt(寫入資料）然後 並經由該έ己憶體介面22輸出它們作為資料信號mdt至該 5己憶體晶片14。該記憶體控制器18亦經由該記憶體介面2 2 接收來自該έ己憶體晶片14的資料信號MDT(讀取資料）並且 輸出它們作為資料信號BDT至該記憶體測試電路24。 在此’在該記憶體控制器18與該記憶體晶片14間之信 號線被用於正常操作以及第一與第二測試模式中。因此， 於該第一或第二測試模式中，在該邏輯晶片12與該記憶體 晶片14間的連接測試（介面測試）能夠被執行。 该兄憶體測試電路24因應一來自該入口電路26的入口 L號ΕΝΤ而操作，當該記憶體晶片丨4的操作測試從該 的外部被命令時，該入口信號ENT被啟動成主動的直到測 試結束。該記憶體測試電路24的狀態根據一經由一模式端 從該SIP外部所供應的模式信號MODE(MODEl)係於第一 或第二測試模式。因此，該模式端與該模式信號MODE當 作用以分別選擇一測試模式與一模式選擇信號的一模式選 擇端。 於第一測試模式中，該記憶體測試電路24產生一内部 /貝J 4圖形用以測式該記憶體晶片j 4，即，該記憶體測試電 路24具有一内建自我測試功能（BIST測試）用於裝設在該 (請先閲讀背面之注意事項再填寫本頁) .、可| .¾.

-20- 556333 A7 -------— B7__ 五、發明説明¢8 ) 1 -- 、中的4记憶體晶片14，該則灯測試之結果在該bist測 試結束時被輸出作為一測試結果信號胤丁卜 (請先閲讀背面之注意事項再填寫本頁)

於第一 ’則忒模式中，該記憶體測試電路24遮蔽該BIST 功能並運行以接收從該SIp外部所供應之指令信號 MD位址L號DADD、及資料信號DWDT(寫入資料）並 且輸出這些接收之信號至該記憶體控帝J器1 8。#，於第二 測試模式中，該記憶體測試電路24當作一傳輸路徑用以直 接傳送一從外部所供應的外部測試圖形至該記憶體晶片 14 〇 .¾. 、當接收一來自該邏輯電路16之該記憶體晶片14的測試 要求時，該入口電路26啟動該入口信號ENT。該外部介面 28及30於該第二測試模式期間操作，該外部介面28接收從 該SIP外部所供應之該指令信號DCMD與位址信號dadd並 且輸出這些接收之信號至該記憶體測試電路24，該外部介 面30接收從該SIP外部所供應之該寫入資料信號dwdt& 且輸出它們至該記憶體測試電路24，該外部介面3〇接收亦 接收來自該記憶體測試電路24的讀取資料信號DRDT並且 輸出它們至外部端EXT。 δ亥δ己憶體測試介面32接收該模式信號mode並輸出該 接收之信號作為該模式信號MODE1，該記憶體測試介面32 亦接收該測試結果信號RSLT1並輸出該接收之信號作為一 測試結果信號RSLT至一測試結果端。 該開關34於該正常操作期間連接該等外部端Εχτ至該 邏輯電路16、並且於該第二測試模式期間連接部份該等外 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） -21· 五、發明説明（19 ) 部端EXT至4外4介面28及30。即，該部份該等外部端Εχτ 為第-多用途端其於該正常操作期間被用來作為正常端且 於該第二測試模式期間用來作測試端。 第2圖顯示第1圖所示之該記憶體測試電路24的細節。 該記憶體測試f路24具有-模式設定電路％、—圖形產生 器38、一圖形選擇器40、一資料切換電路仏、一資料比較 器44、一指令供應電路46、一位址供應電路48、一資料供 應電路50及一測試結果輸出電路52。 該模式設定電路36接收該外部端Εχτ與該時脈信號 CLK同步並且輸出該接收之信號作為—記憶體測試信號 MTEST。該記憶體測試信號MTES1^該第一與第二測試模 式期間被啟動，當啟動該記憶體測試信號财£8丁時，該模 j設定電路36亦輸出該模式信號觸則作為—模式設定 ㈣MDSET。該模式信號m〇de 1及模式設定信號mdset 每一個於該第一測試模式期間顯現一高準位並且於該第二 側模式期間顯現一低準位。 -該圖形產生器38因應該模式設定信號丁之高準 位（該第一測試模式）被啟動以產生一内部測試圖形，該產 生的内部測試圖形被輸出作為指令信號PCMD Μ立址信號 、 及為料仏號PWDT(寫入資料）。例如，該等内部測 5式圖形包含用以執行複數個測試之測試圖形，諸如用於 ALL-0測試的寫入與讀取圖形、用於姐销試的寫入與讀 取圖形、及用於-匹配測試的圖形。該圖形產生器^亦輸 出一預期資料EDT，其係―寫人資料至該記憶體晶片14、 本紙張尺度適财_家^ 556333 A7 B7 五、發明説明P ) (請先閲讀背面之注意事項再填寫本頁) 及一比較致能信號CMPEN至該資料比較器44。當該資料比 較器44.中的比較結果顯示一差異時，即一錯誤產生，該圖 形產生器38停止操作。 當該模式設定信號MDSET係在高準位時（該第一測試 模式），該圖形選擇器40選擇從該圖形產生器38所輸出的該 指令信號PCMD、位址信號PADD及資料信號PDT。當該模 式設定信號MDSET係在低準位時（該第二測試模式），該圖 形選擇器40選擇從外部所供應的該指令信號DCMD、位址 信號DADD及寫入資料信號DWDT。該圖形選擇器40輸出 如此選擇之信號作為指令信號CMD、位址信號ADD及資料 信號DT。 當該模式設定信號MDSET係在高準位時，該資料切換 電路42接收從該記憶體晶片14所讀取的資料信號BDT(該 讀取資料）並輸出該接收之資料信號，作為讀取資料信號 CRDT，至該資料比較器44。該模式設定信號MDSET係在 高準位時，該資料切換電路42輸出該接收之資料信號，作 為讀取資料信號DRDT，至外部。此例中，該讀取資料信 號DRDT的位元寬度（例如，8位元）係較小於該資料信號 BDT的位元寬度（例如，32位元）。即，該資料切換電路42 將在一次所接收之該資料信號BDT分成複數個信號並且根 據資料選擇信號DQSEL輸出它們作為在複數次的讀取資 料信號DRDT。特別是，於該第二測試模式期間被輸出至 外部之該讀取資料信號DRDT之較小位元寬度能夠減少該 測試端的數量。此能減少負擔有額外負載之多用途端的數 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -23- 556333 A7 _______B7 五、發明説明纟1 ) S、並且能將於正常操作期間由該等測試端所導致的影響 減至最小。 (請先閲讀背面之注意事項再填寫本頁) 該資料比較器44比較該讀取資料信號CRDT與該預期 資料EDT與該比較致能信號CMPEN同步並於該第一測試 期間輸出該比較結果作為一比較結果信號CMP。當該比較 結果顯示相等時，該比較結果信號CMP顯示一高準位。 當該模式設定信號MDSET被啟動時，該指令供應電路 46、該位址供應電路48及資料供應電路5〇分別接收來自該 圖形選擇器40的該指令信號CMD、位址信號ADD及資料信 號DT、並分別輸出這些接收之信號作為該指令信號 BCMD、位址信號BADD及資料信號BDT至第1圖所示的該 記憶體控制器18。 該測試結果輸出電路52保持從該資料比較器44所供應 之該比較結果信號CMP、並在該測試結束時輸出所保持之 信號作為該測試結果信號rSLT1。雖然未示於圖中，一旦 該比較結果顯示一差異（一旦該比較結果信號CMp顯示高 準位），該測試結果輸出電路52導致該圖形產生器38停止其 測試圖形的產生、並導致該測試結果信號RSLT1顯示高準 位。一用以測試該Sip之分類測試器決定，當接收顯示高準 位之該測試結果信號RSLT(第丨圖）時，該SIP係一缺陷產 品。為了做一分類，此分類測試器僅需啟動該第一測試模 式並接收該測試結果’並且因此可是一無產生任何測試圖 形之功能的簡單評估板。因被用於該第一測試模式之Slp 外部端的數量係小的，有可能用裝設在該評估板上之許多 本紙張尺度適用中國國家檩準（CNS) A4規格（210X297公釐） -24- 556333 A7 B7 五、發明説明户 ) SIP執行該等測試。因此，該測試時間能被縮短。 第3圖顯示第2圖所示之該模式設定電路36的細節。該 模式設定電路36具有一正反器F/F其取入該入口信號ENT 與該時脈信號CLK同步並且其輸出該取入信號作為該記憶 體測試信號MTEST、及一nMOS電晶體其在它的閘及輸出 該記憶體測試信號MTEST。 第4圖顯示第2圖所示之該圖形選擇器40的細節。該圖 形選擇器40具有nMOS電晶體其因應顯示低準位之該模式 設定信號MDSET被導通。即，於該第一測試期間，來自該 圖形產生器38之該指令信號PCMD、位址信號PADD、及資 料信號PWDT被傳送作為該指令信號CMD、位址信號ADD 及資料信號DT至該供應電路46，48及50 ;並且於該第二測 試期間，來自外部之該指令信號DCMD、位址信號DADD 及寫入資料信號DWDT被傳送作為該指令信號CMD、位址 信號ADD及資料信號DT至該供應電路46，48及50。 第5圖顯示第2圖所示之該資料切換電路42的細節。該 資料切換電路42具有因應顯示高準位之該模式設定信號 MDSET被導通的nMOS電晶體、及因應顯示低準位之該模 式設定信號MDSET被導通的nMOS電晶體。gp，於該第一 測試期間，來自該記憶體晶片14的該資料信號BDT被傳送 作為該讀取資料信號CRDT至該資料比較器44，當於該第 二測試期間它們被傳送作為該讀取資料信號DRDT至外部 時。 第6圖顯示第2圖所示之該指令供應電路46、位址供應 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） —---------------------------------tr--------------- -*- (請先閲讀背面之注意事項再填寫本頁) -25- 556333 A7 一. —- B7 五、發明説明fp~) 一 ' ~ 電路48、資料供應電路5〇的細節。這些供應電路46，^及 50每一個具有一 nM〇s電晶體其因應顯示高準位之該模式 設定信號MDSET被導通。即，於該第一與第二測試期間， 該指令信號CMD、位址信號ADD及資料信號DT被傳送作為 該指令信號BCMD、位址信號B ADD及資料信號BDT至該記 憶體晶片14。 於上述半導體裝置中’例如，在一封裝組裝後用一評 估板的最後測試中，該模式信錄MODE係導致顯示高準 位，並且該sip轉變成該第一測試模式。該邏輯晶片12中的 該圖形產生器40產生一内部測試圖形，執行該記憶體晶片 14的測試。然後，該記憶體晶片14及在該邏輯晶片與該 吕己憶體晶片14間的介面被測試。 若其缺陷被假設係由於該記憶體晶片14的一缺陷SIP 被鑑定時，該SIP係裝至的一LSI測試器導致該模式信號 MODE呈現低準位，並且該SIP轉變成該第二測試模式。該 LSI測試器供應一不能被供應於該第一測試模式的詳細測 試圖形或一新測試圖形至該記憶體晶片14。然後，該記憶 體晶片14的詳細評估被執行以決定該記憶體晶片14缺陷的 原因。該第二測試模式係特別有效在一半導體裝置之發展 (跟隨一原型組裝的一評估測試）與一缺陷產品的分析。一 於該第二測試期間所供應的一外部測試圖形經由該圖形選 擇器40被供應至該記憶體晶片μ，由於此原因，該記憶體 晶片14之端將不因該外部端EXT之負載而直接影響。 於上述半導體裝置中，用以產生一内部測試圖形以測 本紙張尺度適用中國國家標準（⑽）M规格（21〇><297公釐） (請先閲讀背面之注意事項再填寫本頁)

•、可I .¾. -26- 556333 A7 ---—_ B7___ 五、發明説明^ ~——-—" 試該記憶體晶片14的該圖形產生器38被形成於該邏輯晶片 12中。此實現了 |設於該封裝物内的該記憶體晶片14能被 測試以-最小數量之測試所需的外部端並且在該邏輯晶片 12與該記憶體晶片14間的連接能在同時被測試。 該圖形選擇器4 0根據從外部所供應之該模式信號 MODE選擇由該圖形產生器職懺升之該内部測試圖形： 從外部所供應之該外部測試圖形。由於此原因，該記憶體 晶片14能夠在不直接連接該記憶體晶片14之端至該外部端 EXT詳細地被測試。因此，於根據該外部測試圖形所執行 之評估期間，該記憶體晶片14之端也不被該外部端之負載 所影響。 如以上所述，該記憶體晶片14之端係不直接連接至該 外部端EXT。由於此原因，當該記憶體晶片14被裝設在該 SIP系統板10上的情況下，形成於該系統板丨〇的接線數量能 被減少，其能降低封裝成本。當接線在數量上的減少能減 少該系統板10的面積的情況下，該封裝尺寸能被降低，其 能降低最後的製造成本。因沒有對於正常操作不必要的接 線被連接至該記憶體晶片，由於額外負載所導致的任何信 號延遲、特性降低與類似者能被防止。 第7圖係一顯示根據本發明半導體裝置第二實施例。於 此實施例中，相當於以上第一實施例所述之電路與信號係 確認以相同參考名稱，並且其詳細說明被省略。 於此第上實施例中，一 SIP係藉由裝設一邏輯晶片12A 與該記憶體晶片14在一系統板上所形成。於該邏輯晶片 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚）

訂I (請先閲讀背面之注意事項再填寫本頁) -27- 556333 A7 B7 五、發明説明紅 ) (請先閲讀背面之注意事項再填寫本頁) 12A中，一記憶體測試電路24A與一記憶體測試介面32A係 代替第一實施例的該記憶體測試電路24與記憶體測試介面 32而形成。該記憶體測試電路24A與記憶體測試介面32A 接收2-位元模式信號MODEO，l(MODE)。第二實施例的其 他結構係相同於第一實施例之結構。 該記憶體測試電路24A因應從該SIP外部所供應的模 式信號MODEO，1變成第一或第二測試模式。特別是，當 該模式信號MODEO，1的準位為’Ή，H”或”L，L”時，該記 憶體測試電路24A變成該第一測試模式；並且當該模式信 號MODEO，1的準位為”H，L”時該記憶體測試電路24A變 成該第二測試模式。 第8圖顯示第7圖所示之該記憶體測試電路24A的細 節。該記憶體測試電路24A具有一接收該模式信號 MODEO，1的模式設定電路36A、一接收一模式設定信號 MDSET1，MDSET2或MDSET3的圖形產生器38A、一圖形 選擇器40A、及一資料切換電路42A，其係分別異於第一實 施例的該模式設定電路36、該圖形產生器38、該圖形選擇 器40及該資料切換電路42。其他結構係完全相同於第一實 施例者。 當該2-位元模式信號MODEO，1顯示’Ή，H”，”L，L” 或”Η，L”之準位時，該模式設定電路36A分別啟動該模式 設定信號MDSET1，MDSET2或MDSET3。一模式設定信號 MDSET12的啟動，其是該模式設定信號MDSET1或 MDSET2的OR邏輯，意謂該第一測試模式。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -28- 556333 A7 B7 五、發明説明“) (請先閲讀背面之注意事項再填寫本頁) 該圖形產生器38A在該模式設定信號MDSET1啟動時 輸出指令信號PCMD1、位址信號PADD1及資料信號PWDT1 作為一内部測試圖形（一第一測試圖形）。該圖形產生器38A 在該模式設定信號MDSET2啟動時輸出指令信號PCMD2、 位址信號PADD2及資料信號PWDT2作為一内部測試圖形 (一第二測試圖形）。因此，如稍後所將說明，當接收該模 式信號MODE的測試端當作圖形選擇端時，該模式信號 MODEO，1(模式信號MODE)當作圖形選擇信號其選擇一内 部測試圖形。 該圖形選擇器40A在該模式信號MODE 1啟動時選擇該 第一測試圖形、在該模式信號MODE2啟動時選擇該第二測 試圖形、並且在該模式信號MODE3啟動時選擇外部測試圖 形（該指令信號DCMD、位址信號DADD及寫入資料信號 DWDT)、並且輸出該選擇信號作為該指令信號CMD、位址 信號ADD及寫入資料信號DT。即，於此實施例中，三個測 試圖形之一被供應至該記憶體晶片14。 該資料切換電路42A接收從該記憶體晶片14所讀取的 該資料信號BDT並且在該模式設定信號MDSET1或 MDSET2啟動時輸出它們作為該讀取資料信號CRDT，當其 在該模式設定信號MDSET3啟動時輸出該資料信號BDT作 為該讀取資料信號DRDT的時候。即，該資料切換電路 42A，如同於第一實施例，傳送從該記憶體晶片14所讀取 的該資料信號BDT至該資料比較器44於該第一測試模式期 間並且至第7圖的該外部介面30於該第二測試模式期間。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -29- 556333 A7 _ B7_ 五、發明説明卜 ) (請先閲讀背面之注意事項再填寫本頁) 第9圖顯示第8圖所示之該模式設定電路36A的細節。 該模式設定電路36A具有一相同於第一實施例的正反器 F/F、一解碼器其從該模式信號MODEO，1(即MODEO及 M0DE1)產生該模式設定信號MDSET1、MDSET2及 MDSET3、三個nMOS電晶體其在它們各個閘極接收該記憶 體測試信號MTEST、三個nMOS電晶體其重置各個 MDSET、MDSET2及MDSET3至低準位當該記憶體測試信 號MTEST呈現低準位時、及一 OR電路其從該模式設定信號 MDSET與MDSET2產生該模式設定信號MDSET12 〇 第10圖顯示第8圖所示之該圖形產生器3 8A與圖形選 擇器40A的細節。 該圖形產生器38A具有第一與第二圖形產生器39a與 39b，該第一圖形產生器39a因應高準位的該模式設定信號 MDSET 1 (該第一測試模式）被啟動以產生該第一測試圖形 (内部測試圖形）與該時脈信號CLK同步，該產生的内部測 試圖形被輸出作為該指令信號PCMD1、位址信號PADD1 及寫入資料信號PWDT1 (寫入資料），該第二圖形產生器39b 因應高準位的該模式設定信號MDSET2(該第一測試模式） 被啟動以產生該第二測試圖形（内部測試圖形）與該時脈信 號CLK同步，所產生的内部測試圖形被輸出作為該指令信 號PCMD2、位址信號PADD2及寫入資料信號PWDT2(寫入 資料）。 在此，該第二測試圖形係藉由增加一不同的測試圖形 值該第一測試圖形而產生。換言之，該第一測試圖形係包 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） -30- 556333 A7 _ _ B7_ 五、發明説明知 ) 含於該第二測試圖形。 該圖形選擇器40A具有一直接供應電路41及複數個 nMOS電晶體用以因應該模式設定信號MDSET1、MDSET2 或MDSET3分別選擇來自該第一圖形產生器39a之該内部 測試圖形、來自該第二圖形產生器39b之該内部測試圖形或 該外部測試圖形。該圖形選擇器40A輸出該選擇的測試圖 形作為該指令信號CMD、位址信號ADD及寫入資料信號 DT。該直接供應電路41因應高準位的該模式設定信號 MDSET3(該第二測試模式）被啟動以取入該指令信號 DCMD、位址信號DADD及寫入資料信號DWDT與該時脈信 號CLK同步。 第11圖顯示第8圖所示之該資料切換電路42 A的細 節。該資料切換電路42A具有一 nMOS電晶體其在啟動該模 式設定信號MDSET3時被導通以傳送該資料信號BDT作為 該讀取資料信號DRDT、以及一 nMOS電晶體其在啟動該模 式設定信號MDSET1或MDSET2時被導通以傳送該資料信 號BDT作為該讀取資料信號CRDT。 於上述第二實施例之半導體裝置中，如同於第一實施 例，該第一測試模式被用以執行一跟隨該半導體裝置組裝 的最後測試，並且該第二測試模式被用以執行該記憶體晶 片14之詳細評估。此外，於該第二實施例中，在最後測試 中，該詳細第二測試圖形被用以執行當小部份缺陷為高時 於大量生產的開始期間之測試，然而該簡單第一測試圖形 (該缺陷偵測性為高的一測試圖形）被用以執行當小部份缺 "— - ’ .. 本紙張尺度適用中國國家檩準（CNS) A4规格（210X297公釐） --------------------------------------tr--------------- (請先M-讀背面之注意事項再填寫本頁) -31- 556333 A7 B7 五、發明説明0 陷為低時於大量生產的穩定期間之測試。於大量生產一特 疋期間之此測試圖形簡化能夠縮短測試時間。 …：………：…囔…： (請先，讀背面之注意事項再填寫本頁) 本實施例能提供與上述第一實施例相似的效果。此 外，於本實施例中，該第一或第二測試圖形根據該模式信 號mode選擇性被輸出至該記憶體晶片14。例如在大量生 產開始與穩定期間之間的該内部測試圖形的容易改變能夠 縮短測試時間。 第12圖顯示一根據本發明半導體裝置的第三實施例中 之δ己憶體測試電路24B。本實施例中，根據上述第一及第 二實施例所說明之電路及信號係以相同之參考名稱來識 別，並且其詳細說明被省略。 、可| 於此第三實施例中，該記憶體測試電路24Β及一記憶 體測試介面（未示）係代替第一實施例的記憶體測試電路以 與記憶體測試介面32而形成，該第三實施例之結構除了誃 記憶體測試電路24Β及記憶體測試介面（未示）係完全相同 於第一與第二實施例者。 該5己憶體測試電路24Β具有一接收模式信號 的模式設定電路36B與一接收模式設定信號MdSET1 _4的 圖形產生器3 8 B ’其係異於該第二實施例的該模式設定電 路36A與圖形產生器38A。其他結構係完全相同於第一與第 二實施例者。在此，該模式信號M0DE2相當於一定時選擇 信號，並且一接收從外部所供應的該模式信號 M0DE2(M0DE)的模式端相當於一定時選擇端。 當該模式信號MODEO，1顯示，Ή，H”，，，L，L，，咬，Ή， -32- 556333 kl _B7_— 一 五、發明説明P ) L”之準位時，該模式設定電路36B分別啟動該模式設定信 號MDSET1，MDSET2或MDSET3。同樣地，該圖形產生器 38B輸出該模式信號M0DE2作為該模式設定信號 MDSET4。該模式信號M0DE12的啟動，其係該模式設定信 號MDSET1或MDSET2的OR邏輯，意謂如同於第二實施例 的該第一測試模式。 該圖形產生器38B在啟動該模式設定信號MDSET1時 輸出，作為一内部測試圖形（該第一測試圖形），指令信號 PCMD1、位址信號PADD1、及資料信號PWDT1。該圖开多產 生器38B在啟動該模式設定信號MDSET2時輸出，作為一内 部測試圖形（該第一測試圖形），指令信號PCMD2、位址信 號PADD2、及資料信號PWDT2。此外，該圖形產生器38B 根據該模式設定信號MDSET4之準位改變被輸出之該測試 圖形的定時。特別是，提供信號邊緣的參考時脈信號係根 據該模式設定信號厘081^4而切換，因此在一不同的定時 下產生該指令信號PCMD1與其他者。 第13圖顯示第12圖所示之該模式設定電路36B的細 節。該模式設定電路36B係藉由增加一緩衝器（兩個反相器） 與一 nMOS電晶體至該第二實施例的該模式設定電路 36A(第9圖）所構成用以接收該模式信號M0DE2並書書該 接收信號作為該模式設定信號MDSET4。當該記憶體測試 信號MTSET係在高準位時，該nMOS電晶體輸出該模式設 定信號MDSET4。 第14圖顯示第12圖所示之該圖形產生器38B與圖形選 -33- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4规格U10X297公釐） 556333 A7 B7 五、發明説明彳1 ) (請先閲讀背面之注意事項再填寫本頁) 擇器40A的細節。該圖形產生器38]3具有第一與第二圖形產 生器39c與39d及一預充電控制電路39e，該第一圖形產生器 39c因應高準位的該模式設定信號1^£)兕丁1(該第一測試模 式）被啟動以產生該第一測試圖形（内部測試圖形）與該時 脈信號CLK同步，所產生的内部測試圖形被輸出作為該指 令信號PCMD1、位址信號PADm及寫入資料信號 PWDT1(寫入資料）’該第二圖形產生器39d因應高準位的該 模式設定信號MDSET2(該第一測試模式）被啟動以產生該 第二測試圖形（内部測試圖形）與該時脈信號CLK同步，所 產生的内部測試圖形被輸出作為該指令信號pCMD2、位址 信號PADD2及寫入資料信號PwdT2(寫入資料）。 訂丨 .¾. 該預充電控制電路39e因應該模式設定信 輸出一定時控制信號TCON至該第一與第二圖形產生器 39c與39d。因應一高準位之定時控制信號TC〇N，該第一 與第二圖形產生器39c與39d從輸出最後寫入資料的時間延 長至該等位元線開始預充電的時間。特別是，一預定數量 的NOP(操作數）指令在輸出最後寫入資料之後直到供應一 預充電指令被插入。 本實施例能提供相似於上述第一與第二實施例之效 果。此外，於本實施例中，即使在組裝該Sip之後根據來自 外部的5亥模式彳§號M0DE2 ’能夠容易地執行改變預充電該 等位元線的定時。 第15圖顯示根據本發明半導體裝置的第四實施例中的 一圖形產生器38C與該圖形選擇器40A。此第四實施例的結 -34- 556333 A7 ________B7 五、發明説明（2 ) (請先閲讀背面之注意事項再填寫本頁) 構除了該圖形產生器38C係完全相同於第三實施例者。於 此實施例中，相當於以上第一到第三實施例所述之電路與 h號係確認以相同參考名稱，並且其詳細說明被省略。 該圖形產生器38C具有第一與第二圖形產生器39f與 39g及一更新控制電路39h，該第一圖形產生器39f因應高準 位的該模式設定信號MDSET1(該第一測試模式）被啟動以 產生該第一測試圖形（内部測試圖形）與該時脈信號ClK同 步，所產生的内部測試圖形被輸出作為該指令信號 PCMD1、位址信號pAdd1及寫入資料信號pWDTl(寫入資 料），該第二圖形產生器39g因應高準位的該模式設定信號 MDSET2(該第一測試模式）被啟動以產生該第二測試圖形 (内部測試圖形）與該時脈信號CLK同步，所產生的内部測 試圖形被輸出作為該指令信號PCMD2、位址信號PADD2 及寫入資料信號PWDT2(寫入資料）。 該更新控制電路39h因應該模式設定信號mDSET4輸 出一定時控制信號TC0N2至該第一與第二圖形產生器39f 與39g。因應一高準位之定時控制信號TC〇N2，該第一與 第二圖形產生器39f與39g延長在其下以執行該等記憶體晶 胞的更新操作的該等間距（該等更新要求間距）。特別是， 一預定數量的NOP指令被插入在更新要求間。 本實施例能提供相似於上述第一與第二實施例之效 果。此外，於本實施例中，即使在封裝組裝後，根據來自 外部的該模式信號M0DE2改變等該更新要求間距允許該 記憶體晶胞更新特性之詳細測試被執行。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） •35· 556333 五、發明説明ρ 第16圖顯示根據本發明半導體裝置的第五實施例。於 此實施例中，相當於以上第一到第三實施例所述之電路與 佗號係確涊以相同參考名稱，並且其詳細說明被省略。 於此第五實施例中，一SIP係藉由裝設一邏輯晶片12D 與該記憶體晶片14在一系統板10D上而形成。於該邏輯晶 片12D中，一記憶體測試電路24D與一記憶體測試介面32d 被形成代替該第一實施例之該記憶體測試電路24及記憶體 測試介面32。該記憶體測試介面32D經由一失敗模式端接 收一失敗模式信號FMODE並且輸出所接收的信號作為一 失敗模式信號FMD至該記憶體測試電路24D。部份外部端 EXT疋第一多用途端其被用來作為正常端於正常操作期間 並被用來作為測試端於該第二測試模式期間、以及第二多 用途端其被用來作為測試項端以輸出測試項（稍後將說明 的測試項信號TITEM)於該第一測試模式期間。 δ亥失敗模式信號FMODE的細節。於該記憶體測試電路 24D中，一接收該模式設定信號MDSET的圖形產生器38d 不同於第一實施例的該圖形產生器38，一資料輸出電路54 額外地被形成。其他結構係完全相同於第一實施例者。於 第一測试模式期間’該圖形產生器38D與資料比較器44操 作作為一失敗模式選擇器用以因應該失敗模式信號 FMODE選擇在該第一失敗號中斷該測試或不管失敗執行 所有測試。 該圖形產生器38D因應高準位的該模式設定信號 MDSET(該第一測試模式）被啟動以產生一内部測試圖形， 本紙張尺度適用中國國家標準（CnS) A4規格（21〇><297公釐） 訂 t -36- 556333 A7 _B7_ 五、發明説明（4 ) 其被輸出作為該指令信號PCMD、位址信號PADD及寫入資 料信號PWDT (寫入資料）。若該失敗模式信號FMD係在低* 準位時，該圖形產生器38D繼續產生該測試圖形即使當該 資料比較器44中的比較結果顯示一差異。此外，該圖形產 生器38D輸出根據該内部測試圖形連續被執行的測試項作 為該測試項信號TITEM。 當該模式設定信號MDSET係在高準位時，該資料輸出 電路54被啟動。當該失敗模式信號FMD係在低準位時，該 該資料輸出電路54輸出從該資料切換變路42所供應之讀取 資料信號DRDT1 (該第二測試模式）作為讀取資料DRDT。當 該失敗模式信號FMD係在高準位時，該資料輸出電路54輸 出從該圖形產生器38D所供應之該測試項信號TITEM(該第 一測試模式）作為讀取資料DRDT。該測試項信號TITEM與 從該測試結果輸出電路52所供應之該測試結果信號RSLT1 同步被輸出。 第18圖顯示第17圖所示之該資料輸出電路54的細節。 該資料輸出電路54具有一 nMOS電晶體其當該失敗模式信 號FMD係在低準位時被導通以輸出該讀取資料信號 DRDT1作為該讀取資料信號DRDT、以及另一nMOS電晶體 其當該失敗模式信號FMD係在高準位時被導通以輸出該 測試項信號TITEM作為該讀取資料信號DRDT。 於本實施例該半導體裝置中，當接收顯示高準位的該 失敗模式信號FMODE(FMD)時，於該第一測試模式期間， 該圖形產生器38D不管失敗產生所有内部程式圖形以執行 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ..... 訂 (請先«*讀背面之注意事項再填寫本頁) -37- 556333 五、發明説明和 (請先閲讀背面之注意事項再填寫本頁) 該記憶體晶片14的測試。於是，該邏輯晶片12]〇與比較結 果信號RSLT(RSLTl)—起輸出該測試項信號171^訄。由於 此原因，因應該失敗模式信號FM〇DE，能夠選擇在該低一 失敗後中斷該測試或不管失敗執行所有測試。 本實施例能提供與上述第一實施例相似的效果。此 外於本實轭例中，例如有可能於跟隨該sip組裝的最後測 忒期間藉由設定該失敗模式信號？]^〇1)£至低準位快速地 找到非缺陷產品並且因此在第一失敗後中斷該等測試。同 樣有可能於分析該缺陷記憶體晶片14期間藉由設定該失敗 模式L號FMODE至鬲準位容易地評估記憶體晶片缺陷的 原因並且因此執行所有測試不管該失敗。 當小部份缺陷為高時於大量生產的開始期間藉由設定 該失敗模式k號FMODE至高準位以執行所有測試不管失 敗、並且當小部份缺陷為低時於大量生產的穩定期間藉由 設定該失敗模式信號FM0DE至低準位以在該第一失敗後 中斷該等測試同樣地有可能縮短跟隨一穩定大量生產之測 試時間期間。 當該失敗模式信號FMODE係再高準位時，根據該内部 ’則試圖形連續被執行的該等測試項（該測試項信號TITEM) 從該等測試項端被輸出。因此，一評估該SIP的LSI測試器 或類似者能夠容易地辨識存在失敗的測試項。 第19圖顯示一根據本發明半導體裝置的第六實施例中 之記憶體測試電路24E。於此實施例中，相當於以上第一、 第二及第三實施例所述之電路與信號係確認以相同參考名 本紙張尺度適用中關家標準（CNS) A4規格U10X297公楚） -38- 556333 A7 £7____ 五、發明説明和 ) 稱，並且其詳細說明被省略。 該記憶體測試電路24E具有該模式設定電路36B(同於 第三實施例）、該圖形產生器38A(同於第二實施例）、該圖 形選擇器40A(同於第二實施例）、該資料切換電路42A(同於 第二實施例）、該資料比較器44(同於第一實施例）、該指令 供應電路46(同於第一實施例）、該位址供應電路48(同於第 一實施例）、該資料供應電路50(同於第一實施例）、及該測 試結果輸出電路52(同於第一實施例），以及，作為一新增 加電路，一圖形改變電路56其接收來自該圖形產生器3 8A 的預期資料EDT。 第20圖顯示第19圖所示之該圖形改變電路56的細節。 該圖形改變電路56具有一 nMOS電晶體其因應低準位的該 模式設定信號MDSET4被導通以輸出該預期資料EDT作為 預期資料EDT1、以及另一個nMOS電晶體其因應高準位的 該模式設定信號MDSET4被導通以輸出反相準位的該預期 資料EDT作為預期資料EDT1。該模式設定信號MDSET4根 據該模式信號MODE2而改變，同於第三實施例。該模式信 號MODE2當作一使該預其資料反相的圖形改變#號’如猶 後將說明的’當接收該模式信號1^01^^”1^00^的該模式 端當作一圖形改變端時。該預期資料EDT 1被傳送至該資料 比較器44並與來自該資料切換電路42 A的讀取資料信號 CRDT比較。 於本實施例中，當該模式設定信號MDSET4係在高準 位時，該資料比較器44比較該預期資料EDT的反相準位與 -39- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） 556333 A7 -----_______ 五、發明説明彳7 ) ~ 該讀取資料信號CRDT。此時，即使該記憶體晶片14正正 確地操作，所有測試總是失敗。因此，若一失敗發生於操 作在該第-測試模式的邏輯晶片的任何電路中並且即使該 比較積結果總是通過（例如，—從該資料比較器44所輸出: 該比較結果信號CMP的零堆疊失敗），於是該失敗能被偵 測。特別疋，若該記憶體晶片14被測試藉由利用該第一測 試模式與連續設定至低準位且然|至高準位之該模式設定 信號MDSET4並且若該比較結果在兩準位方面通過，於是 該邏輯晶片的缺陷被偵測出。 本實施例能提供與以上第一與第二實施例相似的效 果。此外，於本實施例中，有可能不僅偵測該記憶體晶片 14的任何缺陷而且該邏輯晶片的任何缺陷。 以上第一實施例被說明作為一例其中該SIP係藉由裝 設該邏輯晶片12與記憶體晶片14在該系統板10上而形成。 本發明並不限於此一實施例，例如，該SIp可以藉由直接連 接該邏輯晶片至該記憶體晶片經由凸塊被形成。 以上第一實施例被說明作為一例其中該第一測試圖形 或藉由增加一不同測試圖形至該第一測試形所構成之該第 二測試圖形被輸出至該記憶體晶片14。本發明不限於此一 實施例。例如，一不包含一假寫入圖形其將資料寫入一相 鄰該記憶體晶片14中之一監視記憶體晶胞的記憶體晶胞之 第一測試圖形或一包含此一假寫入圖形的第二測試圖形可 被輸出至該記憶體晶片14。於此一情況下，該假寫入圖形 允許在那些相鄰記憶體晶胞間之介面被檢查。由於此原 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) .訂— -40- 556333 A7 -------—B7_

五、發明説明扣) ' B 因丄例如有可能藉由執行該測試，當製造條件改變時利用 ,X假寫入圖形之该第二測試圖形，並且當該製造條件 為穩定時利用該第-測試圖形將最後測試所需之成本減至 最低。 ,以上第二實施例被說明作為—例其中包含該第一測試 圖形的該第二測試圖形被形成以便縮短該測試時間。本發 明不限於此一實施例。例如，若其電容根據一 Up規格而不 同的記憶體晶胞被中設，於是第一及第二測試圖形可以被 成用於各個特別圮憶體晶胞。同樣地，若不同類型的記 憶體晶片被裝設，於是第一及第二測試圖形可被形成用於 一各個特別記憶體晶胞。 第21圖顯示根據本發明半導體裝置的第七實施例。此 半導體裝置被形成，作為一系統内封裝物（以下簡單指為 SIP) ’藉由裝設一邏輯晶片2、一NADN快閃記憶體（一第一 記憶體晶片）、一虛擬SRAM4(一第二記憶體晶片）在一系統 板1上。於第21圖中，顯示在該邏輯晶片2周圍上的圓圈標 明外部端，並且每一條以粗線所標明的信號線由複數條信 號線所組成。該邏輯晶片2具有一邏輯電路5其控制至該快 閃έ己憶體3與至該虛擬SRAM4的存取。該虛擬SRAM4包含 DRAM記憶體晶胞並且操作作為gjRAM以内部自動更新那 些記憶體晶胞。 該邏輯晶片2具有内部端EXT、一測試開始端TST、一 記憶體選擇端MSEL、一時脈端CLK、及一硬體重置端 RESET。經由這些端所供應的信號藉由如在下這些端之相 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公董） .............:,9------------------訂--------------- (請先ra-讀背面之注意事項再填寫本頁) -41- 556333 A7 _ B7_ 五、發明説明卜 ) 同標示被辨識。該外部端EXT接收從該SIP外部所供應的外 部信號EXT(位址信號、資料信號、指令信號等等）以便存 取該快閃記憶體3與該虛擬SRAM4。該測試開始端TST接收 一測試開始信號TST其在測試該快閃記憶體3或該虛擬 SRAM4下被啟動。當該測試開始信號TST係在一高準位 時，該邏輯電路5識別到該測試開始信號TST被啟動。 該記憶體選擇端MSEL接收一記憶體選擇信號MSEL 用以選擇被存取的該快閃記憶體3或該虛擬SRAM4。當該 記憶體選擇信號MSEL係在一高或低準位時，該快閃記憶 體3或該虛擬SRAM4分別被選擇。該時脈端CLK接收一來 自該SIP外部的時脈信號（系統時脈），該硬體重置端RESET 接收一來自該SIP外部的硬體重置信號RESET。 該邏輯電路5具有一第一切換電路SW1、一第二切換電 路SW2、一第三切換電路SW3、一第一選擇器SEL1、一第 二選擇器SEL2、一存取信號產生器6、一緩衝器電路7及一 除頻器8(—時脈轉換器）。考慮到信號線長度、電路驅動能 力等等，緩衝器緩衝器（以第21圖中三角形所指示）被插在 電路元件間。 當該測試開始信號TST係在低準位時，該第一切換電 路SW1將該外部信號EXT傳送至該第三切換電路SW3 ;而 當該測試開始信號TST係在高準位時，該第一切換電路 SW1將該外部信號EXT作為測試信號TEST傳送至該第二 切換電路SW2。當該記憶體選擇信號MSEL係在高準位時， 該第二切換電路SW2將該測試信號TEST傳送至該第一選 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐〉 --------------------------------、可--------------- (請先I讀背面之注意事項再填寫本頁) -42- 556333 A7 B7 五、發明説明和 ) 擇器SEL1 ;而當該記憶體選擇信號MSEL係在低準位時， 該第二切換電路SW2將該測試信號TEST傳送至該第二選 擇器SEL2 〇當該記憶體選擇信號MSEL係在高準位時，該 第三切換電路SW3將該外部信號EXT傳送至該存取信號產 生器6 ;而當該記憶體選擇信號MSEL係在低準位時，該第 三切換電路SW3將該外部信號EXT傳送至該緩衝器電路7。 在正常操作期間，為了存取該快閃記憶體3，該存取信 號產生器6將從該SIP外部所供應之外部信號EXT轉變至記 憶體存取信號MAC1其與該快閃記憶體3相配，該記憶體存 取信號MAC 1經由該第一選擇器SEL1被供應至該快閃記憶 體3。 當該測試開始信號TST係在低準位時，該第一選擇器 SEL1將該記憶體存取信號MAC1傳送至該快閃記憶體3;而 當該測試開始信號TST係在高準位時，該第一選擇器SEL1 將該測試信號TEST傳送至該快閃記憶體3。 在正常操作期間，該緩衝器電路7調整經由該第一切換 電路SW1所供應之該外部信號EXT的定時並且將該定時調 整信號，作為存取該虛擬SRAM4的記憶體存取信號 MAC2，輸出至該第二選擇器SEL2。當該測試開始信號TST 係在低準位時，該第二選擇器SEL2傳送來自該緩衝器電路 7之輸出至該虛擬SRAM4;而當該測試開始信號TST係在高 準位時，該第二選擇器SEL2傳送該測試信號TEST至該虛 擬 SRAM4。 該除頻器8將該時脈信號CLK在頻率上除以例如二以 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） —-----------------------…訂---------------0W. (請先ra-讀背面之注意事項再填寫本頁) -43- 556333 A7 B7 五、發明説明彳1 ) (請先閲讀背面之注意事項再填寫本頁) 產生一被用於該邏輯電路5中的内部時脈信號ICLK。該内 部時脈信號ICLK被供應至該存取信號產生器6、至該缓衝 器電路7且至其他者。該快閃記憶體3與該虛擬SRAM4係時 脈非同步，但存取該快閃記憶體3與該虛擬SRAM4的信號 係與該内部時脈信號ICLK同步而產生。該除頻器8允許該 快閃記憶體3與該虛擬SRAM4操作在一預定頻率獨立於控 制該SIP之系統的系統時脈之頻率。 第22圖顯示第21圖所示之該第一、第二及第三切換電 路SW1、SW2及SW3的細節。該第一、第二及第三切換電 路SW1、SW2及SW3每一個包含兩個CMOS傳送閘極與一控 制這些傳送閘極的反向器。 第23圖顯示第21圖所示之該第一及第二選擇器SEL1 及SEL2的細節。該第一及第二選擇器SEL1及SEL2每一個 包含兩個CMOS傳送閘極與一控制這些傳送閘極的反向 器。 第24圖顯示在該蔡部信號EXT與供應至該快閃記憶體 3與該虛擬SRAM4的信號之間的一致。以下將說明有關一 讀取操作。 於該正常操作模式期間，存取該快閃記憶體3之系統輸 入，作為該外部信號EXT，位址信號AD0-23、一晶片致能 信號/CE1、一輸出致能信號/0E及一寫入致能信號/WE至該 SIP、並且輸入/取回資料信號DQ0-15至/從該SIP。這些信 號的定時與次序係不與該快閃記憶體3之介面匹配。第21 圖省略該資料信號DQ0-15的輸出路徑。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -44- 556333 A7 ___ B7 五、發明説明知~" 該輸入的外部信號EXT經由第21圖所示之該第一切換 電路SW1被供應至該存取信號產生器6。該存取信號產生器 6根據所接收之信號產生用以存取該快閃記憶體3之信號。 即，該存取信號產生器6將被供應至該邏輯晶片2之該外部 信號EXT轉變至與該快閃記憶體3之介面匹配的信號。該存 取#號產生器6輸出該資料信號Dq〇_15與位址信號ad〇_23 作為資料信號1/00-15、並且亦分別輸出該晶片致能信號 /CE卜輸出致能信號/〇E與寫入致能信號/WE作為一晶片致 能信號/CE、一讀取致能信號/RE及寫入致能信號/WE。同 樣地，該存取信號產生器6，根據所接收之信號，產生一位 址閂鎖致能信號ALE、一指令閂鎖致能信號CLE、一寫入 保護信號/wp、及一剩下區域致能信號/SE並且輸出這些產 生之信號至該快閃記憶體3。 另一方面，於該測試模式期間，存取該快閃記憶體3 之系統分別將，作為外部信號Εχτ，該資料信號DQ〇_15、 該位址信號AD22、該位址信號AD23、該晶片致能信號 /CE1 上位元組控制信號/UB、一下位元組控制信號 /LB、該輸出致能信號/〇E與該寫入致能信號/WE，其係供 應至該快閃記憶體3作為該資料信號1/00-15，該位址閂鎖 致能信號ALE、該指令閂鎖致能信號CLE、該晶片致能信 號/CE、該寫入保護信號/wp、該剩下區域致能信號/SE、 該讀取致能信號/RE與該寫入致能信號/WE輸入至該311>。 這些#號的定時與次序係與該快閃記憶體3之介面匹配。 即’存取該快閃記憶體3之信號（指令與其他者）係直接從外 本紙張尺度適用中國國家標準（哪）A4規格（21〇><297公楚） (請先閲讀背面之注意事項再填寫本頁) 、可| -45- 556333 A7 B7 五、發明説明<3 部所供應。換言之，該外部系統能直接存取該快閃記憶體3。 於该測試模式期間，該外部端EXT與該存取信號產生 态ό間’之連接被該第一切換電路SW1切斷。即，該測試信號 TEST不被供應至該存取信號產生器6。因至該存取信號產 生裔6之輸入信號的準位不變化，該存取信號產生器6的内 部保持穩定。 另一方面’於該正常操作與測試模式期間，存取該虛 擬SRAM4之系統將，作為該外部信號Εχτ，該資料信號 DQ0-15、該位址信號AD〇-23、該晶片致能信號/CE、/CEi 及/CE2、該上位元組控制信號/UB、該下位元組控制信號 /LB、該輸出致能信號/〇E與該寫入致能信號/we輸入至該 sip。於該正常操作模式期間，被輸入至該sip之該外部信 唬EXT藉由顯示於第21圖之該患衝器電路7被調整定時並 至該虛擬SRAM4。於該測試模式期間，被輸入至該Slp之 該外部信號EXT經由該第一切換電路SW1與第二選擇器 SEL2被直接供應至該虛擬SRAM4。 於本實施例中，於該正常操作模式期間，當該系統存 取該快閃記憶體3時，該測試開始信號TST被導致呈現低準 位，而該記憶體選擇信號MSEL被導致呈現高準位。以 存取該快閃記憶體3所供應之該外部信號Εχτ經由該第 與第二切換電路SW1及SW3被供應至該存取信號產生％ 6。於是，由該存取信號產生器6所產生的該記憶體存取信 號MAC1被供應至㈣閃記憶體3,以至於該快閃記憶體操 作。 便 器 (請先閲讀背面之注意事項再填寫本頁) 、^τ— •嘴· -46- 556333 A7 _ _B7_ 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 於該測試模式期間，當該系統直接供應該外部信號 EXT至該快閃記憶體3以測試該快閃記憶體3時，該測試開 始信號TST與記憶體選擇信號MSEL被導致以顯現其個別 的高準位。從外部所供應以便存取該快閃記憶體3之該測試 信號TEST(外部信號EXT)經由該第一與第二切換電路SW1 及SW2與第一選擇器SEL1直接被供應至該快閃記憶體3。 然後，該快閃記憶體3被測試。 另一方面，於該正常操作模式期間，當該系統存取該 虛擬SRAM4時，該測試開始信號TST與記憶體選擇信號 MSEL被導致以顯現其個別的低準位。被供應以便存取該 虛擬SRAM4之該外部信號EXT經由該第一與第三切換電 路SW1及SW3被提供至該緩衝器電路7。於是，該緩衝器電 路7在定時上調整所接收之信號並輸出它們作為該記憶體 存取信號MAC2，其係供應至該虛擬SRAM4，以至於該虛 擬SRAM4操作。 於該測試模式期間，當該系統直接供應該外部信號 ΕΧΤ至該虛擬SRAM4以測試該虛擬SRAM4時，該測試開始 信號TST與記憶體選擇信號MSEL被導致以分別顯現高與 低準位。從外部所供應以便存取該虛擬SRAM4之該測試信 號TEST(外部信號EXT)經由該第一與第二切換電路SW1及 SW2與第二選擇器SEL2直接被供應至該虛擬SRAM4。然 後，該虛擬SRAM4被測試。 如從上述所能了解，於本實施例中，於該測試模式期 間，該外部信號EXT(測試信號）能被直接供應至該快閃記 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -47- 556333 A7 B7 五、發明説明釦 ) 憶體3或至該虛擬SRAM4不用經過該邏輯晶片2中的任何 邏輯電路或類似者而供應。換言之，在該邏輯晶片2之中用 以傳送該測試信號TEST的路徑僅包含該第一與第二切換 電路SW1及SW2(每一個由CMOS傳送閘極所形成）、該第一 與第二選擇器SEL1及SEL2(每一個同樣地由CM〇s傳送閘 極所形成）、及該緩衝器（第21圖中以三角形所指示者）。為 此，該測試信號TEST被傳送至該快閃記憶體3或至該虛擬 SRAM4具有於該邏輯電路5中幾乎不被延遲。 由複數個位元所構成之該測試信號TEST經由相同的 電路路徑（該第一與第二切換電路SW1及SW2、一緩衝器及 該第一選擇器SEL1 ;或該第一與第二切換電路SW1及 SW2、一緩衝器及該第二選擇器SEL2)被傳送。此能防止該 測試信號TEST再該邏輯電路之内彼此在定時上之脫離。因 此，詳細測試能以精確定時被執行。 於該測試模式期間，該外部信號EXT能被直接供應至 該快閃記憶體3無任何該存取信號產生器6之必要性以執行 該外告(M吕號EXT的一指令轉換。^在匕，用於該快閃記憶體3 之证明測5式的測試程式亦能被用於該SIp之測試。因此，該 測試成本能被降低。 J | (請先閲讀背面之注意事項再填窝本頁) •、可| .嘴- 於該測試模式期間，該第一切換電路SW1與測試開始 ^號TST不用來供應該測試信號TEST至該存取信號產生 器6。此旎防止該存取信號產生器6的故障。同樣地，因至 該存取仏5虎產生器6之該輸入信號的準位不改變，該存取信 號產生器6内部保持靜態。因此，於該測試期間之電源消耗

-48- 556333 A7 B7 五、發明説明私 ) 能被降低。 (請先閲讀背面之注意事項再填寫本頁) 該記憶體選擇信號MSEL與第二切換電路SW2用來輸 出該測試信號TEST至該快閃記憶體3或該虛擬SRAM4。為 此，該快閃記憶體3與該虛擬SRAM4能單獨被測試。 從外部所供應的該時脈信號CLK藉由該除頻器8在頻 率上被改變並且然後供應至該邏輯電路5的内部電路。此允 許該邏輯電路5、快閃記憶體3及虛擬SRAM4操作於最佳定 時，不用依靠該SIP所裝設之系統之時脈期間。 第25圖顯示根據本發明半導體裝置的第八實施例。於 此實施例中，相當於以上第七實施例所述之電路與信號係 確認以相同參考名稱，並且其詳細說明被省略。 於此第八實施例中，一 SIP係藉由裝設該快閃記憶體3 與一虛擬SRAM4A在一系統板1A上而形成。該虛擬 SRAM4A具有一虛擬SRAM核心4B與同於第七實施例之邏 輯電路5。即，控制該快閃記憶體3與虛擬SRAM核心4B之 該邏輯電路5係形成於該虛擬SRAM4A中。該虛擬SRAM核 心4B具有相同於第七實施例之該虛擬SRAM4的容量及端 子。第八實施例的其他結構係完全相同於第七實施例者。 本實施例提供相似於上述第七實施例的功效。 第26圖顯示根據本發明半導體裝置的第九實施例。於 此實施例中，相當於以上第七實施例所述之電路與信號係 確認以相同參考名稱，並且其詳細說明被省略。 於此第九實施例中，一 SIP係藉由裝設一邏輯晶片 2B、該快閃記憶體3與該虛擬SRAM4在一系統板1B上而形 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -49- 556333 五、發明説明和 ) 成。該邏輯晶片2B具有-邏輯電路沾，該邏輯晶片2b具有 一測試模式端TMD，其接收_測試模式信號tmd它選擇使 用该外部信號EXT或使用-在該邏輯電路化中所產生之測 試圖形以測試該快閃記憶體3或該虛擬SRAM。 ”亥邏輯電路5B係由增加一第一測試圖形產生器9A、第 二測試圖形產生器9Β、一第三選擇器肌3及一第四選擇器 SEL4至第七實施例之邏輯電路5而形成。該第三選擇器 SEL3係設在該第二切換電路SW2與該第一選擇器π。 間β亥第四選擇器SEL4係設在該第二切換電路SW2與該第 二選擇器SEL2間。第九實施例的其他結構係完全相同於第 七實施例者。 該第一測試圖形產生器9A產生用以測試該快閃記憶 體3的第一測試圖形信號PAT1，該第二測試圖形產生器9B 產生用以測試該虛擬SRAM4的第二測試圖形信號pAT2。 當該測試模式信號TMD係在一低準位（一第一測試模 式）時，該第三選擇器SEL3傳送經由該第一與第二切換電 路SW1及SW2所供應之該測試信號TEST至該第一選擇器 SEL1。當該測試模式信號TMD係在一高準位（一第二測試 模式）時，該第三選擇器SEL3傳送該第一測試圖形信號 PAT1至該第一選擇器SEL1。 當該測試模式信號TMD係在一低準位（該第_測試模 式）時，該第四選擇器SEL4傳送經由該第一與第二切換電 路SW1及SW2所供應之該測試信號TES1^該第二選擇器 SEL1。當該測試模式信號tmd係在一高準位（該第二測試 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

、訂— * f (請先閲讀背面之注意事項再填窝本頁) 囔， -50- 556333 A7 _____B7 五、發明説明彳8 ) 模式）時，该第四選擇器SEL4傳送該第二測試圖形信號 PAT2至該第二選擇器SEL2。 该第一及第二測試圖形產生器9A及9B彼此單獨操 作。換言之，這些產生器9A及9]3可以分開或同時操作。 第27圖顯示第26圖所示之該第三及第四選擇器SEL3 及SEL4的細節。該第三及第四選擇器卯“及犯“每一個 包含兩個CMOS傳送閘極與一控制這些CM〇s傳送閘極的 反相器。 於本實施例中，於該正常操作模式期間，當該系統存 取該快閃記憶體3時，該測試開始信號TST係導致以顯現低 準位並且該圯憶體選擇信號MSEL係導致以顯現高準 位。該測試模式信號TMD可以顯現任—準位。被供應以便 存取该快閃記憶體3之該外部信號Εχτ經由該第一與第三 切換電路讀及_被提供至該存取信號產生以。於是^ 由該存取信號產生器6所產生之該記憶體存取信號Μ· 被供應至該快閃記憶體3，以至於該快閃記憶體3操作。 於該測4模 < 中，冑該系統直接應用該外部信號EH 至該快閃記憶體3以測試該快閃記憶體3時，該測試開始信 唬丁8丁與5己憶體選擇信係導致以顯現其個別的高 準位、並且該測試模式信號TMD係導致以顯現低準位。從 外部所供應以便#取該快閃記憶體3該測試信號τΕ§τ(外 部信號EXT)經由該第一與第二切換電路_及挪及另 外的第三與第-選擇器咖與剛係直接供應至該快閃 記憶體3 °於是’該快閃記憶體3被測試。 翻中國國家標準（_ M規格（2歌297公營)" -

......:聱：： (請先閲讀背面之注意事項再填寫本頁) 、可| .囔· -51- 556333 A7 _B7_ 五、發明説明（9 ) (請先閲讀背面之注意事項再填寫本頁) 於該測試模式中，當在該邏輯電路5B中所產生之一測 試圖形被應用至該快閃記憶體3以測試該快閃記憶體3時， 該測試開始信號TST與測試模式信號TMD係導致以顯現其 個別的高準位。該記憶體選擇信號MSEL可顯現任一準 位。於是，該系統應用一測試指令及其他者至該邏輯晶片 2B，藉以該第一測試圖形產生器9A操作以產生該第一測試 圖形信號PAT1。該第一測試圖形信號PAT1經由該第三與 第一切換電路SW3及SW1被供應至該快閃記憶體3。於是， 該快閃記憶體3被測試。 另一方面，於該正常操作模式中，當該系統存取該虛 擬SRAM4時，該測試開始信號TST與記憶體選擇信號MSEL 係導致以顯現其個別的低準位。該測試模式信號TMD可顯 現任一準位。被供應以便存取該虛擬SRAM4之該外部信號 EXT經由該第一與第三切換電路SW1及SW3被提供至該緩 衝器電路7。於是，該緩衝器電路7在定時上調整所接收之 信號並輸出它們作為該記憶體存取信號MAC2，其係供應 至該虛擬SRAM4，以至於該虛擬SRAM4操作。 於該測試模式中，當該系統直接應用該外部信號ΕΧΤ 至該虛擬SRAM4以測試該虛擬SRAM4時，該測試開始信號 TST係導致以顯現高準位、並且該記憶體選擇信號MSEL與 測試模式信號TMD係導致以顯現其個別的低準位。從外部 所供應以便存取該虛擬SRAM4該測試信號TEST(外部信號 EXT)經由該第一與第二切換電路SW1及SW2及另外的第 四與第二選擇器SEL4與SEL2係直接供應至該虛擬 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -52- 556333 A7 B7 五、發明説明fo ) SRAM4。於是，該虛擬SRAM4被測試。 (請先閲讀背面之注意事項再填寫本頁) 於該測試模式中，當在該邏輯電路5B中所產生之一測 試圖形被應用至該虛擬SRAM4以測試該虛擬SRAM4時，該 測試開始信號TST與測試模式信號TMD係導致以顯現其個 別的高準位。該記憶體選擇信號MSEL可顯現任一準位。 於是，該系統應用一測試指令及其他者至該邏輯晶片2B， 藉以該第二測試圖形產生器9B操作以產生該第二測試圖 形信號PAT2。該第二測試圖形信號PAT2經由該第四與第 二切換電路SW4及SW2被供應至該虛擬SRAM4。於是，該 虛擬SRAM4被測試。 應注意的是，該第一與第二測試圖形產生器9A及9B 可同時被啟動以在同時測試該快閃記憶體3與虛擬 SRAM4。 本發明能提供相似於上述第七實施例之功效，此外， 於本實施例中，該第一與第二測試圖形產生器9A及9B允許 該快閃記憶體3與虛擬SRAM4被測試不用接收來自外部的 該測試信號TEST。即，該SIP中用於該記憶體晶片之内建 自我測試（BIST)能被執行。 因該第一與第二測試圖形產生器9A及9B能彼此單獨 操作，有可能分開或同時測試該快閃記憶體3與虛擬 SRAM4。同時執行該等測試能縮短該測試時間並降低該測 試成本。 第28顯示根據本發明半導體裝置的第十實施例。於本 實施例中，相當於以上第一與第九實施例所述之電路與信 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -53- 556333 A7 B7___ 五、發明説明彳1 ) 號係確認以相同參考名稱，並且其詳細說明被省略。 (請先閲讀背面之注意事項再填寫本頁) 於此第十實施例中，一 SIP係藉由裝設該快閃記憶體3 與一虛擬SRAM4C在一系統板1C上而形成。該虛擬 SRAM4C具有相同如第九實施例的該邏輯電路化並且亦具 有相同如第八實施例的該虛擬SRAM核心4B。即，控制該 快閃δ己憶體3與該虛擬SRAM核心4B的該邏輯電路5B被形 成於該虛擬SRAM4C。第十實施例的其他結構係完全相同 於第九實施例者。 本實施例能提供相似於以上第七實施例之功效。 第29顯示根據本發明半導體裝置的第十一實施例。於 本實施例中，相當於以上第一與第九實施例所述之電路與 信號係確認以相同參考名稱，並且其詳細說明被省略。 於此第十一實施例中，一具有一邏輯電路51)之邏輯晶 片2D係形成代替第九實施例的該邏輯晶片2B，該邏輯電路 5D係藉由從第九實施例的該邏輯電路56除去該第一與第 二切換電路SW1及SW2而構成。第十一實施例的其他結構 係完全相同於第九實施例者。 本實施例能提供相似於以上第一與第九實施例之功 效。 第3 0顯示根據本發明半導體裝置的第十二實施例。於 本實施例中，相當於以上第一、第二與第十一實施例所述 之電路與k號係確認以相同參考名稱，並且其詳細說明被 省略。 於此第十二實施例中，一 SIP係藉由裝設該快閃記憶體 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -54- 556333 A7 B7 五、發明説明彳2 ) (請先閲讀背面之注意事項再填寫本頁) 3與一虛擬SRAM4E在一系統板1E上而形成。該虛擬 SRAM4E具有相同如第十一實施例的該邏輯電路5〇並且亦 具有同於第八實施例的該虛擬SRAM核心4B。即，控制該 快閃記憶體3與該虛擬SRAM核心4B的該邏輯電路5D被形 成於該虛擬SRAM4E。第十二實施例的其他結構係完全相 同於第^--實施例者。 本實施例能提供相似於以上第一與第九實施例之功 效。 第3 1顯示根據本發明半導體裝置的第十三實施例。於 本實施例中’相當於以上第一與第九實施例所述之電路與 信號係確認以相同參考名稱，並且其詳細說明被省略。 於此第十三實施例中，一 SIP係藉由裝設一邏輯晶片 2F、該快閃記憶體3與該虛擬SRAM4在一系統板1F上而形 成。該邏輯晶片2F具有一邏輯電路5F，其中一產生一内部 時脈信號ICLK的振盪器11(一時脈產生器）係產生代替第九 實施例之該邏輯電路5B中的該除頻器8。即，該邏輯晶片 2F與邏輯電路5F無任何時脈端。第十三實施例的其他結構 係元全相同於第九實施例者。由該振盪器丨〗所產生之該内 部時脈信號ICLK被用於該邏輯晶片2F與該邏輯電路5F之 内部電路。 本實施例能提供相似於以上第一與第九實施例之功 效。此外，因該振盪器11能產生於該邏輯電路51?内的該内 時脈信號ICLK，不需提供任何時脈端用以接收來自外部 的一時脈信號。

-55- 556333 A7 B7 五、發明説明 第32顯示根據本發明半導體裝置的第十四實施例。於 (請先閲讀背面之注意事項再填寫本頁) 本實施例中，相當於以上第一、第三與第十三實施例所述 之電路與信號係確認以相同參考名稱，並且其詳細說明被 省略。 於此第十四實施例中，一 Sip係藉由裝設該快閃記憶體 3與一虛擬SRAM4F在一系統板ig上而形成。該虚擬 SRAM4F具有相同如第十三實施例中的該邏輯電路5F並且 亦具有相同如第八實施例中的該虛擬SRAM核心4B。即， 控制该快閃記憶體3與虛擬SRAM核心4B的該邏輯電路5F 係形成於該虛擬SRAM4F。第十四實施例的其他結構係完 全相同於第十一實施例者。 、\u& . 本實施例能提供相似於以上第一與第九實施例之功 效。 以上第七實施例係說明作為一例其中該SIP係藉由裝 設該邏輯晶片2、該快閃記憶體3與該虛擬SRaM4在該系統 板1上而形成。本發明不限於此一實施例，例如一 SIp可以 藉由堆疊該快閃記憶體與該虛擬SRAM在該邏輯晶片上而 形成’反而本發明可被應用至該邏輯晶片2、該快閃記憶體 3與該虛擬SRAM4被中設於其中的一]viAC。 此發明不限於上述實施例並且在不脫離本發明的精神 與範圍下可以做出不同的改變，於部份或所有元件中任何 改進可被做出。 -56- 556333 A7 B7_ 五、發明説明纟4 ) 【元件標號對照表】 1，1A，1B，1C，1E，1F，1G··· 28,30···外部介面 系統板 32,32A，32D … 2,2B，2D，2F…邏輯晶片 記憶體測試介面 3…NADN快閃記憶體 34…開關 4,4A，4C，4E，4F... 36,36A，36B···模式設定電路 虛擬SRAM 38,38A，38B，38D 4 B · · ·虛 r a Μ 核心 ...圖形產生器 5,5D，5F···邏輯電路 39a，39c，39f··· 6…存取信號產生器 第一圖形產生器 7···緩衝器電路 39b，39d，39g.·· 8.··除頻器 第二圖形產生器 9A…第一測試圖形產生器 39e…預充電控制電路 9B…第二測試圖形產生器 39h…更新控制電路 10，10A···系統板 40,40A…圖形選擇器 11···振盪器 42,42A···資料切換電路 12，12A，12D···邏輯晶片 44…資料比較器 14···記憶體晶片 46···指令供應電路 16···邏輯電路 48…位址供應電路 18…記憶體控制器 5 0…資料供應電路 20,22···記憶體介面 5 2…測試結果輸出電路 24,24A，24B，24D，24E 54···資料輸出電路 …記憶體測試電路 56…圖形改變電路 26…入口電路 C L K…時脈信號 (請先閲讀背面之注意事項再填寫本頁) •、tr— •囔· 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） -57- 556333 A7 B7 五、發明説明fc ) MC…記憶體晶胞 PWDT，PWDT1，PWDT2 BL...位元線 ...資料信號 WL...字線 EDT，EDT1···預期資料 BCMD…指令信號 CMPEN…比較致能信號 B ADD…位址信號 CMD…指令信號 MCMD…指令信號 ADD…位址信號 MADD...位址信號 DT...資料信號 BDT...資料信號 CRDT...讀取資料信號 MDT…資料信號 DRDT...讀取資料信號 ENT…入口信號 DQSEL.··資料選擇信號 MODE…模式信號 CMP...比較結果信號 MODE1...模式信號 TCON，TCON2 … RSLT1...測試結果信號 定時控制信號 DCMD…指令信號 FMODE…失敗模式信號 DADD…位址信號 TITEM…測試項信號 DWDT…資料信號 EXT··.内部端 DRDT...讀取資料信號 TST…測試開始端 MTEST…記憶體測試信號 MSEL···記憶體選擇端 MDSET，MDSET1，MDSET2， CLK...時脈端 MDSET12·.·模式設定信號 RESET…硬體重置端 PCMD，PCMD1，PCMD2 SW1···第一切換電路 …指令信號 SW2···第二切換電路 PADD，PADDi，PADD2 SW3...第三切換電路 ...位址信號 SEL1···第一選擇器 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -58- 556333 A7 B7 五、發明説明fc ) SEL2··.第二選擇器 SEL3···第三選擇器 SEL4···第四選擇器 EXT…外部信號 MAC1，MAC2··· 記憶體存取信號 ICLK...内部時脈信號 AD0-23…位址信號 /CE1...晶片致能信號 /0E...輸出致能信號 /WE...寫入致能信號 DQ0-15…資料信號 1/00-15…資料信號 /CE...晶片致能信號 /RE...讀取致能信號 ALE...位址閂鎖致能信號 CLE…指令閂鎖致能信號 /WP...寫入保護信號 /SE...剩下區域致能信號 /UB...上位元組控制信號 /LB...下位元組控制信號 TMD…測試模式端 PAT1…第一測試圖形信號 PAT2···第二測試圖形信號 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） -59-

Claims (1)

1·-種半導體裝置，包含_邏輯晶片與—被裝設於—單— 封裝物内之4邏輯晶片所存取的記憶體晶片， 該邏輯晶片包含： -模式選擇端’用以接收—模式選擇信號其選擇用 以測試該記憶體晶片的第-與第二測試模式之一； 一圖形產生器，用以於該第-測試模式期間操作以 產生内部測試圖形給該記憶體晶片； -測試結果端，用以輸出根據該内部測試圖形所執 行的一測試結果； 、第^用途端，於該第二測試模式期間當作一測 試端並且於一正常操作期間當作一正常端；及 /圖形選擇器，於該第一測試模式期間用以選擇自 该圖形產生器所輸出的該内部測試圖形、於該第二測試 模式期間用以選擇經由該測試端所供應的一外部測試圖 形、並且用以輸出該選擇的測試圖形至 2.如申請專利範圍第！項之半導體裝置，其中：隐體3曰片。 —該邏輯晶片具有一圖形選擇端用以接收一圖形選擇 t號， 該圖形產生器具有產生複數個該内部測試圖形之功 能並且因應該圖形選擇信號輸出該等内部測試圖形之 —〇 3.如申請專利範圍第！項之半導體裝置，其中該等内部測試 圖形之二為-第__測試圖形與—藉由將—不同的測試圖 形加至該第一測試圖形所構成的第二測試圖形。 ^56333 A8 Β8 C8 ------- D8 —__ 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 4·如申請專利範圍第2項之半導體裝置，其中該㈣部測試 圖形之二為一不包含一用以將資料寫入於該記憶體晶片 中與該記憶體晶片中的一被監視之記憶體晶胞相鄰的記 憶體晶胞中之假寫入圖形的第一測試圖形、及一包含該 假寫入圖形的第二測試圖形。 5·如申請專利範圍第1項之半導體裝置，其中： 該邏輯晶片具有一定時選擇端用以接收一定時選擇 信號； 該記憶體晶片包含記憶體晶胞、及位元線用以輸入 資料及輸出來自該等記憶體晶胞的資料；及 該圖形產生器包含一預充電控制電路用以根據該定 時選擇信號改變從寫入資料至該等記憶體晶胞之結束直 到開始預充電該等位元線的時間週期。 6·如申請專利範圍第1項之半導體裝置，其中： 該邏輯晶片具有一定時選擇端用以接收一定時選擇 信號； 該記憶體晶片包含揮發性記憶體晶胞，每個具有一 用以保持資料的電容器；及 該圖形產生器包含一更新控制電路用以根據該定時 選擇信號改變在其中執行更新該等記憶體晶胞之操作的 間距。 7·如申請專利範圍第1項之半導體裝置，其中該邏輯晶片具 有： 一用以接收一失敗模式信號的失敗模式端；及 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -61- 據 具

訂丨 (請先閲讀背面之注意事項再填寫本頁) ^6333 、申請專利範圍 ，失“切擇器用以於該第一測試模式期間根據 該失敗模切μ擇跟隨―第—失敗魏行不管失敗的 所有測試之一測試中斷。 8·如申請專利範圍第7項之半導體裝置，其中該邏輯晶片具 有-第二多用途端於該第—測試模式期間當作—測試項 端且於該正常操作«當作該正常端，_試項端根、 該内部測試圖形輸出連續被執行的測試項。 9.如申請專利範圍第旧之半導體裝置，其中該邏輯晶片 有： 一用以接收一圖形改變信號的圖形改變端，· -圖形改變電路用以根據該圖形改變信號改變預期 的資料；及 / :資料比較器用以根據該圖形改變信號接收從該圖 形改變電路所輸出的正確或錯誤的預期資料、用以比較 該接收資料與從該記憶體晶片所讀出之資料、及用以輸 出該比較結果作為該測試結果。 10·—種半導體裝置，包含； 一記憶體連接端’㈣至裝設於—作為該記憶體裝 置之相同封裝物内的記憶體晶片之一端； 一模式選擇端用以接收一模式選擇信號其選擇用 以測试該記憶體晶片的一第一及第二測試模式之一； 一圖形產生器於該第一測試模式期間操作以產生 一内部測試圖形給該記憶體晶片； 一測试結果端用以輸出一根據該内部測試圖形所 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -62- 556333 申請專利範園 執行的測試結果； 、—多_端於該第三測試模式期間當作 並且於一正常操作期間當作一正常端；及 " 轉器用以於該第一測試模式期間選擇從 θ /生讀輸出的該内部測試圖形用以於 一 測試模式期間選擇-經由該測試端所供應的外 圖形、並用以輸出該選擇測試圖形至該記憶體晶片。 η· 一種半導體裝置，包含第—及第二記憶體晶片及—且有 γ控制裝設於-單—封中物内的該第_及第二記憶體 明片之邏輯電路的邏輯晶片，其中該邏輯電路包含： 一外部端用以接收一外部信號以存取該第一及第 二記憶體晶片； 一測試開始端用以接收當至少該第一及第二記憶 ^晶片之一被測試時所啟動且當該第一及第二記憶體 晶片被正常操作時所不啟動的一測試開始信號； 存取#號產生器用以轉變存取該第一記憶體 片之該外部信號成與該第一記憶體晶片之介面匹配 一記憶體存取信號；及 一第一選擇器用以於啟動該測試開始信號期間選 擇該外部信號作為一測試信號、用以於不啟動該測試開 始信號期間選擇該記憶體存取信號、並用以輸出該選擇 信號至該第一記憶體晶片。 12·如申請專利範圍第11項之半導體裝置，其中該邏輯電 具有一第一切換電路用以於啟動該測試開始信號期間 曰曰 的 路 (請先閲讀背面之注意事項再填寫本頁} 訂丨 (CNS) A4^ (210X297^) -63- 六、申請專利範園 號至該第一選擇器、並 間輪出該外部信號至 輸出作為該測試信號之該外部信 用以於不啟動該測試開始信號期 該存取信號產生器。 13·如申請專利範圍第12項之半 具有： 導體裝置’其中該邏輯電路 一記憶體選擇端用 擇被測試的該第一及第 以接收一記憶體選擇信號其 二記憶體晶片；

片之 一緩衝器電路用以接收存取該第二記憶體 該外部信號； ~ -第二選擇器用以於啟動該測試開始信號期間選 擇該測試信號、用以於不啟動該職開始㈣期間選擇 經由該緩衝Hf：路所傳送之料部㈣、並用以輸出該 選擇信號至該第二記憶體晶片；及 一第一切換電路設在該第一切換電路與該第一選 擇器之間，用以根據該記憶體選擇信號傳送經由該第一 切換電路所供應之該測試信號至該第一及第二選擇器 之一 〇 14.如申請專利範圍第13項之半導體裝置，其中該邏輯電路 具有： 一測試模式端用以於啟動該測試開始信號期間接 收一測試模式信號以選擇測試模式之一； 一第一測試圖形產生器用以產生一第一測試圖形 信號以測試該第一記憶體晶片；及 一第三選擇器設在該第二切換電路與該第一選擇 本紙張尺度適用中國國家標準（CNJS) M規格（210X297公釐） -64- ^6333

申請專利範圍 =間，當賴試模式信號表示試模式時用以 =由該第二切換電路所供應之該外部信號當該測 心W表不H試模式時用以選擇該第 2=號、並用讀出作為_試信號之該選擇信號 至该第一選擇器。 15.2請專利範圍第14項之半導體裝置，其中該邏輯電路 —第二測試圖形產生器用以產 仏戒以測試該第二記憶體晶片；及 第四選擇H设在該第二切換電路與該第二選 器之間，當該測試模式信號表示該第—測試模切用以 選擇經由該第二切換電路所供應之該外部信號、”則 喊模式信號表示該第二測試模式時用简擇該第二 試圖形信號、並用以輸出作為該測試信號之該達; 至該第二選擇器。 β 請專利範圍第⑽之半導體裝置，其中該邏輯電 形 擇 以 測 號 路 一測試模式端用以於啟動該測試開始信號期間接 收一測試模式信號以選擇測試模式之一； 一第一測試圖形產生器用以產生一第一測試圖 ^號以測試該第一記憶體晶片；及 一第二選擇器設在該外部端與該第一選擇器 間’當該測試模式信號表示-第-測試模式時用以選 該外部信號、當該測試模式信號表示_第二測試模式時 形 之 (請先1讀背面之注意事項再填寫本頁)

-65- 咖333 A8 B8 C8 D8 、申請專利範圍 用以選擇該第一測試圖形信號、並用以輸出作為該、貝I 一 L號之該選擇信號至該第一選擇器。 、式 17·如申請專利範圍第16項之半導體裝置，其中該 具有： 丹电路 ^ 一第二測試圖形產生器用以產生一第二測試圖形 偽號以測試該第二記憶體晶片；及 一第四選擇器設在該外部端與一第二選擇器之 間，當該測試模式信號表示該第一測試模式時用以選擇 該外部信號、當該測試模式信號表示該第二測試模式時 用以選擇該第二測試圖形信號、並用以輸出作為該測試 L號之該選擇信號至該第二選擇器。 18·如申請專利範圍第叫之半導體裝置，其中該邏輯電路 具有： 一時脈端用以接收一時脈信號；及 一時脈轉換器用以轉換在該時脈端所接收之該時 脈信號的頻率並用以供應該轉換的時脈信號至該邏輯 電路的該内部電路。 19·如申請專利範圍第丨丨項之半導體裝置，其中該邏輯電路 具有一時脈產生器用以產生一被用於該邏輯電路之該 等内部電路的時脈信號。 20·如申請專利範圍第11項之半導體裝置，其中·· δ亥第一 §己憶體晶片係一非揮發性記憶體；及 該第二記憶體晶片係一揮發性記憶體。 21·如申請專利範圍第2〇項之半導體裝置，其中_· 本紙張尺度適财®®家標準（CNS) Α4規格（210X297公釐） C請先閲讀背面之注意事項再填寫本頁} •訂丨 -66- 556333 A8 B8 C8 "" D8 六、申請專利範^ ' /第5己憶體晶片係一快閃記憶體；及 該第二記憶體晶片係一虛擬SRAM。 22·抑種半導體裝置，包含—第—記憶體晶片與—裝設於一 單封裝物内之第二記憶體晶片，並且該第二記憶體晶 片包含一控制該第一及第二記憶體晶片的邏輯電路，其 中該邏輯電路包含： 一外部端用以接收一外部信號以存取該第一及第 二記憶體晶片； 一測試開始端用以接收當至少該第一及第二記憶 f晶片之一被測試時所啟動且當該第一及第二記憶體 晶片被正常操作時所不啟動的一測試開始信號； 存取仏號產生器用以轉變存取該第一記憶體晶 片之該外部信號成與該第一記憶體晶片之介面匹配的 一記憶體存取信號；及 第一選擇器用以於啟動該測試開始信號期間選 擇u外號作為一測試信號、用以於不啟動該測試開 始信號期間選擇該記憶體存取信號、並用以輸出該選擇 信號至該第一記憶體晶片。 23·如申請專利範圍第22項之半導體裝置，其中該邏輯電路 具有一第一切換電路用以於啟動該測試開始信號期間 輸出作為該測試信號之該外部信號至該第一選擇器、並 用以於不啟動該測試開始信號期間輸出該外部信號至 該存取信號產生器。 24·如申請專利範圍第23項之半導體裝置，其中該邏輯電路 本紙張尺度適用中國國家標準（CNS) Α4規格（210X 297公釐) (請先閲讀背面之注意事項再填窝本頁)

-67- 556333 A8 B8 C8 D8 、申請專利範圍 具有： (請先閲讀背面之注意事項再填寫本頁) 一記憶體選擇端用以接收一記憶體選擇信號其選 擇被測試的該第一及第二記憶體晶片； 一緩衝器電路用以接收存取該第二記憶體晶片之 該外部信號； 一第二選擇器用以於啟動該測試開始信號期間選 擇該測試信號、用以於不啟動該測試開始信號期間選擇 經由該緩衝器電路所傳送之該外部信號、並用以輸出該 選擇信號至該第二記憶體晶片；及 一第一切換電路設在該第一切換電路與該第一選 擇器之間，用以根據該記憶體選擇信號傳送經由該第一 .、可_ 切換電路所供應之該測試信號至該第一及第二選擇器 之一。 25.如申請專利範圍第24項之半導體裝置，其中該邏輯電路 具有： 一測試模式端用以於啟動該測試開始信號期間接 收一測試模式信號以選擇測試模式之一； -第-測試圖形產生器用以產生_第_測試圖形 信號以測試該第一記憶體晶片；及 -第三選擇器設在該第二切換電路與該第一選擇 器之間，當該測試模式信號表示_第_測試模式時用以 選擇經由該第二切換電路所供應之料部㈣、當該測 試模式信號表示一第二測試模式眸田 义恢忒時用以選擇該第一測 試圖形信號、並用以輸出作為該測發 唬之該選擇信號 -68- 、申請專利範園 至該第一選擇器。 π如申請專利範圍第25項之半導體裝置，其中該邏輯 具有： ▲-第二測試圖形產生器用以產生一第二測試圖形 信號以測試該第二記憶體晶片；及 -第四選擇器設在該第二切換電路與該第二選擇 器之間’當該測試模式信號表示該第_測試模式時用以 選擇經由該第二切換電路所供應之該外部信號、當該測 式模式L號表示該第二測試模式時用以選擇該第二測 試圖形信號、並用以輸出作為該測試信號之該選擇信號 至該第二選擇器。 〜 27. 如申請專利職第22項之半導體裝置，其中該邏輯電路 具有： 一測試模式端用以於啟動該測試開始信號期間接 收一測試模式信號以選擇測試模式之一； ▲-第一測試圖形產生器用以產生—第_測試圖 信號以測試該第一記憶體晶片；及 一第三選擇器設在該外部端與該第_選擇器 間，當該測試模式信號表示一第一測試模式時用以選之 該外部信號、當該測試模式信號表示一第二測試模 ' 擇 用以選擇該第一測試圖形信號、並用以輸出作為該、夺 信號之該選擇信號至該第一選擇器。 ·、、、該測試 28. 如申請專利範圍第27項之半導體裝置，其中該羅。 具有： 輯電路 心 6333

申請專利範圍 一第二測試圖形產生器用以產生一 ^ ^ 乐一剛試圖形 k號以測試該第二記憶體晶片；及 (請先M%讀背面t注意事項再填寫本頁) 一第四選擇器設在該外部端與一第二 。 ~'選擇器之 間，當該測試模式信號表示該第一測試模式時用以選擇 該外部信號、當該測試模式信號表示該第二測試模=時 用以選擇該第二測試圖形信號、並用以輸出作為該測試 信號之該選擇信號至該第二選擇器。 ° 29·如申請專利範圍第22項之半導體裝置，其中該邏輯電路 具有： 一時脈端用以接收一時脈信號；及 一時脈轉換器用以轉換在該時脈端所接收之該時 脈信號的頻率並用以供應該轉換的時脈信號至該邏輯 電路的該等内部電路。 3〇·如申請專利範圍第22項之半導體裝置，其中該邏輯電路 具有一時脈產生器用以產生一被用於該邏輯電路之該 等内部電路的時脈信號。 31·如申請專利範圍第22項之半導體裝置，其中： 該第一記憶體晶片係一非揮發性記憶體；及 該第二記憶體晶片係一揮發性記憶體。 32·如申請專利範圍第31項之半導體裝置，其中： 該第一記憶體晶片係一快閃記憶體；及 該第二記憶體晶片係一虛擬SRAM。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -70-