KR20030023850A

KR20030023850A - 반도체 장치

Info

Publication number: KR20030023850A
Application number: KR1020020023338A
Authority: KR
Inventors: 야마자키마사후미; 스즈키다카아키; 나카무라도시카즈; 에토사토시; 미요도시야; 사토아야코; 요네다다카유키; 가와무라노리코
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-09-14
Filing date: 2002-04-29
Publication date: 2003-03-20
Also published as: TW556333B; EP1890297B1; EP1293989B1; US20030065997A1; CN1279614C; US7243274B2; DE60233985D1; EP1890298B1; DE60227624D1; EP1293989A3; US20060015788A1; EP1890298A1; DE60231928D1; US6961881B2; CN1405886A; EP1293989A2; KR100900921B1; EP1890297A1

Abstract

논리 칩과, 이 논리 칩에 의해 액세스되는 메모리 칩이 단일 패키지에 실장되어 있다. 논리 칩의 패턴 생성 회로는 제1 테스트 모드 동안에 동작하여 메모리 칩용의 내부 테스트 패턴을 생성한다. 패턴 선택 회로는 제1 테스트 모드 동안에 패턴 생성 회로로부터 출력되는 내부 테스트 패턴을 선택하고, 제2 테스트 모드 동안에 테스트 단자를 거쳐 공급되는 외부 테스트 패턴을 선택하여, 그 선택된 테스트 패턴을 메모리 칩에 출력한다. 패키지에 실장된 메모리 칩은 모드 선택 신호에 따라 논리 칩 내에서 생성되는 내부 테스트 패턴(제1 테스트 모드) 또는 외부로부터 공급되는 외부 테스트 패턴(제2 테스트 모드) 중 어느 하나를 사용하여 테스트된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 단독으로 시스템을 구성하는 동일한 패키지내에 복수의 칩이 실장되어 있는 반도체 장치 및 이 반도체 장치에 실장되는 반도체 장치에 관한 것이다. 특히, 본 발명은 상기 반도체 장치에 실장된 메모리 칩을 테스트하는 기술에 관한 것이다.

또한, 본 발명은 상기 반도체 장치를 구성하는 반도체 칩에서 사용되는 클록 신호를 공급하는 기술에 관한 것이다.

최근, 각각의 공정 기술이 상이한 메모리 칩, 디지털 칩, 아날로그 칩 및 수동 부품 등이, 하나의 시스템으로서 작용하는 단일 패키지내에 수용되어 있는 반도체 장치를 제공하는 패키징 기술이 개발되고 있다. 특히, 칩간의 배선의 영향을 고려하여, LSI 설계 공정 뿐만 아니라 실장 공정까지 포함한 설계 환경을 이용하여 개발된 반도체 장치를, 시스템 인 패키지(System-In-Package)(이하, "SIP"라 함) 또는 멀티 칩 패키지(Multi-Chip-Package)(이하, "MCP"라 함)라고 부른다.

이러한 종류의 SIP의 테스트는 종래의 멀티 칩 모듈(MCM)의 테스트와 유사한 방법으로 행해진다. 예를 들면, 메모리 칩과 논리 칩을 실장하여 SIP가 형성되는 경우, 메모리 칩의 기능 테스트, 논리 칩의 기능 테스트 및 메모리 칩과 논리 칩간의 상호 접속부의 테스트는 SIP의 조립 후에 행해진다.

SIP에 실장된 메모리 칩이 논리 칩에 의해서만 액세스되는 경우에는 메모리 칩의 단자를 SIP의 외부 단자에 접속할 필요가 없다. 그 경우, 메모리 칩은 논리 칩을 통해 테스트된다. 그렇지만, 그 경우에는, 논리 칩에 각종 데이터를 설정함으로써 메모리 칩 테스트가 행해지게 되며, 그 결과 테스트 시간이 길어지는 문제가 있었다. 테스트 시간의 길이는 제조 비용에 직접적인 영향을 미친다.

또한, 논리 칩에 각종 데이터가 설정되고 이에 따라 논리 칩이 메모리 칩을 액세스하기 위한 신호를 생성할 수 있게 되는 경우, 메모리 칩을 개별적으로 테스트하는 데 사용되는 테스트 프로그램은 사용될 수 없다. 메모리 칩을 개별적으로테스트하는 데 사용되는 테스트 프로그램은, 예를 들면 웨이퍼에 형성된 복수의 메모리 칩을 테스트하기 위한 프로브 테스트에서 사용될 수 있다.

종래에는, 상기의 문제들에 대처하기 위해, 메모리 칩이 논리 칩에 의해서만 액세스되는 경우에도, SIP에 실장된 메모리 칩의 단자가 SIP의 외부 단자에 접속되어 있었다. 이와 같이 함으로써, SIP의 구성 후에도 SIP의 외부로부터 메모리 칩을 직접 액세스할 수 있고, 따라서 메모리 칩의 기능을 테스트하는 데 걸리는 시간을 단축시킬 수 있다.

그렇지만, 메모리 칩의 단자가 SIP의 외부 단자에 접속되어 있는 경우, SIP 내의 단자 및 배선의 수가 증가하게 된다. 예를 들면, 메모리 칩과 논리 칩이 시스템 기판 상에 실장되어 있는 경우, 시스템 기판 내에 형성된 배선 및 단자의 수가 증가하게 된다. 이에 따라, SIP의 사이즈 및 SIP의 제조 비용이 증가한다는 문제가 있다.

게다가, 통상 동작(출하 후 제품의 동작)에 불필요한 배선이 메모리 칩에 접속되어 있기 때문에, 여분의 부하에 의한 신호 지연, 특성 저하 등의 문제가 발생하게 된다.

한편, 메모리 칩내에 BIST(Built-In Self Test)를 행하기 위한 테스트 회로가 형성되어 있고 이 테스트 회로가 논리 칩으로부터 제어됨으로써, SIP의 조립 후에도 메모리 칩을 테스트할 수 있는 기술이 개발되고 있다. 그러나, 이 테스트 회로는, 통상 동작 동안에 사용되는 논리 칩과 메모리 칩간의 인터페이스를 테스트할수 없다.

본 발명의 목적은, SIP로서 형성된 반도체 장치 및 SIP 내에 실장되는 반도체 장치의 단가를 증가시키지 않고, SIP(또는 MCP)에 실장된 메모리 칩을 확실히 테스트하는 데 있다.

본 발명의 다른 목적은, 테스트용 배선의 부하가 SIP 내의 시스템 동작에 영향을 미치는 것을 방지하는 데 있다.

본 발명의 또다른 목적은, 반도체 장치에 실장된 메모리 칩용의 테스트 프로그램을 개발하는 데 드는 비용을 삭감하는 데 있다.

본 발명의 또다른 목적은, 복수의 메모리 칩 및 이들 메모리 칩을 제어하는 논리 칩이 실장되어 있는 반도체 장치내의 논리 칩에 최적의 클록 신호를 공급하는 데 있다.

도 1은 본 발명의 제1 실시예를 나타낸 블록도.

도 2는 도 1에 도시한 메모리 테스트 회로를 상세히 나타낸 블록도.

도 3은 도 2에 도시한 모드 설정 회로를 상세히 나타낸 회로도.

도 4는 도 2에 도시한 패턴 선택 회로를 상세히 나타낸 회로도.

도 5는 도 2에 도시한 데이터 절환 회로를 상세히 나타낸 회로도.

도 6은 도 2에 도시한 커맨드 공급 회로, 어드레스 공급 회로 및 데이터 공급 회로를 상세히 나타낸 회로도.

도 7은 본 발명의 제2 실시예를 나타낸 블록도.

도 8은 도 7에 도시한 메모리 테스트 회로를 상세히 나타낸 블록도.

도 9는 도 8에 도시한 모드 설정 회로를 상세히 나타낸 회로도.

도 10은 도 8에 도시한 패턴 생성 회로 및 패턴 선택 회로를 상세히 나타낸 블록도.

도 11은 도 8에 도시한 데이터 절환 회로를 상세히 나타낸 회로도.

도 12는 본 발명의 제3 실시예를 나타낸 블록도.

도 13은 도 12에 도시한 모드 설정 회로를 상세히 나타낸 회로도.

도 14는 도 12에 도시한 패턴 생성 회로 및 패턴 선택 회로를 상세히 나타낸블록도.

도 15는 본 발명의 제4 실시예의 패턴 생성 회로 및 패턴 선택 회로를 상세히 나타낸 블록도.

도 16은 본 발명의 제5 실시예를 나타낸 블록도.

도 17은 도 16에 도시한 메모리 테스트 회로를 상세히 나타낸 블록도.

도 18은 도 17에 도시한 데이터 출력 회로를 상세히 나타낸 회로도.

도 19는 본 발명의 제6 실시예의 메모리 테스트 회로를 상세히 나타낸 블록도.

도 20은 도 19에 도시한 패턴 변경 회로를 상세히 나타낸 회로도.

도 21은 본 발명의 제7 실시예를 나타낸 블록도.

도 22는 도 21에 도시한 제1, 제2 및 제3 스위치 회로를 상세히 나타낸 회로도.

도 23은 도 21에 도시한 제1 및 제2 선택 회로를 상세히 나타낸 회로도.

도 24는 외부 신호와 메모리에 공급되는 신호와의 대응 관계를 나타낸 설명도.

도 25는 본 발명의 제8 실시예를 나타낸 블록도.

도 26은 본 발명의 제9 실시예를 나타낸 블록도.

도 27은 도 26에 도시한 제3 및 제4 선택 회로를 상세히 나타낸 회로도.

도 28은 본 발명의 제10 실시예를 나타낸 블록도.

도 29는 본 발명의 제11 실시예를 나타낸 블록도.

도 30은 본 발명의 제12 실시예를 나타낸 블록도.

도 31은 본 발명의 제13 실시예를 나타낸 블록도.

도 32는 본 발명의 제14 실시예를 나타낸 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1, 1A, 1B, 1C, 1D, 1E, 1F, 1G, 10, 10A, 10D : 시스템 기판

2, 2B, 2D, 2F, 12, 12A, 12D : 논리 칩

3 : 플래시 메모리 (제1 메모리 칩)

4, 4A, 4C, 4E, 4F : 의사 SRAM(제2 메모리 칩)

4B : 의사 SRAM 코어

5, 5B, 5D, 5F, 16 : 논리 회로

6 : 액세스 신호 생성 회로

7 : 버퍼 회로

8 : 분주 회로

9A : 제1 테스트 패턴 생성 회로

9B : 제2 테스트 패턴 생성 회로

11 : 발진 회로

12 : 메모리 칩

18 : 메모리 컨트롤러

20, 22 : 메모리 인터페이스

24, 24A, 24B, 24D, 24E : 메모리 테스트 회로

26 : 엔트리 회로

28, 30 : 외부 인터페이스

32, 32A, 32D : 메모리 테스트 인터페이스

34 : 스위치

36, 36A, 36B : 모드 설정 회로

38, 38A, 38B, 38C, 38D : 패턴 생성 회로

39a, 39c, 39f : 제1 패턴 생성 회로

39b, 39d, 39g : 제2 패턴 생성 회로

39e : 프리차지 제어 회로

39h : 리프레쉬 제어 회로

40, 40A : 패턴 선택 회로

41a : 직접 공급 회로

42, 42A : 데이터 절환 회로

44 : 데이터 비교 회로

46 : 커맨드 공급 회로

48 : 어드레스 공급 회로

50 : 데이터 공급 회로

52 : 테스트 결과 출력 회로

54 : 데이터 출력 회로

56 : 패턴 변경 회로

ADD, BADD, MADD, PADD : 어드레스 신호

BCMD, CMD, MCMD, PCMD : 커맨드 신호

BDT, DT, MDT, PWDT : 데이터 신호

CLK : 클록 신호, 클록 단자

CMP : 비교 결과 신호

CMPEN : 비교 인에이블 신호

CRDT, DRDT, RDDT : 판독 데이터 신호

DQSEL : 데이터 선택 신호

DWDT : 기록 데이터 신호

EDT, EDT1 : 예상 데이터

ENT : 엔트리 신호

EXT : 외부 단자, 외부 신호

FMD, FMODE : 페일 모드 신호

ICLK : 내부 클록 신호

MAC1, MAC2 : 메모리 액세스 신호

MCP : 멀티 칩 패키지

MDSET, MDSET12, MDSET1-4 : 모드 설정 신호

MODE, MODE0-2 : 모드 신호

MSEL : 메모리 선택 단자, 메모리 선택 신호

MTEST : 메모리 테스트 신호

RESET : 하드웨어 리셋 단자, 하드웨어 리셋 신호

RSLT, RSLT1 : 테스트 결과 신호

SEL1 : 제1 선택 회로

SEL2 : 제2 선택 회로

SEL3 : 제3 선택 회로

SEL4 : 제4 선택 회로

SIP : 시스템 인 패키지

SW1 : 제1 스위치 회로

SW2 : 제2 스위치 회로

SW3 : 제3 스위치 회로

TCON, TCON2 : 타이밍 제어 신호

TEST : 테스트 신호

TST : 테스트 기동 단자, 테스트 기동 신호

본 발명의 반도체 장치의 한 측면에 따르면, 반도체 장치는 논리 칩과 이 논리 칩에 의해 액세스되는 메모리 칩을 단일 패키지에 실장하여 형성된다. 즉, 반도체 장치는 시스템 인 패키지(System-In-Package)(이하, "SIP"라 함) 또는 멀티 칩 모듈(Multi-Chip-Module)(이하, "MCM"라 함)로서 형성되어 있다. 반도체 장치는 이 반도체 장치와 동일한 패키지에 실장되는 메모리 칩의 단자에 접속되는 메모리 접속 단자를 가지며, 이하에 기술하는 바와 같이 논리 칩으로서 동작한다.

논리 칩의 모드 선택 단자는 메모리 칩을 테스트하기 위한 제1 또는 제2 테스트 모드를 선택하는 모드 선택 신호를 수신한다. 반도체 장치의 통상 동작 시에사용되는 논리 칩 단자의 일부는 제2 테스트 모드 동안에 테스트 단자로서 사용된다. 즉, 이들 단자는 제1 겸용 단자로서 기능한다.

논리 칩은 패턴 생성 회로 및 패턴 선택 회로를 가지고 있다. 패턴 생성 회로는 제1 테스트 모드 동안에 동작하여 메모리 칩용의 내부 테스트 패턴(들)을 생성한다. 패턴 선택 회로는, 제1 테스트 모드 동안에, 상기 패턴 생성 회로로부터 출력된 내부 테스트 패턴을 선택한다. 내부 테스트 패턴에 따라 실행되는 테스트의 결과는 테스트 결과 단자로부터 출력된다. 패턴 선택 회로는, 제2 테스트 모드 동안에, 테스트 단자를 거쳐 공급된 외부 테스트 패턴을 선택한다. 패턴 선택 회로는 그 선택된 테스트 패턴을 메모리 칩에 출력한다. 이와 같이, 패키지에 실장된 메모리 칩은 모드 선택 신호에 따라 논리 칩 내에서 생성되는 내부 테스트 패턴(제1 테스트 모드) 또는 외부로부터 공급되는 외부 테스트 패턴(제2 테스트 모드) 중 어느 하나를 사용하여 테스트된다.

제1 테스트 모드는 예를 들면 패키지 조립 후의 최종 테스트에서 사용된다. 최종 테스트에 의해, 패키지 공정 중에 생긴 손상에 의해 발생한 불량 메모리 칩(즉, 불량 SIP)이 선별된다. 종래에는, SIP에 실장된 메모리 칩용의 테스트 패턴을 생성하는 패턴 생성 회로가 메모리 칩내에 형성되어 있었다(BIST). 이 때문에, 종래의 BIST는 논리 칩과 메모리 칩간의 인터페이스를 테스트할 수 없었다. 본 발명에 따르면, BIST와 유사한 테스트 기능(이하, BIST 기능이라 함)이 메모리 칩의 외부 중에서 상기 메모리 칩과 함께 패키지에 실장되는 논리 칩의 내부에 형성된다. 이 때문에, BIST 기능은 메모리 칩의 상세한 테스트 뿐만 아니라, 논리 칩과 메모리 칩간의 인터페이스의 테스트도 제공할 수 있다.

패턴 생성 회로가 논리 칩내에 형성되기 때문에, 메모리 칩용의 상세한 테스트 패턴을 패키지의 외부로부터 공급할 필요가 없다. 따라서, 외부로부터 메모리 칩으로 테스트 패턴을 공급하기 위해, 메모리 칩의 단자를 패키지의 외부 단자에 직접 접속할 필요가 없다. 그 결과, 메모리 칩 등이 시스템 기판 상에 탑재되어 있는 SIP 또는 MCM에 있어서, 시스템 기판에 형성되는 배선의 수를 감축할 수 있으며, 따라서 패키지 단가를 저감할 수 있다. 배선의 수가 감축됨으로써 시스템 기판을 더 작은 사이즈로 형성할 수 있는 경우, 패키지를 더 작은 사이즈로 형성할 수 있다. 게다가, 통상 동작(출하 후 제품의 동작)에 불필요한 배선이 메모리 칩에 접속되지 않기 때문에, 여분의 부하에 의한 신호 지연, 특성 저하 등을 방지할 수 있다.

제2 테스트 모드는 메모리 칩을 제1 테스트 모드에서보다 더 상세하게 평가하고자 하는 경우에 사용된다. 제2 테스트 모드에서는, 예를 들면 반도체 장치가 LSI 테스터에 부착되고, 외부 테스트 패턴이 이 LSI 테스터로부터 반도체 장치로 인가된다. 즉, 제1 테스트 모드에 의해서는 공급할 수 없는 상세한 테스트 패턴 또는 새로운 테스트 패턴이 외부 테스트 패턴으로서 메모리 칩에 공급된다. 이 때문에, 제2 테스트 모드는 반도체 장치의 개발시(시제품 제조 후의 평가 테스트) 및 불량품의 해석시에 특히 유효하다.

종래에는, SIP에 실장된 메모리칩을 상세히 해석하기 위해, 전술한 바와 같이, 메모리 칩의 단자를 패키지의 외부 단자에 직접 접속하였다. 제2 테스트 모드에서는, 테스트 단자를 거쳐 공급되는 외부 테스트 패턴이 패턴 선택 회로를 거쳐 메모리 칩에 공급된다. 이 때문에, 테스트 단자(외부 단자)의 부하가 메모리 칩의 단자에 직접 영향을 미치지는 않는다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 패턴 생성 회로는 복수의 내부 테스트 패턴을 생성하는 기능을 가지고 있다. 패턴 생성 회로는 논리 칩의 패턴 선택 단자를 거쳐 공급되는 패턴 선택 신호에 응답하여 내부 테스트 패턴 중 하나를 메모리 칩에 출력한다. 이 때문에, 양산의 초기와 양산의 안정기와의 사이에 내부 테스트 패턴을 용이하게 변경할 수 있다. SIP의 사양에 따라 상이한 용량을 갖는 메모리 칩이 실장되어 있는 경우, 각각의 메모리 칩마다 내부 테스트 패턴을 용이하게 변경할 수 있다. 또한, SIP의 사양에 따라 상이한 종류의 메모리 칩이 실장되는 경우에도, 각각의 메모리 칩마다 내부 테스트 패턴을 용이하게 변경할 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 패턴 생성 회로는 제1 테스트 패턴과, 제1 테스트 패턴에 다른 테스트 패턴을 부가하여 구성한 제2 테스트 패턴을 생성한다. 즉, 제1 테스트 패턴은 제2 테스트 패턴에 포함되어 있다. 불량률이 높은 양산의 초기에는 상세한 제2 테스트 패턴을 사용하여 테스트를 행하고, 불량률이 낮은 양산의 안정기에는 간편하면서도 불량 검출률이 높은 제1 테스트 패턴을 사용하여 테스트를 행함으로써, 양산이 안정화된 후의 테스트 시간을 단축할 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 내부 테스트 패턴 중 2개는, 메모리 칩 내의 주목한 메모리 셀에 인접하는 메모리 셀에 데이터를 기록하기 위한 더미 기록 패턴을 포함하지 않는 제1 테스트 패턴과, 더미 기록 패턴을 포함하는 제2 테스트 패턴으로 구성된다. 더미 기록 패턴을 사용하여, 인접하는 메모리 셀간의 간섭 또는 배선간의 간섭을 검사할 수 있다. 많은 경우, 메모리 셀간의 간섭은 메모리 칩의 제조 조건의 변동(배선 폭의 변동 등)에 기인한다. 이 때문에, 예를 들면 제조 조건이 변동했을 때에는, 더미 기록 패턴을 포함하는 제2 테스트 패턴을 사용하여 테스트를 행하고, 제조 조건이 안정화되어 있을 때에는 제1 테스트 패턴을 사용하여 테스트를 행함으로써, 최종 테스트에 드는 비용을 최소화할 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 논리 칩은 타이밍 선택 신호를 수신하기 위한 타이밍 선택 단자를 가지고 있다. 메모리 칩은 메모리 셀과, 이 메모리 셀에 대한 데이터의 입출력을 행하기 위한 비트선을 가지고 있다. 패턴 생성 회로는 메모리 셀로의 데이터의 기록 종료시부터 비트선의 프리차지를 개시할 때까지의 시간을 타이밍 선택 신호에 따라 변화시키는 프리차지 제어 회로를 가지고 있다. 이 때문에, 패키지의 조립 후에도 외부로부터 공급되는 타이밍 선택 신호에 따라 테스트 패턴의 타이밍을 용이하게 변경시킬 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 논리 칩은 타이밍 선택 신호를 수신하기 위한 타이밍 선택 단자를 가지고 있다. 메모리 칩은 데이터를 유지시키는 커패시터를 각각 갖는 다수의 휘발성 메모리 셀을 가지고 있다. 패턴 생성 회로는 메모리 셀에 대한 리프레쉬 동작이 실행되는 간격(리프레쉬 요구 간격)을타이밍 선택 신호에 따라 변화시키는 리프레쉬 제어 회로를 가지고 있다. 외부로부터 공급되는 타이밍 선택 신호에 따라 리프레쉬 요구 간격을 변화시킴으로써, 패키지의 구성 후에도 메모리 셀의 리프레쉬 특성(데이터 유지 특성)을 용이하게 테스트할 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 논리 칩은 페일(fail) 모드 신호를 수신하기 위한 페일 모드 단자와 페일 모드 선택 회로를 가지고 있다. 페일 모드 선택 회로는 제1 테스트 모드 동안에 페일 모드 신호에 따라 최초의 페일 후에 테스트를 중단할 것인지, 페일에 상관없이 모든 테스트를 실행할 것인지를 선택한다. 예를 들면, 패키지 조립 후의 최종 테스트에서는, 최초의 페일 후에 테스트를 중단함으로써, 양품(良品)을 신속하게 선별할 수 있다. 또한, 불량 메모리 칩의 해석 시에는, 페일에 상관없이 모든 테스트를 실행하도록 페일 모드 신호를 설정함으로써, 메모리 칩의 불량 원인을 용이하게 추정할 수 있다. 그 후, 불량의 원인은 테스트 단자를 거쳐 외부 테스트 패턴을 공급함으로써 결정된다.

불량률이 높은 양산의 초기에는 페일에 상관없이 모든 테스트를 실행하고, 불량률이 낮은 양산의 안정기에는 최초의 페일 후에 테스트를 중단함으로써, 양산이 안정화된 후의 테스트 시간을 단축시킬 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 제2 겸용 단자는, 제1 테스트 모드 동안에는 내부 테스트 패턴에 따라 순차적으로 실행되는 테스트 항목을 출력하는 테스트 항목 단자로서 기능하고, 통상 동작 동안에는 통상 단자로서 기능한다. 이 때문에, 제1 테스트 모드 동안에, SIP를 평가하는 LSI 테스터 등은 페일이존재하는 테스트 항목을 용이하게 인식할 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 논리 칩은 패턴 변경 신호를 수신하기 위한 패턴 변경 단자, 패턴 변경 회로 및 데이터 비교 회로를 가지고 있다. 패턴 변경 회로는 패턴 변경 신호에 따라 예상 데이터를 변경한다. 데이터 비교 회로는 패턴 변경 신호에 따라 패턴 변경 회로로부터 출력되는 올바른 예상 데이터(correct expected data) 또는 틀린 예상 데이터(incorrect expected data)를 수신하고, 그 수신된 데이터를 메모리 칩으로부터 판독한 데이터와 비교하여, 그 비교 결과를 테스트 결과로서 출력한다.

패턴 변경 회로는 패턴 변경 신호에 따라 틀린 예상 데이터를 출력한다. 따라서, 메모리 칩이 올바르게 동작하여도, 모든 테스트가 항상 페일(fail)로 된다. 그에 따라, 제1 테스트 모드 동안에 동작하는 논리 칩 내의 임의의 회로에 고장이 발생하여 비교 결과가 항상 패스되는 경우에도, 그 고장을 검출할 수 있다. 즉, 메모리 칩의 불량 뿐만 아니라 논리 칩의 불량도 검출할 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 반도체 장치는 제1 및 제2 메모리 칩과, 이들 메모리 칩을 제어하는 논리 회로를 갖는 논리 칩을 단일 패키지에 실장하여 형성된다. 이 반도체 장치에서는, 제1 및 제2 메모리 칩이 단일 패키지에 실장되고, 이들 제1 및 제2 메모리 칩을 제어하는 논리 회로가 제2 메모리 칩내에 포함되어 있다. 즉, 반도체 장치는 시스템 인 패키지(SIP) 또는 멀티 칩 패키지(MCP)로서 형성되어 있다. 예를 들면, 제1 메모리 칩은 플래시 메모리 등의 불휘발성 메모리이고, 제2 메모리 칩은 DRAM, SRAM, 또는 의사 SRAM 등의 휘발성메모리이다.

논리 회로는 외부 단자, 테스트 기동 단자, 액세스 신호 생성 회로 및 제1 선택 회로를 가지고 있다. 외부 단자는 제1 및 제2 메모리 칩을 액세스하기 위해 반도체 장치의 외부로부터 공급되는 외부 신호를 수신한다. 테스트 기동 단자는 제1 및 제2 메모리 칩 중 적어도 하나가 테스트될 때 활성화되고, 제1 및 제2 메모리 칩이 통상 동작을 할 때 비활성화되는 테스트 기동 신호를 수신한다.

액세스 신호 생성 회로는 제1 메모리 칩을 액세스하기 위해 공급되는 외부 신호를, 제1 메모리 칩의 인터페이스와 정합하는 메모리 액세스 신호로 변환한다. 제1 선택 회로는 테스트 신호로서 테스트 기동 신호의 활성화 동안에는 외부 신호를 선택하고, 테스트 기동 신호의 비활성화 동안에는 메모리 액세스 신호를 선택하여, 그 선택된 신호를 제1 메모리 칩에 출력한다. 즉, 테스트 모드 동안에, 제1 선택 회로가 외부 신호를 선택함으로써, 제1 메모리 칩을 외부로부터 직접 액세스할 수 있다. 이 때문에, 제1 메모리 칩만을 테스트하는 테스트 프로그램을 SIP 또는 반도체 장치의 제조 후의 테스트 프로그램으로서 전용(轉用)할 수 있다. 그 결과, 프로그램 개발 등에 드는 테스트 비용을 감축할 수 있다.

반도체 장치의 제조 후에 논리 회로를 거쳐 메모리 칩을 테스트할 수 있기 때문에, 반도체 장치에 실장되는 칩들간의 상호 접속부를 테스트할 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 논리 회로는 제1 스위치 회로를 가지고 있다. 제1 스위치 회로는 테스트 기동 신호의 활성화 동안에는 외부 단자로부터 공급되는 외부 신호를 테스트 신호로서 제1 선택 회로에 출력하고, 테스트 기동 신호의 비활성화 동안에는 상기 외부 신호를 액세스 신호 생성 회로에 출력한다. 따라서, 테스트 기동 신호의 활성화 동안에, 외부 신호(테스트 신호)는 액세스 신호 생성 회로에 공급되지 않는다. 이에 의해, 액세스 신호 생성 회로의 오동작을 방지할 수 있다. 또한, 액세스 신호 생성 회로로의 입력 신호의 레벨이 변화하지 않기 때문에, 액세스 신호 생성 회로의 내부는 정적 상태로 유지된다. 그 결과, 테스트 동안의 전력 소모를 저감할 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 논리 회로는 메모리 선택 단자, 버퍼 회로, 제2 선택 회로 및 제2 스위치 회로를 가지고 있다. 메모리 선택 단자는 테스트할 제1 및 제2 메모리 칩을 선택하기 위한 메모리 선택 신호를 수신한다. 버퍼 회로는 통상 동작 동안에 제2 메모리 칩을 액세스하기 위해 공급되는 외부 신호를 수신한다.

제2 선택 회로는 테스트 기동 신호의 활성화 동안에 테스트 신호를 선택하고, 테스트 기동 신호의 비활성화 동안에 버퍼 회로를 거쳐 전달되는 외부 신호를 선택하여, 그 선택된 신호를 제2 메모리 칩에 출력한다. 제2 스위치 회로는 제1 스위치 회로와 제2 선택 회로와의 사이에 배치되어 있다. 제2 스위치 회로는 제1 스위치 회로를 거쳐 공급되는 테스트 신호를, 메모리 선택 신호에 따라 제1 선택 회로와 제2 선택 회로 중 어느 하나에 전달한다.

메모리 선택 신호 및 제2 스위치 회로에 의해, 테스트 신호를 제1 메모리 칩으로 출력할 것인지 제2 메모리 칩으로 출력할 것인지를 결정할 수 있다. 이 때문에, 제1 및 제2 메모리 칩을 독립적으로 테스트할 수 있다. 또한, 제2 선택 회로에 의해, 제2 메모리 칩의 테스트 동안에, 테스트 신호가 버퍼 회로를 거치지 않고 제2 메모리 칩에 직접 공급될 수 있게 된다. 이 때문에, 테스트 신호의 논리 회로 내에서의 지연은 거의 없다. 게다가, 테스트 신호들간의 타이밍 어긋남을 방지할 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 논리 회로는 테스트 모드 단자, 제1 테스트 패턴 생성 회로 및 제3 선택 회로를 가지고 있다. 테스트 모드 단자는 테스트 기동 신호의 활성화 동안에 테스트 모드들 중 하나를 선택하기 위한 테스트 모드 신호를 수신한다. 제1 테스트 패턴 생성 회로는 제1 메모리 칩을 테스트하기 위한 제1 테스트 패턴 신호를 생성한다.

제3 선택 회로는 제2 스위치 회로와 제1 선택 회로와의 사이에 배치되어 있다. 제3 선택 회로는 테스트 모드 신호가 제1 테스트 모드를 나타낼 때 제2 스위치 회로를 거쳐 공급되는 외부 신호를 선택하고, 테스트 모드 신호가 제2 테스트 모드를 나타낼 때 제1 테스트 패턴을 선택하여, 그 선택된 신호를 테스트 신호로서 제1 선택 회로에 출력한다.

제1 테스트 패턴 생성 회로에 의해, 외부로부터 테스트 신호를 수신하는 일 없이 제1 메모리 칩을 테스트할 수 있다. 즉, SIP 또는 MCP 내에 포함되어 있는 메모리 칩에 대한 BIST(Built-In Self Test)를 실행할 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 논리 회로는 제2 테스트 패턴 생성 회로 및 제4 선택 회로를 가지고 있다. 제2 테스트 패턴 생성 회로는 제2 메모리 칩을 테스트하기 위한 제2 테스트 패턴 신호를 생성한다. 제4 선택 회로는제2 스위치 회로와 제2 선택 회로와의 사이에 배치되어 있다. 제4 선택 회로는 테스트 모드 신호가 제1 테스트 모드를 나타낼 때 제2 스위치 회로를 거쳐 공급되는 외부 신호를 선택하고, 테스트 모드 신호가 제2 테스트 모드를 나타낼 때 제2 테스트 패턴 신호를 선택하여, 그 선택된 신호를 테스트 신호로서 제2 선택 회로에 출력한다.

제2 테스트 패턴 생성 회로에 의해, 외부로부터 테스트 신호를 수신하는 일 없이 제2 메모리 칩을 테스트할 수 있다. 즉, SIP 또는 MCP 내에 포함되어 있는 메모리 칩에 대한 BIST를 실행할 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 논리 회로는 클록 단자 및 클록 변환 회로를 가지고 있다. 클록 단자는 반도체 장치의 외부로부터 공급되는 클록 신호를 수신한다. 클록 변환 회로는 클록 단자에서 수신한 클록 신호의 주파수를 변환하여, 그 변환된 클록 신호를 논리 회로의 내부 회로에 공급한다. 이에 따라, 반도체 장치가 탑재되어 있는 시스템의 클록 주기에 의존하는 일 없이, 논리 회로, 제1 및 제2 메모리 칩을 최적 타이밍으로 동작시킬 수 있다.

본 발명의 반도체 장치의 또다른 측면에 따르면, 논리 회로는 이 논리 회로의 내부 회로에서 사용되는 클록 신호를 생성하는 클록 생성 회로를 가지고 있다. 논리 회로내에서 클록 신호를 생성할 수 있기 때문에, 외부로부터 클록 신호를 수신할 필요가 없게 되고, 따라서 클록 단자가 더 이상 필요하지 않게 된다. 또한, 반도체 장치가 탑재되어 있는 시스템의 클록 주기에 의존하는 일 없이, 클록 회로, 제1 및 제2 메모리 칩을 최적 타이밍으로 동작시킬 수 있다.

본 발명의 특성, 원리 및 유용성은 동일한 구성 요소에 동일한 참조 부호가 부기되어 있는 첨부된 도면을 참조하면서 이하의 상세한 설명을 살펴보면 보다 명백하게 될 것이다.

이하, 본 발명의 실시예들에 대해 도면을 참조하면서 설명한다.

도 1은 본 발명에 따른 반도체 장치의 제1 실시예를 나타낸 도면이다. 이 반도체 장치는 시스템 기판(10) 상에 논리 칩(12) 및 메모리 칩(14)을 탑재하여 시스템 인 패키지(이하, 간단히 "SIP"라 함)로서 형성된다. 도 1에서, 논리 칩(12)의 주변부에 표시된 작은 원은 SIP의 외부 단자를 나타낸 것이다. 논리 칩(12)은 메모리 칩(14)의 단자에의 접속을 위한 메모리 접속 단자(도시하지 않음)를 가지고 있다. 도 1에서, 굵은 선으로 나타낸 신호선은 각각 복수개의 신호선으로 이루어진 것이다.

논리 칩(12)은 클록 신호(CLK)에 동기하여 동작하는 논리 회로(16), 메모리 콘트롤러(18), 메모리 인터페이스(20, 22), 메모리 테스트 회로(24), 엔트리 회로(26), 외부 인터페이스(28, 30), 메모리 테스트 인터페이스(32) 및 스위치(34)를 가지고 있다.

메모리 칩(14)은 예를 들면 시스템 기판 상에 실장되어, 클록 신호(CLK)에 동기하여 동작하는 SDRAM(Synchronous DRAM)이다. 메모리 칩(14)은 매트릭스상으로 배치된 복수의 메모리 셀(MC), 이들 메모리 셀(MC)에 대한 데이터 입출력을 행하기 위한 복수의 비트선(BL) 및 메모리 셀(MC)을 선택하기 위한 워드선(WL)을 가지고 있다. 메모리 셀(MC)은 각각 데이터를 유지하기 위한 커패시터를 가지고 있다. 즉, 메모리 셀(MC)은 휘발성 메모리 셀이다.

논리 회로(16)는 시스템으로서 갖추어야 할 복수의 기능 블럭을 가지고 있으며, 통상 동작 동안에 메모리 콘트롤러(18)를 제어하여 메모리 칩(14)을 액세스하는 기능을 가지고 있다. 여기에서, 통상 동작이라는 것은, 제품으로서의 SIP의 동작을 의미하며, 환언하면 휴대 기기 등에 설치된 시스템으로서의 SIP의 동작을 의미한다.

메모리 콘트롤러(18)는 메모리 테스트 회로(24)로부터의 커맨드 신호(BCMD) 및 어드레스 신호(BADD)의 타이밍을, 메모리 칩(14)에 정합하도록 변경한다. 그 다음에, 메모리 콘트롤러(18)는 상기 타이밍 변경된 신호를, 커맨드 신호(MCMD) 및 어드레스 신호(MADD)로서 메모리 인터페이스(20)를 거쳐 메모리 칩(14)에 출력한다. 또한, 메모리 콘트롤러(18)는 메모리 테스트 회로(24)로부터 데이터 신호(BDT)(기록 데이터)를 수신한 다음, 이 데이터 신호(BDT)를 데이터 신호(MDT)로서 메모리 인터페이스(22)를 거쳐 메모리 칩(14)에 출력한다. 또한, 메모리 콘트롤러(18)는 메모리 인터페이스(22)를 거쳐 메모리 칩(14)으로부터 판독된 데이터 신호(MDT)(판독 데이터)를 수신한 다음, 이 데이터 신호(MDT)를 데이터 신호(BDT)로서 메모리 테스트 회로(24)에 출력한다.

여기에서, 메모리 콘트롤러(18)와 메모리 칩(14)간의 신호선들은 통상 동작 모드에서 뿐만 아니라 제1 및 제2 테스트 모드에서도 사용된다. 따라서, 제1 및 제2 테스트 모드 중 어느 한 모드에서, 논리 칩(12)과 메모리 칩(14)간의 접속의 테스트(인터페이스 테스트)를 실행할 수 있다.

메모리 테스트 회로(24)는 엔트리 회로(26)로부터의 엔트리 신호(ENT)에 응답하여 동작한다. 메모리 칩(14)의 동작 테스트가 SIP의 외부로부터 지시되었을 때, 엔트리 신호(ENT)는 테스트가 종료할 때까지 활성화된다. 메모리 테스트 회로(24)의 상태는 SIP의 외부로부터 모드 단자를 거쳐 공급되는 모드 신호(MODE)(MODE1)에 따라 제1 및 제2 테스트 모드 중 어느 한 모드에 있다. 이와 같이, 모드 단자 및 모드 신호(MODE)는 각각 테스트 모드를 선택하기 위한 모드 선택 단자 및 모드 선택 신호로서 기능한다.

제1 테스트 모드에서, 메모리 테스트 회로(24)는 메모리 칩(14)을 테스트하기 위한 내부 테스트 패턴을 생성한다. 즉, 메모리 테스트 회로(24)는 SIP 내에 실장되어 있는 메모리 칩(14)에 대한 BIST 기능(BIST 테스트)을 가지고 있다. BIST 테스트의 결과는 BIST 테스트의 종료시에 테스트 결과 신호(RSLT1)로서 출력된다.

제2 테스트 모드에서, 메모리 테스트 회로(24)는 BIST 기능을 마스크하고, SIP의 외부로부터 공급되는 커맨드 신호(DCMD), 어드레스 신호(DADD) 및 데이터 신호(DWDT)(기록 데이터)를 수신하여 이들 수신된 신호를 메모리 콘트롤러(18)로 출력하는 기능을 가지고 있다. 즉, 제2 테스트 모드에서, 메모리 테스트 회로(24)는 외부로부터 공급되는 외부 테스트 패턴을 메모리 칩(14)에 직접 전달하는 전달 경로로서 기능한다.

논리 회로(16)로부터 메모리 칩(14)의 테스트 요구를 수신하면, 엔트리 회로(26)는 엔트리 신호(ENT)를 활성화한다. 외부 인터페이스(28, 30)는 제2 테스트 모드 동안에 동작한다. 외부 인터페이스(28)는 SIP의 외부로부터 공급되는 커맨드 신호(DCMD) 및 어드레스 신호(DADD)를 수신하고, 이들 수신된 신호를 메모리 테스트 회로(24)에 출력한다. 외부 인터페이스(30)는 SIP의 외부로부터 공급되는 기록 데이터 신호(DWDT)를 수신하고, 이들 수신된 데이터를 메모리 테스트 회로(24)에 출력한다. 외부 인터페이스(30)는 또한 메모리 테스트 회로(24)로부터 판독 데이터 신호(DRDT)를 수신하고, 이들 수신된 데이터를 외부 단자(EXT)에 출력한다.

메모리 테스트 인터페이스(32)는 모드 신호(MODE)를 수신하고, 이 수신된 신호를 모드 신호(MODE1)로서 출력한다. 또한, 메모리 테스트 인터페이스(32)는 테스트 결과 신호(RSLT1)를 수신하고, 이 수신된 신호를 테스트 결과 신호(RSLT)로서 테스트 결과 단자에 출력한다.

스위치(34)는 통상 동작 동안에 외부 단자(EXT)를 논리 회로(16)에 접속하고, 제2 테스트 모드 동안에 외부 단자(EXT)의 일부를 외부 인터페이스(28, 30)에 접속한다. 즉, 외부 단자(EXT)의 일부는 통상 동작 동안에 통상 단자로서 사용되고 제2 테스트 모드 동안에 테스트 단자로서 사용되는 제1 겸용 단자이다.

도 2는 도 1에 도시한 메모리 테스트 회로(24)를 상세히 나타낸 도면이다. 메모리 테스트 회로(24)는 모드 설정 회로(36), 패턴 생성 회로(38), 패턴 선택 회로(40), 데이터 절환 회로(42), 데이터 비교 회로(44), 커맨드 공급 회로(46), 어드레스 공급 회로(48), 데이터 공급 회로(50) 및 테스트 결과 출력 회로(52)를 가지고 있다.

모드 설정 회로(36)는 클록 신호(CLK)에 동기하여 엔트리 신호(ENT)를 수신하고, 이 수신된 신호를 메모리 테스트 신호(MTEST)로서 출력한다. 메모리 테스트 신호(MTEST)는 제1 및 제2 테스트 모드 동안에 활성화된다. 또한, 모드 설정 회로(36)는 메모리 테스트 신호(MTEST)의 활성화시에 모드 신호(MODE1)를 모드 설정 신호(MDSET)로서 출력한다. 모드 신호(MODE1) 및 모드 설정 신호(MDSET) 각각은 제1 테스트 모드 동안에 고 레벨을 나타내고, 제2 테스트 모드 동안에 저 레벨을 나타낸다.

패턴 생성 회로(38)는 고 레벨의 모드 설정 신호(MDSET)(제1 테스트 모드)에 응답하여 활성화되어 내부 테스트 패턴을 생성한다. 생성된 내부 테스트 패턴은 커맨드 신호(PCMD), 어드레스 신호(PADD) 및 데이터 신호(PWDT)(기록 데이터)로서 출력된다. 내부 테스트 패턴에는, 예를 들면 ALL-0 테스트를 위한 기록 및 판독 패턴, ALL-1 테스트를 위한 기록 및 판독 패턴, 마칭 테스트(marching test)를 위한 패턴 등, 복수의 테스트를 실행하기 위한 테스트 패턴이 있다. 또한, 패턴 생성 회로(38)는 메모리 칩(14)으로의 기록 데이터인 예상 데이터(EDT) 및 비교 인에이블 신호(CMPEN) 모두를 데이터 비교 회로(44)에 출력한다. 데이터 비교 회로(44)에서의 비교 결과가 차이를 나타낼 때, 즉 에러가 발생했을 때, 패턴 생성 회로(38)는 동작을 정지한다.

모드 설정 신호(MDSET)가 고 레벨에 있을 때(제1 테스트 모드), 패턴 선택 회로(40)는 패턴 생성 회로(38)로부터 출력되는 커맨드 신호(PCMD), 어드레스 신호(PADD) 및 데이터 신호(PDT)를 선택한다. 모드 설정 신호(MDSET)가 저 레벨에있을 때(제2 테스트 모드), 패턴 선택 회로(40)는 외부로부터 공급되는 커맨드 신호(DCMD), 어드레스 신호(DADD) 및 기록 데이터 신호(DWDT)를 선택한다. 패턴 선택 회로(40)는 이와 같이 선택한 신호를 커맨드 신호(CMD), 어드레스 신호(ADD) 및 데이터 신호(DT)로서 출력한다.

모드 설정 신호(MDSET)가 고 레벨에 있을 때, 데이터 절환 회로(42)는 메모리 칩(14)으로부터 판독된 데이터 신호(BDT)(판독 데이터)를 수신하고, 이 수신된 데이터 신호를 판독 데이터 신호(CRDT)로서 데이터 비교 회로(44)에 출력한다. 모드 설정 신호(MDSET)가 저 레벨에 있을 때, 데이터 절환 회로(42)는 이 수신된 데이터 신호를 판독 데이터 신호(DRDT)로서 외부에 출력한다. 이 예에서, 판독 데이터 신호(DRDT)의 비트 폭(예를 들면, 8 비트)은 데이터 신호(BDT)의 비트 폭(예를 들면 32 비트)보다 작다. 즉, 데이터 절환 회로(42)는 한번에 수신한 데이터 신호(BDT)를 복수의 신호로 나누고, 이 복수의 신호를 데이터 선택 신호(DQSEL)에 따라 여러번에 걸쳐 판독 데이터 신호(DRDT)로서 출력한다. 특히, 제2 테스트 모드 동안에 외부로 출력되는 판독 데이터 신호(DRDT)의 비트 폭을 더 작게 함으로써, 테스트 단자의 수를 적게 할 수 있다. 이에 따라, 여분의 부하가 각각 걸려 있는 겸용 단자의 수를 적게 할 수 있고, 통상 동작 동안에 테스트 단자에 의한 영향을 최소화할 수 있다.

데이터 비교 회로(44)는 제1 테스트 모드 동안에 비교 인에이블 신호(CMPEN)에 동기하여 판독 데이터 신호(CRDT)를 예상 데이터(EDT)와 비교하여, 그 비교 결과를 비교 결과 신호(CMP)로서 출력한다. 비교 결과가 동일할 때, 비교 결과신호(CMP)는 저 레벨을 나타낸다. 비교 결과가 차이를 보이면, 비교 결과 신호(CMP)는 고 레벨을 나타낸다.

메모리 테스트 신호(MTEST)가 활성화되었을 때, 커맨드 공급 회로(46), 어드레스 공급 회로(48) 및 데이터 공급 회로(50)는 패턴 선택 회로(40)로부터 출력되는 커맨드 신호(CMD), 어드레스 신호(ADD) 및 데이터 신호(DT)를 각각 수신하고, 이들 수신된 신호를 커맨드 신호(BCMD), 어드레스 신호(BADD) 및 데이터 신호(BDT)로서 도 1에 도시한 메모리 콘트롤러(18)에 각각 출력한다.

테스트 결과 출력 회로(52)는 데이터 비교 회로(44)로부터 공급되는 비교 결과 신호(CMP)를 유지하고, 이 유지된 신호를 테스트의 종료 시에 테스트 결과 신호(RSLT1)로서 출력한다. 도면에 도시하지는 않았지만, 비교 결과가 차이를 보이면(비교 결과 신호(CMP)가 고 레벨을 나타내면), 테스트 결과 출력 회로(52)는 패턴 생성 회로(38)에 의한 테스트 패턴의 생성을 정지시키고 테스트 결과 신호(RSLT1)를 고 레벨로 변화시킨다. SIP를 테스트하기 위한 선별 테스터는, 고 레벨을 나타내는 테스트 결과 신호(RSLT, 도 1 참조)를 수신하면, 그 SIP를 불량품으로 판정한다. 선별을 하기 위해, 선별 테스터는 제1 테스트 모드의 기동과 테스트 결과의 수신만 행하면 되며, 따라서 테스트 패턴의 생성 기능을 갖지 않는 간단한 평가 보드이어도 된다. 제1 테스트 모드에서 사용하는 SIP의 외부 단자의 수가 적기 때문에, 평가 보드 상에 다수의 SIP를 탑재하여 테스트를 실행할 수 있다. 그 결과, 테스트 시간을 단축할 수 있다.

도 3은 도 2에 도시한 모드 설정 회로(36)를 상세히 나타낸 도면이다. 모드설정 회로(36)는 클록 신호(CLK)에 동기하여 엔트리 신호(ENT)를 받아들이고 그 받아들인 신호를 메모리 테스트 신호(MTEST)로서 출력하는 플립플롭(F/F)과, 메모리 테스트 신호(MTEST)를 게이트에서 수신하는 nMOS 트랜지스터를 가지고 있다.

도 4는 도 2에 도시한 패턴 선택 회로(40)를 상세히 나타낸 도면이다. 패턴 선택 회로(40)는 고 레벨을 나타내는 모드 설정 신호(MDSET)에 응답하여 턴온되는 nMOS 트랜지스터와, 저 레벨을 나타내는 모드 설정 신호(MDSET)에 응답하여 턴온되는 nMOS 트랜지스터를 가지고 있다. 즉, 제1 테스트 모드 동안에, 패턴 생성 회로(38)로부터의 커맨드 신호(PCMD), 어드레스 신호(PADD) 및 기록 데이터 신호(PWDT)가 커맨드 신호(CMD), 어드레스 신호(ADD) 및 데이터 신호(DT)로서 공급 회로(46, 48, 50)에 전달되고, 제2 테스트 모드 동안에, 외부로부터의 커맨드 신호(DCMD), 어드레스 신호(DADD) 및 기록 데이터 신호(DWDT)가 커맨드 신호(CMD), 어드레스 신호(ADD) 및 데이터 신호(DT)로서 공급 회로(46, 48, 50)에 전달된다.

도 5는 도 2에 도시한 데이터 절환 회로(42)를 상세히 나타낸 것이다. 데이터 절환 회로(42)는 고 레벨을 나타내는 모드 설정 신호(MDSET)에 응답하여 턴온되는 nMOS 트랜지스터와, 저 레벨을 나타내는 모드 설정 신호(MDSET)에 응답하여 턴온되는 nMOS 트랜지스터를 가지고 있다. 즉, 메모리 칩(14)으로부터의 데이터 신호(BDT)는 제1 테스트 모드 동안에 판독 데이터(CRDT)로서 데이터 비교 회로(44)에 전달되는 반면, 이들 데이터 신호(BDT)는 제2 테스트 모드 동안에 판독 데이터 신호(DRDT)로서 외부로 전달된다.

도 6은 도 2에 도시한 커맨드 공급 회로(46), 어드레스 공급 회로(48) 및 데이터 공급 회로(50)를 상세히 나타낸 도면이다. 이들 공급 회로(46, 48, 50)는 각각 고 레벨을 나타내는 모드 설정 신호(MDSET)에 응답하여 턴온되는 nMOS 트랜지스터를 가지고 있다. 즉, 제1 및 제2 테스트 모드 동안에, 커맨드 신호(CMD), 어드레스 신호(ADD) 및 기록 데이터 신호(DT)가 커맨드 신호(BCMD), 어드레스 신호(BADD) 및 데이터 신호(BDT)로서 메모리 칩(14)에 전달된다.

전술한 반도체 장치에서, 예를 들면 패키지 조립 후에 평가 보드를 사용하는 최종 테스트에서, 모드 신호(MODE)가 고 레벨을 나타내게 되고, SIP는 제1 테스트 모드로 이행한다. 논리 칩(12)내의 패턴 생성 회로(40)는 내부 테스트 패턴을 생성하여, 메모리 칩(14)의 테스트를 실행한다. 그 다음에, 메모리 칩(14) 및 이 메모리 칩(14)과 논리 칩(12)간의 인터페이스가 테스트된다.

메모리 칩(14)에 불량 원인이 있는 것으로 추정되는 불량 SIP를 평가하는 경우, SIP가 부착되어 있는 LSI 테스터는 모드 신호(MODE)가 저 레벨을 나타내도록 하고, SIP는 제2 테스트 모드로 이행한다. LSI 테스터는 제1 테스트 모드에서 공급할 수 없는 상세한 테스트 패턴 또는 새로운 테스트 패턴을 메모리 칩(14)에 공급한다. 그 다음에, 메모리 칩(14)의 상세한 평가를 행하여, 메모리 칩(14)의 불량 원인을 결정한다. 제2 테스트 모드는 반도체 장치의 개발 시(시제품 제조 후의 평가 테스트) 및 불량품의 해석 시에 특히 효과적이다. 제2 테스트 모드 동안에 공급되는 외부 테스트 패턴은 패턴 선택 회로(40)를 거쳐 메모리 칩(14)에 공급된다. 이 때문에, 메모리 칩(14)의 단자는 외부 단자(EXT)의 부하에 의해 직접 영향을 받지 않는다.

전술한 실시예에서는, 메모리 칩(14)을 테스트하기 위한 내부 테스트 패턴을 생성하는 패턴 생성 회로(38)를 논리 칩(12) 내에 형성하였다. 이렇게 함으로써, 테스트에 필요한 외부 단자의 수를 최소로 하여 패키지에 실장된 메모리 칩(14)을 테스트할 수 있고, 그와 동시에 논리 칩(12)과 메모리 칩(14)간의 접속부를 테스트할 수 있다.

패턴 선택 회로(40)는 외부로부터 공급되는 모드 신호(MODE)에 따라 패턴 생성 회로(38)에 의해 생성된 내부 테스트 패턴 또는 외부로부터 공급되는 외부 테스트 패턴을 선택하였다. 이 때문에, 메모리 칩(14)의 단자를 외부 단자(EXT)에 직접 접속하지 않고, 메모리 칩(14)을 상세히 테스트할 수 있다. 따라서, 외부 테스트 패턴에 따라 수행되는 평가 동안에도, 메모리 칩(14)의 단자는 외부 단자(EXT)의 부하에 의해 직접 영향을 받지 않는다.

전술한 바와 같이, 메모리 칩(14)의 단자는 외부 단자(EXT)에 직접 접속되어 있지 않다. 이 때문에, 메모리 칩(14)을 SIP의 시스템 기판(10) 상에 탑재하는 경우, 시스템 기판(10) 상에 형성되는 배선의 수를 감축시킬 수 있어, 패키지 단가를 저감시킬 수 있다. 배선의 수를 감축시킴으로써 시스템 기판(10)의 면적을 감축시킬 수 있는 경우, 패키지 사이즈를 작게 할 수 있고, 최종 제품의 단가를 저감시킬 수 있다. 통상 동작에 불필요한 배선이 메모리 칩에 접속되어 있지 않기 때문에, 그렇지 않은 경우 여분의 부하에 의해 생기는 신호 지연, 특성 저하 등을 방지할 수 있다.

도 7은 본 발명에 따른 반도체 장치의 제2 실시예를 나타낸 도면이다. 이실시예에서는, 전술한 제1 실시예에서 설명한 회로 및 신호에 대응하는 회로 및 신호에 대해 동일한 참조 부호를 부기하고, 이들에 대한 상세한 설명은 생략한다.

제2 실시예에서는, 시스템 기판(10A) 상에 논리 칩(12A) 및 메모리 칩(14)을 탑재하여 SIP가 형성된다. 논리 칩(12A)에서는, 제1 실시예의 메모리 테스트 회로(24) 및 메모리 테스트 인터페이스(32) 대신에 메모리 테스트 회로(24A) 및 메모리 테스트 인터페이스(32A)가 형성되어 있다. 메모리 테스트 회로(24A) 및 메모리 테스트 인터페이스(32A)는 2 비트의 모드 신호(MODE0, 1)(MODE)를 수신한다. 제2 실시예의 그 밖의 구성은 제1 실시예의 구성과 동일하다.

메모리 테스트 회로(24A)는 SIP의 외부로부터 공급되는 모드 신호(MODE0, 1)에 응답하여 제1 또는 제2 테스트 모드로 된다. 구체적으로는, 모드 신호(MODE0, 1)의 레벨이 "H, H" 또는 "L, L"일 때, 메모리 테스트 회로(24A)는 제1 테스트 모드로 되고, 모드 신호(MODE0, 1)의 레벨이 "H, L"일 때, 메모리 테스트 회로(24A)는 제2 테스트 모드로 된다.

도 8은 도 7에 도시한 메모리 테스트 회로(24A)를 상세히 나타낸 도면이다. 메모리 테스트 회로(24A)는, 모드 신호(MODE0, 1)를 수신하는 모드 설정 회로(36A), 모드 설정 신호(MDSET1, MDSET2 또는 MDSET3)를 수신하는 패턴 생성 회로(38A), 패턴 선택 회로(40A) 및 데이터 절환 회로(42A)를 가지며, 이들 회로는 제1 실시예의 모드 설정 회로(36), 패턴 생성 회로(38), 패턴 선택 회로(40) 및 데이터 절환 회로(42)와는 다르다. 그 밖의 구성은 제1 실시예의 구성과 동일하다.

2 비트의 모드 신호(MODE0, 1)가 "H, H", "L, L" 또는 "H, L"을 나타낼 때,모드 설정 회로(36A)는 모드 설정 신호(MDSET1, MDSET2 또는 MDSET3)를 각각 활성화시킨다. 모드 설정 신호(MDSET1, MDSET2)의 OR 논리인 모드 설정 신호(MDSET12)의 활성화는 제1 테스트 모드를 의미한다.

패턴 생성 회로(38A)는 모드 설정 신호(MDSET1)의 활성화 시에 내부 테스트 패턴(제1 테스트 패턴)으로서 커맨드 신호(PCMD1), 어드레스 신호(PADD1) 및 데이터 신호(PWDT1)를 출력한다. 패턴 생성 회로(38A)는 모드 설정 신호(MDSET2)의 활성화 시에 내부 테스트 패턴(제2 테스트 패턴)으로서 커맨드 신호(PCMD2), 어드레스 신호(PADD2) 및 데이터 신호(PWDT2)를 출력한다. 따라서, 모드 신호(MODE0, 1)(모드 신호(MODE))는, 후술하는 바와 같이, 내부 테스트 패턴을 선택하는 패턴 선택 신호로서 기능하는 반면, 모드 신호(MODE)를 수신하는 모드 단자는 패턴 선택 단자로서 기능한다.

패턴 선택 회로(40A)는 모드 설정 신호(MDSET1)의 활성화 시에 제1 테스트 패턴을 선택하고, 모드 설정 신호(MDSET2)의 활성화 시에 제2 테스트 패턴을 선택하며, 모드 설정 신호(MDSET3)의 활성화 시에 외부 테스트 패턴(커맨드 신호(DCMD), 어드레스 신호(DADD) 및 기록 데이터 신호(DWDT))을 선택하여, 그 선택된 신호를 커맨드 신호(CMD), 어드레스 신호(ADD) 및 데이터 신호(DT)로서 출력한다. 즉, 이 실시예에서는, 3 개의 테스트 패턴 중 하나가 메모리 칩(14)에 공급된다.

데이터 절환 회로(42A)는 모드 설정 신호(MDSET1 또는 MDSET2)의 활성화 시에 메모리 칩(14)으로부터 판독되는 데이터 신호(BDT)를 수신하여, 이 수신된 데이터 신호(BDT)를 판독 데이터 신호(CRDT)로서 출력하는 반면, 모드 설정 신호(MDSET3)의 활성화 시에 데이터 신호(BDT)를 판독 데이터 신호(DRDT)로서 출력한다. 즉, 데이터 절환 회로(42A)는, 제1 실시예에서와 같이, 메모리 칩(14)으로부터 판독한 데이터 신호(BDT)를 제1 테스트 모드 동안에 데이터 비교 회로(44)에 전달하고, 제2 테스트 모드 동안에 도 7의 외부 인터페이스(30)에 전달한다.

도 9는 도 8에 도시한 모드 설정 회로(36A)를 상세히 나타낸 도면이다. 모드 설정 회로(36A)는 제1 실시예의 것과 동일한 플립플롭(F/F), 모드 신호(MODE0, 1)(즉, MODE0 및 MODE1)로부터 모드 설정 신호(MDSET1, MDSET2, MDSET3)를 생성하는 디코더, 메모리 테스트 신호(MTEST)를 그 각각의 게이트에서 수신하는 3개의 nMOS 트랜지스터, 메모리 테스트 신호(MTEST)가 저 레벨을 나타낼 때 모드 설정 신호(MDSET1, MDSET2, MDSET3)를 저 레벨로 리셋시키는 3 개의 nMOS 트랜지스터 및 모드 설정 신호(MDSET1, MDSET2)로부터 모드 설정 신호(MDSET12)를 생성하는 OR 회로를 가지고 있다.

도 10은 도 8에 도시한 패턴 생성 회로(38A) 및 패턴 선택 회로(40A)를 상세히 나타낸 도면이다.

패턴 생성 회로(38A)는 제1 및 제2 패턴 생성 회로(39a, 39b)를 가지고 있다. 제1 패턴 생성 회로(39a)는 고 레벨의 모드 설정 신호(MDSET1)(제1 테스트 모드)에 응답하여 활성화되고, 클록 신호(CLK)에 동기하여 제1 테스트 패턴(내부 테스트 패턴)을 생성한다. 이 생성된 내부 테스트 패턴은 커맨드 신호(PCMD1), 어드레스 신호(PADD1) 및 데이터 신호(PWDT1)(기록 데이터)로서 출력된다. 제2 패턴생성 회로(39b)는 고 레벨의 모드 설정 신호(MDSET2)(제1 테스트 모드)에 응답하여 활성화되고, 클록 신호(CLK)에 동기하여 제2 테스트 패턴(내부 테스트 패턴)을 생성한다. 이 생성된 내부 테스트 패턴은 커맨드 신호(PCMD2), 어드레스 신호(PADD2) 및 데이터 신호(PWDT2)(기록 데이터)로서 출력된다.

여기서, 제2 테스트 패턴은 제1 테스트 패턴에 다른 테스트 패턴을 부가하여 생성된다. 바꾸어 말하면, 제1 테스트 패턴은 제2 테스트 패턴 내에 포함되어 있다.

패턴 선택 회로(40A)는 제1 패턴 생성 회로(39a)로부터의 내부 테스트 패턴, 제2 패턴 생성 회로(39b)로부터의 내부 테스트 패턴 및 외부 테스트 패턴 중 어느 하나를, 모드 설정 신호(MDSET1, MDSET2, 또는 MDSET3)에 응답하여 선택하기 위한 복수의 nMOS 트랜지스터 및 직접 공급 회로(41a)를 가지고 있다. 패턴 선택 회로(40A)는 선택된 테스트 패턴을 커맨드 신호(CMD), 어드레스 신호(ADD) 및 데이터 신호(DT)로서 출력한다. 직접 공급 회로(41a)는 고 레벨의 모드 설정 신호(MDSET3)(제2 테스트 모드)에 응답하여 활성화되고, 클록 신호(CLK)에 동기하여 커맨드 신호(DCMD), 어드레스 신호(DADD) 및 기록 데이터 신호(DWDT)를 수신한다.

도 11은 도 8에 도시한 데이터 절환 회로(42A)를 상세히 나타낸 도면이다. 데이터 절환 회로(42A)는 모드 설정 신호(MDSET3)의 활성화 시에 턴온되어, 데이터 신호(BDT)를 판독 데이터 신호(DRDT)로서 전달하는 nMOS 트랜지스터와, 모드 설정 신호(MDSET1 또는 MDSET2)의 활성화 시에 턴온되어, 데이터 신호(BDT)를 판독 데이터 신호(CRDT)로서 전달하는 nMOS 트랜지스터를 가지고 있다.

전술한 제2 실시예의 반도체 장치에서는, 제1 실시예에서와 같이, 제1 테스트 모드를 사용하여 반도체 장치의 구성 후의 최종 테스트를 실행하고, 제2 테스트 모드를 사용하여 메모리 칩(14)의 상세한 평가를 수행한다. 또한, 이 제2 실시예에서는, 최종 테스트에서, 불량률이 높은 양산의 초기에는 상세한 제2 테스트 패턴을 사용하여 테스트를 행하는 반면, 불량률이 낮은 양산의 안정기에는 간단한 제1 테스트 패턴(불량 검출률이 높은 테스트 패턴)을 사용하여 테스트를 행한다. 이와 같이, 양산의 특정 시기에 테스트 패턴을 간단화함으로써 테스트 시간을 단축할 수 있다.

이 실시예도 전술한 제1 실시예와 유사한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 모드 신호(MODE)에 따라 제1 또는 제2 테스트 패턴이 선택적으로 메모리 칩(14)에 출력된다. 이렇게 함으로써, 예컨대, 양산의 초기와 양산의 안정기 사이에 내부 테스트 패턴을 용이하게 변경하여 테스트 시간을 단축할 수 있다.

도 12는 본 발명에 따른 반도체 장치의 제3 실시예에서의 메모리 테스트 회로(24B)를 나타낸 도면이다. 이 실시예에서는, 제1 및 제2 실시예에서 설명한 회로 및 신호에 대응하는 회로 및 신호에 대해 동일한 참조 부호를 부기하고, 이들에 대한 상세한 설명은 생략한다.

이 제3 실시예에서는, 제1 실시예의 메모리 테스트 회로(24) 및 메모리 테스트 인터페이스(32) 대신에 메모리 테스트 회로(24B) 및 메모리 테스트 인터페이스(도시생략)가 형성되어 있다. 제3 실시예 중 메모리 테스트 회로(24B) 및 메모리테스트 인터페이스 이외의 구성은 제1 및 제2 실시예의 구성과 동일하다.

메모리 테스트 회로(24B)는 모드 신호(MODE0-2)를 수신하는 모드 설정 회로(36B) 및 모드 설정 신호(MDSET1-4)를 수신하는 패턴 생성 회로(38B)를 가지며, 이들은 제2 실시예의 모드 설정 회로(36A) 및 패턴 생성 회로(38A)와는 다르다. 그 밖의 구성은 제1 및 제2 실시예의 구성과 동일하다. 여기서, 모드 신호(MODE2)는 타이밍 선택 신호에 대응하고, 외부에서 공급되는 모드 신호(MODE2)(MODE)를 수신하는 모드 단자는 타이밍 선택 단자에 대응한다.

모드 신호(MODE0, 1)의 레벨이 "H,H", "L,L", "H,L"를 나타낼 때, 모드 설정 회로(36B)는 모드 설정 신호(MDSET1, MDSET2, 또는 MDSET3)를 각각 활성화한다. 또한, 모드 설정 회로(36B)는 모드 신호(MODE2)를 모드 설정 신호(MDSET4)로서 출력한다. 모드 설정 신호(MDSET1, MDSET2)의 OR 논리인 모드 설정 신호(MDSET12)의 활성화는, 제2 실시예에서와 같이, 제1 테스트 모드를 의미한다.

패턴 생성 회로(38B)는 모드 설정 신호(MDSET1)의 활성화 시에 내부 테스트 패턴(제1 테스트 패턴)으로서 커맨드 신호(PCMD1), 어드레스 신호(PADD1) 및 데이터 신호(PWDT1)를 출력한다. 패턴 생성 회로(38B)는 모드 설정 신호(MDSET2)의 활성화 시에 내부 테스트 패턴(제2 테스트 패턴)으로서 커맨드 신호(PCMD2), 어드레스 신호(PADD2) 및 데이터 신호(PWDT2)를 출력한다. 또한, 패턴 생성 회로(38B)는 모드 설정 신호(MDSET4)의 레벨에 따라 출력할 테스트 패턴의 타이밍을 변경한다. 구체적으로는, 모드 설정 신호(MDSET4)에 따라 신호의 에지를 제공하는 기준 클록 신호가 절환됨으로써, 타이밍이 다른 커맨드 신호(PCMD1) 등이 생성된다.

도 13은 도 12에 도시한 모드 설정 회로(36B)를 상세히 나타낸 도면이다. 모드 설정 회로(36B)는 제2 실시예의 모드 설정 회로(36A)(도 9)에, 모드 신호(MODE2)를 수신하여 그 수신된 신호를 모드 설정 신호(MDSET4)로서 출력하는 버퍼(2개의 인버터) 및 nMOS 트랜지스터를 부가하여 구성되어 있다. nMOS 트랜지스터는 메모리 테스트 신호(MTEST)가 고 레벨에 있을 때에 모드 설정 신호(MDSET4)를 출력한다.

도 14는 도 12에 도시한 패턴 생성 회로(38B) 및 패턴 선택 회로(40A)를 상세히 나타낸 도면이다. 패턴 생성 회로(38B)는 제1 패턴 생성 회로(39c), 제2 패턴 생성 회로(39d) 및 프리차지 제어 회로(39e)를 가지고 있다. 제1 패턴 생성 회로(39c)는 고 레벨의 모드 설정 신호(MDSET1)(제1 테스트 모드)에 응답하여 활성화되고, 클록 신호(CLK)에 동기하여 제1 테스트 패턴(내부 테스트 패턴)을 생성한다. 이 생성된 내부 테스트 패턴은 커맨드 신호(PCMD1), 어드레스 신호(PADD1) 및 데이터 신호(PWDT1)(기록 데이터)로서 출력된다. 제2 패턴 생성 회로(39d)는 고 레벨의 모드 설정 신호(MDSET2)(제1 테스트 모드)에 응답하여 활성화되고, 클록 신호(CLK)에 동기하여 제2 테스트 패턴(내부 테스트 패턴)을 생성한다. 이 생성된 내부 테스트 패턴은 커맨드 신호(PCMD2), 어드레스 신호(PADD2) 및 데이터 신호(PWDT2)(기록 데이터)로서 출력된다.

프리차지 제어 회로(39e)는 모드 설정 신호(MDSET4)에 응답하여 제1 패턴 생성 회로(39c) 및 제2 패턴 생성 회로(39d)에 타이밍 제어 신호(TCON)를 출력한다. 제1 패턴 생성 회로(39c) 및 제2 패턴 생성 회로(39d)는, 고 레벨의 타이밍 제어신호(TCON)에 응답하여, 최후의 기록 데이터의 출력시부터 비트선의 프리차지를 시작할 때까지의 기간을 연장시킨다. 구체적으로는, 최후의 기록 데이터의 출력 후부터 프리차지 커맨드가 공급될 때까지 소정 수의 NOP(No Operation) 커맨드가 삽입된다.

이 실시예도 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, SIP의 조립 후에도, 외부로부터의 모드 신호(MODE2)에 따라 비트선을 프리차지하는 타이밍을 용이하게 변경할 수 있다.

도 15는 본 발명에 따른 반도체 장치의 제4 실시예에서의 패턴 생성 회로(38C) 및 패턴 선택 회로(40A)를 나타낸 도면이다. 이 제4 실시예 중 패턴 생성 회로(38C)를 제외한 구성은 제3 실시예에서의 구성과 동일하다. 이 실시예에서는, 전술한 제1 내지 제3 실시예에서 설명한 회로 및 신호에 대응하는 회로 및 신호에 대해 동일한 참조 부호를 부기하여, 이들에 대한 상세한 설명을 생략한다.

패턴 생성 회로(38C)는 제1 패턴 생성 회로(39f), 제2 패턴 생성 회로(39g) 및 리프레쉬 제어 회로(39h)를 가지고 있다. 제1 패턴 생성 회로(39f)는 고 레벨의 모드 설정 신호(MDSET1)(제1 테스트 모드)에 응답하여 활성화되고, 클록 신호(CLK)에 동기하여 제1 테스트 패턴(내부 테스트 패턴)을 생성한다. 이 생성된 내부 테스트 패턴은 커맨드 신호(PCMD1), 어드레스 신호(PADD1) 및 데이터 신호(PWDT1)(기록 데이터)로서 출력된다. 제2 패턴 생성 회로(39g)는 고 레벨의 모드 설정 신호(MDSET2)(제1 테스트 모드)에 응답하여 활성화되고, 클록 신호(CLK)에 동기하여 제2 테스트 패턴(내부 테스트 패턴)을 생성한다. 이 생성된 내부 테스트 패턴은 커맨드 신호(PCMD2), 어드레스 신호(PADD2) 및 데이터 신호(PWDT2)(기록 데이터)로서 출력된다.

리프레쉬 제어 회로(39h)는 모드 설정 신호(MDSET4)에 응답하여 제1 패턴 생성 회로(39f) 및 제2 패턴 생성 회로(39g)에 타이밍 제어 신호(TCON2)를 출력한다. 제1 패턴 생성 회로(39f) 및 제2 패턴 생성 회로(39g)는, 고 레벨의 타이밍 제어 신호(TCON2)에 응답하여, 메모리 셀의 리프레쉬 동작의 실행 간격(리프레쉬 요구 간격)을 연장한다. 구체적으로는, 리프레쉬 요구 사이에 소정 수의 NOP 커맨드가 삽입된다.

이 실시예도 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 외부로부터의 모드 신호(MODE2)에 따라 리프레쉬 요구 간격을 변경함으로써, 패키지의 조립 후에도 메모리 셀의 리프레쉬 특성(데이터 유지 특성)을 상세히 테스트할 수 있다.

도 16은 본 발명에 따른 반도체 장치의 제5 실시예를 나타낸 도면이다. 이 실시예에서는, 전술한 제1 실시예에서 설명한 회로 및 신호에 대응하는 회로 및 신호에 대해 동일한 참조 부호를 부기하여, 이들에 대한 상세한 설명을 생략한다.

이 제5 실시예에서는, 시스템 기판(10D) 상에 논리 칩(12D) 및 메모리 칩(14)을 탑재하여 SIP가 형성된다. 논리 칩(12D)에서는, 제1 실시예의 메모리 테스트 회로(24) 및 메모리 테스트 인터페이스(32) 대신에 메모리 테스트 회로(24D) 및 메모리 테스트 인터페이스(32D)가 형성되어 있다. 메모리 테스트 인터페이스(32D)는 페일 모드 단자를 통해 페일 모드 신호(FMODE)를 수신하고, 그수신된 신호를 페일 모드 신호(FMD)로서 메모리 테스트 회로(24D)에 출력한다. 외부 단자(EXT)의 일부는 통상 동작 동안에 통상 단자로서 사용되고, 제2 테스트 모드 동안에 테스트 단자로서 사용되는 제1 겸용 단자이며, 제1 테스트 모드 동안에 테스트 항목(후술하는 테스트 항목 신호(TITEM))을 출력하는 테스트 항목 단자로서 사용되는 제2 겸용 단자이다. 제5 실시예 중 그 밖의 구성은 제1 실시예에서의 구성과 동일하다.

도 17은 도 16에 도시한 메모리 테스트 회로(24D)를 상세히 나타낸 도면이다. 메모리 테스트 회로(24D)에서, 모드 설정 신호(MDSET)를 수신하는 패턴 생성 회로(38D)는 제1 실시예의 패턴 생성 회로(38)와 다르다. 데이터 출력 회로(54)가 부가적으로 형성되어 있다. 그 밖의 구성은 제1 실시예에서의 구성과 동일하다. 패턴 생성 회로(38D) 및 데이터 비교 회로(44)는 제1 테스트 모드 동안에 페일 모드 신호(FMODE)에 응답하여 최초의 페일 후에 테스트를 중단할 것인지, 페일에 상관없이 모든 테스트를 실행할 것인지를 선택하는 페일 모드 선택 회로로서 동작한다.

패턴 생성 회로(38D)는 고 레벨의 모드 설정 신호(MDSET)(제1 테스트 모드)에 응답하여 활성화되어 내부 테스트 패턴을 생성하고, 이 생성된 내부 테스트 패턴은 커맨드 신호(PCMD), 어드레스 신호(PADD) 및 데이터 신호(PWDT)(기록 데이터)로서 출력된다. 페일 모드 신호(FMD)가 저 레벨에 있는 경우, 패턴 생성 회로(38D)는 최초의 페일에서 그의 동작을 정지한다. 페일 모드 신호(FMD)가 고 레벨에 있는 경우, 패턴 생성 회로(38D)는 데이터 비교 회로(44D)에서의 비교 결과가 차이를 보일 때에도 테스트 패턴을 계속해서 생성한다. 게다가, 패턴 생성 회로(38D)는 내부 테스트 패턴에 따라 순차적으로 실행할 테스트 항목을 테스트 항목 신호(TITEM)로서 출력한다.

데이터 출력 회로(54)는 메모리 테스트 신호(MTEST)가 고 레벨에 있을 때에 활성화된다. 페일 모드 신호(FMD)가 저 레벨에 있을 때, 데이터 출력 회로(54)는 데이터 절환 회로(42)로부터 공급되는 판독 데이터 신호(DRDT1)(제2 테스트 모드)를 판독 데이터(DRDT)로서 출력한다. 페일 모드 신호(FMD)가 고 레벨에 있을 때, 데이터 출력 회로(54)는 패턴 생성 회로(38D)로부터 공급되는 테스트 항목 신호(TITEM)(제1 테스트 모드)를 판독 데이터(DRDT)로서 출력한다. 테스트 항목 신호(TITEM)는 테스트 결과 출력 회로(52)로부터 공급되는 테스트 결과 신호(RSLT1)에 동기하여 출력된다.

도 18은 도 17에 도시한 데이터 출력 회로(54)를 상세히 나타낸 도면이다. 데이터 출력 회로(54)는 페일 모드 신호(FMD)가 저 레벨에 있을 때에 턴온되어 판독 데이터 신호(DRDT1)를 판독 데이터 신호(DRDT)로서 출력하는 nMOS 트랜지스터와, 페일 모드 신호(FMD)가 고 레벨에 있을 때에 턴온되어 테스트 항목 신호(TITEM)를 판독 데이터 신호(DRDT)로서 출력하는 또하나의 nMOS 트랜지스터를 가지고 있다.

이 실시예의 반도체 장치에서는, 제1 테스트 모드 동안에 고 레벨을 나타내는 페일 모드 신호(FMODE)(FMD)를 수신하였을 때, 패턴 생성 회로(38D)는 페일에 상관없이 모든 내부 테스트 패턴을 생성하여 메모리 칩(14)의 테스트를 실행한다.그리고 나서, 논리 칩(12D)은 비교 결과 신호(RSLT)(RSLT1)와 함께 테스트 항목 신호(TITEM)를 출력한다. 이 때문에, 페일 모드 신호(FMODE)에 응답하여, 최초의 페일 후에 테스트를 중단할 것인지 페일에 상관없이 모든 테스트를 실행할 것인지를 선택할 수 있다.

이 실시예에서도, 전술한 제1 실시예에서와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 예컨대, SIP의 조립 후의 최종 테스트 동안에, 페일 모드 신호(FMODE)를 저 레벨로 설정하여 최초의 페일 후에 테스트를 중단함으로써 양품을 신속히 선별할 수 있다. 또한, 불량 메모리 칩(14)의 해석 동안에 페일 모드 신호(FMODE)를 고 레벨로 설정하여 페일에 상관없이 모든 테스트를 실행함으로써 메모리 칩의 불량 원인을 용이하게 추정할 수 있다.

또한, 불량률이 높은 양산의 초기에는 페일 모드 신호(FMODE)를 고 레벨로 설정하여 페일에 상관없이 모든 테스트를 실행하고, 불량률이 낮은 양산의 안정기에는 페일 모드 신호(FMODE)를 저 레벨로 설정하여 최초의 페일 후에 테스트를 중단함으로써, 양산이 안정된 후의 테스트 시간을 단축할 수 있다.

페일 모드 신호(FMODE)가 고 레벨에 있을 때에, 내부 테스트 패턴에 따라 순차적으로 실행되는 테스트 항목(테스트 항목 신호(TITEM))이 테스트 항목 단자로부터 출력된다. 따라서, SIP를 평가하는 LSI 테스터 등은 페일이 존재하는 테스트 항목을 용이하게 인식할 수 있다.

도 19는 본 발명에 따른 반도체 장치의 제6 실시예에서의 메모리 테스트 회로(24E)를 나타낸 도면이다. 이 실시예에서는, 전술한 제1, 제2 및 제3 실시예에서 설명한 회로 및 신호에 대응하는 회로 및 신호에 대해 동일한 참조 부호를 부기하여, 이들에 대한 상세한 설명을 생략한다.

메모리 테스트 회로(24E)는 모드 설정 회로(36B)(제3 실시예와 같음), 패턴 생성 회로(38A)(제2 실시예에 같음), 패턴 선택 회로(40A)(제2 실시예와 같음), 데이터 절환 회로(42A)(제2 실시예와 같음), 데이터 비교 회로(44)(제1 실시예와 같음), 커맨드 공급 회로(46)(제1 실시예와 같음), 어드레스 공급 회로(48)(제1 실시예와 같음), 데이터 공급 회로(50)(제1 실시예와 같음), 테스트 결과 출력 회로(52)(제1 실시예와 같음) 및 새로운 부가적인 회로로서 패턴 생성 회로(38A)로부터 예상 데이터(EDT)를 수신하는 패턴 변경 회로(56)를 가지고 있다.

도 20은 도 19에 도시한 패턴 변경 회로(56)를 상세히 나타낸 도면이다. 패턴 변경 회로(56)는 저 레벨의 모드 설정 신호(MDSET4)에 응답하여 턴온되어 예상 데이터(EDT)를 예상 데이터(EDT1)로서 출력하는 nMOS 트랜지스터와, 고 레벨의 모드 설정 신호(MDSET4)에 응답하여 턴온되어 예상 데이터(EDT)의 반전 레벨을 예상 데이터(EDT1)로서 출력하는 또하나의 nMOS 트랜지스터를 가지고 있다. 모드 설정 신호(MDSET4)는, 제3 실시예에서와 같이, 모드 신호(MODE2)에 따라 변화된다. 모드 신호(MODE2)는 후술하는 예상 데이터를 반전하는 패턴 변경 신호로서 기능하는 반면, 모드 신호(MODE2)(MODE)를 수신하는 모드 단자는 패턴 변경 단자로서 기능한다. 예상 데이터(EDT1)는 데이터 비교 회로(44)에 전달되어 데이터 절환 회로(42A)로부터의 판독 데이터 신호(CRDT)와 비교된다.

이 실시예에서는, 모드 설정 신호(MDSET4)가 고 레벨에 있을 때, 데이터 비교 회로(44)는 예상 데이터(EDT)의 반전 레벨과 판독 데이터 신호(CRDT)를 비교한다. 이 때, 메모리 칩(14)이 올바르게 동작하더라도, 모든 테스트가 항상 페일로 된다. 이 결과, 제1 테스트 모드에서 동작하는 논리 칩 내의 회로에 고장이 발생하여 비교 결과가 항상 패스로 되는 경우에도(예컨대, 데이터 비교 회로(44)로부터 출력되는 비교 결과 신호(CMP)의 0 고착 고장(zero stuck fault)), 그 고장을 검출할 수 있다. 구체적으로는, 모드 설정 신호(MDSET4)를 순차적으로 저 레벨로 설정한 다음에 다시 고 레벨로 설정하여 제1 테스트 모드를 사용해 메모리 칩(14)의 테스트를 행하는 경우 및 양 레벨 모두에서 비교 결과가 패스로 되는 경우에는, 논리 칩의 불량이 검출된다.

이 실시예도 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 메모리 칩(14)의 불량 뿐만 아니라 논리 칩의 불량도 검출할 수 있다.

또, 전술한 제1 실시예에서는, 시스템 기판(10) 상에 논리 칩(12) 및 메모리 칩(14)을 실장함으로써 SIP를 형성한 예에 대해 설명하였다. 본 발명은 이러한 실시예에 한정되는 것은 아니다. 예컨대, 논리 칩과 메모리 칩을 범프(bump)를 통해 직접 접속함으로써 SIP를 구성해도 좋다.

전술한 제1 실시예에서는, 제1 테스트 패턴과, 제1 테스트 패턴에 다른 테스트 패턴을 부가하여 구성한 제2 테스트 패턴 중 어느 하나를 메모리 칩(14)에 출력한 경우의 예에 대해 설명하지만, 본 발명이 이러한 실시예에 한정되는 것은 아니다. 예컨대, 메모리 칩(14) 내의 주목한 메모리 셀에 인접하는 메모리 셀에 데이터를 기록하는 더미 기록 패턴을 포함하지 않는 제1 테스트 패턴과, 이러한 더미 기록 패턴을 포함하는 제2 테스트 패턴 중 어느 하나를 메모리 칩(14)에 출력해도 좋다. 이러한 경우에는, 더미 기록 패턴에 의해 인접 메모리 셀간의 간섭을 검사할 수 있다. 이 때문에, 예컨대, 제조 조건이 변동했을 때에는 더미 기록 패턴을 포함하는 제2 테스트 패턴을 사용하여 테스트를 수행하고, 제조 조건이 안정되어 있을 때에는 제1 테스트 패턴을 사용하여 테스트를 수행함으로써, 최종 테스트에 드는 비용을 최소화할 수 있다.

전술한 제2 실시예에서는, 테스트 시간을 단축하기 위해서 제1 테스트 패턴을 포함하는 제2 테스트 패턴을 형성한 경우의 예에 대해 설명하였지만, 본 발명이 이러한 실시예에 한정되는 것은 아니다. 예컨대, SIP의 사양에 따라 상이한 용량을 갖는 메모리 칩이 실장되는 경우, 각각의 특정 메모리 칩마다 제1 및 제2 테스트 패턴을 형성해도 좋다. 또한, 상이한 종류의 메모리 칩이 실장되는 경우에도, 각각의 특정 메모리 칩마다 제1 및 제2 테스트 패턴을 형성해도 좋다.

도 21은 본 발명에 따른 반도체 장치의 제7 실시예를 나타낸 도면이다. 이 반도체 장치는 시스템 기판(1) 상에 논리 칩(2), NAND형 플래시 메모리(3)(제1 메모리 칩) 및 의사 SRAM(4)(제2 메모리 칩)을 탑재하여 시스템 인 패키지(SIP)로서 형성된다. 도 21에서, 논리 칩(2) 주위의 작은 원 표시는 외부 단자를 나타내고, 굵은 선으로 표시한 신호선은 각각 복수 개의 신호선으로 이루어진 것이다. 논리 칩(2)은 플래시 메모리(3) 및 의사 SRAM(4)에 대한 액세스를 제어하는 논리 회로(5)를 가지고 있다. 의사 SRAM(4)은 DRAM의 메모리 셀을 내장하고 있고 이들메모리 셀을 내부에서 자동적으로 리프레쉬함으로써 SRAM으로서 동작한다.

논리 칩(2)은 외부 단자(EXT), 테스트 기동 단자(TST), 메모리 선택 단자(MSEL), 클록 단자(CLK) 및 하드웨어 리셋 단자(RESET)를 가지고 있다. 이후, 이들 단자를 통해 공급되는 신호는 이들 단자명과 동일한 부호로 표시한다. 외부 단자(EXT)는 플래시 메모리(3) 및 의사 SRAM(4)을 액세스하기 위해서 SIP의 외부로부터 공급되는 외부 신호(EXT)(어드레스 신호, 데이터 신호, 커맨드 신호 등)를 수신한다. 테스트 기동 단자(TST)는 플래시 메모리(3) 또는 의사 SRAM(4)의 테스트 시에 활성화되는 테스트 기동 신호(TST)를 수신한다. 테스트 기동 신호(TST)는 플래시 메모리(3) 및 의사 SRAM(4)의 통상 동작 시에 비활성화된다. 테스트 기동 신호(TST)가 고 레벨일 때, 논리 회로(5)는 테스트 기동 신호(TST)가 활성화된 것으로 인식한다.

메모리 선택 단자(MSEL)는 액세스할 플래시 메모리(3) 또는 의사 SRAM(4)을 선택하기 위한 메모리 선택 신호(MSEL)를 수신한다. 메모리 선택 신호(MSEL)가 고 레벨 또는 저 레벨일 때, 각각 플래시 메모리(3) 또는 의사 SRAM(4)이 선택된다. 클록 단자(CLK)는 SIP의 외부로부터 클록 신호(CLK)(시스템 클록)를 수신한다. 하드웨어 리셋 단자(RESET)는 SIP의 외부로부터 하드웨어 리셋 신호(RESET)를 수신한다.

논리 회로(5)는 제1 스위치 회로(SW1), 제2 스위치 회로(SW2), 제3 스위치 회로(SW3), 제1 선택 회로(SEL1), 제2 선택 회로(SEL2), 액세스 신호 생성 회로(6), 버퍼 회로(7) 및 분주 회로(8)(클록 변환 회로)를 가지고 있다. 각 회로요소 사이에는, 신호선의 길이 및 회로 구동 능력 등을 고려하여 버퍼(도 21에 삼각형으로 표시)가 삽입되어 있다.

제1 스위치 회로(SW1)는 테스트 기동 신호(TST)가 저 레벨일 때 외부 신호(EXT)를 제3 스위치 회로(SW3)에 전달하는 반면, 테스트 기동 신호(TST)가 고 레벨일 때 외부 신호(EXT)를 테스트 신호(TEST)로서 제2 스위치 회로(SW2)에 전달한다. 제2 스위치 회로(SW2)는 메모리 선택 신호(MSEL)가 고 레벨일 때 테스트 신호(TEST)를 제1 선택 회로(SEL1)에 전달하는 반면, 메모리 선택 신호(MSEL)가 저 레벨일 때 테스트 신호(TEST)를 제2 선택 회로(SEL2)에 전달한다. 제3 스위치 회로(SW3)는 메모리 선택 신호(MSEL)가 고 레벨일 때 외부 신호(EXT)를 액세스 신호 생성 회로(6)에 전달하는 반면, 메모리 선택 신호(MSEL)가 저 레벨일 때 외부 신호(EXT)를 버퍼 회로(7)에 전달한다.

액세스 신호 생성 회로(6)는 통상 동작 동안에 플래시 메모리(3)를 액세스하기 위해 SIP의 외부로부터 공급되는 외부 신호(EXT)를 플래시 메모리(3)의 인터페이스와 정합하는 메모리 액세스 신호(MAC1)로 변환한다. 메모리 액세스 신호(MAC1)는 제1 선택 회로(SEL1)를 통해 플래시 메모리(3)에 공급된다.

제1 선택 회로(SEL1)는 테스트 기동 신호(TST)가 저 레벨일 때 메모리 액세스 신호(MAC1)를 플래시 메모리(3)에 전달하는 반면, 테스트 기동 신호(TST)가 고 레벨일 때 테스트 신호(TEST)를 플래시 메모리(3)에 전달한다.

버퍼 회로(7)는 통상 동작 동안에 제1 스위치 회로(SW1)를 통해 공급되는 외부 신호(EXT)의 타이밍을 조정하여, 타이밍 조정된 신호를 의사 SRAM(4)을 액세스하기 위한 메모리 액세스 신호(MAC2)로서 제2 선택 회로(SEL2)에 출력한다. 제2 선택 회로(SEL2)는 테스트 기동 신호(TST)가 저 레벨일 때 버퍼 회로(7)로부터의 출력을 의사 SRAM(4)에 전달하는 반면, 테스트 기동 신호(TST)가 고 레벨일 때 테스트 신호(TEST)를 의사 SRAM(4)에 전달한다.

분주 회로(8)는 클록 신호(CLK)의 주파수를 예컨대 2 분주하여 논리 회로(5)에서 사용하는 내부 클록 신호(ICLK)를 생성한다. 내부 클록 신호(ICLK)는 액세스 신호 생성 회로(6) 및 버퍼 회로(7) 등에 공급된다. 플래시 메모리(3) 및 의사 SRAM(4)은 클록 비동기이지만, 플래시 메모리(3) 및 의사 SRAM(4)을 액세스하기 위한 신호는 내부 클록 신호(ICLK)에 동기하여 생성된다. 분주 회로(8)에 의해, 플래시 메모리(3) 및 의사 SRAM(4)은 SIP를 제어하는 시스템의 시스템 클록 주파수와 상관없이 소정의 주파수로 동작할 수 있다.

도 22는 도 21에 도시한 제1, 제2 및 제3 스위치 회로(SW1, SW2, SW3)를 상세히 나타낸 도면이다. 제1, 제2 및 제3 스위치 회로(SW1, SW2, SW3) 각각은 2개의 CMOS 전달 게이트와 이들 CMOS 전달 게이트를 제어하는 인버터를 포함하고 있다.

도 23은 도 21에 도시한 제1 선택 회로(SEL1) 및 제2 선택 회로(SEL2)를 상세히 나타낸 도면이다. 제1 및 제2 선택 회로(SEL1, SEL2)는 2개의 CMOS 전달 게이트와 이들 CMOS 전달 게이트를 제어하는 인버터를 포함하고 있다.

도 24는 외부 신호(EXT)와, 플래시 메모리(3) 및 의사 SRAM(4)에 공급되는 신호와의 대응 관계를 나타낸 도면이다. 이하, 이 예에서는 판독 동작에 관해서설명한다.

통상 동작 모드 동안에, 플래시 메모리(3)를 액세스하는 시스템은 외부 신호(EXT)로서 어드레스 신호(AD0-23), 칩 인에이블 신호(/CE1), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)를 SIP에 입력하고, 데이터 신호(DQ0-15)를 SIP에 입력 및 그로부터 검색한다. 이들 신호의 타이밍 및 순서가 플래시 메모리(3)의 인터페이스와 정합하는 것은 아니다. 도 21에서, 데이터 신호(DQ0-15)의 출력 경로는 생략되어 있다.

입력된 외부 신호(EXT)는 도 21에 도시한 제1 스위치 회로(SW1)를 통해 액세스 신호 생성 회로(6)에 공급된다. 액세스 신호 생성 회로(6)는 수신된 신호에 기초하여 플래시 메모리(3)를 액세스하기 위한 신호를 생성한다. 즉, 액세스 신호 생성 회로(6)는 논리 칩(2)에 공급되는 외부 신호(EXT)를 플래시 메모리(3)의 인터페이스와 정합하는 신호로 변환한다. 액세스 신호 생성 회로(6)는 데이터 신호(DQ0-15) 및 어드레스 신호(AD0-23)를 데이터 신호(I/O0-15)로서 출력하고, 또한 칩 인에이블 신호(/CE1), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)를 각각 칩 인에이블 신호(/CE), 판독 인에이블 신호(/RE) 및 기록 인에이블 신호(/WE)로서 출력한다. 또한, 액세스 신호 생성 회로(6)는 수신된 신호에 기초하여 어드레스 래치 인에이블 신호(ALE), 커맨드 래치 인에이블 신호(CLE), 기록 보호 신호(/WP) 및 스페어 영역 인에이블 신호(/SE)를 생성하여 이들 생성된 신호를 플래시 메모리(3)에 출력한다.

한편, 테스트 모드 동안에, 플래시 메모리(3)를 액세스하는 시스템은 외부신호(EXT)로서 데이터 신호(DQ0-15), 어드레스 신호(AD22), 어드레스 신호(AD23), 칩 인에이블 신호(/CE1), 상위 바이트 제어 신호(/UB), 하위 바이트 제어 신호(/LB), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)를 SIP에 입력한다. 상기 데이터 신호(DQ0-15), 어드레스 신호(AD22), 어드레스 신호(AD23), 칩 인에이블 신호(/CE1), 상위 바이트 제어 신호(/UB), 하위 바이트 제어 신호(/LB), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)는 각각 데이터 신호(I/O0-15), 어드레스 래치 인에이블 신호(ALE), 커맨드 래치 인에이블 신호(CLE), 칩 인에이블 신호(/CE), 기록 보호 신호(/WP), 스페어 영역 인에이블 신호(/SE), 판독 인에이블 신호(/RE) 및 기록 인에이블 신호(/WE)로서 플래시 메모리(3)에 공급된다. 이들 신호의 타이밍 및 순서는 플래시 메모리(3)의 인터페이스와 정합하는 것이다. 즉, 플래시 메모리(3)를 액세스하기 위한 신호(커맨드 등)가 SIP의 외부로부터 직접 공급된다. 바꾸어 말하면, 외부의 시스템은 플래시 메모리(3)를 직접 액세스할 수 있다.

테스트 모드 동안에, 외부 단자(EXT)와 액세스 신호 생성 회로(6)간의 접속은 제1 스위치 회로(SW1)에 의해 차단된다. 즉, 테스트 신호(TEST)는 액세스 신호 생성 회로(6)에 공급되지 않는다. 액세스 신호 생성 회로(6)로의 입력 신호의 레벨이 변화하지 않기 때문에, 액세스 신호 생성 회로(6)의 내부는 정적 상태로 유지된다.

한편, 의사 SRAM(4)을 액세스하는 시스템은 통상 동작 모드 동안에도 테스트 모드 동안에도 외부 신호(EXT)로서 데이터 신호(DQ0-15), 어드레스 신호(AD0-23),칩 인에이블 신호(/CE, /CE1, CE2), 상위 바이트 제어 신호(/UB), 하위 바이트 제어 신호(/LB), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)를 SIP에 입력한다. 통상 동작 모드 동안에, SIP에 입력된 외부 신호(EXT)는 도 21에 도시한 버퍼 회로(7)에 의해 타이밍이 조정되어 의사 SRAM(4)에 공급된다. 테스트 모드 동안에, SIP에 입력된 외부 신호(EXT)는 제1 스위치 회로(SW1) 및 제2 선택 회로(SEL2)를 통해 의사 SRAM(4)에 직접 공급된다.

이 실시예에서는, 통상 동작 모드 동안, 시스템이 플래시 메모리(3)를 액세스할 때, 테스트 기동 신호(TST)는 저 레벨을 나타내는 반면, 메모리 선택 신호(MSEL)는 고 레벨을 나타내게 된다. 플래시 메모리(3)를 액세스하기 위해 공급되는 외부 신호(EXT)는 제1 및 제3 스위치 회로(SW1, SW3)를 통해 액세스 신호 생성 회로(6)에 공급된다. 그리고 나서, 액세스 신호 생성 회로(6)에 의해 생성되는 메모리 액세스 신호(MAC1)가 플래시 메모리(3)에 공급되어, 플래시 메모리(3)가 동작하게 된다.

테스트 모드에서, 시스템이 외부 신호(EXT)를 플래시 메모리(3)에 직접 인가하여 플래시 메모리(3)를 테스트할 때, 테스트 기동 신호(TST) 및 메모리 선택 신호(MSEL)는 그 각각의 고 레벨을 나타내게 된다. 플래시 메모리(3)를 액세스하기 위해 외부로부터 공급되는 테스트 신호(TEST)(외부 신호(EXT))는 제1, 제2 스위치 회로(SW1, SW2) 및 제1 선택 회로(SEL1)를 통해 플래시 메모리(3)에 직접 공급된다. 그리고 나서, 플래시 메모리(3)가 테스트된다.

한편, 통상 동작 모드에서, 시스템이 의사 SRAM(4)을 액세스할 때, 테스트기동 신호(TST) 및 메모리 선택 신호(MSEL)는 그 각각의 저 레벨을 나타내게 된다. 의사 SRAM(4)을 액세스하기 위해 공급되는 외부 신호(EXT)는 제1 및 제3 스위치 회로(SW1, SW3)를 통해 버퍼 회로(7)에 공급된다. 그 다음에, 버퍼 회로(7)는 수신된 신호의 타이밍을 조정하여 이 타이밍 조정된 신호를 메모리 액세스 신호(MAC2)로서 출력하고, 이 메모리 액세스 신호(MAC2)가 의사 SRAM(4)에 공급되어 의사 SRAM(4)이 동작한다.

테스트 모드에서, 시스템이 외부 신호(EXT)를 의사 SRAM(4)에 직접 인가하여 의사 SRAM(4)을 테스트할 때, 테스트 기동 신호(TST)는 고 레벨을 나타내게 되고, 메모리 선택 신호(MSEL)는 저 레벨을 나타내게 된다. 의사 SRAM(4)을 액세스하기 위해 외부로부터 공급되는 테스트 신호(TEST)(외부 신호(EXT))는 제1, 제2 스위치 회로(SW1, SW2) 및 제2 선택 회로(SEL2)를 통해 의사 SRAM(4)에 직접 공급된다. 그 다음에, 의사 SRAM(4)이 테스트된다.

이상에서 알 수 있는 바와 같이, 본 실시예에서는, 테스트 모드 동안에 논리 칩(2) 내의 논리 회로 등을 통하지 않고 외부 신호(EXT)(테스트 신호)를 플래시 메모리(3) 또는 의사 SRAM(4)에 직접 공급할 수 있다. 바꾸어 말하면, 논리 칩(2) 내에서의 테스트 신호(TEST)의 전달 경로는 제1 및 제2 스위치 회로(SW1, SW2)(각각 CMOS 전달 게이트로 구성됨), 제1 및 제2 선택 회로(SEL1, SEL2)(각각 CMOS 전달 게이트로 구성됨)와 버퍼(도 21에 삼각형으로 표시됨)만 포함하고 있다. 이 때문에, 테스트 신호(TEST)를 논리 회로(5) 내에서 거의 지연시키는 일없이 플래시 메모리(3) 또는 의사 SRAM(4)에 전달할 수 있다.

복수 비트로 이루어진 테스트 신호(TEST)는 동일한 회로 경로(제1 및 제2 스위치 회로(SW1, SW2), 하나의 버퍼 및 제1 선택 회로(SEL1); 또는 제1 및 제2 스위치 회로(SW1, SW2), 하나의 버퍼 및 제2 선택 회로(SEL2))를 통해 전달된다. 이에 따라, 테스트 신호(TEST)의 타이밍이 논리 회로(5) 내에서 서로 어긋나는 것을 방지할 수 있다. 그 결과, 정밀한 타이밍으로 상세한 테스트를 실행할 수 있다.

테스트 모드 동안에, 액세스 신호 생성 회로(6)가 외부 신호(EXT)의 커맨드 변환을 수행할 필요없이 외부 신호(EXT)를 직접 플래시 메모리(3)에 공급할 수 있다. 이 때문에, 플래시 메모리(3)의 프로브 테스트에서 사용하는 테스트 프로그램을 SIP의 테스트에서도 사용할 수 있다. 그 결과, 테스트 비용을 삭감할 수 있다.

테스트 모드 동안에, 제1 스위치 회로(SW1) 및 테스트 기동 신호(TST)는 테스트 신호(TEST)를 액세스 신호 생성 회로(6)에 공급하는 작용을 하지 않는다. 이에 따라, 액세스 신호 생성 회로(6)의 오동작을 방지할 수 있다. 또한, 액세스 신호 생성 회로(6)에의 입력 신호의 레벨이 변화하지 않기 때문에, 액세스 신호 생성 회로(6)의 내부는 정적 상태로 유지된다. 그 결과, 테스트 동안의 전력 소모를 저감할 수 있다.

메모리 선택 신호(MSEL) 및 제2 스위치 회로(SW2)는 테스트 신호(TEST)를 플래시 메모리(3)와 의사 SRAM(4) 중 어느 하나에 출력하는 작용을 한다. 이 때문에, 플래시 메모리(3) 및 의사 SRAM(4)을 각각 독립적으로 테스트할 수 있다.

외부로부터 공급되는 클록 신호(CLK)는 분주 회로(8)에 의해 주파수가 변경된 다음에 논리 회로(5)의 내부 회로에 공급된다. 이것에 의해, SIP가 탑재되는시스템의 클록 주기에 의존하지 않고 논리 회로(5), 플래시 메모리(3) 및 의사 SRAM(4)을 최적의 타이밍으로 동작시킬 수 있다.

도 25는 본 발명에 따른 반도체 장치의 제8 실시예를 나타낸 도면이다. 이 실시예에서는, 전술한 제7 실시예에서 설명한 회로 및 신호에 대응하는 회로 및 신호에 대해 동일한 참조 부호를 부기하여, 이들에 대한 상세한 설명을 생략한다.

제8 실시예에서는, 시스템 기판(1A) 상에 플래시 메모리(3) 및 의사 SRAM(4A)를 탑재하여 SIP가 형성된다. 의사 SRAM(4A)은 의사 SRAM 코어(4B) 및 제7 실시예와 동일한 논리 회로(5)를 가지고 있다. 즉, 플래시 메모리(3)와 의사 SRAM 코어(4B)를 제어하는 논리 회로(5)는 의사 SRAM (4A) 내에 형성되어 있다. 의사 SRAM 코어(4B)는 제7 실시예의 의사 SRAM(4)과 동일한 용량 및 동일한 단자를 가지고 있다. 제8 실시예의 그 밖의 구성은 제7 실시예의 구성과 동일하다.

이 실시예도 전술한 제7 실시예와 유사한 효과를 얻을 수 있다.

도 26은 본 발명에 따른 반도체 장치의 제9 실시예를 나타낸 도면이다. 이 실시예에서는, 전술한 제7 실시예에서 설명한 회로 및 신호에 대응하는 회로 및 신호에 대해 동일한 참조 부호를 부기하여, 이들에 대한 상세한 설명을 생략한다.

제9 실시예에서는, 시스템 기판(1B) 상에 논리 칩(2B), 플래시 메모리(3) 및 의사 SRAM(4)을 탑재하여 SIP가 형성된다. 논리 칩(2B)은 논리 회로(5B)를 가지고 있다. 논리 칩(2B)은 테스트 모드 단자(TMD)를 가지고 있고, 이 테스트 모드 단자(TMD)는 플래시 메모리(3) 또는 의사 SRAM(4)을 외부 신호(EXT)를 사용하여 테스트할 것인지, 논리 회로(5B) 내부에서 생성되는 테스트 패턴을 사용하여 테스트할 것인지를 선택하는 테스트 모드 신호(TMD)를 수신한다.

논리 회로(5B)는 제7 실시예의 논리 회로(5)에, 제1 테스트 패턴 생성 회로(9A), 제2 테스트 패턴 생성 회로(9B), 제3 선택 회로(SEL3) 및 제4 선택 회로(SEL4)을 부가하여 구성되어 있다. 제3 선택 회로(SEL3)는 제2 스위치 회로(SW2)와 제1 선택 회로(SEL1)와의 사이에 배치되어 있다. 제4 선택 회로(SEL4)는 제2 스위치 회로(SW2)와 제2 선택 회로(SEL2)와의 사이에 배치되어 있다. 제9 실시예의 그 밖의 구성은 제1 실시예의 구성과 동일하다.

제1 테스트 패턴 생성 회로(9A)는 플래시 메모리(3)를 테스트하기 위한 제1 테스트 패턴 신호(PAT1)를 생성한다. 제2 테스트 패턴 생성 회로(9B)는 의사 SRAM(4)을 테스트하기 위한 제2 테스트 패턴 신호(PAT2)를 생성한다.

테스트 모드 신호(TMD)가 저 레벨일 때(제1 테스트 모드), 제3 선택 회로(SEL3)는 제1 및 제2 스위치 회로(SW1, SW2)를 통해 공급되는 테스트 신호(TEST)를 제1 선택 회로(SEL1)에 전달한다. 테스트 모드 신호(TMD)가 고 레벨일 때(제2 테스트 모드), 제3 선택 회로(SEL3)는 제1 테스트 패턴 신호(PAT1)를 제1 선택 회로(SEL1)에 전달한다.

테스트 모드 신호(TMD)가 저 레벨일 때(제1 테스트 모드), 제4 선택 회로(SEL4)는 제1 및 제2 스위치 회로(SW1, SW2)를 통해 공급되는 테스트 신호(TEST)를 제2 선택 회로(SEL2)에 전달한다. 테스트 모드 신호(TMD)가 고 레벨일 때(제2 테스트 모드), 제4 선택 회로(SEL4)는 제2 테스트 패턴 신호(PAT2)를 제2 선택 회로(SEL2)에 전달한다.

제1 및 제2 테스트 패턴 생성 회로(9A, 9B)는 서로 독립적으로 동작한다. 바꾸어 말하면, 이들 생성 회로(9A, 9B)는 개별적으로 또는 동시에 동작할 수 있다.

도 27은 도 26에 도시한 제3 선택 회로(SEL3) 및 제4 선택 회로(SEL4)를 상세히 나타낸 도면이다. 제3 및 제4 선택 회로(SEL3, SEL4)는 2개의 CMOS 전달 게이트와 이들 CMOS 전달 게이트를 제어하는 인버터를 포함하고 있다.

이 실시예에서는, 통상 동작 모드에서, 시스템이 플래시 메모리(3)를 액세스할 때, 테스트 기동 신호(TST)는 저 레벨을 나타내게 되고, 메모리 선택 신호(MSEL)는 고 레벨을 나타내게 된다. 테스트 모드 신호(TMD)는 둘 중 어떤 레벨을 나타내어도 좋다. 플래시 메모리(3)를 액세스하기 위해 공급되는 외부 신호(EXT)는 제1 및 제3 스위치 회로(SW1, SW3)를 통해 액세스 신호 생성 회로(6)에 공급된다. 그리고 나서, 액세스 신호 생성 회로(6)에 의해 생성되는 메모리 액세스 신호(MAC1)가 플래시 메모리(3)에 공급되어 플래시 메모리(3)가 동작한다.

테스트 모드에서, 시스템이 외부 신호(EXT)를 플래시 메모리(3)에 직접 인가하여 플래시 메모리(3)를 테스트할 때, 테스트 기동 신호(TST) 및 메모리 선택 신호(MSEL)는 그 각각의 고 레벨을 나타내게 되고, 테스트 모드 신호(TMD)는 저 레벨을 나타내게 된다. 플래시 메모리(3)를 액세스하기 위해 외부로부터 공급되는 테스트 신호(TEST)(외부 신호(EXT))는 제1 및 제2 스위치 회로(SW1, SW2)와 제3 및 제1 선택 회로(SEL3, SEL1)를 통해 플래시 메모리(3)에 직접 공급된다. 그리고 나서, 플래시 메모리(3)가 테스트된다.

테스트 모드에서, 논리 회로(5B)의 내부에서 생성되는 테스트 패턴을 플래시 메모리(3)에 인가하여 플래시 메모리(3)를 테스트할 때, 테스트 기동 신호(TST) 및 테스트 모드 신호(TMD)는 그 각각의 고 레벨을 나타내게 된다. 메모리 선택 신호(MSEL)는 둘 중 어느 레벨을 나타내어도 좋다. 그 다음에, 시스템이 논리 칩(2B)에 테스트 커맨드 등을 부여하고, 그에 따라 제1 테스트 패턴 생성 회로(9A)가 동작하여 제1 테스트 패턴 신호(PAT1)를 생성한다. 제1 테스트 패턴 신호(PAT1)는 제3 및 제1 선택 회로(SEL3, SEL1)를 통해 플래시 메모리(3)에 공급된다. 그리고 나서, 플래시 메모리(3)가 테스트된다.

한편, 통상 동작 모드에서, 시스템이 의사 SRAM(4)을 액세스할 때, 테스트 기동 신호(TST) 및 메모리 선택 신호(MSEL)는 그 각각의 저 레벨을 나타내게 된다. 테스트 모드 신호(TMD)는 둘 중 어느 레벨을 나타내어도 좋다. 의사 SRAM(4)을 액세스하기 위해 공급되는 외부 신호(EXT)는 제1 및 제3 스위치 회로(SW1, SW3)를 통해 버퍼 회로(7)에 공급된다. 그런 다음에, 버퍼 회로(7)가 수신된 신호의 타이밍을 조정하고 이 타이밍 조정된 신호를 메모리 액세스 신호(MAC2)로서 출력하며, 이 메모리 액세스 신호(MAC2)가 의사 SRAM(4)에 공급되어 의사 SRAM(4)이 동작한다.

테스트 모드에서, 시스템이 외부 신호(EXT)를 의사 SRAM(4)에 직접 인가하여 의사 SRAM(4)을 테스트할 때, 테스트 기동 신호(TST)는 고 레벨을 나타내게 되고, 메모리 선택 신호(MSEL) 및 테스트 모드 신호(TMD)는 그 각각의 저 레벨을 나타내게 된다. 의사 SRAM(4)을 액세스하기 위해 외부로부터 공급되는 테스트 신호(TEST)(외부 신호(EXT))는 제1 및 제2 스위치 회로(SW1, SW2)와 제4 및 제2 선택 회로(SEL4, SEL2)를 통해 의사 SRAM(4)에 직접 공급된다. 그리고 나서, 의사 SRAM(4)이 테스트된다.

테스트 모드에서, 논리 회로(5B)의 내부에서 생성된 테스트 패턴을 의사 SRAM(4)에 인가하여 의사 SRAM(4)을 테스트할 때, 테스트 기동 신호(TST) 및 테스트 모드 신호(TMD)는 그 각각의 고 레벨을 나타내게 된다. 메모리 선택 신호(MSEL)는 둘 중 어느 레벨을 나타내어도 좋다. 그런 다음에, 시스템이 논리 칩(2B)에 테스트 커맨드 등을 부여하고, 그에 따라 제2 테스트 패턴 생성 회로(9B)가 동작하여 제2 테스트 패턴 신호(PAT2)를 생성한다. 제2 테스트 패턴 신호(PAT2)는 제4 및 제2 선택 회로(SEL4, SEL2)를 통해 의사 SRAM(4)에 공급된다. 그리고 나서, 의사 SRAM(4)이 테스트된다.

제1 및 제2 테스트 패턴 생성 회로(9A, 9B)를 동시에 활성화시켜 플래시 메모리(3) 및 의사 SRAM(4)을 동시에 테스트할 수도 있다는 것에 유의해야 한다.

이 실시예도 전술한 제7 실시예에서와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 제1 테스트 패턴 생성 회로(9A) 및 제2 테스트 패턴 생성 회로(9B)에 의해, 외부로부터 테스트 신호(TEST)를 수신하는 일없이 플래시 메모리(3) 및 의사 SRAM(4)을 테스트할 수 있다. 즉, SIP 내의 메모리 칩에 대한 BIST(Built-in Self Test)를 실행할 수 있다.

제1 테스트 패턴 생성 회로(9A) 및 제2 테스트 패턴 생성 회로(9B)가 서로 독립적으로 동작할 수 있기 때문에, 플래시 메모리(3) 및 의사 SRAM(4)을 개별적으로 또는 동시에 테스트할 수 있다. 동시에 테스트를 행함으로써 테스트 시간을 단축할 수 있어 테스트 비용을 삭감할 수 있다.

도 28은 본 발명에 따른 반도체 장치의 제10 실시예를 나타낸 도면이다. 이 실시예에서는, 전술한 제1 및 제9 실시예에서 설명한 회로 및 신호에 대응하는 회로 및 신호에 대해 동일한 참조 부호를 부기하여 이들에 대한 상세한 설명을 생략한다.

이 제10 실시예에서는, 시스템 기판(1C) 상에 플래시 메모리(3) 및 의사 SRAM(4C)를 탑재하여 SIP가 형성된다. 의사 SRAM(4C)은 제9 실시예에서와 동일한 논리 회로(5B)를 가지고 있으며, 또한 제8 실시예에서와 동일한 의사 SRAM 코어(4B)도 가지고 있다. 즉, 플래시 메모리(3)와 의사 SMM 코어(4B)를 제어하는 논리 회로(5B)는 의사 SRAM(4C) 내에 형성되어 있다. 제10 실시예의 그 밖의 구성은 제9 실시예의 구성과 동일하다.

이 실시예도 전술한 제7 실시예와 동일한 효과를 얻을 수 있다.

도 29는 본 발명에 따른 반도체 장치의 제11 실시예를 나타낸 도면이다. 이 실시예에서는, 전술한 제1 및 제9 실시예에서 설명한 회로 및 신호에 대응하는 회로 및 신호에 대해 동일한 참조 부호를 부기하여 이들에 대한 상세한 설명을 생략한다.

이 제11 실시예에서는, 제9 실시예의 논리 칩(2B) 대신에 논리 회로(5D)를 갖는 논리 칩(2D)이 형성되어 있다. 논리 회로(5D)는 제9 실시예의 논리 회로(5B)에서 제1 및 제2 스위치 회로(SW1, SW2)를 제외하여 구성한 회로이다. 이 제11 실시예의 그 밖의 구성은 제9 실시예의 구성과 동일하다.

이 실시예도 전술한 제1 및 제9 실시예에서와 동일한 효과를 얻을 수 있다.

도 30은 본 발명에 따른 반도체 장치의 제12 실시예를 나타낸 도면이다. 이 실시예에서는, 전술한 제1, 제2, 제3 및 제11 실시예에서 설명한 회로 및 신호에 대응하는 회로 및 신호에 대해 동일한 참조 부호를 부기하여 이들에 대한 상세한 설명을 생략한다.

이 제12 실시예에서는, 시스템 기판(1E) 상에 플래시 메모리(3) 및 의사 SRAM(4E)를 탑재하여 SIP가 형성된다. 의사 SRAM(4E)는 제11 실시예에서와 동일한 논리 회로(5D)를 가지고 있으며, 또한 제8 실시예에서와 동일한 의사 SRAM 코어(4B)도 가지고 있다. 즉, 플래시 메모리(3)와 의사 SRAM 코어(4B)를 제어하는 논리 회로(5D)는 의사 SRAM(4E) 내에 형성되어 있다. 제12 실시예의 그 밖의 구성은 제11 실시예의 구성과 동일하다.

도 31은 본 발명에 따른 반도체 장치의 제13 실시예를 나타낸 도면이다. 이 실시예에서는, 전술한 제1 및 제9 실시예에서 설명한 회로 및 신호에 대응하는 회로 및 신호에 대해 동일한 참조 부호를 부기하여 이들에 대한 상세한 설명을 생략한다.

이 제13 실시예에서는, 시스템 기판(1F) 상에 논리 칩(2F), 플래시 메모리(3) 및 의사 SRAM(4)을 탑재하여 SIP가 형성된다. 논리 칩(2F)은 논리 회로(5F)를 가지고 있고, 논리 회로(5F)에는 제9 실시예의 논리 회로(5B)에서의 분주 회로(8) 대신에 내부 클록 신호(ICLK)를 생성하는 발진 회로(11)(클록 생성 회로)가 형성되어 있다. 즉, 논리 칩(2F) 및 논리 회로(5F)는 클록 단자를 가지고 있지 않다. 이 제13 실시예의 그 밖의 구성은 제9 실시예의 구성과 동일하다. 발진 회로(11)는 논리 회로(5F) 및 논리 칩(2F)의 내부 회로에서 사용하는 내부 클록 신호(ICLK)를 생성한다.

이 실시예도 전술한 제1 및 제9 실시예에서와 동일한 효과를 얻을 수 있다. 또한, 발진 회로(11)가 논리 회로(5F) 내에서 내부 클록 신호(ICLK)를 생성할 수 있기 때문에, 외부로부터 클록 신호를 받기 위한 클록 단자를 제공할 필요가 없다.

도 32는 본 발명에 따른 반도체 장치의 제14 실시예를 나타낸 도면이다. 이 실시예에서는, 전술한 제1, 제3, 및 제13 실시예에서 설명한 회로 및 신호에 대응하는 회로 및 신호에 대해 동일한 참조 부호를 부기하여 이들에 대한 상세한 설명을 생략한다.

이 제14 실시예에서는, 시스템 기판(1G) 상에 플래시 메모리(3) 및 의사 SRAM(4F)을 탑재하여 SIP가 형성된다. 의사 SRAM(4F)은 제13 실시예에서와 동일한 논리 회로(5F)를 가지고 있으며, 또한 제8 실시예에서와 동일한 의사 SRAM 코어(4B)도 가지고 있다. 즉, 플래시 메모리(3)와 의사 SRAM 코어(4B)를 제어하는 논리 회로(5F)는 의사 SRAM(4F) 내에 형성되어 있다. 이 제14 실시예의 그 밖의 구성은 제11 실시예의 구성과 동일하다.

또, 전술한 제7 실시예에서는, 시스템 기판(1) 상에 논리 칩(2), 플래시 메모리(3) 및 의사 SRAM(4)을 실장함으로써 SIP를 구성한 예에 관해서 설명하였지만,본 발명이 이러한 실시예에 한정되는 것은 아니다. 예컨대, 논리 칩 상에 플래시 메모리 및 의사 SRAM을 적층함으로써 SIP를 구성해도 좋다. 그 대신에, 본 발명을 논리 칩(2), 플래시 메모리(3) 및 의사 SRAM(4)이 실장되어 있는 MCP에 적용해도 좋다.

본 발명에 따르면, SIP로서 형성된 반도체 장치 및 SIP 내에 실장되는 반도체 장치의 단가를 증가시키지 않고, SIP(또는 MCP)에 실장된 메모리 칩을 확실히 테스트할 수 있으며, 반도체 장치에 실장된 메모리 칩용의 테스트 프로그램을 개발하는 데 드는 비용을 삭감할 수 있을 뿐만 아니라, 복수의 메모리 칩 및 이들 메모리 칩을 제어하는 논리 칩이 실장되어 있는 반도체 장치내의 논리 칩에 최적의 클록 신호를 공급할 수 있다.

본 발명은 상기한 실시예들에 한정되는 것은 아니며, 본 발명의 기술적 사상 및 범위를 벗어나지 않고 여러가지 변형례를 실시할 수 있다. 본 발명의 구성 요소의 일부 또는 그 전부에 대해 개량이 이루어질 수도 있다.

Claims

논리 칩과, 상기 논리 칩에 의해 액세스되는 메모리 칩이 단일 패키지 내에 실장된 반도체 장치로서,

상기 논리 칩은,

상기 메모리 칩을 테스트하기 위한 제1 및 제2 테스트 모드 중 하나를 선택하는 모드 선택 신호를 수신하는 모드 선택 단자,

상기 제1 테스트 모드 동안에 동작하여 상기 메모리 칩용의 내부 테스트 패턴을 생성하는 패턴 생성 회로,

상기 내부 테스트 패턴에 따라 실행된 테스트의 결과를 출력하는 테스트 결과 단자,

상기 제2 테스트 모드 동안에는 테스트 단자로서 기능하고 통상 동작 동안에는 통상 단자로서 기능하는 제1 겸용 단자, 및

상기 제1 테스트 모드 동안에는 상기 패턴 생성 회로로부터 출력되는 상기 내부 테스트 패턴을 선택하고, 상기 제2 테스트 모드 동안에는 상기 테스트 단자를 거쳐 공급되는 외부 테스트 패턴을 선택하여, 선택된 테스트 패턴을 상기 메모리 칩에 출력하는 패턴 선택 회로를 포함하는 것인 반도체 장치.
제1항에 있어서, 상기 논리 칩은 패턴 선택 신호를 수신하는 패턴 선택 단자를 가지며, 상기 패턴 생성 회로는 복수의 상기 내부 테스트 패턴을 생성하는 기능을 구비하고, 상기 패턴 선택 신호에 응답하여 상기 내부 테스트 패턴들 중 하나를 출력하는 것인 반도체 장치.
제2항에 있어서, 상기 내부 테스트 패턴들 중 2 개는, 제1 테스트 패턴 및 상기 제1 테스트 패턴에 다른 테스트 패턴을 부가하여 구성된 제2 테스트 패턴인 것인 반도체 장치.
제2항에 있어서, 상기 내부 테스트 패턴들 중 2 개는, 상기 메모리 칩 내의 주목하는 메모리 셀에 인접하는 메모리 셀들에 데이터를 기록하기 위한 더미 기록 패턴을 포함하지 않는 제1 테스트 패턴 및 상기 더미 기록 패턴을 포함하는 제2 테스트 패턴인 것인 반도체 장치.
제1항에 있어서, 상기 논리 칩은 타이밍 선택 신호를 수신하는 타이밍 선택 단자를 가지며,

상기 메모리 칩은 메모리 셀들 및 상기 메모리 셀들에 대한 데이터의 입출력을 행하는 비트선를 포함하며,

상기 패턴 생성 회로는 상기 타이밍 선택 신호에 따라 상기 메모리 셀들로의 데이터 기록의 종료시부터 상기 비트선의 프리차지를 개시할 때까지의 시간을 변화시키는 프리차지 제어 회로를 포함하는 것인 반도체 장치.
제1항에 있어서, 상기 논리 칩은 타이밍 선택 신호를 수신하는 타이밍 선택 단자를 가지며,

상기 메모리 칩은 데이터를 유지시키는 커패시터를 각각 갖는 휘발성 메모리 셀들을 포함하며,

상기 패턴 생성 회로는 상기 타이밍 선택 신호에 따라 상기 메모리 셀들에 대한 리프레쉬 동작의 실행 간격을 변화시키는 리프레쉬 제어 회로를 포함하는 것인 반도체 장치.
제1항에 있어서, 상기 논리 칩은,

페일 모드 신호를 수신하는 페일 모드 단자, 및

상기 제1 테스트 모드 동안에 상기 페일 모드 신호에 따라 최초의 페일 후에 테스트를 중단할 것인지 또는 페일에 상관없이 모든 테스트를 실행할 것인지를 선택하는 페일 모드 선택 회로를 포함하는 것인 반도체 장치.
제7항에 있어서,상기 논리 칩은, 상기 제1 테스트 모드 동안에는 상기 내부 테스트 패턴에 따라 순차적으로 실행되는 테스트 항목들을 출력하는 테스트 항목 단자로서 기능하고, 상기 통상 동작 동안에는 상기 통상 단자로서 기능하는 제2 겸용 단자를 포함하는 것인 반도체 장치.
제1항에 있어서, 상기 논리 칩은,

패턴 변경 신호를 수신하는 패턴 변경 단자,

상기 패턴 변경 신호에 따라 예상 데이터를 변경하는 패턴 변경 회로, 및

상기 패턴 변경 신호에 따라 상기 패턴 변경 회로로부터 출력되는 올바른 예상 데이터 또는 틀린 예상 데이터를 수신하고, 그 수신된 데이터를 상기 메모리 칩으로부터 판독된 데이터와 비교하여, 그 비교 결과를 상기 테스트 결과로서 출력하는 데이터 비교 회로를 포함하는 것인 반도체 장치.
반도체 장치로서,

상기 반도체 장치와 동일한 패키지 내에 실장되는 메모리 칩의 단자에 접속되는 메모리 접속 단자,

상기 메모리 칩을 테스트하기 위한 제1 및 제2 테스트 모드 중 하나를 선택하는 모드 선택 신호를 수신하는 모드 선택 단자,

상기 제1 테스트 모드 동안에 동작하여 상기 메모리 칩용의 내부 테스트 패턴을 생성하는 패턴 생성 회로,

상기 내부 테스트 패턴에 따라 실행된 테스트의 결과를 출력하는 테스트 결과 단자,

상기 제2 테스트 모드 동안에는 테스트 단자로서 기능하고 통상 동작 동안에는 통상 단자로서 기능하는 겸용 단자, 및

상기 제1 테스트 모드 동안에는 상기 패턴 생성 회로로부터 출력되는 상기 내부 테스트 패턴을 선택하고, 상기 제2 테스트 모드 동안에는 상기 테스트 단자를거쳐 공급되는 외부 테스트 패턴을 선택하여, 그 선택된 테스트 패턴을 상기 메모리 칩에 출력하는 패턴 선택 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제1 및 제2 메모리 칩과, 상기 제1 및 제2 메모리 칩을 제어하는 논리 회로를 갖는 논리 칩이 단일 패키지 내에 실장된 메모리 장치로서,

상기 논리 회로는,

상기 제1 및 제2 메모리 칩을 액세스하기 위한 외부 신호를 수신하는 외부 단자,

상기 제1 및 제2 메모리 칩의 적어도 하나가 테스트될 때 활성화되고, 상기 제1 및 제2 메모리 칩이 통상 동작을 행할 때 비활성화되는 테스트 기동 신호를 수신하는 테스트 기동 단자,

상기 제1 메모리 칩을 액세스하기 위한 상기 외부 신호를 상기 제1 메모리 칩의 인터페이스와 정합하는 메모리 액세스 신호로 변환하는 액세스 신호 생성 회로, 및

상기 테스트 기동 신호의 활성화 동안에는 상기 외부 신호를 테스트 신호로서 선택하고, 상기 테스트 기동 신호의 비활성화 동안에는 상기 메모리 액세스 신호를 선택하여, 그 선택된 신호를 상기 제1 메모리 칩에 출력하는 제1 선택 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제11항에 있어서, 상기 논리 회로는, 상기 테스트 기동 신호의 활성화 동안에는 상기 외부 신호를 상기 테스트 신호로서 상기 제1 선택 회로에 출력하고, 상기 테스트 기동 신호의 비활성화 동안에는 상기 외부 신호를 상기 액세스 신호 생성 회로에 출력하는 제1 스위치 회로를 포함하는 것인 반도체 장치.
제12항에 있어서, 상기 논리 회로는,

테스트할 상기 제1 및 제2 메모리 칩을 선택하는 메모리 선택 신호를 수신하는 메모리 선택 단자,

상기 제2 메모리 칩을 액세스하기 위한 상기 외부 신호를 수신하는 버퍼 회로,

상기 테스트 기동 신호의 활성화 동안에는 상기 테스트 신호를 선택하고, 상기 테스트 기동 신호의 비활성화 동안에는 상기 버퍼 회로를 거쳐 전달되는 상기 외부 신호를 선택하여, 그 선택된 신호를 상기 제2 메모리 칩에 출력하는 제2 선택 회로, 및

상기 제1 스위치 회로와 상기 제1 선택 회로와의 사이에 배치되어, 상기 제1 스위치 회로를 거쳐 공급되는 상기 테스트 신호를 상기 메모리 선택 신호에 따라 상기 제1 및 제2 선택 회로 중 하나에 전달하는 제2 스위치 회로를 포함하는 것인 반도체 장치.
제13항에 있어서, 상기 논리 회로는,

상기 테스트 기동 신호의 활성화 동안에 테스트 모드들 중 하나를 선택하기위한 테스트 모드 신호를 수신하는 테스트 모드 단자,

상기 제1 메모리 칩을 테스트하기 위한 제1 테스트 패턴 신호를 생성하는 제1 테스트 패턴 생성 회로, 및

상기 제2 스위치 회로와 상기 제1 선택 회로와의 사이에 배치되어, 상기 테스트 모드 신호가 제1 테스트 모드를 나타낼 때는 상기 제2 스위치 회로를 거쳐 공급되는 상기 외부 신호를 선택하고, 상기 테스트 모드 신호가 제2 테스트 모드를 나타낼 때는 상기 제1 테스트 패턴 신호를 선택하여, 그 선택된 신호를 상기 테스트 신호로서 상기 제1 선택 회로에 출력하는 제3 선택 회로를 포함하는 것인 반도체 장치.
제14항에 있어서, 상기 논리 회로는,

상기 제2 메모리 칩을 테스트하기 위한 제2 테스트 패턴 신호를 생성하는 제2 테스트 패턴 생성 회로, 및

상기 제2 스위치 회로와 상기 제2 선택 회로와의 사이에 배치되어, 상기 테스트 모드 신호가 제1 테스트 모드를 나타낼 때는 상기 제2 스위치 회로를 거쳐 공급되는 상기 외부 신호를 선택하고, 상기 테스트 모드 신호가 제2 테스트 모드를 나타낼 때는 상기 제2 테스트 패턴 신호를 선택하여, 그 선택된 신호를 상기 테스트 신호로서 상기 제2 선택 회로에 출력하는 제4 선택 회로를 포함하는 것인 반도체 장치.
제11항에 있어서, 상기 논리 회로는,

상기 테스트 기동 신호의 활성화 동안에 테스트 모드들 중 하나를 선택하기 위한 테스트 모드 신호를 수신하는 테스트 모드 단자,

상기 제1 메모리 칩을 테스트하기 위한 제1 테스트 패턴 신호를 생성하는 제1 테스트 패턴 생성 회로, 및

상기 외부 단자와 상기 제1 선택 회로와의 사이에 배치되어, 상기 테스트 모드 신호가 제1 테스트 모드를 나타낼 때는 상기 외부 신호를 선택하고, 상기 테스트 모드 신호가 제2 테스트 모드를 나타낼 때는 상기 제1 테스트 패턴 신호를 선택하여, 그 선택된 신호를 상기 테스트 신호로서 상기 제1 선택 회로에 출력하는 제3 선택 회로를 포함하는 것인 반도체 장치.
제16항에 있어서, 상기 논리 회로는,

상기 제2 메모리 칩을 테스트하기 위한 제2 테스트 패턴 신호를 생성하는 제2 테스트 패턴 생성 회로, 및

상기 외부 단자와 제2 선택 회로와의 사이에 배치되어, 상기 테스트 모드 신호가 제1 테스트 모드를 나타낼 때는 상기 외부 신호를 선택하고, 상기 테스트 모드 신호가 제2 테스트 모드를 나타낼 때는 상기 제2 테스트 패턴 신호를 선택하여, 그 선택된 신호를 상기 테스트 신호로서 상기 제2 선택 회로에 출력하는 제4 선택 회로를 포함하는 것인 반도체 장치.
제11항에 있어서, 상기 논리 회로는,

클록 신호를 수신하는 클록 단자, 및

상기 클록 단자에서 수신된 상기 클록 신호의 주파수를 변환하여, 그 변환된 클록 신호를 상기 논리 회로의 내부 회로들에 공급하는 클록 변환 회로를 포함하는 것인 반도체 장치.
제11항에 있어서, 상기 논리 회로는 상기 논리 회로의 내부 회로들에서 사용되는 클록 신호를 생성하는 클록 생성 회로를 포함하는 것인 반도체 장치.
제11항에 있어서, 상기 제1 메모리 칩은 비휘발성 메모리이고, 상기 제2 메모리 칩은 휘발성 메모리인 것인 반도체 장치.
제20항에 있어서, 상기 제1 메모리 칩은 플래시 메모리이고, 상기 제2 메모리 칩은 의사 SRAM인 것인 반도체 장치.
제1 메모리 칩 및 제2 메모리 칩이 단일 패키지 내에 실장되고, 상기 제2 메모리 칩이 상기 제1 및 제2 메모리 칩을 제어하는 논리 회로를 포함하는 것인 메모리 장치로서,

상기 논리 회로는,

상기 제1 및 제2 메모리 칩을 액세스하기 위한 외부 신호를 수신하는 외부단자,

상기 제1 및 제2 메모리 칩 중 적어도 하나가 테스트될 때 활성화되고, 상기 제1 및 제2 메모리 칩이 통상 동작을 행할 때 비활성화되는 테스트 기동 신호를 수신하는 테스트 기동 단자,

상기 제1 메모리 칩을 액세스하기 위한 상기 외부 신호를 상기 제1 메모리 칩의 인터페이스와 정합하는 메모리 액세스 신호로 변환하는 액세스 신호 생성 회로, 및

상기 테스트 기동 신호의 활성화 동안에는 상기 외부 신호를 테스트 신호로서 선택하고, 상기 테스트 기동 신호의 비활성화 동안에는 상기 메모리 액세스 신호를 선택하여, 그 선택된 신호를 상기 제1 메모리 칩에 출력하는 제1 선택 회로를 포함하는 것인 반도체 장치.
제22항에 있어서, 상기 논리 회로는, 상기 테스트 기동 신호의 활성화 동안에 상기 외부 신호를 상기 테스트 신호로서 상기 제1 선택 회로에 출력하고, 상기 테스트 기동 신호의 비활성화 동안에 상기 외부 신호를 상기 액세스 신호 생성 회로에 출력하는 제1 스위치 회로를 포함하는 것인 반도체 장치.
제23항에 있어서, 상기 논리 회로는,

테스트할 상기 제1 및 제2 메모리 칩을 선택하는 메모리 선택 신호를 수신하는 메모리 선택 단자,

상기 제2 메모리 칩을 액세스하기 위한 상기 외부 신호를 수신하는 버퍼 회로,

상기 테스트 기동 신호의 활성화 동안에는 상기 테스트 신호를 선택하고, 상기 테스트 기동 신호의 비활성화 동안에는 상기 버퍼 회로를 거쳐 전달되는 상기 외부 신호를 선택하여, 그 선택된 신호를 상기 제2 메모리 칩에 출력하는 제2 선택 회로, 및

상기 제1 스위치 회로와 상기 제1 선택 회로와의 사이에 배치되어, 상기 제1 스위치 회로를 거쳐 공급되는 상기 테스트 신호를 상기 메모리 선택 신호에 따라 상기 제1 및 제2 선택 회로 중 하나에 전달하는 제2 스위치 회로를 포함하는 것인 반도체 장치.
제24항에 있어서, 상기 논리 회로는,

상기 테스트 기동 신호의 활성화 동안에 테스트 모드들 중 하나를 선택하기 위한 테스트 모드 신호를 수신하는 테스트 모드 단자,

상기 제1 메모리 칩을 테스트하기 위한 제1 테스트 패턴 신호를 생성하는 제1 테스트 패턴 생성 회로, 및

상기 제2 스위치 회로와 상기 제1 선택 회로와의 사이에 배치되어, 상기 테스트 모드 신호가 제1 테스트 모드를 나타낼 때는 상기 제2 스위치 회로를 거쳐 공급되는 상기 외부 신호를 선택하고, 상기 테스트 모드 신호가 제2 테스트 모드를 나타낼 때는 상기 제1 테스트 패턴 신호를 선택하여, 그 선택된 신호를 상기 테스트 신호로서 상기 제1 선택 회로에 출력하는 제3 선택 회로를 포함하는 것인 반도체 장치.
제25항에 있어서, 상기 논리 회로는,

상기 제2 메모리 칩을 테스트하기 위한 제2 테스트 패턴 신호를 생성하는 제2 테스트 패턴 생성 회로, 및

상기 제2 스위치 회로와 상기 제2 선택 회로와의 사이에 배치되어, 상기 테스트 모드 신호가 제1 테스트 모드를 나타낼 때는 상기 제2 스위치 회로를 거쳐 공급되는 상기 외부 신호를 선택하고, 상기 테스트 모드 신호가 제2 테스트 모드를 나타낼 때는 상기 제2 테스트 패턴 신호를 선택하여, 그 선택된 신호를 상기 테스트 신호로서 상기 제2 선택 회로에 출력하는 제4 선택 회로를 포함하는 것인 반도체 장치.
제22항에 있어서, 상기 논리 회로는,

상기 테스트 기동 신호의 활성화 동안에 테스트 모드들 중 하나를 선택하기 위한 테스트 모드 신호를 수신하는 테스트 모드 단자,

상기 제1 메모리 칩을 테스트하기 위한 제1 테스트 패턴 신호를 생성하는 제1 테스트 패턴 생성 회로, 및

상기 외부 단자와 상기 제1 선택 회로와의 사이에 배치되어, 상기 테스트 모드 신호가 제1 테스트 모드를 나타낼 때는 상기 외부 신호를 선택하고, 상기 테스트 모드 신호가 제2 테스트 모드를 나타낼 때는 상기 제1 테스트 패턴 신호를 선택하여, 그 선택된 신호를 상기 테스트 신호로서 상기 제1 선택 회로에 출력하는 제3 선택 회로를 포함하는 것인 반도체 장치.
제27항에 있어서, 상기 논리 회로는,

상기 제2 메모리 칩을 테스트하기 위한 제2 테스트 패턴 신호를 생성하는 제2 테스트 패턴 생성 회로, 및

상기 외부 단자와 상기 제2 선택 회로와의 사이에 배치되어, 상기 테스트 모드 신호가 제1 테스트 모드를 나타낼 때는 상기 외부 신호를 선택하고, 상기 테스트 모드 신호가 제2 테스트 모드를 나타낼 때는 상기 제2 테스트 패턴 신호를 선택하여, 그 선택된 신호를 상기 테스트 신호로서 상기 제2 선택 회로에 출력하는 제4 선택 회로를 포함하는 것인 반도체 장치.
제22항에 있어서, 상기 논리 회로는,

클록 신호를 수신하는 클록 단자, 및

상기 클록 단자에서 수신된 상기 클록 신호의 주파수를 변환하여, 그 변환된 클록 신호를 상기 논리 회로의 내부 회로들에 공급하는 클록 변환 회로를 포함하는 것인 반도체 장치.
제22항에 있어서, 상기 논리 회로는 상기 논리 회로의 내부 회로들에서 사용되는 클록 신호를 생성하는 클록 생성 회로를 포함하는 것인 반도체 장치.
제22항에 있어서, 상기 제1 메모리 칩은 비휘발성 메모리이고, 상기 제2 메모리 칩은 휘발성 메모리인 것인 반도체 장치.
제31항에 있어서, 상기 제1 메모리 칩은 플래시 메모리이고, 상기 제2 메모리 칩은 의사 SRAM인 것인 반도체 장치.