KR20090083858A - 반도체 기억 장치 - Google Patents

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KR20090083858A
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고타 하라
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 종래의 반도체 기억 장치보다도 테스트 동작시에 테스터에 접속되는 패드수를 더 삭감한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
반도체 기억 장치는 데이터의 판독 또는 데이터의 기록을 제어하는 신호를 생성하는 타이밍 제어 회로와, 입력 신호 패드와, 복수의 제어 신호 패드와, 상기 복수의 제어 신호 패드 중 적어도 하나에 접속되는 스위치 회로를 포함하고, 상기 스위치 회로는, 제1 모드 시에, 상기 입력 신호 패드로부터의 신호에 기초하여 상기 타이밍 제어 회로에 공급하는 제1 제어 신호를 생성하는 것을 특징으로 한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 일반적으로 반도체 기억 장치에 관한 것으로, 상세하게는 테스트 기능을 구비한 반도체 기억 장치에 관한 것이다.
반도체 장치 제조자는 공장으로부터의 출하 전에 반도체 장치의 동작 테스트를 행함으로써, 그 반도체 장치가 정상적으로 기능하는지 여부를 체크해야 한다. 이러한 동작 테스트에서는, 테스터의 프로브의 복수의 핀을 반도체 장치의 복수의 패드에 동시에 접촉시킴으로써 필요한 테스트 신호의 입력 및 출력 신호를 검출한다. 이 출력 신호의 관측 결과에 기초하여 반도체 장치의 동작이 불량인지 여부를 판정한다.
테스트 비용을 삭감하기 위해서는 테스터에 의해 동시에 측정할 수 있는 칩수를 늘려 테스트 시간을 단축시키는 것이 바람직하다. 테스터의 프로브의 핀수는 고정적이기 때문에, 테스터에 동시 접속하는 칩수를 늘리고자 하면, 1 칩 당 패드의 접속수를 줄이지 않을 수가 없다. 이 때문에, 칩에 구비된 모든 패드에 테스터를 접속하는 것이 아니라, 일부의 패드에만 테스터를 접속하여 테스트 동작을 실행할 수 있도록 구성된 칩이 있다. 이러한 칩에서는, 미접속 패드에 대응하는 내부 신호에 대해서는 내부 스위치 회로의 전환에 의해 다른 접속 패드를 통해 입출력하거나, 내부에서 신호를 발생시키고 있다. 이에 따라, 테스트 동작시에 접속하는 패드의 수를 줄이고, 동시에 측정할 수 있는 칩수를 늘릴 수 있다.
종래, 반도체 기억 장치의 테스트에 있어서, 제어 신호가 입력되는 제어 신호 패드에 대해서는 모든 패드를 테스터에 접속하고, 어드레스가 입력되는 어드레스 패드에 대해서는 일부의 패드만을 테스터에 접속함으로써, 테스트 동작시의 접속 패드수를 삭감하고 있다. 비접속 어드레스 패드에 대응하는 내부 신호의 레벨을 확정시키는 방법의 일례로서는, n 비트의 어드레스를 n/2 비트씩 2회에 나누어 접속 패드로부터 시분할로 취입하고, 내부에서 n 비트의 어드레스로 전개하는 등이 행해진다.
이 때, 어드레스 패드에는 테스트 모드 엔트리시의 테스트 코드를 입력하는 등의 필요가 있고, 어드레스 패드의 테스터 접속수의 삭감에는 한도가 있다. 또한, 제어 신호 패드에 대해서는 입력 제어 신호의 조합이나 시간적 변화 등에 기초하여 내부 타이밍 제어 신호를 발생시켜야 하는 필요성 때문에, 시분할적인 신호 취입이 곤란하며, 테스터 접속수의 삭감은 이루어지지 않았다.
[특허 문헌 1] 일본 특허 공개 제2003-151299호 공보
[특허 문헌 2] 일본 특허 공개 제2000-163997호 공보
[특허 문헌 3] 일본 특허 공개 평성 제11-306796호 공보
이상을 감안하여 본 발명은 종래의 반도체 기억 장치보다도 테스트 동작시에 테스터에 접속되는 패드수를 더 삭감한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
반도체 기억 장치는 데이터의 판독 또는 데이터의 기록을 제어하는 신호를 생성하는 타이밍 제어 회로와, 입력 신호 패드와, 복수의 제어 신호 패드와, 상기 복수의 제어 신호 패드 중 적어도 하나에 접속되는 스위치 회로를 포함하고, 상기 스위치 회로는, 제1 모드 시에, 상기 입력 신호 패드로부터의 신호에 기초하여 상기 타이밍 제어 회로에 공급하는 제1 제어 신호를 생성하는 것을 특징으로 한다.
본 발명에 따른 적어도 하나의 실시예에 의하면, 종래의 구성에 있어서 반도체 기억 장치의 모든 제어 신호 패드가 테스터에 접속될 필요가 있었던 것에 반하여, 반도체 기억 장치의 제어 신호 패드 중 일부의 패드에만 테스터를 접속하면 된다. 따라서, 테스트 동작시에 테스터에 접속되는 반도체 기억 장치의 패드의 수를 종래의 구성에 비하여 삭감할 수 있다.
이하에, 본 발명의 실시예를 첨부의 도면을 이용하여 상세히 설명한다.
도 1은 본 발명에 따른 반도체 기억 장치의 제1 실시예의 구성을 나타낸 도 면이다. 도 1의 반도체 기억 장치(10)는 타이밍 컨트롤 유닛(11), 어드레스 래치 & 버퍼(12A), 어드레스 래치 & 버퍼(12B), 입출력 버퍼(13), 메모리 셀 배열(14), 로우 디코더(15), 센스 앰프 & 스위치(16), 칼럼 디코더(17), 입력 데이터 래치 & 컨트롤 유닛(18), 출력 데이터 컨트롤 유닛(19), 파워 컨트롤 유닛(20), 테스트 모드 컨트롤 유닛(21), 스위치 회로(22-1 내지 22-3), 입력 버퍼(23-1 내지 23-7), 및 복수의 제어 신호 패드(24-1 내지 24-7)를 포함한다. 이 반도체 기억 장치(10)로서는 SRAM(Static Random Access Memory)과 호환되는 인터페이스를 구비한 DRAM(Dynamic Random Access Memory)인 유사 SRAM을 상정하고 있다. 그러나, 본 발명은 유사 SRAM에 한정되지 않고, 임의의 반도체 기억 장치에 적용할 수 있다.
타이밍 컨트롤 유닛(11)은 반도체 기억 장치(10)의 칩 외부로부터, 컨트롤 신호인 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE), 데이터 바이트 컨트롤 신호(/UB), 데이터 바이트 컨트롤 신호(/LB), 아웃풋 인에이블 신호(/OE) 및 클록 신호(CLK)를 수신한다. 이들 컨트롤 신호의 수신 및 파워 컨트롤 유닛(20)의 활성화 및 비활성화가 칩 인에이블 신호(CE2)에 의해 제어된다. 구체적으로는, 칩 인에이블 신호(CE2)가 활성화 상태(HIGH)가 되면, 입력 버퍼(23-2 내지 23-7)가 활성화되고, 제어 신호 패드(24-2 내지 24-7)에 인가되는 신호(/CE1, /WE, /UB, /LB, /OE 및 CLK)가 각 입력 버퍼로부터 반도체 기억 장치(10) 내부로 공급된다. 또한, 파워 컨트롤 유닛(20)은 칩 인에이블 신호(CE2)에 따라 타이밍 컨트롤 유닛(11), 어드레스 래치 & 버퍼(12A) 및 입출력 버퍼(13)를 활성화한다.
반도체 기억 장치(10)에는 종래의 SRAM과 호환되는 인터페이스로서, 입력 데 이터의 상위 바이트를 마스크하는 기능 및 하위 바이트를 마스크하는 기능이 마련되어 있다. 메모리 셀에 대하여 데이터의 상위 바이트를 기록 또는 판독하기 위해서는 데이터 바이트 컨트롤 신호(/UB)를 LOW로 해 둘 필요가 있다. 데이터 바이트 컨트롤 신호(/UB)가 HIGH인 경우, 마스크 기능에 의해 메모리 셀에 대한 데이터의 상위 바이트의 기록 및 판독은 실행되지 않는다. 마찬가지로, 메모리 셀에 대하여 데이터의 하위 바이트를 기록 또는 판독하기 위해서는 데이터 바이트 컨트롤 신호(/LB)를 LOW로 해 둘 필요가 있다. 데이터 바이트 컨트롤 신호(/LB)가 HIGH인 경우, 마스크 기능에 의해 메모리 셀에 대한 데이터의 하위 바이트의 기록 및 판독은 실행되지 않는다.
타이밍 컨트롤 유닛(11)은 상기 컨트롤 신호에 기초하여 컨트롤 신호의 디코드 결과가 지정하는 동작(데이터 판독 동작/데이터 기록 동작 등)에 대응하는 여러 가지 제어 신호 및 타이밍 신호를 생성한다. 이들 제어 신호 및 타이밍 신호는 어드레스 래치 & 버퍼(12A), 어드레스 래치 & 버퍼(12B), 입출력 버퍼(13), 입력 데이터 래치 & 컨트롤 유닛(18), 출력 데이터 컨트롤 유닛(19), 파워 컨트롤 유닛(20) 등의 각 회로 부분에 공급된다. 이 제어 신호 및 타이밍 신호에 따라 각 회로 부분의 동작이 실행된다.
어드레스 래치 & 버퍼(12A)는 반도체 기억 장치(10)의 외부로부터 로우 어드레스를 나타내는 어드레스 신호를 수신한다. 수신된 로우 어드레스는 로우 디코더(15)에 공급된다. 어드레스 래치 & 버퍼(12B)는 반도체 기억 장치(10)의 외부로부터 칼럼 어드레스를 나타내는 어드레스 신호를 수신한다. 수신된 칼럼 어드레스 는 칼럼 디코더(17)에 공급된다.
메모리 셀 배열(14)에는, 복수의 메모리 셀이 로우 방향 및 칼럼 방향으로 매트릭스형으로 배열되어 셀 어레이를 구성하고, 각 메모리 셀에 데이터가 저장된다. 메모리 셀 배열(14)에는, 복수의 로우 어드레스에 대응하여 복수의 워드선이 배치되고, 각 워드선에 복수의 메모리 셀이 접속된다. 또한, 칼럼 어드레스가 배열되는 방향으로는 복수의 비트선이 배열되고, 각각의 비트선에 센스 앰프 & 스위치(16)가 접속된다.
로우 디코더(15)는 어드레스 래치 & 버퍼(12A)로부터 공급되는 로우 어드레스를 디코드하고, 로우 어드레스로 지정되는 워드선을 선택하여 활성화한다. 칼럼 디코더(17)는 어드레스 래치 & 버퍼(12B)로부터 공급되는 칼럼 어드레스를 디코드하고, 칼럼 어드레스로 지정되는 칼럼 선택선을 활성화한다.
활성화된 워드선에 접속되는 메모리 셀의 데이터는 비트선에 판독되어 센스 앰프 & 스위치(16)를 통해 증폭된다. 판독 동작의 경우, 센스 앰프 & 스위치(16)에서 증폭된 데이터는, 활성화된 칼럼 선택선에 의해 선택되고, 출력 데이터 컨트롤 유닛(19) 및 입출력 버퍼(13)를 통해 반도체 기억 장치(10) 외부로 출력된다. 기록 동작의 경우, 반도체 기억 장치(10) 외부로부터 입출력 버퍼(13) 및 입력 데이터 래치 & 컨트롤 유닛(18)을 통해 공급되는 기록 데이터는 활성화된 칼럼 선택선에 의해 선택되는 칼럼 어드레스의 센스 앰프 & 스위치(16)에 기록된다. 이 기록 데이터와 메모리 셀로부터 판독되어 재기록되어야 할 데이터는 활성화된 워드선에 접속되는 메모리 셀에 기록된다.
테스트 모드 컨트롤 유닛(21)은 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE)에 대응하는 내부 신호와, 외부로부터 인가되는 어드레스 신호의 일부와, IF 패드(25)에 인가되는 신호를 수신한다. 이들 신호에 기초하여 테스트 모드 컨트롤 유닛(21)은 테스트 모드로의 엔트리 동작 및 테스트 동작의 각 모드를 제어한다.
반도체 기억 장치(10)는 메모리 장치로서 사용할 때에는 통상 모드로 동작하 도록 모드 설정되고, 내부 기능의 테스트를 할 때에는 테스트 모드로 동작하도록 모드 설정된다. 이들 통상 모드/테스트 모드의 설정은 외부 커맨드(테스트 커맨드) 또는 외부 신호(예컨대 어드레스 신호)에 기초하여 테스트 모드 컨트롤 유닛(21)에 의해 제어된다.
도 1에 도시된 반도체 기억 장치(10)에서는, 스위치 회로(22-1 내지 22-3)가 데이터 바이트 컨트롤 신호(/UB), 데이터 바이트 컨트롤 신호(/LB) 및 클록 신호(CLK)에 대응하여 설치되어 있다. 즉, 스위치 회로(22-1 내지 22-3)는 각각 입력 버퍼(23-4, 23-5 및 23-7)를 통해 제어 신호 패드(24-4, 24-5 및 24-7)에 접속된다. 또한, 스위치 회로(22-1 내지 22-3)는 어드레스 신호 패드 중 하나로부터 어드레스 신호(A09)(1비트)를 수신하고, 테스트 모드 컨트롤 유닛(21)으로부터 테스트 제어 신호를 수신한다.
통상 모드에서, 스위치 회로(22-1 내지 22-3)는 제어 신호 패드(24-4, 24-5 및 24-7)로부터의 신호에 기초하여 그 출력 신호를 생성한다. 스위치 회로(22-1 내지 22-3)가 생성한 출력 신호는 타이밍 컨트롤 유닛(11)에 공급된다. 또한, 제어 신호 패드(24-2, 24-3 및 24-6)에 인가되는 신호는 그대로 입력 버퍼를 통해 타이밍 컨트롤 유닛(11)에 공급된다. 따라서, 통상 모드에서, 타이밍 컨트롤 유닛(11)은 컨트롤 패드(24-2 내지 24-7)에 인가되는 신호(/CE1, /WE, /UB, /LB, /OE 및 CLK)에 따라 내부 제어 신호 및 타이밍 신호를 생성하여 반도체 기억 장치(10)의 메모리 동작을 제어하게 된다.
테스트 모드에서, 스위치 회로(22-1 내지 22-3)는 테스트 모드 컨트롤 유닛(21)으로부터의 테스트 제어 신호에 따른 스위치 동작에 의해 원하는 레벨(HIGH 또는 LOW)의 신호를 출력 신호로서 생성하거나, 다른 입력 신호 패드(A09의 어드레스 신호 패드)로부터의 신호에 기초하여 원하는 제어 신호(제1 제어 신호)를 출력 신호로서 생성한다. 이 경우, 테스트 모드 컨트롤 유닛(21)으로부터의 테스트 제어 신호는 스위치 회로에 의한 제1 제어 신호의 생성 동작을 제어하기 위한 제2 제어 신호로서 기능한다.
테스트 모드에서, 제어 신호 패드(24-4, 24-5 및 24-7)의 전압 레벨은 스위치 회로(22-1 내지 22-3)의 출력에 어떤 영향도 주지 않는다. 즉, 스위치 회로(22-1 내지 22-3)의 출력 신호는 제어 신호 패드(24-4, 24-5 및 24-7)의 전압 레벨과는 완전히 독립적이다. 스위치 회로(22-1 내지 22-3)가 생성한 신호는 타이밍 컨트롤 유닛(11)에 공급된다. 또한, 제어 신호 패드(24-2, 24-3 및 24-6)에 인가되는 신호는 그대로 입력 버퍼를 통해 타이밍 컨트롤 유닛(11)에 공급된다. 따라서, 테스트 모드에서, 타이밍 컨트롤 유닛(11)은 제어 신호 패드(24-4, 24-5 및 24-7)의 전압과는 독립적으로 스위치 회로(22-1 내지 22-3)가 생성한 신호와, 제어 신호 패 드(24-2, 24-3 및 24-6)에 인가되는 신호(/CE1, /WE 및 /OE)에 기초하여 내부 제어 신호 및 타이밍 신호를 생성하여 반도체 기억 장치(10)의 테스트 동작을 제어하게 된다. 즉, 테스트 모드에서는, 제어 신호 패드(24-4, 24-5 및 24-7)에는 외부 테스터의 프로브의 핀을 접촉시킬 필요가 없다.
이상의 구성에 의해, 테스트 동작시에 테스터에 접속되는 반도체 기억 장치의 패드의 수를 종래의 구성에 비교하여 삭감할 수 있다. 즉, 종래의 구성에서는 반도체 기억 장치의 모든 제어 신호 패드가 테스터에 접속될 필요가 있었던 것에 반하여, 도 1에 도시된 실시예의 반도체 기억 장치(10)의 구성에서는, 제어 신호 패드 중 일부의 패드에만 테스터를 접속하면 된다. 또한, 스위치 회로를 설치함으로써 테스터를 접촉할 필요가 없게 되는 제어 신호 패드의 수는 복수(n)인 것이 바람직하다. 또한, 이 복수(n)의 제어 신호 패드에 대응하는 내부 신호를, n보다도 적은 수의 다른 입력 신호 패드에 인가되는 신호에 기초하여 생성하는 것이 바람직하다. 또한, 다른 입력 신호 패드에 인가되는 신호에 기초하여 스위치 회로가 생성하는 제어 신호는 시간적으로 변화되는 신호라도 좋다. 이와 같이 시간적으로 변화되는 신호는 예컨대 반도체 기억 장치(10)의 동기 판독 동작이나 동기 기록 동작을 제어하기 위한 동기 신호라도 좋다.
또한, 상기한 바와 같이 테스트 동작을 실행함으로써, 반도체 장치 제조자는 테스트에 의해 불량품이라고 판단된 반도체 기억 장치를 배제하고, 테스트에 의해 양품이라고 판단된 반도체 기억 장치만을 공장으로부터 출하할 수 있다. 즉, 테스트 동작에 의해 반도체 기억 장치의 제조 공정을 완료하여 반도체 기억 장치를 사 용자에게 제공할 수 있다. 이와 같이, 테스트 동작을 실행하는 방법은 반도체 기억 장치의 제조 방법의 일환이다.
도 2는 반도체 기억 장치(10)의 스위치 회로(22-1 내지 22-3) 및 그 주변 회로의 구성의 일례를 나타낸 회로도이다. 도 2에는 어드레스 신호(A09)에 관련된 회로 부분도 참고로 도시되어 있다. 통상 모드에서는, 어드레스 신호 패드(32)에 입력된 어드레스 신호(A09)는 어드레스 신호(A09)용 스위치 회로를 통해 내부 어드레스 신호(A09int)로서 어드레스 래치 & 버퍼(12A)(도 1 참조)에 공급된다. 테스트 모드에서는, 테스트 회로(30)의 출력 신호가 어드레스 신호(A09)용 스위치 회로를 통해 내부 어드레스 신호(A09int)로서 어드레스 래치 & 버퍼(12A)에 공급된다.
또한, 도 1에 도시된 반도체 기억 장치(10)에서는, 어드레스 신호(A00 내지 A07)에 대응하는 8개의 어드레스 신호 패드에 테스터의 프로브의 핀을 접촉시켜, 이들 8개의 어드레스 신호 패드를 통해 16비트의 어드레스 신호(A00 내지 A15)를 반도체 기억 장치(10)에 공급하는 구성을 상정하고 있다. 구체적으로는, 제1 타이밍에서 어드레스 신호(A08 내지 A15)의 8비트를 상기 8개의 어드레스 신호 패드를 통해 입력하고, 다음에 제2 타이밍에서 어드레스 신호(A00 내지 A07)의 8비트를 상기 8개의 어드레스 신호 패드를 통해 입력한다. 반도체 기억 장치(10)의 내부에서 이들 2개의 8비트 데이터를 전개하여 16비트의 어드레스 신호를 생성한다. 도 2에 도시된 테스트 회로(30)는 이와 같이 하여 내부에서 생성된 어드레스 신호를 출력하는 회로이다. 본 실시예에서는, 어드레스 신호 입력에 사용하지 않는 어드레스 신호 패드(32)[어드레스 신호(A09)용 패드]를 이용하여 테스터의 프로브의 핀을 접 촉시키지 않는 제어 신호 패드(24-4, 24-5 및 24-7)에 대응하는 내부의 제어 신호를 생성하는 구성으로 되어 있다.
인버터(41 내지 49), NAND 회로(50 내지 55) 및 트랜스퍼 게이트(56 내지 61)가 스위치 회로를 구성한다. 트랜스퍼 게이트(56 내지 61)의 각각은 PMOS 트랜지스터와 NMOS 트랜지스터와의 병렬 접속으로 구성된다. 인버터(41 내지 43) 및 트랜스퍼 게이트(56 및 57)가 어드레스 신호(A09)용 스위치 회로를 구성한다. 데이터 바이트 컨트롤 신호(/UB)용 스위치 회로(22-1)는 인버터(44 내지 46), NAND 회로(50 및 51) 및 트랜스퍼 게이트(58 및 59)를 포함한다. 데이터 바이트 컨트롤 신호(/LB)용 스위치 회로(22-2)는 인버터(47 내지 49), NAND 회로(52 및 53) 및 트랜스퍼 게이트(60 및 61)를 포함한다. 클록 신호(CLK)용 스위치 회로(22-3)는 NAND 회로(54 및 55)를 포함한다.
도 2에 있어서, 테스트 제어 신호(TEST1 내지 TEST6)는 도 1에 도시된 테스트 모드 컨트롤 유닛(21)으로부터 공급되는 신호이다. 테스트 제어 신호(TEST1)는 입력 버퍼(23-4, 23-5 및 23-7)에 인가된다. 또한, 도 1에 도시된 바와 같이 각 입력 버퍼에는 칩 인에이블 신호(CE2)가 공급되지만, 도 2에서는 칩 인에이블 신호(CE2) 공급이 도시 생략되어 있다. 이 테스트 제어 신호(TEST1)에 기초하여 입력 버퍼(23-4, 23-5 및 23-7)는 각각 대응하는 제어 신호 패드로부터의 신호를 내부 회로에 공급할지 여부를 제어한다. 구체적으로는, 테스트 제어 신호(TEST1)가 HIGH일 때, 입력 버퍼(23-4, 23-5 및 23-7)의 출력은 HIGH로 고정된다.
도 2에 도시된 회로에 의해 데이터 바이트 컨트롤 신호(/UB), 데이터 바이트 컨트롤 신호(/LB) 및 클록 신호(CLK)에 각각 대응하는 내부 신호(UBint, LBint 및 CLKint)가 생성된다. 내부 신호(UBint, LBint 및 CLKint)는 도 1에 도시된 바와 같이 타이밍 컨트롤 유닛(11)에 공급된다. 반도체 기억 장치(10)의 통상 모드에서는, 내부 신호(UBint, LBint 및 CLKint)는 외부로부터 인가되는 데이터 바이트 컨트롤 신호(/UB), 데이터 바이트 컨트롤 신호(/LB) 및 클록 신호(CLK)와 일치한다. 반도체 기억 장치(10)의 테스트 모드에서는, 내부 신호(UBint, LBint 및 CLKint)는 원하는 고정 레벨(HIGH 또는 LOW)의 신호 또는 어드레스 신호 패드(32)로부터 공급된 신호가 된다. 동작의 상세한 내용에 대해서는 나중에 설명한다.
도 3은 입력 버퍼의 회로 구성의 일례를 나타낸 도면이다. 이 구성의 입력 버퍼를 입력 버퍼(23-4, 23-5 및 23-7)로서 이용할 수 있다. 도 3의 입력 버퍼는 PMOS 트랜지스터(65-1 내지 65-4), NMOS 트랜지스터(66-1 내지 66-4), 인버터(67) 및 NOR 회로(68)를 포함한다. 테스트 제어 신호(TEST1)가 HIGH이거나 또는 칩 인에이블 신호(CE2)가 LOW이면, PMOS 트랜지스터(65-4)가 도통하여 출력이 HIGH로 고정된다. 테스트 제어 신호(EST1)가 LOW이거나 또는 칩 인에이블 신호(CE2)가 HIGH이면, 입력 버퍼의 출력 신호는 패드에 인가되는 입력 신호와 동일해진다.
또한, 도 1에 도시된 다른 입력 버퍼(23-2, 23-3 및 23-6)에는 테스트 제어 신호(TEST1)가 입력되지 않는다. 이들 입력 버퍼(23-2, 23-3 및 23-6)를 구성하기 위해서는 도 3에 도시된 회로 구성으로부터 인버터(67) 및 NOR 회로(68)를 삭제하고, NOR 회로(68)의 출력을 칩 인에이블 신호(CE2)로 치환하면 된다. 그와 같은 구성의 입력 버퍼에서는, 칩 인에이블 신호(CE2)가 LOW이면 출력 신호가 HIGH로 고정 되고, 칩 인에이블 신호(CE2)가 HIGH이면 출력 신호는 패드에 인가되는 입력 신호와 동일해진다.
도 4는 테스트 모드 컨트롤 유닛(21)의 구성의 일례를 나타낸 회로도이다. 도 4의 테스트 모드 컨트롤 유닛(21)은 NAND 회로(70-1 내지 70-8), 인버터(71-1 내지 71-17), 트랜스퍼 게이트(72-1 내지 72-17), 지연 회로(73) 및 NOR 회로(74)를 포함한다. 트랜스퍼 게이트의 각각은 PMOS 트랜지스터와 NMOS 트랜지스터와의 병렬 접속으로 구성된다.
신호(celz, wez 및 oez)는 제어 신호 패드(24-2, 24-3 및 24-6)에 인가되는 신호(/CE1, /WE 및 /OE)에 따라 입력 버퍼(23-2, 23-3 및 23-6)로부터 출력되는 신호이다. 신호(celz, wez 및 oez)의 논리값은 신호(/CE1, /WE 및 /OE)의 논리값과 같다. 신호(/CE1, /WE 및 /OE)가 전부 LOW가 되면, NOR 회로(74)의 출력이 LOW에서 HIGH로 변화된다. 이 변화의 직후, 잠깐동안은 지연 회로(73)의 출력이 HIGH로 고정되어 있다. 따라서, NAND 회로(70-8)의 출력(setpx)이 소정의 기간 LOW가 된다. 또한, 인버터(71-17)의 출력이 그 소정의 기간 HIGH가 된다. 그 결과, 이 소정의 기간 트랜스퍼 게이트(72-1 내지 72-7)가 도통 상태가 되고, 어드레스 신호(A00 내지 A06)가 테스트 모드 컨트롤 유닛(21)의 내부의 래치에 취입된다. NAND 회로와 인버터가 서로의 출력을 입력으로 함으로써 래치를 구성하고 있다. 예컨대 어드레스 신호(A00)는 NAND 회로(70-1)와 인버터(71-1)에 의해 구성되는 래치에 저장된다. 다른 어드레스 신호에 대해서도 동일하다. 또한, 신호(sttx)는 전원 스위치가 온일 때에 LOW가 되고, 그 후 HIGH로 고정되는 신호이다. 이 신호(sttx)에 의해 전 원 스위치가 온일 때에 각 래치의 내용을 초기화하고 있다.
신호(/CE1, /WE 및 /OE)를 전부 LOW로 설정함으로써, 테스트 모드에 엔트리한다. 또한, 테스트 모드 엔트리시의 어드레스 신호(A00 내지 A06)가 테스트 모드 컨트롤 유닛(21) 내부의 래치에 취입된다. 래치된 어드레스 신호(A00)가 HIGH인 경우, 테스트 모드 컨트롤 유닛(21)의 출력인 테스트 제어 신호(TEST1 내지 TEST6)는 래치된 어드레스 신호(A01 내지 A06)의 신호 레벨과 일치한다. 래치된 어드레스 신호(A00)가 LOW인 경우, 테스트 모드 컨트롤 유닛(21)의 출력인 테스트 제어 신호(TEST1 내지 TEST6)는 IF 패드(25)에 인가되는 전압이 된다.
도 5는 테스트 모드 컨트롤 유닛(21)에 의해 설정되는 테스트 동작의 각 모드와 입력 신호와의 대응 관계를 나타낸 도면이다. 도 5에 도시된 바와 같이, 칩 인에이블 신호(CE2)를 HIGH로 설정하고, 신호(/CE1, /WE 및 /OE)를 전부 LOW로 설정함으로써, 테스트 모드에 엔트리한다. 테스트 모드로의 엔트리시에 래치되는 어드레스 신호(A00)가 HIGH이면, 테스트 모드로의 엔트리시에 래치되는 어드레스 신호(A01 내지 A06)에 따라 테스트 동작 모드가 결정된다. 예컨대, 어드레스 신호(A01 내지 A06)가 전부 LOW이면, 테스트 동작(TEST-A)이 지정된다. 또한, 예컨대 어드레스 신호(A01, A02, A03, A04, A05 및 A06)가 각각 HIGH, LOW, HIGH, LOW, HIGH 및 HIGH이면, 테스트 동작(TEST-E)이 지정된다. 또한, 예컨대 어드레스 신호(A01, A02, A03, A04, A05 및 A06)가 각각 HIGH, HIGH, HIGH, LOW, LOW 및 HIGH이면, 테스트 동작(TEST-G)이 지정된다. 도 5에 도시된 바와 같이, 테스트 모드 컨트롤 유닛(21)이 지정하는 테스트 동작은 데이터 바이트 컨트롤 신호(/UB), 데이터 바이트 컨트롤 신호(/LB) 및 클록 신호(CLK)의 신호 레벨에 의존하지 않는다.
도 6은 테스트 동작의 각 모드에서의 테스트 제어 신호의 값과 내부 신호(UBint, LBint 및 CLKint)의 값을 나타낸 도면이다. 예컨대 테스트 동작(TEST-B)의 경우, 테스트 제어 신호(TEST1 내지 TEST5)가 HIGH이고 테스트 제어 신호(TEST6)가 LOW가 된다. 도 2를 다시 참조하여 테스트 제어 신호(TEST1 내지 TEST3)가 HIGH이면, 어드레스 신호 패드(32)에 인가되는 신호(A09)가 트랜스퍼 게이트(58)를 통해 신호(UBint)로서 출력된다. 또한, 테스트 제어 신호(TEST1, TEST4, TEST5)가 HIGH이면, 어드레스 신호 패드(32)에 인가되는 신호(A09)가 트랜스퍼 게이트(60)를 통해 신호(LBint)로서 출력된다. 또한, 테스트 제어 신호(TEST1)가 HIGH이거나 테스트 제어 신호(TEST6)가 LOW이면, NAND 회로(54)로부터 LOW 신호가 신호(CLKint)로서 출력된다. 따라서, 테스트 동작(TEST-B)의 경우, 도 6에 도시된 바와 같이, 신호(UBint)가 A09, 신호(LBint)가 A09, 신호(CLKint)가 LOW 고정[디스에이블(Disable) 상태]이 된다.
또한, 예컨대, 테스트 동작(TEST-E)의 경우, 테스트 제어 신호(TEST1, TEST2, TEST3, TEST4, TEST5 및 TEST6)가 각각 HIGH, LOW, HIGH, LOW, HIGH 및 HIGH가 된다. 도 2를 다시 참조하여, 테스트 제어 신호(TEST1, TEST2 및 TEST3)가 각각 HIGH, LOW 및 HIGH이면, NAND 회로(50)의 HIGH 고정 출력이 트랜스퍼 게이트(58)를 통해 LOW 고정 신호(UBint)로서 출력된다. 또한, 테스트 제어 신호(TEST1, TEST4, TEST5)가 각각 HIGH, LOW, HIGH이면, NAND 회로(52)의 HIGH 고정 출력이, 트랜스퍼 게이트(60)를 통해 LOW 고정 신호(LBint)로서 출력된다. 또한, 테스트 제어 신호(TEST1)가 HIGH이거나 테스트 제어 신호(TEST6)가 HIGH이면, 어드레스 신호 패드(32)에 인가되는 신호(A09)가 NAND 회로(55 및 54)를 통해 신호(CLKint)로서 출력된다. 따라서, 테스트 동작(TEST-E)의 경우, 도 6에 도시된 바와 같이, 신호(UBint)가 LOW 고정, 신호(LBint)가 LOW 고정, 신호(CLKint)가 A09가 된다.
또한, 테스트 동작(TEST-B 내지 TEST-D)에서는, UBint 및/또는 LBint가 신호(A09)로 설정되어 있다. 이 경우, HIGH와 LOW를 교대로 반복하도록 시간적으로 변화되는 신호로서 신호(A09)를 인가함으로써, 신호(A09)를 동기 기록/동기 판독 동작을 위한 동기 신호(클록 신호)로 할 수 있다. 또한, 동기 기록/동기 판독 동작은 후술하는 바와 같이, 신호(CLKint)를 HIGH와 LOW를 교대로 반복하는 시간적으로 변화되는 동기 신호(클록 신호)로 함으로써도 실행할 수 있다.
도 7은 테스트 모드에서 테스트 동작을 전환해 나가는 동작의 일례를 나타낸 도면이다. 도 8은 테스트 모드에서 테스트 동작을 전환해 나가는 경우에 도 4에 도시된 테스트 모드 컨트롤 유닛(21)의 각 신호 파형의 변화를 나타낸 도면이다. 도 9a 내지 도 9c는 테스트 모드에서 테스트 동작을 전환해 나가는 경우에 각 테스트 동작에서의 제어 신호 파형을 나타낸 도면이다. 도 7로부터 도 9a 내지 9c를 이용하여 반도체 기억 장치(10)의 동작의 일례를 설명한다.
이 반도체 기억 장치(10)의 동작예에서는, IF 패드(25)(도 4 참조)를 HIGH로 한 상태에서 반도체 기억 장치(10)에 전원을 투입한 경우를 상정하고 있다. 이 경우, 도 8에 도시된 전원 투입 직후의 신호(sttx)의 LOW 펄스에 의해 도 4에 도시된 NAND 회로(70-1) 및 인버터(71-1)로 구성되는 래치가 리셋되고, 도 4에 도시된 신호(n00z)가 LOW, 신호(n00x)가 HIGH가 된다. 이 결과, IF 패드(25)에 인가된 HIGH 신호가 테스트 제어 신호(TEST1 내지 TEST5)로서 테스트 모드 컨트롤 유닛(21)으로부터 출력되게 된다. 또한, 테스트 제어 신호(TEST6)는 대응하는 래치의 리셋에 의해 LOW가 된다. 이들 신호 파형이 도 8에 도시되어 있다. 이 경우, 도 6에 도시된 바와 같이 테스트 동작(TEST-B) 모드가 된다.
테스트 동작(TEST-B)에서는, 도 7에 도시된 바와 같이 비동기 기록 및 판독 동작을 실행할 수 있다. 또한, 비동기 동작에서는, 외부로부터 클록 신호가 입력되는 일은 없고, 내부의 오실레이터가 발생하는 클록 신호에 기초하여 기록 및 판독 동작이 실행된다. 구체적으로는, 도 9a에 도시된 바와 같이, 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE)를 각각 LOW, LOW 및 HIGH로 설정한다. 또한, 외부로부터 인가되는 신호(A09)를 LOW로 설정한다. 테스트 동작(TEST-B)이기 때문에, 도 6에 도시된 바와 같이 신호(UBint)가 A09, 신호(LBint)가 A09, 신호(CLKint)가 LOW 고정이 된다. 신호(A09)가 LOW로 설정되어 있기 때문에, 도 9a에 도시된 바와 같이, 신호(UBint, LBint 및 CLKint)는 전부 LOW가 된다. 이 제어 신호 상태에 응답하여, 도 1에 도시된 타이밍 컨트롤 유닛(11)은 지정 어드레스에 대한 입력 데이터의 기록 동작을 실행한다. 그 후, 도 9a에 도시된 바와 같이, 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE)를 각각 LOW, HIGH 및 LOW로 설정한다. 이 제어 신호 상태에 응답하여, 도 1에 도시된 타이밍 컨트롤 유닛(11)은 지정 어드레스에 대한 데 이터의 판독 동작을 실행한다.
테스트 동작(TEST-B) 다음에는 도 7에 도시된 바와 같이 테스트 동작(TEST-C)이 실행된다. 우선, 테스트 동작을 전환하기 위해서 테스트 모드로의 엔트리가 실행된다. 도 8에 도시된 바와 같이 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE)를 전부 LOW로 설정한다. 이에 따라 테스트 모드로의 엔트리 상태가 되고, 어드레스 신호(A00 내지 A06)가 도 4에 도시된 테스트 모드 컨트롤 유닛(21)의 래치에 읽어들여진다. 도 8에 도시된 바와 같이, 테스트 동작(TEST-C)으로 모드 전환하기 위해서는 어드레스 신호(A00, A01, A02, A03, A04, A05, 및 A06)를 각각 HIGH, HIGH, HIGH, LOW, HIGH, HIGH 및 LOW로 설정한다. 테스트 모드 컨트롤 유닛(21)의 래치 출력 신호(n00z 및 n01 내지 n05)는 이들 어드레스 신호에 대응하는 신호값이 된다. 이 결과, 테스트 제어 신호(TEST1, TEST2, TEST3, TEST4, TEST5 및 TEST6)는 각각 HIGH, HIGH, LOW, HIGH, HIGH 및 LOW가 된다. 이 경우, 도 6에 도시된 바와 같이 테스트 동작(TEST-C) 모드가 된다. 도 9a에는 테스트 동작(TEST-B)으로부터 테스트 동작(TEST-C)으로의 이행시의 제어 신호 상태가 도시되어 있다.
테스트 동작(TEST-C)에서는, 도 7에 도시된 바와 같이 상위 바이트를 마스크하여 비동기의 기록 및 판독 동작을 실행할 수 있다. 구체적으로는, 도 9a에 도시된 바와 같이, 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE)를 각각 LOW, LOW 및 HIGH로 설정한다. 또한, 외부로부터 인가되는 신호(A09)를 LOW로 설정한다. 테스트 동작(TEST-C)이기 때문에, 도 6에 도시된 바와 같이 신호(UBint)가 HIGH, 신호(LBint)가 A09, 신호(CLKint)가 LOW 고정이 된다. 신호(A09)가 LOW로 설정되어 있기 때문에, 도 9a에 도시된 바와 같이, 신호(UBint, LBint 및 CLKint)는 각각 HIGH, LOW 및 LOW가 된다. 이 제어 신호 상태에 응답하여, 도 1에 도시된 타이밍 컨트롤 유닛(11)은 상위 바이트를 마스크하면서 지정 어드레스에 대한 입력 데이터의 기록 동작을 실행한다. 그 후, 도 9a에 도시된 바와 같이, 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE)를 각각 LOW, HIGH 및 LOW로 설정한다. 이 제어 신호 상태에 응답하여, 도 1에 도시된 타이밍 컨트롤 유닛(11)은 상위 바이트를 마스크하면서 지정 어드레스에 대한 데이터의 판독 동작을 실행한다.
테스트 동작(TEST-C) 다음에는 도 7에 도시된 바와 같이 테스트 동작(TEST-D)이 실행된다. 테스트 동작(TEST-D)에서는, 하위 바이트를 마스크하여 비동기의 기록 및 판독 동작을 실행할 수 있다. 동작 모드 전환, 기록 동작 및 판독 동작에 대해서는 테스트 동작(TEST-C)의 경우와 비교하여 상위 바이트를 마스크할지 하위 바이트를 마스크할지의 차이뿐이므로, 설명을 생략한다.
테스트 동작(TEST-D) 다음에는 도 7에 도시된 바와 같이 테스트 동작(TEST-E)이 실행된다. 도 8에 도시된 바와 같이 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE)를 전부 LOW로 설정한다. 이에 따라 테스트 모드로의 엔트리 상태가 되고, 어드레스 신호(A00 내지 A06)가 도 4에 도시된 테스트 모드 컨트롤 유닛(21)의 래치에 읽어들여진다. 도 8에 도시된 바와 같이, 테스트 동작(TEST-E)로 모드 전환하기 위해서는 어드레스 신호(A00, A01, A02, A03, A04, A05, 및 A06)를 각각 HIGH, HIGH, LOW, HIGH, LOW, HIGH 및 HIGH로 한다. 테스트 모드 컨트롤 유닛(21)의 래치 출력 신호(n00z 및 n01 내지 n05)는 이들 어드레스 신호에 대응하는 신호값이 된다. 이 결과, 테스트 제어 신호(TEST1, TEST2, TEST3, TEST4, TEST5 및 TEST6)는 각각 HIGH, LOW, HIGH, LOW, HIGH 및 HIGH가 된다. 이 경우, 도 6에 도시된 바와 같이 테스트 동작(TEST-E) 모드가 된다. 도 9b에는 테스트 동작(TEST-D)으로부터 테스트 동작(TEST-E)으로의 이행시의 제어 신호 상태가 도시되어 있다.
테스트 동작(TEST-E)에서는, 도 7에 도시된 바와 같이 동기 기록 및 동기 판독 동작을 실행할 수 있다. 구체적으로는, 도 9b에 도시된 바와 같이, 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE)를 각각 LOW, LOW 및 HIGH로 설정한다. 또한, 외부로부터 인가되는 신호(A09)를 HIGH와 LOW를 교대로 반복하는 클록 신호(펄스열 신호)로 한다. 테스트 동작(TEST-E)이기 때문에, 도 6에 도시된 바와 같이 신호(UBint)가 LOW, 신호(LBint)가 LOW, 신호(CLKint)가 A09가 된다. 신호(A09)가 클록 신호로 설정되어 있기 때문에, 도 9b에 도시된 바와 같이, 신호(UBint, LBint 및 CLKint)는 각각 LOW, LOW 및 클록 신호가 된다. 이 제어 신호 상태에 응답하여, 도 1에 도시된 타이밍 컨트롤 유닛(11)은 지정 어드레스에 대한 입력 데이터의 동기 기록 동작을 실행한다. 그 후, 도 9b에 도시된 바와 같이, 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE)를 각각 LOW, HIGH 및 LOW로 설정한다. 이 제어 신호 상태에 응답하여, 도 1에 도시된 타이밍 컨트롤 유닛(11)은 지정 어드레스에 대한 데이 터의 동기 판독 동작을 실행한다.
테스트 동작(TEST-E) 다음에는 도 7에 도시된 바와 같이 테스트 동작(TEST-F)이 실행된다. 테스트 동작(TEST-E)으로부터 테스트 동작(TEST-F)으로의 동작 모드 전환은 전술한 전환 동작과 동일하다. 도 9b에는 테스트 동작(TEST-E)으로부터 테스트 동작(TEST-F)으로의 이행시의 제어 신호 상태가 도시되어 있다.
테스트 동작(TEST-F)에서는, 도 7에 도시된 바와 같이 상위 바이트를 마스크하여 동기 기록 및 동기 판독 동작을 실행할 수 있다. 구체적으로는, 도 9c에 도시된 바와 같이, 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE)를 각각 LOW, LOW 및 HIGH로 설정한다. 또한, 외부로부터 인가되는 신호(A09)를 HIGH와 LOW를 교대로 반복하는 클록 신호(펄스열 신호)로 한다. 테스트 동작(TEST-F)이기 때문에, 도 6에 도시된 바와 같이 신호(UBint)가 HIGH, 신호(LBint)가 LOW, 신호(CLKint)가 A09가 된다. 신호(A09)가 클록 신호로 설정되어 있기 때문에, 도 9c에 도시된 바와 같이, 신호(UBint, LBint 및 CLKint)는 각각 HIGH, LOW 및 클록 신호가 된다. 이 제어 신호 상태에 응답하여, 도 1에 도시된 타이밍 컨트롤 유닛(11)은 상위 바이트를 마스크하면서 지정 어드레스에 대한 입력 데이터의 동기 기록 동작을 실행한다. 그 후, 도 9c에 도시된 바와 같이, 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE)를 각각 LOW, HIGH 및 LOW로 설정한다. 이 제어 신호 상태에 응답하여, 도 1에 도시된 타이밍 컨트롤 유닛(11)은 상위 바이트를 마스크하면서 지정 어드레스에 대한 데이터의 동기 판독 동작을 실행한다.
테스트 동작(TEST-F) 다음에는 도 7에 도시된 바와 같이 테스트 동작(TEST-G)이 실행된다. 테스트 동작(TEST-G)에서는, 하위 바이트를 마스크하여 동기 기록 및 동기 판독 동작을 실행할 수 있다. 동작 모드 전환, 동기 기록 동작 및 동기 판독 동작에 대해서는 테스트 동작(TEST-F)의 경우와 비교하여 상위 바이트를 마스크할지 하위 바이트를 마스크할지의 차이뿐이므로, 설명을 생략한다.
이상과 같이 하여 도 1에 도시된 반도체 기억 장치(10)에서는, 테스트 모드에서 각종 기록 동작 및 판독 동작을 실행하여 반도체 기억 장치(10)의 여러 가지 기능을 테스트할 수 있다. 즉, 동기 기록/판독 기능, 비동기 기록/판독 기능, 마스크 기능 등의 여러 가지 기능을 테스트할 수 있다.
도 10은 본 발명에 따른 반도체 기억 장치의 제2 실시예의 구성을 나타낸 도면이다. 도 10에 있어서, 도 1과 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다. 도 10의 반도체 기억 장치(10A)에서는, 도 1의 스위치 회로(22-1 및 22-2) 대신에 스위치 회로(22A)가 설치되고, 도 1의 입력 버퍼(23-3 내지 23-5) 대신에 입력 버퍼(23-3A 내지 23-5A)가 설치된다. 또한, 테스트 모드 컨트롤 유닛(21) 대신에 테스트 모드 컨트롤 유닛(81)이 설치된다.
도 1의 반도체 기억 장치(10)에서는, 데이터 바이트 컨트롤 신호(/UB), 데이터 바이트 컨트롤 신호(/LB) 및 클록 신호(CLK)에 대하여 스위치 회로가 설치되고, 이들 신호에 대응하는 제어 신호 패드(24-4, 24-5 및 24-7)로의 테스터의 접촉이 필요없도록 구성되어 있었다. 그것에 대하여 도 10의 반도체 기억 장치(10A)에서는, 라이트 인에이블 신호(/WE) 및 클록 신호(CLK)에 대하여 스위치 회로가 설치되 고, 이들 신호에 대응하는 제어 신호 패드(24-3 및 24-7)로의 테스터의 접촉이 필요없도록 구성되어 있다. 또한, 입력 버퍼(23-3A 내지 23-5A)에 대해서는 스위치 회로의 위치 변경에 따라, 테스트 제어 신호(TEST1)가 입력되는 입력 버퍼의 위치가 제1 실시예의 입력 버퍼(23-3 내지 23-5)와 비교하여 변경된다. 테스트 제어 신호(TEST1)를 수신하는 입력 버퍼의 회로 구성과 테스트 제어 신호(TEST1)를 수신하지 않는 입력 버퍼의 회로 구성은 도 3을 참조하여 설명한 제1 실시예의 경우의 각각의 입력 버퍼의 회로 구성과 동일하다.
도 11은 반도체 기억 장치(10A)의 스위치 회로(22A 및 22-3) 및 그 주변 회로의 구성의 일례를 나타낸 회로도이다. 도 11에 있어서, 도 2와 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다.
인버터(131 내지 133), NAND 회로(134 및 135) 및 트랜스퍼 게이트(138 및 139)가 스위치 회로(22A)를 구성한다. 도 11에 있어서, 테스트 제어 신호(TEST1 내지 TEST4)는 도 10에 도시된 테스트 모드 컨트롤 유닛(81)으로부터 공급되는 신호이다. 테스트 제어 신호(TEST1)는 입력 버퍼(23-3A 및 23-7)에 인가된다. 또한, 도 10에 도시된 바와 같이 각 입력 버퍼에는 칩 인에이블 신호(CE2)가 공급되지만, 도 11에서는 칩 인에이블 신호(CE2) 공급이 도시 생략되어 있다. 입력 버퍼(23-3A)는 입력 버퍼(82)와 입력 버퍼(83)를 포함한다. 테스트 제어 신호(TEST1)가 HIGH일 때, 입력 버퍼(82 및 23-7)의 출력은 HIGH로 고정된다.
도 11에 도시된 회로에 의해 라이트 인에이블 신호(/WE) 및 클록 신호(CLK)에 각각 대응하는 내부 신호(WEint 및 CLKint)가 생성된다. 내부 신호(WEint 및 CLKint)는 도 10에 도시된 바와 같이 타이밍 컨트롤 유닛(11)에 공급된다. 반도체 기억 장치(10A)의 통상 모드에서는, 내부 신호(WEint 및 CLKint)는 외부로부터 인가되는 라이트 인에이블 신호(/WE) 및 클록 신호(CLK)와 일치한다. 반도체 기억 장치(10A)의 테스트 모드에서는, 내부 신호(WEint 및 CLKint)는 원하는 고정 레벨(HIGH 또는 LOW)의 신호 또는 어드레스 신호 패드(32)로부터 공급된 신호가 된다. 동작의 상세한 내용에 대해서는 나중에 설명한다.
도 12는 테스트 모드 컨트롤 유닛(81)의 구성의 일례를 나타낸 회로도이다. 도 12에 있어서, 도 4와 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다. 도 4의 테스트 모드 컨트롤 유닛(21)이 어드레스 신호(A00 내지 A06)에 기초하여 테스트 제어 신호(TEST1 내지 TEST6)를 생성하는 구성인 데 반하여, 도 12의 테스트 모드 컨트롤 유닛(81)은 어드레스 신호(A00 내지 A04)에 기초하여 테스트 제어 신호(TEST1 내지 TEST4)를 생성하는 구성으로 되어 있다. 비트수가 6에서 4로 삭감되어, 삭감 비트에 대응하는 회로 부분이 삭제되어 있을 뿐이며, 나머지 부분의 회로 구성에 대해서는 동일하다.
도 13은 테스트 모드 컨트롤 유닛(81)에 의해 설정되는 테스트 동작의 각 모드와 입력 신호와의 대응 관계를 나타낸 도면이다. 도 13에 도시된 바와 같이, 칩 인에이블 신호(CE2)를 HIGH로 설정하고, 신호(/CE1, /WE 및 /OE)를 전부 LOW로 설정함으로써, 테스트 모드에 엔트리한다. 테스트 모드로의 엔트리시에 래치되는 어드레스 신호(A00)가 HIGH이면, 테스트 모드로의 엔트리시에 래치되는 어드레스 신호(A01 내지 A04)에 따라 테스트 동작 모드가 결정된다.
도 14는 테스트 동작의 각 모드에서의 테스트 제어 신호의 값과 내부 신호(WEint 및 CLKint)의 값을 나타낸 도면이다. 예컨대 테스트 동작(TEST-B)의 경우, 테스트 제어 신호(TEST1 내지 TEST3)가 HIGH이고, 테스트 제어 신호(TEST4)가 LOW가 된다. 이 설정에서는, 도 14에 도시된 바와 같이, 신호(WEint)가 A09이며, 신호(CLKint)가 LOW 고정(디스에이블 상태)이다.
또한, 예컨대, 테스트 동작(TEST-D)의 경우, 테스트 제어 신호(TEST1, TEST2, TEST3 및 TEST4)가 각각 HIGH, LOW, LOW 및 HIGH가 된다. 이 설정에서는, 도 14에 도시된 바와 같이, 신호(WEint)가 HIGH 고정이며, 신호(CLKint)가 A09이다.
도 15는 테스트 모드에서 테스트 동작을 전환해 나가는 동작의 일례를 나타낸 도면이다. 도 16은 테스트 모드에서 테스트 동작을 전환해 나가는 경우에 도 12에 도시된 테스트 모드 컨트롤 유닛(81)의 각 신호 파형의 변화를 나타낸 도면이다. 도 17a 내지 17c는 테스트 모드에서 테스트 동작을 전환해 나가는 경우에 각 테스트 동작에서의 제어 신호 파형을 나타낸 도면이다. 도 15로부터 도 17a 내지 17c를 이용하여 반도체 기억 장치(10)의 동작의 일례를 설명한다.
이 반도체 기억 장치(10A)의 동작예에서는, 제1 실시예의 경우와 마찬가지로, IF 패드(25)(도 12 참조)를 HIGH로 한 상태에서 반도체 기억 장치(10A)에 전원을 투입한 경우를 상정하고 있다. 제1 실시예의 경우와 마찬가지로, IF 패드(25)에 인가된 HIGH 신호가 테스트 제어 신호(TEST1 내지 TEST3)로서 테스트 모드 컨트롤 유닛(81)으로부터 출력된다. 또한, 테스트 제어 신호(TEST4)는 대응하는 래치의 리 셋에 의해 LOW가 된다. 이들 신호 파형이 도 16에 도시되어 있다. 이 경우, 도 14에 도시된 바와 같이 테스트 동작(TEST-B) 모드가 된다.
테스트 동작(TEST-B)에서는, 도 15에 도시된 바와 같이 비동기의 기록 및 판독 동작, 상위 바이트를 마스크한 상태에서의 비동기의 기록 및 판독 동작, 및 하위 바이트를 마스크한 상태에서의 비동기의 기록 및 판독 동작을 실행할 수 있다. 구체적인 동작은 도 17a에 도시되어 있다. 기록 동작에서는, 칩 인에이블 신호(/CE1), 신호[WEint(=A09)] 및 아웃풋 인에이블 신호(/OE)를 각각 LOW, LOW 및 HIGH로 설정한다. 또한, 판독 동작에서는, 칩 인에이블 신호(/CE1), 신호[WEint(=A09)] 및 아웃풋 인에이블 신호(/OE)를 각각 LOW, HIGH 및 LOW로 설정한다. 마스크가 없는 경우에는, 데이터 바이트 컨트롤 신호(/UB 및 /LB)을 모두 LOW로 설정한다. 상위 바이트만을 마스크하는 경우에는, 데이터 바이트 컨트롤 신호(/UB 및 /LB)를 각각 HIGH 및 LOW로 설정한다. 하위 바이트만을 마스크하는 경우에는, 데이터 바이트 컨트롤 신호(/UB 및 /LB)를 각각 LOW 및 HIGH로 설정한다. 이들의 제어 신호 상태에 응답하여, 도 10에 도시된 타이밍 컨트롤 유닛(11)은 지정 어드레스에 대한 데이터의 기록 동작 및 판독 동작을 실행한다.
테스트 동작(TEST-B) 다음에는 도 15에 도시된 바와 같이 테스트 동작(TEST-C)이 실행된다. 우선 테스트 동작을 전환하기 위해서 테스트 모드로의 엔트리가 실행된다. 도 16에 도시된 바와 같이 칩 인에이블 신호(/CE1), 라이트 인에이블 신호(/WE) 및 아웃풋 인에이블 신호(/OE)를 전부 LOW로 설정한다. 이에 따라 테스트 모드로의 엔트리 상태가 되어 어드레스 신호(A00 내지 A04)가 도 12에 도시된 테스 트 모드 컨트롤 유닛(81)의 래치에 읽어들여진다. 도 16에 도시된 바와 같이, 테스트 동작(TEST-C)으로 모드 전환하기 위해서는 어드레스 신호(A00, A01, A02, A03, A04)를 각각 HIGH, HIGH, LOW, HIGH 및 HIGH로 한다. 테스트 모드 컨트롤 유닛(81)의 래치 출력 신호(n00z 및 n01 내지 n03)는 이들 어드레스 신호에 대응하는 신호값이 된다. 이 결과, 테스트 제어 신호(TEST1, TEST2, TEST3 및 TEST4)는 각각 HIGH, LOW, HIGH 및 HIGH가 된다. 이 경우, 도 14에 도시된 바와 같이 테스트 동작(TEST-C) 모드가 된다. 도 17b에는 테스트 동작(TEST-B)으로부터 테스트 동작(TEST-C)으로의 이행시의 제어 신호 상태가 도시되어 있다.
도 15에 도시된 바와 같이, 테스트 동작(TEST-B)의 다음 테스트 동작(TEST-C)에서는, 동기 기록을 실행하고 있다. 구체적으로는, 도 17b에 도시된 바와 같이, 칩 인에이블 신호(/CE1) 및 아웃풋 인에이블 신호(/OE)를 각각 LOW 및 HIGH로 설정한다. 테스트 동작(TEST-C)에서는, 신호(WEint)는 스위치 회로의 기능에 의해 LOW 고정이다. 또한, 외부로부터 인가되는 신호(A09)를 HIGH와 LOW를 교대로 반복하는 클록 신호(펄스열 신호)로 한다. 이 결과, 도 17b에 도시된 바와 같이 CLKint가 클록 신호가 된다. 이 제어 신호 상태에 응답하여, 도 10에 도시된 타이밍 컨트롤 유닛(11)은 지정 어드레스에 대한 입력 데이터의 동기 기록 동작을 실행한다.
도 15에 도시된 바와 같이, 다음 테스트 동작(TEST-D)에서는, 동기 판독을 실행하고 있다. 구체적으로는, 도 17b에 도시된 바와 같이, 칩 인에이블 신호(/CE1) 및 아웃풋 인에이블 신호(/OE)를 각각 LOW 및 LOW로 설정한다. 테스트 동작(TEST-D)에서는, 신호(WEint)는 스위치 회로의 기능에 의해 HIGH 고정이다. 또 한, 외부로부터 인가되는 신호(A09)를 HIGH와 LOW를 교대로 반복하는 클록 신호(펄스열 신호)로 한다. 이 결과, 도 17b에 도시된 바와 같이 CLKint가 클록 신호가 된다. 이 제어 신호 상태에 응답하여, 도 10에 도시된 타이밍 컨트롤 유닛(11)은 지정 어드레스에 대한 입력 데이터의 동기 판독 동작을 실행한다.
도 15에 도시된 예에서는, 그 후, 테스트 동작(TEST-C) 및 테스트 동작(TEST-D)을 교대로 반복하면서, 상위 바이트를 마스크한 동기 기록, 상위 바이트를 마스크한 동기 판독, 하위 바이트를 마스크한 동기 기록 및 하위 바이트를 마스크한 동기 판독이 실행되고 있다. 이러한 양태가 도 17b에서 도 17c에 도시되어 있다. 도시되어 있는 바와 같이, 상위 바이트만을 마스크하는 경우에는, 데이터 바이트 컨트롤 신호(/UB 및 /LB)를 각각 HIGH 및 LOW로 설정한다. 또한, 하위 바이트만을 마스크하는 경우에는, 데이터 바이트 컨트롤 신호(/UB 및 /LB)를 각각 LOW 및 HIGH로 설정한다.
이상과 같이 하여 도 10에 도시된 반도체 기억 장치(10A)에서는, 테스트 모드에서 각종 기록 동작 및 판독 동작을 실행하여 반도체 기억 장치(10)의 여러 가지 기능을 테스트할 수 있다. 즉, 동기 기록/판독 기능, 비동기 기록/판독 기능, 마스크 기능 등의 여러 가지 기능을 테스트할 수 있다.
이상, 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고, 특허청구범위에 기재한 범위 내에서 여러 가지 변형이 가능하다.
도 1은 본 발명에 따른 반도체 기억 장치의 제1 실시예의 구성을 나타낸 도면이다.
도 2는 반도체 기억 장치의 스위치 회로 및 그 주변 회로의 구성의 일례를 나타낸 회로도이다.
도 3은 입력 버퍼의 회로 구성의 일례를 나타낸 도면이다.
도 4는 테스트 모드 컨트롤 유닛의 구성의 일례를 나타낸 회로도이다.
도 5는 테스트 모드 컨트롤 유닛에 의해 설정되는 테스트 동작의 각 모드와 입력 신호와의 대응 관계를 나타낸 도면이다.
도 6은 테스트 동작의 각 모드에서의 테스트 제어 신호의 값과 내부 신호의 값을 나타낸 도면이다.
도 7은 테스트 모드에서 테스트 동작을 전환해 나가는 동작의 일례를 나타낸 도면이다.
도 8은 테스트 모드에서 테스트 동작을 전환해 나가는 경우에 도 4에 도시하는 테스트 모드 컨트롤 유닛의 각 신호의 파형의 변화를 나타낸 도면이다.
도 9a는 테스트 모드에서 테스트 동작을 전환해 나가는 경우에 각 테스트 동작에서의 제어 신호 파형을 나타낸 도면이다.
도 9b는 테스트 모드에서 테스트 동작을 전환해 나가는 경우에 각 테스트 동작에서의 제어 신호 파형을 나타낸 도면이다.
도 9c는 테스트 모드에서 테스트 동작을 전환해 나가는 경우에 각 테스트 동 작에서의 제어 신호 파형을 나타낸 도면이다.
도 10은 본 발명에 따른 반도체 기억 장치의 제2 실시예의 구성을 나타낸 도면이다.
도 11은 반도체 기억 장치의 스위치 회로 및 그 주변 회로의 구성의 일례를 나타낸 회로도이다.
도 12는 테스트 모드 컨트롤 유닛의 구성의 일례를 나타낸 회로도이다.
도 13은 테스트 모드 컨트롤 유닛에 의해 설정되는 테스트 동작의 각 모드와 입력 신호와의 대응 관계를 나타낸 도면이다.
도 14는 테스트 동작의 각 모드에서의 테스트 제어 신호의 값과 내부 신호의 값을 나타낸 도면이다.
도 15는 테스트 모드에서 테스트 동작을 전환해 나가는 동작의 일례를 나타낸 도면이다.
도 16은 테스트 모드에서 테스트 동작을 전환해 나가는 경우에 도 12에 도시하는 테스트 모드 컨트롤 유닛의 각 신호의 파형의 변화를 나타낸 도면이다.
도 17a 테스트 모드에서 테스트 동작을 전환해 나가는 경우에 각 테스트 동작에서의 제어 신호 파형을 나타낸 도면이다.
도 17b는 테스트 모드에서 테스트 동작을 전환해 나가는 경우에 각 테스트 동작에서의 제어 신호 파형을 나타낸 도면이다.
도 17c는 테스트 모드에서 테스트 동작을 전환해 나가는 경우에 각 테스트 동작에서의 제어 신호 파형을 나타낸 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기억 장치 11 : 타이밍 컨트롤 유닛
12A, 12B : 어드레스 래치 & 버퍼 13 : 입출력 버퍼
14 : 메모리 셀 배열 15 : 로우 디코더
16 : 센스 앰프 & 스위치 17 : 칼럼 디코더
18 : 입력 데이터 래치 & 컨트롤 유닛 19 : 출력 데이터 컨트롤 유닛
20 : 파워 컨트롤 유닛 21 : 테스트 모드 컨트롤 유닛
22-1∼22-3 : 스위치 회로 23-1∼23-7 : 입력 버퍼
24-1∼24-7 : 제어 신호 패드

Claims (10)

  1. 데이터의 판독 또는 데이터의 기록을 제어하는 신호를 생성하는 타이밍 제어 회로와,
    입력 신호 패드와,
    복수의 제어 신호 패드와,
    상기 복수의 제어 신호 패드 중 적어도 하나에 접속되는 스위치 회로
    를 포함하고,
    상기 스위치 회로는, 제1 모드 시에, 상기 입력 신호 패드로부터의 신호에 기초하여 상기 타이밍 제어 회로에 공급하는 제1 제어 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 제2 제어 신호를 생성하는 제어 회로를 포함하고,
    상기 스위치 회로는 상기 제2 제어 신호에 기초하여 상기 제1 제어 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제어 신호 패드는 DQ 마스크 신호 패드, 클록 신호 패드, 칩 인에이블 신호 패드, 라이트 인에이블 신호 패드, 및 아웃풋 인에이블 신호 패드 중 적어도 어느 하나인 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 DQ 마스크 신호 패드는 상위 비트측의 DQ 마스크 신호 패드와 하위 비트측의 DQ 마스크 신호 패드를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서, 상기 스위치 회로는 제2 모드 시에, 상기 제어 신호 패드로부터의 신호에 기초하여 상기 제1 제어 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 외부 커맨드 또는 외부 신호에 기초하여 제2 제어 신호를 생성하는 제어 회로를 포함하고,
    제2 제어 신호가 제1 상태인 경우에는, 상기 입력 신호 패드로부터의 신호에 기초하여 상기 제1 제어 신호를 생성하며,
    제2 제어 신호가 제2 상태인 경우에는, 상기 제어 신호 패드로부터의 신호에 기초하여 상기 제1 제어 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항 또는 제2항에 있어서, 상기 입력 신호 패드는 어드레스 신호 패드인 것을 특징으로 하는 반도체 기억 장치.
  8. 제2항에 있어서, 상기 제2 제어 신호에 기초하여, 상기 제어 신호 패드로부터의 신호를 내부 회로에 공급할지 여부를 결정하는 입력 버퍼를 포함하는 것을 특 징으로 하는 반도체 기억 장치.
  9. 제1항 또는 제2항에 있어서, 상기 스위치 회로가 접속되는 상기 제어 신호 패드는 클록 신호 패드이고, 상기 반도체 기억 장치는 상기 입력 신호 패드에 공급되는 클록 신호에 기초하여 동작하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항 또는 제2항에 있어서, 상기 복수의 제어 신호 패드 중, 상기 스위치 회로에 접속되는 적어도 하나의 제어 신호 패드 이외의 제어 신호 패드에 접속되는 회로를 포함하고, 상기 회로는 제어 신호 패드로부터의 신호에 기초해서 상기 제1 제어 신호를 생성하여 상기 타이밍 제어 회로에 공급하는 것을 특징으로 하는 반도체 기억 장치.
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