JP2003151299A - 半導体装置およびその検査方法ならびに電子機器 - Google Patents
半導体装置およびその検査方法ならびに電子機器Info
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- JP2003151299A JP2003151299A JP2001349262A JP2001349262A JP2003151299A JP 2003151299 A JP2003151299 A JP 2003151299A JP 2001349262 A JP2001349262 A JP 2001349262A JP 2001349262 A JP2001349262 A JP 2001349262A JP 2003151299 A JP2003151299 A JP 2003151299A
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Abstract
(57)【要約】
【課題】 ウエハ状態における検査による端子の損傷を
低減することができ、検査に要する時間を短縮すること
ができる半導体装置を提供する。 【解決手段】 この半導体装置は、データを記憶するメ
モリセルと、メモリセルに記憶させるためのデータの試
験モードにおける入力時において、複数の入出力端子６
０２のうちのいずれか一つの入出力端子６０２に入力さ
れた信号がそれら複数の入出力端子６０２の全てに入力
された場合と同一な信号を後続する各部に対して出力す
るようにスイッチングするスイッチング回路を備えるデ
ータ入力回路２００と、試験モードにおける複数のデー
タ入出力端子６０２からの出力データ同士が一致するか
否かを判定する比較器を備えるデータ出力回路３００と
を有する。
低減することができ、検査に要する時間を短縮すること
ができる半導体装置を提供する。 【解決手段】 この半導体装置は、データを記憶するメ
モリセルと、メモリセルに記憶させるためのデータの試
験モードにおける入力時において、複数の入出力端子６
０２のうちのいずれか一つの入出力端子６０２に入力さ
れた信号がそれら複数の入出力端子６０２の全てに入力
された場合と同一な信号を後続する各部に対して出力す
るようにスイッチングするスイッチング回路を備えるデ
ータ入力回路２００と、試験モードにおける複数のデー
タ入出力端子６０２からの出力データ同士が一致するか
否かを判定する比較器を備えるデータ出力回路３００と
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルを備え
る半導体装置およびその検査方法ならびに電子機器に関
する。
る半導体装置およびその検査方法ならびに電子機器に関
する。
【０００２】
【背景技術および発明が解決しようとする課題】半導体
装置の製造においては、パッケージングなどの工程が無
駄になるのを極力避けるために、可能な限りウエハの状
態で様々な試験を行うのが一般的である。
装置の製造においては、パッケージングなどの工程が無
駄になるのを極力避けるために、可能な限りウエハの状
態で様々な試験を行うのが一般的である。
【０００３】ウエハ状態における半導体装置の検査に
は、多数のプローブ（接触子）を備えるプローブカード
を介してテスタ（半導体装置試験装置）が半導体装置に
接続されて検査が行われる。この検査においては、例え
ば図１６に模式図として示すようにプローブカード３０
００の各プローブ３０１０を半導体ウエハ２０００の各
チップに形成されている端子に接触させて、アドレス信
号、データ信号、コントロール信号や電源などの入出力
がテスタと半導体装置との間で行われる。このようなテ
スタは、半導体装置との間でデータの入出力を行うため
の入出力回路や、制御信号を送出するドライバなどを多
数備えているが、そのような入出力回路やドライバの数
には自ずと限度がある。
は、多数のプローブ（接触子）を備えるプローブカード
を介してテスタ（半導体装置試験装置）が半導体装置に
接続されて検査が行われる。この検査においては、例え
ば図１６に模式図として示すようにプローブカード３０
００の各プローブ３０１０を半導体ウエハ２０００の各
チップに形成されている端子に接触させて、アドレス信
号、データ信号、コントロール信号や電源などの入出力
がテスタと半導体装置との間で行われる。このようなテ
スタは、半導体装置との間でデータの入出力を行うため
の入出力回路や、制御信号を送出するドライバなどを多
数備えているが、そのような入出力回路やドライバの数
には自ずと限度がある。
【０００４】一方、一枚のウエハに搭載されている半導
体装置の数すなわちチップ数や各チップが備える端子数
は、高集積度化に伴ってますます多くなってきている。
したがって、１枚のウエハ上に形成された多数の半導体
装置の検査を行うために、多くの回数に分けて検査する
必要が生じ、検査に長い時間が必要となっている。
体装置の数すなわちチップ数や各チップが備える端子数
は、高集積度化に伴ってますます多くなってきている。
したがって、１枚のウエハ上に形成された多数の半導体
装置の検査を行うために、多くの回数に分けて検査する
必要が生じ、検査に長い時間が必要となっている。
【０００５】また、半導体装置をウエハの状態で検査す
るために、プローブ３０１０を半導体装置の各端子例え
ばデータ入出力端子に接触させることによって端子が損
傷を受け、そのような端子の損傷に起因してそのような
端子へのボンディングなどで問題が発生し，完成品とし
ての半導体装置が不良となってしまうことがあることが
知られている。したがって、プローブによる端子への接
触回数はできるだけ少ないことが好ましい。
るために、プローブ３０１０を半導体装置の各端子例え
ばデータ入出力端子に接触させることによって端子が損
傷を受け、そのような端子の損傷に起因してそのような
端子へのボンディングなどで問題が発生し，完成品とし
ての半導体装置が不良となってしまうことがあることが
知られている。したがって、プローブによる端子への接
触回数はできるだけ少ないことが好ましい。
【０００６】さらに、半導体装置においては、初期故障
を可能な限り出荷前に発生させ、出荷される製品から取
り除くためにバーンインを行うことが多い。なお、バー
ンインとは、電子装置を通常の動作条件よりも高い温度
や電圧で動作させることにより電子装置に強いストレス
を与え、これにより、初期故障を短時間で発生させて、
不具合の生じた電子装置を出荷される前に取り除くため
に行われる試験のことである。半導体装置におけるバー
ンインは、従来、セラミックや樹脂を用いたパッケージ
ングなどを行った後に実施されることが多かった。しか
しながら、それではバーンインにおいて不良となったチ
ップの組立コストが無駄になってしまう。そこで、バー
ンインもやはりウエハ状態で行うウエハレベルバーンイ
ンが行われるようになっている。
を可能な限り出荷前に発生させ、出荷される製品から取
り除くためにバーンインを行うことが多い。なお、バー
ンインとは、電子装置を通常の動作条件よりも高い温度
や電圧で動作させることにより電子装置に強いストレス
を与え、これにより、初期故障を短時間で発生させて、
不具合の生じた電子装置を出荷される前に取り除くため
に行われる試験のことである。半導体装置におけるバー
ンインは、従来、セラミックや樹脂を用いたパッケージ
ングなどを行った後に実施されることが多かった。しか
しながら、それではバーンインにおいて不良となったチ
ップの組立コストが無駄になってしまう。そこで、バー
ンインもやはりウエハ状態で行うウエハレベルバーンイ
ンが行われるようになっている。
【０００７】ウエハレベルバーンインでは、高い温度条
件下で動作させるために半導体ウエハを専用のバーンイ
ン装置内に配置する。ところで、このようなバーンイン
装置が、近年、テスタ機能を備えるようになってきてい
る。しかし、バーンイン装置に備えられたテスタによっ
て同時に検査できる半導体装置の数は通常のテスタに比
べると少ないことが多い。したがって、ウエハ上のすべ
ての半導体装置を検査するためには、通常のテスタに比
べると、さらに長い時間がかかってしまう。
件下で動作させるために半導体ウエハを専用のバーンイ
ン装置内に配置する。ところで、このようなバーンイン
装置が、近年、テスタ機能を備えるようになってきてい
る。しかし、バーンイン装置に備えられたテスタによっ
て同時に検査できる半導体装置の数は通常のテスタに比
べると少ないことが多い。したがって、ウエハ上のすべ
ての半導体装置を検査するためには、通常のテスタに比
べると、さらに長い時間がかかってしまう。
【０００８】本発明は、上記のような点に鑑みてなされ
たものであって、その目的は、以下のいずれかの作用効
果を奏することができる半導体装置およびその検査方法
ならびに電子機器を提供することにある。 １） 検査に要する時間を短縮することができる。 ２） ウエハ状態における検査による端子の損傷を低減
することができる。
たものであって、その目的は、以下のいずれかの作用効
果を奏することができる半導体装置およびその検査方法
ならびに電子機器を提供することにある。 １） 検査に要する時間を短縮することができる。 ２） ウエハ状態における検査による端子の損傷を低減
することができる。
【０００９】
【課題を解決するための手段】（１） 本発明に係る半
導体装置は、データを記憶するメモリセルと、前記メモ
リセルに記憶させるデータが入力されるデータ入力部
と、を備え、前記データ入力部は、前記メモリセルに記
憶させるためのデータの試験モードにおける入力時にお
いて、複数の入出力端子のうちのいずれか一つの入出力
端子に入力された信号がそれら複数の入出力端子の全て
に入力された場合と同一な信号を後続する各部に対して
出力するようにスイッチングするスイッチング回路を備
えることを特徴としている。
導体装置は、データを記憶するメモリセルと、前記メモ
リセルに記憶させるデータが入力されるデータ入力部
と、を備え、前記データ入力部は、前記メモリセルに記
憶させるためのデータの試験モードにおける入力時にお
いて、複数の入出力端子のうちのいずれか一つの入出力
端子に入力された信号がそれら複数の入出力端子の全て
に入力された場合と同一な信号を後続する各部に対して
出力するようにスイッチングするスイッチング回路を備
えることを特徴としている。
【００１０】本発明によれば、メモリセルに記憶させる
ためのデータの試験モードにおける入力時に複数の入出
力端子のうちのいずれか一つの入出力端子に入力された
信号が、それら複数の入出力端子のそれぞれに入力され
た場合と同一な信号を後続する各部に対して出力するよ
うにスイッチング回路がスイッチングできるため、一つ
の端子にテスタのプローブ（接触子）を接触させるだけ
で複数の端子に同じデータを入力したのと同様に動作さ
せることができる。したがって、一つの半導体装置への
データ入力に必要となるプローブの数を削減することが
可能となり、テスタによって一度に検査できる半導体装
置の数を増加させることが可能となる。その結果、ウエ
ハ状態における半導体装置一つあたりの検査に要する時
間を短縮することができる。
ためのデータの試験モードにおける入力時に複数の入出
力端子のうちのいずれか一つの入出力端子に入力された
信号が、それら複数の入出力端子のそれぞれに入力され
た場合と同一な信号を後続する各部に対して出力するよ
うにスイッチング回路がスイッチングできるため、一つ
の端子にテスタのプローブ（接触子）を接触させるだけ
で複数の端子に同じデータを入力したのと同様に動作さ
せることができる。したがって、一つの半導体装置への
データ入力に必要となるプローブの数を削減することが
可能となり、テスタによって一度に検査できる半導体装
置の数を増加させることが可能となる。その結果、ウエ
ハ状態における半導体装置一つあたりの検査に要する時
間を短縮することができる。
【００１１】また、複数の入出力端子のうちの一つだけ
にプローブを接触させてデータ入力を行うことができる
ため、入出力端子に対するプローブの接触回数を削減す
ることができ、ウエハ状態における検査による端子の損
傷を低減することができる。
にプローブを接触させてデータ入力を行うことができる
ため、入出力端子に対するプローブの接触回数を削減す
ることができ、ウエハ状態における検査による端子の損
傷を低減することができる。
【００１２】（２） 前述した（１）の半導体装置は、
前記メモリセルに記憶されたデータを出力するデータ出
力部をさらに備え、このデータ出力部は、前記試験モー
ドにおける前記複数のデータ入出力端子からの出力デー
タ同士が一致するか否かを判定する比較器をさらに備え
ていてもよい。
前記メモリセルに記憶されたデータを出力するデータ出
力部をさらに備え、このデータ出力部は、前記試験モー
ドにおける前記複数のデータ入出力端子からの出力デー
タ同士が一致するか否かを判定する比較器をさらに備え
ていてもよい。
【００１３】これによって、同一データが出力されるべ
きデータ入出力端子からの出力データが一致するか否か
を、それらのデータ入出力端子のすべてにプローブを接
触させることなく、比較器の出力が行われる端子にプロ
ーブを接触させることによって検出できる。したがっ
て、テスタによって一度に検査できる半導体装置の数を
増加させることが可能となり、ウエハ状態における半導
体装置一つあたりの検査に要する時間を短縮することが
できる。また、比較器の出力を行う端子のみにプローブ
を接触させるだけで複数のデータ入出力端子からの出力
データが一致する否か検出できるため、検査における入
出力端子に対するプローブの接触回数を削減することが
でき、ウエハ状態における検査による端子の損傷を低減
することができる。
きデータ入出力端子からの出力データが一致するか否か
を、それらのデータ入出力端子のすべてにプローブを接
触させることなく、比較器の出力が行われる端子にプロ
ーブを接触させることによって検出できる。したがっ
て、テスタによって一度に検査できる半導体装置の数を
増加させることが可能となり、ウエハ状態における半導
体装置一つあたりの検査に要する時間を短縮することが
できる。また、比較器の出力を行う端子のみにプローブ
を接触させるだけで複数のデータ入出力端子からの出力
データが一致する否か検出できるため、検査における入
出力端子に対するプローブの接触回数を削減することが
でき、ウエハ状態における検査による端子の損傷を低減
することができる。
【００１４】（３） 前述した（１）の半導体装置は、
前記メモリセルに記憶されたデータを出力するデータ出
力部をさらに備え、前記データ入力部が、前記複数のデ
ータ入出力端子の一つに対する入力データを記憶する入
力データ保持部をさらに備え、前記データ出力部が、前
記入力データ保持部に記憶された入力データ、および、
前記複数のデータ入出力端子の少なくとも一つからの出
力データが、一致するか否かを判定する比較器をさらに
備えていてもよい。
前記メモリセルに記憶されたデータを出力するデータ出
力部をさらに備え、前記データ入力部が、前記複数のデ
ータ入出力端子の一つに対する入力データを記憶する入
力データ保持部をさらに備え、前記データ出力部が、前
記入力データ保持部に記憶された入力データ、および、
前記複数のデータ入出力端子の少なくとも一つからの出
力データが、一致するか否かを判定する比較器をさらに
備えていてもよい。
【００１５】この構成により、入力データ保持部に記憶
された入力データと、メモリセルから読み出されデータ
入出力端子から出力される出力データとが一致するか否
かを比較器によって検出することによって、メモリセル
を備えるこの半導体装置が正常に動作しているか否かを
確認することができる。
された入力データと、メモリセルから読み出されデータ
入出力端子から出力される出力データとが一致するか否
かを比較器によって検出することによって、メモリセル
を備えるこの半導体装置が正常に動作しているか否かを
確認することができる。
【００１６】（４） （２）または（３）の半導体装置
は、前記データ出力部は、前記メモリセルから出力され
たデータを一時的に保持する出力データ保持部と、前記
複数のデータ入出力端子の一つが、前記出力データ保持
部の出力および前記比較器の出力のいずれに接続される
かを切り替える切り替えスイッチ部と、をさらに備えて
いてもよい。
は、前記データ出力部は、前記メモリセルから出力され
たデータを一時的に保持する出力データ保持部と、前記
複数のデータ入出力端子の一つが、前記出力データ保持
部の出力および前記比較器の出力のいずれに接続される
かを切り替える切り替えスイッチ部と、をさらに備えて
いてもよい。
【００１７】この切り替えスイッチ部を切り替えること
によって、複数のデータ入出力端子の一つがメモリセル
からのデータを出力する通常のモードと、そのデータ入
出力端子が比較器の出力に接続されるモードとを切り替
えることができる。複数のデータ入出力端子の一つが比
較器の出力に接続されるモードでは、この半導体装置が
正常に動作しているか否かを確認することができる。
によって、複数のデータ入出力端子の一つがメモリセル
からのデータを出力する通常のモードと、そのデータ入
出力端子が比較器の出力に接続されるモードとを切り替
えることができる。複数のデータ入出力端子の一つが比
較器の出力に接続されるモードでは、この半導体装置が
正常に動作しているか否かを確認することができる。
【００１８】（５） 前述した半導体装置は、試験モー
ド信号が入力される試験モード信号入力端子をさらに備
え、前記スイッチング回路は、前記試験モード信号に対
応して動作するように形成されていてもよい。
ド信号が入力される試験モード信号入力端子をさらに備
え、前記スイッチング回路は、前記試験モード信号に対
応して動作するように形成されていてもよい。
【００１９】これによって、例えば、試験モード信号が
試験モードであることを示している場合には、メモリセ
ルに記憶させるためのデータの入力時に複数の入出力端
子のうちのいずれか一つの入出力端子に入力された信号
が、それら複数の入出力端子のそれぞれに入力されたの
と同一の出力状態となるようにスイッチング回路がスイ
ッチングできる。このスイッチングによって、一つの端
子にテスタのプローブ（接触子）を接触させるだけで複
数の端子に同じデータを入力したのと同様に動作させる
ことができる。
試験モードであることを示している場合には、メモリセ
ルに記憶させるためのデータの入力時に複数の入出力端
子のうちのいずれか一つの入出力端子に入力された信号
が、それら複数の入出力端子のそれぞれに入力されたの
と同一の出力状態となるようにスイッチング回路がスイ
ッチングできる。このスイッチングによって、一つの端
子にテスタのプローブ（接触子）を接触させるだけで複
数の端子に同じデータを入力したのと同様に動作させる
ことができる。
【００２０】（６） 前述した（４）の半導体装置は、
試験モード信号が入力される試験モード信号入力端子を
さらに備え、前記切り替えスイッチ部が、前記試験モー
ド信号に対応して動作するように形成されていてもよ
い。
試験モード信号が入力される試験モード信号入力端子を
さらに備え、前記切り替えスイッチ部が、前記試験モー
ド信号に対応して動作するように形成されていてもよ
い。
【００２１】これによって、例えば、試験モード信号が
試験を行っていることを示している場合には、比較器の
出力がデータ入出力端子の一つに接続されるように切り
替えスイッチ部が切り換わるようにして、この半導体装
置が正常に動作しているか否かを確認することが可能と
なる。
試験を行っていることを示している場合には、比較器の
出力がデータ入出力端子の一つに接続されるように切り
替えスイッチ部が切り換わるようにして、この半導体装
置が正常に動作しているか否かを確認することが可能と
なる。
【００２２】（７） 前述した（２）または（３）の半
導体装置は、前記比較器からの出力信号が接続されるモ
ニタ端子を備えていてもよい。
導体装置は、前記比較器からの出力信号が接続されるモ
ニタ端子を備えていてもよい。
【００２３】（８） 前述した半導体装置は、所定数の
単位でリペアに用いられる複数の冗長メモリセルを備
え、前記複数の入出力端子の数は、前記所定数である。
単位でリペアに用いられる複数の冗長メモリセルを備
え、前記複数の入出力端子の数は、前記所定数である。
【００２４】これにより、リペア単位の冗長メモリセル
の数と、前述したデータ入力部およびデータ出力部の構
成によって試験モードにおいて一度に試験されるメモリ
セルの数が一致する。したがって、試験モードにおいて
複数のビットごとにまとめて動作確認することによっ
て、不必要なリペアが必要となることはない。また、試
験モードにおいては複数のメモリセルのうち少なくとも
いずれかが誤動作していることが判明するのみにも拘わ
らず、一度のリペアによって確実に補修することができ
る。
の数と、前述したデータ入力部およびデータ出力部の構
成によって試験モードにおいて一度に試験されるメモリ
セルの数が一致する。したがって、試験モードにおいて
複数のビットごとにまとめて動作確認することによっ
て、不必要なリペアが必要となることはない。また、試
験モードにおいては複数のメモリセルのうち少なくとも
いずれかが誤動作していることが判明するのみにも拘わ
らず、一度のリペアによって確実に補修することができ
る。
【００２５】（９） 本発明に係る電子機器は、前述し
たいずれかに記載の半導体装置を備えることを特徴とし
ている。
たいずれかに記載の半導体装置を備えることを特徴とし
ている。
【００２６】（１０） 本発明に係る半導体装置の検査
方法は、検査される半導体装置が備えるスイッチング回
路の動作によって、複数の入出力端子のうちのいずれか
一つの入出力端子に入力された信号がそれら複数の入出
力端子の全てに入力された場合と後続する各部に対して
同一の出力状態となるようにして、データ入力を行う工
程を有することを特徴としている。
方法は、検査される半導体装置が備えるスイッチング回
路の動作によって、複数の入出力端子のうちのいずれか
一つの入出力端子に入力された信号がそれら複数の入出
力端子の全てに入力された場合と後続する各部に対して
同一の出力状態となるようにして、データ入力を行う工
程を有することを特徴としている。
【００２７】本発明によれば、複数の入出力端子のうち
のいずれか一つの入出力端子に信号を入力するだけで、
その入出力端子に入力された信号がそれら複数の入出力
端子のそれぞれに入力されたのと同一のデータ入力が行
われる。したがって、それら複数の入出力端子にの一つ
にテスタのプローブを接触させるだけで、それら複数の
端子に同じデータを入力したのと同様のデータ入力を行
うことができる。その結果、一つの半導体装置へのデー
タ入力に必要となるプローブの数を削減することが可能
となり、テスタによって一度に検査できる半導体装置の
数を増加させることが可能となる。その結果、ウエハ状
態における半導体装置一つあたりの検査に要する時間を
短縮することができる。
のいずれか一つの入出力端子に信号を入力するだけで、
その入出力端子に入力された信号がそれら複数の入出力
端子のそれぞれに入力されたのと同一のデータ入力が行
われる。したがって、それら複数の入出力端子にの一つ
にテスタのプローブを接触させるだけで、それら複数の
端子に同じデータを入力したのと同様のデータ入力を行
うことができる。その結果、一つの半導体装置へのデー
タ入力に必要となるプローブの数を削減することが可能
となり、テスタによって一度に検査できる半導体装置の
数を増加させることが可能となる。その結果、ウエハ状
態における半導体装置一つあたりの検査に要する時間を
短縮することができる。
【００２８】また、複数の入出力端子の一つだけにプロ
ーブを接触させてデータ入力を行うことができるため、
入出力端子に対するプローブの接触回数を削減すること
ができ、ウエハ状態における検査による端子の損傷を低
減することができる。
ーブを接触させてデータ入力を行うことができるため、
入出力端子に対するプローブの接触回数を削減すること
ができ、ウエハ状態における検査による端子の損傷を低
減することができる。
【００２９】（１１） 前述した半導体装置の検査方法
は、前記データ入力を行う工程が、半導体装置試験装置
が発生させる試験モード信号に対応して行われるように
してもよい。
は、前記データ入力を行う工程が、半導体装置試験装置
が発生させる試験モード信号に対応して行われるように
してもよい。
【００３０】（１２） 前述した半導体装置の検査方法
は、前記データ入力を行う工程によってデータが入力さ
れた前記複数のデータ入出力端子からの出力データが互
いに一致するか否かを判定し、その結果を一つの端子に
対して出力する工程を有していてもよい。
は、前記データ入力を行う工程によってデータが入力さ
れた前記複数のデータ入出力端子からの出力データが互
いに一致するか否かを判定し、その結果を一つの端子に
対して出力する工程を有していてもよい。
【００３１】これによって、同一データが出力されるべ
きデータ入出力端子からの出力データが一致するか否か
を、それらのデータ入出力端子のすべてにプローブを接
触させることなく、比較器の出力が行われる端子にプロ
ーブを接触させることによって検出できる。したがっ
て、テスタによって一度に検査できる半導体装置の数を
増加させることが可能となり、ウエハ状態における半導
体装置一つあたりの検査に要する時間を短縮することが
できる。また、比較器の出力を行う端子のみにプローブ
を接触させるだけで複数のデータ入出力端子からの出力
データが一致する否か検出できるため、検査における入
出力端子に対するプローブの接触回数を削減することが
でき、ウエハ状態における検査による入出力端子の損傷
を低減することができる。
きデータ入出力端子からの出力データが一致するか否か
を、それらのデータ入出力端子のすべてにプローブを接
触させることなく、比較器の出力が行われる端子にプロ
ーブを接触させることによって検出できる。したがっ
て、テスタによって一度に検査できる半導体装置の数を
増加させることが可能となり、ウエハ状態における半導
体装置一つあたりの検査に要する時間を短縮することが
できる。また、比較器の出力を行う端子のみにプローブ
を接触させるだけで複数のデータ入出力端子からの出力
データが一致する否か検出できるため、検査における入
出力端子に対するプローブの接触回数を削減することが
でき、ウエハ状態における検査による入出力端子の損傷
を低減することができる。
【００３２】（１３） 前述した半導体装置の検査方法
は、前記複数の入出力端子の一つに対する入力データ
と、その入力データに対応するデータとして前記複数の
入出力端子の少なくともいずれか一つから出力されたデ
ータが、一致するか否かを判定する工程を有していても
よい。
は、前記複数の入出力端子の一つに対する入力データ
と、その入力データに対応するデータとして前記複数の
入出力端子の少なくともいずれか一つから出力されたデ
ータが、一致するか否かを判定する工程を有していても
よい。
【００３３】これによって、半導体装置の動作不良を発
見することができる。
見することができる。
【００３４】（１４） 前述した半導体装置の検査方法
は、高温条件の下で、全てのデータ入出力端子に接触子
（プローブ）を接触させて、アクセス時間を計測する工
程を有していてもよい。
は、高温条件の下で、全てのデータ入出力端子に接触子
（プローブ）を接触させて、アクセス時間を計測する工
程を有していてもよい。
【００３５】このように一般的にアクセス時間が最も遅
くなる高温条件の下で、全データ入出力端子にプローブ
を接触させてアクセス時間を計測することによって、半
導体装置の正確なアクセス時間を計測することができ
る。
くなる高温条件の下で、全データ入出力端子にプローブ
を接触させてアクセス時間を計測することによって、半
導体装置の正確なアクセス時間を計測することができ
る。
【００３６】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて、図面を参照しながら、さらに具体的に説明す
る。以下の各実施形態では本発明に係る半導体メモリを
ＳＲＡＭ（static random access memory）チップに適
用した例を示すが、本発明はこれに限定されず他の半導
体メモリにも適用することができる。 １． ＜第１実施形態＞ １．１ ＳＲＡＭチップの概略構成 図１は、本実施形態に係るＳＲＡＭチップ１０００の構
成の概略を示すブロック図である。この図に示すよう
に、ＳＲＡＭチップ１０００は、アドレス入力回路１０
０、データ入力部としてのデータ入力回路２００、デー
タ出力部としてのデータ出力回路３００、制御回路４０
０、行デコーダ５５０、列デコーダ５７０、ライトドラ
イバ２５０、メモリセルアレイ５００、センスアンプ３
５０、および多数の端子６０１〜６０５を備えて構成さ
れる。
ついて、図面を参照しながら、さらに具体的に説明す
る。以下の各実施形態では本発明に係る半導体メモリを
ＳＲＡＭ（static random access memory）チップに適
用した例を示すが、本発明はこれに限定されず他の半導
体メモリにも適用することができる。 １． ＜第１実施形態＞ １．１ ＳＲＡＭチップの概略構成 図１は、本実施形態に係るＳＲＡＭチップ１０００の構
成の概略を示すブロック図である。この図に示すよう
に、ＳＲＡＭチップ１０００は、アドレス入力回路１０
０、データ入力部としてのデータ入力回路２００、デー
タ出力部としてのデータ出力回路３００、制御回路４０
０、行デコーダ５５０、列デコーダ５７０、ライトドラ
イバ２５０、メモリセルアレイ５００、センスアンプ３
５０、および多数の端子６０１〜６０５を備えて構成さ
れる。
【００３７】メモリセルアレイ５００には、例えば１６
メガビットのメモリセルが配置されている。なお、メモ
リセルアレイ５００は、チップ状態で発見された不良メ
モリセルを置換してリペアするための冗長メモリセルを
余分に備えている。
メガビットのメモリセルが配置されている。なお、メモ
リセルアレイ５００は、チップ状態で発見された不良メ
モリセルを置換してリペアするための冗長メモリセルを
余分に備えている。
【００３８】端子６０１〜６０５は、メタルパッドとし
て形成されており、殆どがパッケージング工程において
バンプやボンディングワイヤ等を介してパッケージの外
部端子と接続される。これらの端子は、大まかに分類す
ると、アドレス信号Ａ０〜Ａ１９が入力されるアドレス
入力端子６０１、すなわちＩ／Ｏ１〜Ｉ／Ｏ１６端子を
備えデータが入出力されるデータ入出力端子６０２、制
御信号端子６０３、Ｖｄｄ端子およびＧＮＤ端子を備え
る電源端子６０４、およびモニタ端子６０５となる。
て形成されており、殆どがパッケージング工程において
バンプやボンディングワイヤ等を介してパッケージの外
部端子と接続される。これらの端子は、大まかに分類す
ると、アドレス信号Ａ０〜Ａ１９が入力されるアドレス
入力端子６０１、すなわちＩ／Ｏ１〜Ｉ／Ｏ１６端子を
備えデータが入出力されるデータ入出力端子６０２、制
御信号端子６０３、Ｖｄｄ端子およびＧＮＤ端子を備え
る電源端子６０４、およびモニタ端子６０５となる。
【００３９】制御信号端子６０３には、クロック信号が
入力されるφ端子と、チップセレクト信号が入力される
／ＣＳ端子と、ライトイネーブル信号が入力される／Ｗ
Ｅ端子と、試験モード信号が入力される試験モード信号
入力端子であるＴＭ端子とが含まれる。なお、チップセ
レクト信号／ＣＳおよびライトイネーブル信号／ＷＥは
アクティブローであり、試験モード信号ＴＭはアクティ
ブハイである。したがって、ＴＭ端子がＨレベルのと
き、ＳＲＡＭチップ１０００は試験モードになり、オー
プンまたはＬレベルのときは通常動作モードとなる。制
御信号端子６０３の各端子、すなわちφ端子、／ＣＳ端
子、／ＷＥ端子、ＴＭ端子へ入力された制御信号は、制
御回路４００へ入力される。そして、制御回路４００
は、ＳＲＡＭチップ１０００におけるデータ書き込み、
データ読み出しなどの制御を行うための各制御信号を発
生させる。
入力されるφ端子と、チップセレクト信号が入力される
／ＣＳ端子と、ライトイネーブル信号が入力される／Ｗ
Ｅ端子と、試験モード信号が入力される試験モード信号
入力端子であるＴＭ端子とが含まれる。なお、チップセ
レクト信号／ＣＳおよびライトイネーブル信号／ＷＥは
アクティブローであり、試験モード信号ＴＭはアクティ
ブハイである。したがって、ＴＭ端子がＨレベルのと
き、ＳＲＡＭチップ１０００は試験モードになり、オー
プンまたはＬレベルのときは通常動作モードとなる。制
御信号端子６０３の各端子、すなわちφ端子、／ＣＳ端
子、／ＷＥ端子、ＴＭ端子へ入力された制御信号は、制
御回路４００へ入力される。そして、制御回路４００
は、ＳＲＡＭチップ１０００におけるデータ書き込み、
データ読み出しなどの制御を行うための各制御信号を発
生させる。
【００４０】アドレス入力回路１００は、入力されたア
ドレス信号Ａ０〜Ａ１９に基づいて、内部アドレス信号
を行デコーダ５５０と列デコーダ５７０に対して出力す
る。行デコーダ５５０は行選択信号を生成する。また、
列デコーダ５７０は列デコード信号を生成する。
ドレス信号Ａ０〜Ａ１９に基づいて、内部アドレス信号
を行デコーダ５５０と列デコーダ５７０に対して出力す
る。行デコーダ５５０は行選択信号を生成する。また、
列デコーダ５７０は列デコード信号を生成する。
【００４１】データ入力回路２００には、データ書き込
み時にデータ入出力端子６０２を経由して外部データ信
号が入力される。そして、データ入力回路２００は、デ
ータ信号をライトドライバ２５０に対して出力する。
み時にデータ入出力端子６０２を経由して外部データ信
号が入力される。そして、データ入力回路２００は、デ
ータ信号をライトドライバ２５０に対して出力する。
【００４２】データ出力回路３００には、データ読み出
し時にメモリセルのデータ信号をセンスアンプで増幅し
た信号が入力される。そして、データ出力回路３００
は、データ入出力端子６０２を介して外部へデータを出
力する。１．２ メモリセルアレイ本実施形態に係るＳ
ＲＡＭチップ１０００のメモリセルアレイ５００は、図
２に模式図として示すように、４つのメモリセルマット
５１０、すなわち、データの上位８ビットに対応する２
つのメモリセルマット５１０と、データの下位８ビット
に対応する２つのメモリセルマット５１０とを備えてい
る。そして、各メモリセルマット５１０は、複数のメモ
リブロックから構成されている。
し時にメモリセルのデータ信号をセンスアンプで増幅し
た信号が入力される。そして、データ出力回路３００
は、データ入出力端子６０２を介して外部へデータを出
力する。１．２ メモリセルアレイ本実施形態に係るＳ
ＲＡＭチップ１０００のメモリセルアレイ５００は、図
２に模式図として示すように、４つのメモリセルマット
５１０、すなわち、データの上位８ビットに対応する２
つのメモリセルマット５１０と、データの下位８ビット
に対応する２つのメモリセルマット５１０とを備えてい
る。そして、各メモリセルマット５１０は、複数のメモ
リブロックから構成されている。
【００４３】図３は、データの上位８ビットが記憶され
るメモリセルマット５１０内の、一つのメモリブロック
５２０および周辺回路を示す概略図である。このメモリ
ブロック５２０はメモリセルＭＣを１２８ｋビット分備
えており、それらのメモリセルＭＣはメモリブロック５
２０内にアレイ状に配置されている。このようなメモリ
ブロック５２０は、各メモリセルマット５１０内に３２
ブロック配置され、４つのメモリセルマット５１０を備
えるメモリセルアレイ５００全体としてのメモリ容量は
１６Ｍビットとなっている。
るメモリセルマット５１０内の、一つのメモリブロック
５２０および周辺回路を示す概略図である。このメモリ
ブロック５２０はメモリセルＭＣを１２８ｋビット分備
えており、それらのメモリセルＭＣはメモリブロック５
２０内にアレイ状に配置されている。このようなメモリ
ブロック５２０は、各メモリセルマット５１０内に３２
ブロック配置され、４つのメモリセルマット５１０を備
えるメモリセルアレイ５００全体としてのメモリ容量は
１６Ｍビットとなっている。
【００４４】メモリブロック５２０は、複数のワード線
ＷＬ１〜ＷＬ２０４８と、これらのワード線と交差する
複数のビット線対（ＢＬ１，／ＢＬ１）〜（ＢＬ６４，
／ＢＬ６４）と、これらのワード線とこれらのビット線
対との交点に対応して設けられたメモリセルＭＣとを備
えている。各メモリセルＭＣは、図４に示すように、転
送トランジスタＱ１、Ｑ２、駆動トランジスタＱ３、Ｑ
４、負荷トランジスタＱ５、Ｑ６の６個のＭＯＳトラン
ジスタで構成されている。
ＷＬ１〜ＷＬ２０４８と、これらのワード線と交差する
複数のビット線対（ＢＬ１，／ＢＬ１）〜（ＢＬ６４，
／ＢＬ６４）と、これらのワード線とこれらのビット線
対との交点に対応して設けられたメモリセルＭＣとを備
えている。各メモリセルＭＣは、図４に示すように、転
送トランジスタＱ１、Ｑ２、駆動トランジスタＱ３、Ｑ
４、負荷トランジスタＱ５、Ｑ６の６個のＭＯＳトラン
ジスタで構成されている。
【００４５】なお、不良が発生したメモリセルを置き換
えてリペアを可能とするために、各メモリブロックは冗
長ワード線およびそれら冗長ワード線に対応する冗長メ
モリセルを備えている。また、いくつかのメモリブロッ
ク５２０は冗長ビット線対およびそれら冗長ビット線対
に対応する冗長メモリセルも備えている。各メモリブロ
ックにおいては前述したように１６ビットのデータの上
位８ビットまたは下位８ビットに対応したメモリセルが
設けられているため、前述した各冗長ワード線に対応し
て設けられる冗長メモリセルは８ビットのメモリセルと
なっている。
えてリペアを可能とするために、各メモリブロックは冗
長ワード線およびそれら冗長ワード線に対応する冗長メ
モリセルを備えている。また、いくつかのメモリブロッ
ク５２０は冗長ビット線対およびそれら冗長ビット線対
に対応する冗長メモリセルも備えている。各メモリブロ
ックにおいては前述したように１６ビットのデータの上
位８ビットまたは下位８ビットに対応したメモリセルが
設けられているため、前述した各冗長ワード線に対応し
て設けられる冗長メモリセルは８ビットのメモリセルと
なっている。
【００４６】また、メモリブロック５２０の周囲には、
データバス（ＤＢ１，／ＤＢ１）〜（ＤＢ８，／ＤＢ
８）や、列デコーダ５７０からの出力信号を伝達するデ
コード信号線（Ｙ１，／Ｙ１）〜（Ｙ８，／Ｙ８）も設
けられている。データバス対（ＤＢ１，／ＤＢ１）〜
（ＤＢ８，／ＤＢ８）は、それぞれ、８個のビット線対
毎にビット線対と接続される。データバス対（ＤＢ１，
／ＤＢ１）を例とすれば、データバス対（ＤＢ１，／Ｄ
Ｂ１）は、ビット線対（ＢＬ１，／ＢＬ１）、（ＢＬ
９，／ＢＬ９）、（ＢＬ１７，／ＢＬ１７）…（Ｂ５
７，／ＢＬ５７）と、トランスミッションゲートで構成
されたカラムゲートＣＧを介して接続される。カラムゲ
ートＣＧによるビット線対とデータバス対との接続制御
は、列デコーダ５７０から出力されたデコード信号（Ｙ
１，／Ｙ１）〜（Ｙ８，／Ｙ８）にしたがって行われ
る。また、データバス対（ＤＢ１，／ＤＢ１）〜（ＤＢ
８，／ＤＢ８）はライトドライバ２５０およびセンスア
ンプ３５０に接続されている。
データバス（ＤＢ１，／ＤＢ１）〜（ＤＢ８，／ＤＢ
８）や、列デコーダ５７０からの出力信号を伝達するデ
コード信号線（Ｙ１，／Ｙ１）〜（Ｙ８，／Ｙ８）も設
けられている。データバス対（ＤＢ１，／ＤＢ１）〜
（ＤＢ８，／ＤＢ８）は、それぞれ、８個のビット線対
毎にビット線対と接続される。データバス対（ＤＢ１，
／ＤＢ１）を例とすれば、データバス対（ＤＢ１，／Ｄ
Ｂ１）は、ビット線対（ＢＬ１，／ＢＬ１）、（ＢＬ
９，／ＢＬ９）、（ＢＬ１７，／ＢＬ１７）…（Ｂ５
７，／ＢＬ５７）と、トランスミッションゲートで構成
されたカラムゲートＣＧを介して接続される。カラムゲ
ートＣＧによるビット線対とデータバス対との接続制御
は、列デコーダ５７０から出力されたデコード信号（Ｙ
１，／Ｙ１）〜（Ｙ８，／Ｙ８）にしたがって行われ
る。また、データバス対（ＤＢ１，／ＤＢ１）〜（ＤＢ
８，／ＤＢ８）はライトドライバ２５０およびセンスア
ンプ３５０に接続されている。
【００４７】なお、図３ではデータの上位８ビットが記
憶されるメモリセルマット５１０内の、一つのメモリブ
ロック５２０を示したため、各ビット線対が接続される
データバス対は（ＤＢ１，／ＤＢ１）〜（ＤＢ８，／Ｄ
Ｂ８）のいずれかとなっていた。しかし、データの下位
８ビットが記憶されるメモリセルマット５１０内では、
各メモリブロック５２０において、各ビット線対が接続
されるデータバス対は（ＤＢ９，／ＤＢ９）〜（ＤＢ１
６，／ＤＢ１６）のいずれかとなる。１．３ データ入
力回路図５は、データ入力部としてのデータ入力回路２
００の構成を示すブロック図である。この図に示すよう
に、データ入力回路２００は、複数の入出力端子Ｉ／Ｏ
１〜Ｉ／Ｏ １６のそれぞれに対応して、入力バッファ
ＩＢと、入力データ保持部としてのライトラッチＷＬと
を備えている。すなわち、各入出力端子には入力バッフ
ァＩＢが接続され、その入力バッファＩＢにはライトラ
ッチＷＬが接続されている。
憶されるメモリセルマット５１０内の、一つのメモリブ
ロック５２０を示したため、各ビット線対が接続される
データバス対は（ＤＢ１，／ＤＢ１）〜（ＤＢ８，／Ｄ
Ｂ８）のいずれかとなっていた。しかし、データの下位
８ビットが記憶されるメモリセルマット５１０内では、
各メモリブロック５２０において、各ビット線対が接続
されるデータバス対は（ＤＢ９，／ＤＢ９）〜（ＤＢ１
６，／ＤＢ１６）のいずれかとなる。１．３ データ入
力回路図５は、データ入力部としてのデータ入力回路２
００の構成を示すブロック図である。この図に示すよう
に、データ入力回路２００は、複数の入出力端子Ｉ／Ｏ
１〜Ｉ／Ｏ １６のそれぞれに対応して、入力バッファ
ＩＢと、入力データ保持部としてのライトラッチＷＬと
を備えている。すなわち、各入出力端子には入力バッフ
ァＩＢが接続され、その入力バッファＩＢにはライトラ
ッチＷＬが接続されている。
【００４８】さらに、データ入力回路２００は、通常モ
ードであるかあるいは試験モードであるかによって、次
のような異なった状態となるようにスイッチングを行う
スイッチング回路を備えている。なお、試験モードであ
るかあるいは通常モードであるかは、試験モード信号入
力端子（ＴＭ端子）に入力される試験モード信号ＴＭが
試験モードであることを示しているか否かによって認識
される。このスイッチング回路の動作によって、データ
入力回路２００は、通常のモードにおいては、各入出力
端子Ｉ／Ｏ １〜Ｉ／Ｏ １６に入力された信号をそれぞ
れの入力バッファＩＢおよびライトラッチＷＬを介して
そのビットのデータとして後続の回路例えばライトドラ
イバ２５０に伝達する。一方、試験モードである場合
は、このスイッチング回路の動作によって、データ入力
回路２００は、複数の入出力端子から入力された複数の
信号を用いることに替えて、それら複数の入出力端子の
それぞれに後続する回路の所与の箇所における信号を、
それら複数の入出力端子のうちの一つにおけるその箇所
の信号で置き換えて後続の回路例えばライトドライバ２
５０に伝達する。これによって、データ入力回路２００
は、試験モードにおいては、複数の入出力端子のうち、
いずれか一つの入出力端子に入力された信号を、それら
複数の入出力端子が対応する各ビットのデータとして後
続の回路に出力する。
ードであるかあるいは試験モードであるかによって、次
のような異なった状態となるようにスイッチングを行う
スイッチング回路を備えている。なお、試験モードであ
るかあるいは通常モードであるかは、試験モード信号入
力端子（ＴＭ端子）に入力される試験モード信号ＴＭが
試験モードであることを示しているか否かによって認識
される。このスイッチング回路の動作によって、データ
入力回路２００は、通常のモードにおいては、各入出力
端子Ｉ／Ｏ １〜Ｉ／Ｏ １６に入力された信号をそれぞ
れの入力バッファＩＢおよびライトラッチＷＬを介して
そのビットのデータとして後続の回路例えばライトドラ
イバ２５０に伝達する。一方、試験モードである場合
は、このスイッチング回路の動作によって、データ入力
回路２００は、複数の入出力端子から入力された複数の
信号を用いることに替えて、それら複数の入出力端子の
それぞれに後続する回路の所与の箇所における信号を、
それら複数の入出力端子のうちの一つにおけるその箇所
の信号で置き換えて後続の回路例えばライトドライバ２
５０に伝達する。これによって、データ入力回路２００
は、試験モードにおいては、複数の入出力端子のうち、
いずれか一つの入出力端子に入力された信号を、それら
複数の入出力端子が対応する各ビットのデータとして後
続の回路に出力する。
【００４９】そのようなスイッチング回路の一例とし
て、本実施形態においては図５に示すように、複数のク
ロックドインバータ２０８および複数のクロックドイン
バータ２１０を含んだ回路が用いられている。このスイ
ッチング回路によって、入出力端子Ｉ／Ｏ １、Ｉ／Ｏ
３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対応する信号は、試
験モードにおいては、ライトラッチＷＬに続く信号経路
において、すべて入出力端子Ｉ／Ｏ １の信号経路にあ
るライトラッチＷＬからの出力信号を反転させた信号に
置き換えられる。Ｉ／Ｏ ３を例にこれを説明すると、
試験モードでは試験モード信号ＴＭがハイ（アクティ
ブ）となるため、Ｉ／Ｏ ３端子に続くクロックドイン
バータ２０８がオフとなり、Ｉ／Ｏ ３端子から入力さ
れ入力バッファＩＢおよびＷＬ２０４を経た信号は後続
の回路からは切断される。同時に、そのクロックドイン
バータ２０８の出力端子から延びる信号線には、クロッ
クドインバータ２１０がオンすることによってＩ／Ｏ
１端子からの信号経路にあるライトラッチＷＬの出力信
号が反転された信号が接続される。試験モードにおいて
は、Ｉ／Ｏ ５およびＩ／Ｏ ７においても同様な信号の
置き換えが行われる。また、入出力端子Ｉ／Ｏ １に続
く各ライトラッチＷＬの出力は、当該各ライトラッチＷ
Ｌに続くインバータ２０６によって反転される。その結
果、試験モードにおいては、入出力端子Ｉ／Ｏ １、Ｉ
／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対応する信号
は、ライトラッチＷＬに続く信号経路において、すべて
入出力端子Ｉ／Ｏ １の信号経路にあるライトラッチＷ
Ｌからの出力信号が反転された信号となる。
て、本実施形態においては図５に示すように、複数のク
ロックドインバータ２０８および複数のクロックドイン
バータ２１０を含んだ回路が用いられている。このスイ
ッチング回路によって、入出力端子Ｉ／Ｏ １、Ｉ／Ｏ
３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対応する信号は、試
験モードにおいては、ライトラッチＷＬに続く信号経路
において、すべて入出力端子Ｉ／Ｏ １の信号経路にあ
るライトラッチＷＬからの出力信号を反転させた信号に
置き換えられる。Ｉ／Ｏ ３を例にこれを説明すると、
試験モードでは試験モード信号ＴＭがハイ（アクティ
ブ）となるため、Ｉ／Ｏ ３端子に続くクロックドイン
バータ２０８がオフとなり、Ｉ／Ｏ ３端子から入力さ
れ入力バッファＩＢおよびＷＬ２０４を経た信号は後続
の回路からは切断される。同時に、そのクロックドイン
バータ２０８の出力端子から延びる信号線には、クロッ
クドインバータ２１０がオンすることによってＩ／Ｏ
１端子からの信号経路にあるライトラッチＷＬの出力信
号が反転された信号が接続される。試験モードにおいて
は、Ｉ／Ｏ ５およびＩ／Ｏ ７においても同様な信号の
置き換えが行われる。また、入出力端子Ｉ／Ｏ １に続
く各ライトラッチＷＬの出力は、当該各ライトラッチＷ
Ｌに続くインバータ２０６によって反転される。その結
果、試験モードにおいては、入出力端子Ｉ／Ｏ １、Ｉ
／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対応する信号
は、ライトラッチＷＬに続く信号経路において、すべて
入出力端子Ｉ／Ｏ １の信号経路にあるライトラッチＷ
Ｌからの出力信号が反転された信号となる。
【００５０】同様にして、入出力端子Ｉ／Ｏ ２、Ｉ／
Ｏ ４、Ｉ／Ｏ ６、およびＩ／Ｏ ８に対応する信号
は、試験モードにおいては、ライトラッチＷＬに続く信
号経路において、すべて入出力端子Ｉ／Ｏ ２に対応す
るライトラッチからの出力信号が反転された信号とな
る。
Ｏ ４、Ｉ／Ｏ ６、およびＩ／Ｏ ８に対応する信号
は、試験モードにおいては、ライトラッチＷＬに続く信
号経路において、すべて入出力端子Ｉ／Ｏ ２に対応す
るライトラッチからの出力信号が反転された信号とな
る。
【００５１】このようにして、入出力端子Ｉ／Ｏ １〜
Ｉ／Ｏ ８のうち奇数番号の入出力端子に対応する信号
は、試験モードにおいては、ライトラッチＷＬに続く信
号経路において、すべて入出力端子Ｉ／Ｏ １に対応す
るライトラッチＷＬからの出力信号が反転された信号と
なって後続の回路例えばライトドライバ２５０に伝達さ
れる。また、入出力端子Ｉ／Ｏ １〜Ｉ／Ｏ ８のうち偶
数番号の入出力端子に対応する信号は、試験モードにお
いては、ライトラッチＷＬに続く信号経路において、す
べて入出力端子Ｉ／Ｏ ２に対応するライトラッチから
の出力信号が反転された信号となって後続の回路例えば
ライトドライバ２５０に伝達される。
Ｉ／Ｏ ８のうち奇数番号の入出力端子に対応する信号
は、試験モードにおいては、ライトラッチＷＬに続く信
号経路において、すべて入出力端子Ｉ／Ｏ １に対応す
るライトラッチＷＬからの出力信号が反転された信号と
なって後続の回路例えばライトドライバ２５０に伝達さ
れる。また、入出力端子Ｉ／Ｏ １〜Ｉ／Ｏ ８のうち偶
数番号の入出力端子に対応する信号は、試験モードにお
いては、ライトラッチＷＬに続く信号経路において、す
べて入出力端子Ｉ／Ｏ ２に対応するライトラッチから
の出力信号が反転された信号となって後続の回路例えば
ライトドライバ２５０に伝達される。
【００５２】さらに、Ｉ／Ｏ ９〜Ｉ／Ｏ １６に後続す
る回路においても、Ｉ／Ｏ １〜Ｉ／Ｏ ８に後続する回
路の場合と同様に、入出力端子Ｉ／Ｏ ９〜Ｉ／Ｏ １６
のうち奇数番号の入出力端子に対応する信号は、試験モ
ードにおいては、ライトラッチＷＬに続く信号経路にお
いて、すべて入出力端子Ｉ／Ｏ ９に対応するライトラ
ッチからの出力信号が反転された信号となって後続の回
路例えばライトドライバ２５０に伝達され、Ｉ／Ｏ ９
〜Ｉ／Ｏ １６のうち偶数番号の入出力端子に対応する
信号は、試験モードにおいては、ライトラッチＷＬに続
く信号経路において、すべて入出力端子Ｉ／Ｏ １０に
対応するライトラッチからの出力信号が反転された信号
となって後続の回路例えばライトドライバ２５０に伝達
されるように構成されている。
る回路においても、Ｉ／Ｏ １〜Ｉ／Ｏ ８に後続する回
路の場合と同様に、入出力端子Ｉ／Ｏ ９〜Ｉ／Ｏ １６
のうち奇数番号の入出力端子に対応する信号は、試験モ
ードにおいては、ライトラッチＷＬに続く信号経路にお
いて、すべて入出力端子Ｉ／Ｏ ９に対応するライトラ
ッチからの出力信号が反転された信号となって後続の回
路例えばライトドライバ２５０に伝達され、Ｉ／Ｏ ９
〜Ｉ／Ｏ １６のうち偶数番号の入出力端子に対応する
信号は、試験モードにおいては、ライトラッチＷＬに続
く信号経路において、すべて入出力端子Ｉ／Ｏ １０に
対応するライトラッチからの出力信号が反転された信号
となって後続の回路例えばライトドライバ２５０に伝達
されるように構成されている。
【００５３】なお、通常モードすなわちＴＭ信号がロー
の場合においては、Ｉ／Ｏ ３〜Ｉ／Ｏ ８、および、Ｉ
／Ｏ １１〜Ｉ／Ｏ １６のそれぞれのライトラッチに後
続するクロックドインバータ２０８がオンし、各クロッ
クドインバータ２１０がオフするため、各入出力端子に
続く各ライトラッチＷＬの出力は、クロックドインバー
タ２０８を経て後続の回路例えばライトドライバ２５０
に伝達される。また、入出力端子Ｉ／Ｏ １、Ｉ／Ｏ
２、Ｉ／Ｏ ９、およびＩ／Ｏ １０に続く各ライトラッ
チＷＬの出力は、当該各ライトラッチＷＬに続くインバ
ータ２０６を介して、後続の回路例えばライトドライバ
２５０に伝達される。
の場合においては、Ｉ／Ｏ ３〜Ｉ／Ｏ ８、および、Ｉ
／Ｏ １１〜Ｉ／Ｏ １６のそれぞれのライトラッチに後
続するクロックドインバータ２０８がオンし、各クロッ
クドインバータ２１０がオフするため、各入出力端子に
続く各ライトラッチＷＬの出力は、クロックドインバー
タ２０８を経て後続の回路例えばライトドライバ２５０
に伝達される。また、入出力端子Ｉ／Ｏ １、Ｉ／Ｏ
２、Ｉ／Ｏ ９、およびＩ／Ｏ １０に続く各ライトラッ
チＷＬの出力は、当該各ライトラッチＷＬに続くインバ
ータ２０６を介して、後続の回路例えばライトドライバ
２５０に伝達される。
【００５４】このように本実施形態のデータ入力回路２
００よれば、メモリセルＭＣに記憶させるためのデータ
の試験モードにおける入力時に複数の入出力端子のうち
のいずれか一つの入出力端子に入力された信号が、それ
ら複数の入出力端子のそれぞれに入力された場合と同一
な信号を後続する各部に対して出力するようにスイッチ
ング回路がスイッチングできるため、一つの端子にテス
タのプローブ（接触子）を接触させるだけで複数の端子
に同じデータを入力したのと同様に動作させることがで
きる。したがって、一つのＳＲＡＭチップ１０００への
データ入力に必要となるプローブの数を削減することが
可能となり、テスタによって一度に検査できるＳＲＡＭ
チップ１０００の数を増加させることが可能となる。そ
の結果、ウエハ状態におけるＳＲＡＭチップ１０００一
つあたりの検査に要する時間を短縮することができる。
００よれば、メモリセルＭＣに記憶させるためのデータ
の試験モードにおける入力時に複数の入出力端子のうち
のいずれか一つの入出力端子に入力された信号が、それ
ら複数の入出力端子のそれぞれに入力された場合と同一
な信号を後続する各部に対して出力するようにスイッチ
ング回路がスイッチングできるため、一つの端子にテス
タのプローブ（接触子）を接触させるだけで複数の端子
に同じデータを入力したのと同様に動作させることがで
きる。したがって、一つのＳＲＡＭチップ１０００への
データ入力に必要となるプローブの数を削減することが
可能となり、テスタによって一度に検査できるＳＲＡＭ
チップ１０００の数を増加させることが可能となる。そ
の結果、ウエハ状態におけるＳＲＡＭチップ１０００一
つあたりの検査に要する時間を短縮することができる。
【００５５】また、複数の入出力端子のうちの一つだけ
にプローブを接触させてデータ入力を行うことができる
ため、入出力端子に対するプローブの接触回数を削減す
ることができ、ウエハ状態における検査による入出力端
子の損傷を低減することができる。 １．４ データ出力回路 図６は、データ出力部としてのデータ出力回路３００の
構成を示すブロック図である。この図に示すように、デ
ータ出力回路３００は、複数の入出力端子Ｉ／Ｏ １〜
Ｉ／Ｏ １６のそれぞれに対応して、センスアンプＳＡ
からのデータを保持する出力データ保持部としてのリー
ドラッチＲＬ、および出力バッファＯＢを備えている。
すなわち、各入出力端子６０２には、それぞれに対応し
て設けられた、センスアンプＳＡ、リードラッチＲＬ、
および出力バッファＯＢを順に経た信号が伝達される。
にプローブを接触させてデータ入力を行うことができる
ため、入出力端子に対するプローブの接触回数を削減す
ることができ、ウエハ状態における検査による入出力端
子の損傷を低減することができる。 １．４ データ出力回路 図６は、データ出力部としてのデータ出力回路３００の
構成を示すブロック図である。この図に示すように、デ
ータ出力回路３００は、複数の入出力端子Ｉ／Ｏ １〜
Ｉ／Ｏ １６のそれぞれに対応して、センスアンプＳＡ
からのデータを保持する出力データ保持部としてのリー
ドラッチＲＬ、および出力バッファＯＢを備えている。
すなわち、各入出力端子６０２には、それぞれに対応し
て設けられた、センスアンプＳＡ、リードラッチＲＬ、
および出力バッファＯＢを順に経た信号が伝達される。
【００５６】さらに、データ出力回路３００は、前述し
たデータ入力回路２００において試験モード時に同一の
信号がライトドライバ２５０に伝達されるようにしたビ
ットの入出力端子のグループ（例えばＩ／Ｏ１、Ｉ／Ｏ
３、Ｉ／Ｏ５及びＩ／Ｏ７）について、そのグループ内
の各入出力端子に対応するリードラッチの出力データが
入力され、それら出力データが一致するか否かを判定す
る比較器３０６を備えている。この比較器３０６は入出
力端子のグループごとに設けられている。
たデータ入力回路２００において試験モード時に同一の
信号がライトドライバ２５０に伝達されるようにしたビ
ットの入出力端子のグループ（例えばＩ／Ｏ１、Ｉ／Ｏ
３、Ｉ／Ｏ５及びＩ／Ｏ７）について、そのグループ内
の各入出力端子に対応するリードラッチの出力データが
入力され、それら出力データが一致するか否かを判定す
る比較器３０６を備えている。この比較器３０６は入出
力端子のグループごとに設けられている。
【００５７】そして、データ出力回路３００は、通常モ
ードであるか試験モードであるかによって、次のように
異なった出力状態とするための構成である切り替えスイ
ッチ部を備えている。この切り替えスイッチ部は複数の
クロックドインバータ３１０と複数のクロックドインバ
ータ３１４とを含んで構成される。すなわち、この切り
替えスイッチ部の動作によって、データ出力回路３００
は、通常のモードにおいては、各入出力端子Ｉ／Ｏ １
〜Ｉ／Ｏ １６に、それぞれのセンスアンプＳＡ、出力
データ保持部としてのリードラッチＲＬ、および出力バ
ッファＯＢを経た信号を出力する。また、この切り替え
スイッチ部の動作によって、データ出力回路３００は、
試験モードである場合すなわち試験モード信号入力端子
（ＴＭ端子）に入力される試験モード信号ＴＭが試験モ
ードであることを示している場合においては、前述した
比較器３０６の出力を対応するグループ内の一つの入出
力端子に伝達する。なお、比較器３０６の出力をモニタ
端子６０５に接続するようにしても良い。
ードであるか試験モードであるかによって、次のように
異なった出力状態とするための構成である切り替えスイ
ッチ部を備えている。この切り替えスイッチ部は複数の
クロックドインバータ３１０と複数のクロックドインバ
ータ３１４とを含んで構成される。すなわち、この切り
替えスイッチ部の動作によって、データ出力回路３００
は、通常のモードにおいては、各入出力端子Ｉ／Ｏ １
〜Ｉ／Ｏ １６に、それぞれのセンスアンプＳＡ、出力
データ保持部としてのリードラッチＲＬ、および出力バ
ッファＯＢを経た信号を出力する。また、この切り替え
スイッチ部の動作によって、データ出力回路３００は、
試験モードである場合すなわち試験モード信号入力端子
（ＴＭ端子）に入力される試験モード信号ＴＭが試験モ
ードであることを示している場合においては、前述した
比較器３０６の出力を対応するグループ内の一つの入出
力端子に伝達する。なお、比較器３０６の出力をモニタ
端子６０５に接続するようにしても良い。
【００５８】そのような構成の一例として、本実施形態
においては図６に示すように、入出力端子Ｉ／Ｏ １、
Ｉ／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対応する各
リードラッチＲＬの出力は、それら入出力端子のグルー
プに対応して設けられた比較器３０６にそれぞれ入力さ
れている。なお、これらの入出力端子は、前述したデー
タ入力回路２００において試験モード時に同一の信号を
ライトドライバ２５０に対して出力するようにしたビッ
トの入出力端子である。そして、その比較器３０６の出
力は、インバータ３０８、試験モード時すなわち試験モ
ード信号ＴＭがハイのときにオンするクロックドインバ
ータ３１０、および出力バッファＯＢを介してそのグル
ープ内の一つの入出力端子例えばＩ／Ｏ １に伝達され
るように構成されている。また、入出力端子Ｉ／Ｏ １
に対応するリードラッチの出力はインバータ３１２に入
力され、そのインバータの出力は通常モード時にはオン
し試験モード時にはオフするクロックドインバータ３１
４に入力され、クロックドインバータ３１４の出力は入
出力端子Ｉ／Ｏ １の出力バッファＯＢに入力されてい
る。したがって、入出力端子Ｉ／Ｏ １からの出力は、
通常モード時には入出力端子Ｉ／Ｏ １に対応するリー
ドラッチＲＬの出力するデータ信号となり、試験モード
時にはその入出力端子のグループに対応する比較器３０
６から出力されたデータ信号となる。
においては図６に示すように、入出力端子Ｉ／Ｏ １、
Ｉ／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対応する各
リードラッチＲＬの出力は、それら入出力端子のグルー
プに対応して設けられた比較器３０６にそれぞれ入力さ
れている。なお、これらの入出力端子は、前述したデー
タ入力回路２００において試験モード時に同一の信号を
ライトドライバ２５０に対して出力するようにしたビッ
トの入出力端子である。そして、その比較器３０６の出
力は、インバータ３０８、試験モード時すなわち試験モ
ード信号ＴＭがハイのときにオンするクロックドインバ
ータ３１０、および出力バッファＯＢを介してそのグル
ープ内の一つの入出力端子例えばＩ／Ｏ １に伝達され
るように構成されている。また、入出力端子Ｉ／Ｏ １
に対応するリードラッチの出力はインバータ３１２に入
力され、そのインバータの出力は通常モード時にはオン
し試験モード時にはオフするクロックドインバータ３１
４に入力され、クロックドインバータ３１４の出力は入
出力端子Ｉ／Ｏ １の出力バッファＯＢに入力されてい
る。したがって、入出力端子Ｉ／Ｏ １からの出力は、
通常モード時には入出力端子Ｉ／Ｏ １に対応するリー
ドラッチＲＬの出力するデータ信号となり、試験モード
時にはその入出力端子のグループに対応する比較器３０
６から出力されたデータ信号となる。
【００５９】同様に、入出力端子Ｉ／Ｏ ２、Ｉ／Ｏ
４、Ｉ／Ｏ ６、およびＩ／Ｏ ８に対応する各リードラ
ッチＲＬの出力は、それら入出力端子のグループに対応
して設けられた比較器３０６にそれぞれ入力されてい
る。これらの入出力端子も、前述したデータ入力回路２
００において試験モード時に同一の信号をライトドライ
バ２５０に対して出力するようにしたビットの入出力端
子である。そして、上記と同様に、これらの入出力端子
のグループに対応して設けられた、インバータ３０８、
クロックドインバータ３１０、インバータ３１２、およ
びクロックドインバータ３１４の動作によって、入出力
端子Ｉ／Ｏ ２からの出力は、通常モード時には入出力
端子Ｉ／Ｏ ２に対応するリードラッチＲＬの出力する
データ信号となり、試験モード時にはその入出力端子の
グループに対応する比較器３０６から出力されたデータ
信号となる。
４、Ｉ／Ｏ ６、およびＩ／Ｏ ８に対応する各リードラ
ッチＲＬの出力は、それら入出力端子のグループに対応
して設けられた比較器３０６にそれぞれ入力されてい
る。これらの入出力端子も、前述したデータ入力回路２
００において試験モード時に同一の信号をライトドライ
バ２５０に対して出力するようにしたビットの入出力端
子である。そして、上記と同様に、これらの入出力端子
のグループに対応して設けられた、インバータ３０８、
クロックドインバータ３１０、インバータ３１２、およ
びクロックドインバータ３１４の動作によって、入出力
端子Ｉ／Ｏ ２からの出力は、通常モード時には入出力
端子Ｉ／Ｏ ２に対応するリードラッチＲＬの出力する
データ信号となり、試験モード時にはその入出力端子の
グループに対応する比較器３０６から出力されたデータ
信号となる。
【００６０】さらに、Ｉ／Ｏ ９〜Ｉ／Ｏ １６に対応す
るデータ出力回路３００においても、Ｉ／Ｏ １〜Ｉ／
Ｏ ８に対応する回路の場合と同様に、入出力端子Ｉ／
Ｏ ９〜Ｉ／Ｏ １６のうち奇数番号の入出力端子に対応
するリードラッチＲＬからの出力信号は、試験モードに
おいては、それら奇数番号の入出力端子のグループに対
応して設けられた比較器３０６に入力され、その比較器
３０６の出力がそのグループ内の一つの入出力端子例え
ばＩ／Ｏ ９に伝達されるように構成されている。同様
に、入出力端子Ｉ／Ｏ ９〜Ｉ／Ｏ １６のうち偶数番号
の入出力端子に対応するリードラッチＲＬからの出力信
号は、試験モードにおいては、それら偶数番号の入出力
端子のグループに対応して設けられた比較器３０６に入
力され、その比較器３０６の出力がそのグループ内の一
つの入出力端子例えばＩ／Ｏ １０に伝達されるように
構成されている。
るデータ出力回路３００においても、Ｉ／Ｏ １〜Ｉ／
Ｏ ８に対応する回路の場合と同様に、入出力端子Ｉ／
Ｏ ９〜Ｉ／Ｏ １６のうち奇数番号の入出力端子に対応
するリードラッチＲＬからの出力信号は、試験モードに
おいては、それら奇数番号の入出力端子のグループに対
応して設けられた比較器３０６に入力され、その比較器
３０６の出力がそのグループ内の一つの入出力端子例え
ばＩ／Ｏ ９に伝達されるように構成されている。同様
に、入出力端子Ｉ／Ｏ ９〜Ｉ／Ｏ １６のうち偶数番号
の入出力端子に対応するリードラッチＲＬからの出力信
号は、試験モードにおいては、それら偶数番号の入出力
端子のグループに対応して設けられた比較器３０６に入
力され、その比較器３０６の出力がそのグループ内の一
つの入出力端子例えばＩ／Ｏ １０に伝達されるように
構成されている。
【００６１】なお、通常モードすなわちＴＭ信号がロー
の場合においては、すべての比較器３０６の出力はクロ
ックドインバータ３１０がオフするため入出力端子には
伝えられず、試験モード時に比較器３０６の出力信号が
伝達される入出力端子Ｉ／Ｏ１、Ｉ／Ｏ ２、Ｉ／Ｏ
９、およびＩ／Ｏ １０には、クロックドインバータ３
１４がオンするため、各入出力端子に対応するリードラ
ッチＲＬの出力信号が伝達される。
の場合においては、すべての比較器３０６の出力はクロ
ックドインバータ３１０がオフするため入出力端子には
伝えられず、試験モード時に比較器３０６の出力信号が
伝達される入出力端子Ｉ／Ｏ１、Ｉ／Ｏ ２、Ｉ／Ｏ
９、およびＩ／Ｏ １０には、クロックドインバータ３
１４がオンするため、各入出力端子に対応するリードラ
ッチＲＬの出力信号が伝達される。
【００６２】図７は、前述した比較器３０６の一例を示
す回路図である。なお、図６などでは記載の簡略化のた
めに一本の線で示したが、図８に示したようにセンスア
ンプＳＡ、リードラッチＲＬなどには相補の信号例えば
Ｒ１と／Ｒ１とが信号として伝達されている。図７に示
した比較器３０６では、これら相補の信号を両方用いる
ことによって、正相側と逆相側のそれぞれにおいて、同
一データとなっているか否かを検出することができる。
この比較器においては、正相側すなわちＲ１，Ｒ３，Ｒ
５，Ｒ７、または、逆送側すなわち／Ｒ１，／Ｒ３，／
Ｒ５，／Ｒ７のそれぞれにおいて同一データとなってい
れば出力信号ＯＵＴはハイとなるが、少なくともいずれ
かの相において少なくとも１つでも異なったデータとな
ると出力信号ＯＵＴはローとなる。
す回路図である。なお、図６などでは記載の簡略化のた
めに一本の線で示したが、図８に示したようにセンスア
ンプＳＡ、リードラッチＲＬなどには相補の信号例えば
Ｒ１と／Ｒ１とが信号として伝達されている。図７に示
した比較器３０６では、これら相補の信号を両方用いる
ことによって、正相側と逆相側のそれぞれにおいて、同
一データとなっているか否かを検出することができる。
この比較器においては、正相側すなわちＲ１，Ｒ３，Ｒ
５，Ｒ７、または、逆送側すなわち／Ｒ１，／Ｒ３，／
Ｒ５，／Ｒ７のそれぞれにおいて同一データとなってい
れば出力信号ＯＵＴはハイとなるが、少なくともいずれ
かの相において少なくとも１つでも異なったデータとな
ると出力信号ＯＵＴはローとなる。
【００６３】以上のように、本実施形態のデータ出力回
路３００によれば、同一データが出力されるべきデータ
入出力端子からの出力データが一致するか否かを、それ
らのデータ入出力端子のすべてにプローブを接触させる
ことなく、比較器３０６の出力が行われる入出力端子に
プローブを接触させることによって検出できる。したが
って、テスタによって一度に検査できるＳＲＡＭチップ
１０００の数を増加させることが可能となり、ウエハ状
態におけるＳＲＡＭチップ１０００一つあたりの検査に
要する時間を短縮することができる。また、比較器３０
６の出力を行う入出力端子のみにプローブを接触させる
だけで複数のデータ入出力端子からの出力データが一致
する否か検出できるため、検査における入出力端子に対
するプローブの接触回数を削減することができ、ウエハ
状態におけるＳＲＡＭチップ１０００の検査による入出
力端子の損傷を低減することができる。１．５ 半導体
装置の検査方法図９は、本実施形態のＳＲＡＭチップ１
０００が多数形成された半導体ウエハ２０００の模式的
な平面図である。本実施形態のＳＲＡＭチップ１０００
の検査は、このようなウエハ状態におけるＳＲＡＭチッ
プ１０００に対して行われる検査である。なお、以下に
おいては、バーンイン装置内における半導体装置の検査
であって、高温試験の前に常温で行われる検査を例とし
て説明する。
路３００によれば、同一データが出力されるべきデータ
入出力端子からの出力データが一致するか否かを、それ
らのデータ入出力端子のすべてにプローブを接触させる
ことなく、比較器３０６の出力が行われる入出力端子に
プローブを接触させることによって検出できる。したが
って、テスタによって一度に検査できるＳＲＡＭチップ
１０００の数を増加させることが可能となり、ウエハ状
態におけるＳＲＡＭチップ１０００一つあたりの検査に
要する時間を短縮することができる。また、比較器３０
６の出力を行う入出力端子のみにプローブを接触させる
だけで複数のデータ入出力端子からの出力データが一致
する否か検出できるため、検査における入出力端子に対
するプローブの接触回数を削減することができ、ウエハ
状態におけるＳＲＡＭチップ１０００の検査による入出
力端子の損傷を低減することができる。１．５ 半導体
装置の検査方法図９は、本実施形態のＳＲＡＭチップ１
０００が多数形成された半導体ウエハ２０００の模式的
な平面図である。本実施形態のＳＲＡＭチップ１０００
の検査は、このようなウエハ状態におけるＳＲＡＭチッ
プ１０００に対して行われる検査である。なお、以下に
おいては、バーンイン装置内における半導体装置の検査
であって、高温試験の前に常温で行われる検査を例とし
て説明する。
【００６４】この検査においては、まず、多数のプロー
ブ（接触子）を備えるプローブカードのプローブが、検
査対象となるチップに設けられた端子（パッド）例えば
前述したアドレス入力端子６０１、データ入出力端子６
０２、および制御信号端子６０３に接触した状態とされ
る。これによって、プローブカードを介して接続された
テスタ（半導体装置試験装置）と、各ＳＲＡＭチップ１
０００との間で、アドレス信号、データ信号、コントロ
ール信号や電源などの入出力を行ってＳＲＡＭチップ１
０００を動作させることが可能となる。
ブ（接触子）を備えるプローブカードのプローブが、検
査対象となるチップに設けられた端子（パッド）例えば
前述したアドレス入力端子６０１、データ入出力端子６
０２、および制御信号端子６０３に接触した状態とされ
る。これによって、プローブカードを介して接続された
テスタ（半導体装置試験装置）と、各ＳＲＡＭチップ１
０００との間で、アドレス信号、データ信号、コントロ
ール信号や電源などの入出力を行ってＳＲＡＭチップ１
０００を動作させることが可能となる。
【００６５】そして、ＳＲＡＭチップ１０００の制御信
号端子６０３の一つであるＴＭ端子に、テスタが発生さ
せたアクティブ（ハイ）の試験モード信号ＴＭが入力さ
れる。ＳＲＡＭチップ１０００へのデータの入力および
以下に説明する検査における各ステップは、この試験モ
ード信号によってＳＲＡＭチップ１０００が試験モード
となった後に行われる。
号端子６０３の一つであるＴＭ端子に、テスタが発生さ
せたアクティブ（ハイ）の試験モード信号ＴＭが入力さ
れる。ＳＲＡＭチップ１０００へのデータの入力および
以下に説明する検査における各ステップは、この試験モ
ード信号によってＳＲＡＭチップ１０００が試験モード
となった後に行われる。
【００６６】ＳＲＡＭチップ１０００へのデータの入力
においては、複数の入出力端子のうちのいずれか一つの
入出力端子に入力された信号を、それら複数の入出力端
子のそれぞれに入力された信号としてデータ入力が行わ
れる。図５を示して前述したデータ入力回路２００の例
では、各クロックドインバータ２０８および２１０に入
力される試験モード信号ＴＭに対応した、クロックドイ
ンバータ２０８および２１０を含んで構成されるスイッ
チング回路のスイッチング状態にしたがって次のような
データ入力が行われる。
においては、複数の入出力端子のうちのいずれか一つの
入出力端子に入力された信号を、それら複数の入出力端
子のそれぞれに入力された信号としてデータ入力が行わ
れる。図５を示して前述したデータ入力回路２００の例
では、各クロックドインバータ２０８および２１０に入
力される試験モード信号ＴＭに対応した、クロックドイ
ンバータ２０８および２１０を含んで構成されるスイッ
チング回路のスイッチング状態にしたがって次のような
データ入力が行われる。
【００６７】すなわち、入出力端子Ｉ／Ｏ １〜Ｉ／Ｏ
８のうち奇数番号の入出力端子に対応する信号は、ライ
トラッチＷＬに続く信号経路において、すべて入出力端
子Ｉ／Ｏ １に対応するライトラッチＷＬからの出力信
号が反転された信号となって後続の回路例えばライトド
ライバ２５０に伝達される。また、入出力端子Ｉ／Ｏ１
〜Ｉ／Ｏ ８のうち偶数番号の入出力端子に対応する信
号は、ライトラッチＷＬに続く信号経路において、すべ
て入出力端子Ｉ／Ｏ ２に対応するライトラッチからの
出力信号が反転された信号となって後続の回路例えばラ
イトドライバ２５０に伝達される。一方、Ｉ／Ｏ ９〜
Ｉ／Ｏ １６に後続する回路においても、Ｉ／Ｏ １〜Ｉ
／Ｏ ８に後続する回路の場合と同様に、入出力端子Ｉ
／Ｏ ９〜Ｉ／Ｏ １６のうち奇数番号の入出力端子に対
応する信号は、試験モードにおいては、ライトラッチＷ
Ｌに続く信号経路において、すべて入出力端子Ｉ／Ｏ
９に対応するライトラッチからの出力信号が反転された
信号となって後続の回路例えばライトドライバ２５０に
伝達され、Ｉ／Ｏ ９〜Ｉ／Ｏ １６のうち偶数番号の入
出力端子に対応する信号は、試験モードにおいては、ラ
イトラッチＷＬに続く信号経路において、すべて入出力
端子Ｉ／Ｏ １０に対応するライトラッチからの出力信
号が反転された信号となって後続の回路例えばライトド
ライバ２５０に伝達される。
８のうち奇数番号の入出力端子に対応する信号は、ライ
トラッチＷＬに続く信号経路において、すべて入出力端
子Ｉ／Ｏ １に対応するライトラッチＷＬからの出力信
号が反転された信号となって後続の回路例えばライトド
ライバ２５０に伝達される。また、入出力端子Ｉ／Ｏ１
〜Ｉ／Ｏ ８のうち偶数番号の入出力端子に対応する信
号は、ライトラッチＷＬに続く信号経路において、すべ
て入出力端子Ｉ／Ｏ ２に対応するライトラッチからの
出力信号が反転された信号となって後続の回路例えばラ
イトドライバ２５０に伝達される。一方、Ｉ／Ｏ ９〜
Ｉ／Ｏ １６に後続する回路においても、Ｉ／Ｏ １〜Ｉ
／Ｏ ８に後続する回路の場合と同様に、入出力端子Ｉ
／Ｏ ９〜Ｉ／Ｏ １６のうち奇数番号の入出力端子に対
応する信号は、試験モードにおいては、ライトラッチＷ
Ｌに続く信号経路において、すべて入出力端子Ｉ／Ｏ
９に対応するライトラッチからの出力信号が反転された
信号となって後続の回路例えばライトドライバ２５０に
伝達され、Ｉ／Ｏ ９〜Ｉ／Ｏ １６のうち偶数番号の入
出力端子に対応する信号は、試験モードにおいては、ラ
イトラッチＷＬに続く信号経路において、すべて入出力
端子Ｉ／Ｏ １０に対応するライトラッチからの出力信
号が反転された信号となって後続の回路例えばライトド
ライバ２５０に伝達される。
【００６８】このように、複数の入出力端子のうちのい
ずれか一つの入出力端子に信号を入力するだけで、その
入出力端子に入力された信号がそれら複数の入出力端子
のそれぞれに入力されたのと同一のデータ入力が行われ
る。したがって、それら複数の入出力端子にの一つにテ
スタのプローブを接触させるだけで、それら複数の端子
に同じデータを入力したのと同様のデータ入力を行うこ
とができる。その結果、一つのＳＲＡＭチップ１０００
へのデータ入力に必要となるプローブの数を削減するこ
とが可能となり、テスタによって一度に検査できるＳＲ
ＡＭチップ１０００の数を増加させることが可能とな
る。その結果、ウエハ状態におけるＳＲＡＭチップ一つ
あたりの検査に要する時間を短縮することができる。ま
た、複数の入出力端子の一つだけにプローブを接触させ
てデータ入力を行うことができるため、入出力端子に対
するプローブの接触回数を削減することができ、ウエハ
状態におけるＳＲＡＭチップ１０００の検査による入出
力端子の損傷を低減することができる。
ずれか一つの入出力端子に信号を入力するだけで、その
入出力端子に入力された信号がそれら複数の入出力端子
のそれぞれに入力されたのと同一のデータ入力が行われ
る。したがって、それら複数の入出力端子にの一つにテ
スタのプローブを接触させるだけで、それら複数の端子
に同じデータを入力したのと同様のデータ入力を行うこ
とができる。その結果、一つのＳＲＡＭチップ１０００
へのデータ入力に必要となるプローブの数を削減するこ
とが可能となり、テスタによって一度に検査できるＳＲ
ＡＭチップ１０００の数を増加させることが可能とな
る。その結果、ウエハ状態におけるＳＲＡＭチップ一つ
あたりの検査に要する時間を短縮することができる。ま
た、複数の入出力端子の一つだけにプローブを接触させ
てデータ入力を行うことができるため、入出力端子に対
するプローブの接触回数を削減することができ、ウエハ
状態におけるＳＲＡＭチップ１０００の検査による入出
力端子の損傷を低減することができる。
【００６９】そのようにして入力されたデータは、行デ
コーダ５５０および列デコーダ５７０によって指定され
たアドレスのメモリセルＭＣにライトドライバ２５０に
よって書き込まれる。なお、行デコーダ５５０および列
デコーダ５７０は、アドレス入力端子６０１に入力され
たアドレス信号を受け取るアドレス入力回路１００が出
力する信号に基づいて、アドレスを指定する。
コーダ５５０および列デコーダ５７０によって指定され
たアドレスのメモリセルＭＣにライトドライバ２５０に
よって書き込まれる。なお、行デコーダ５５０および列
デコーダ５７０は、アドレス入力端子６０１に入力され
たアドレス信号を受け取るアドレス入力回路１００が出
力する信号に基づいて、アドレスを指定する。
【００７０】このようにしてメモリセルに書き込まれた
データは、アドレス入力端子６０１、アドレス入力回路
１００、行デコーダ５５０および列デコーダ５７０を介
して指定されたメモリセルＭＣから、センスアンプ３５
０により読み出される。センスアンプ３５０によって読
み出されたデータは、前述したデータ出力回路３００の
リードラッチＲＬおよび出力バッファＯＢを介して入出
力端子６０２に出力される。このとき、データ出力回路
３００は次のように動作する。
データは、アドレス入力端子６０１、アドレス入力回路
１００、行デコーダ５５０および列デコーダ５７０を介
して指定されたメモリセルＭＣから、センスアンプ３５
０により読み出される。センスアンプ３５０によって読
み出されたデータは、前述したデータ出力回路３００の
リードラッチＲＬおよび出力バッファＯＢを介して入出
力端子６０２に出力される。このとき、データ出力回路
３００は次のように動作する。
【００７１】すなわち、図６を示して前述したように、
入出力端子Ｉ／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、および
Ｉ／Ｏ ７に対応する各リードラッチＲＬの出力は、そ
れら入出力端子のグループに対応して設けられた比較器
３０６にそれぞれ入力される。これらの入出力端子は、
データ入力において同一の信号をライトドライバ２５０
に対して出力するようにしたビットの入出力端子であ
る。その比較器３０６の出力は、インバータ３０８、試
験モード時すなわち試験モード信号ＴＭがハイのときに
オンするクロックドインバータ３１０、および出力バッ
ファＯＢを介してそのグループ内の一つの入出力端子例
えばＩ／Ｏ １に伝達される。すなわち、試験モード時
には、入出力端子Ｉ／Ｏ １からは、比較器３０６の出
力データ信号が出力される。
入出力端子Ｉ／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、および
Ｉ／Ｏ ７に対応する各リードラッチＲＬの出力は、そ
れら入出力端子のグループに対応して設けられた比較器
３０６にそれぞれ入力される。これらの入出力端子は、
データ入力において同一の信号をライトドライバ２５０
に対して出力するようにしたビットの入出力端子であ
る。その比較器３０６の出力は、インバータ３０８、試
験モード時すなわち試験モード信号ＴＭがハイのときに
オンするクロックドインバータ３１０、および出力バッ
ファＯＢを介してそのグループ内の一つの入出力端子例
えばＩ／Ｏ １に伝達される。すなわち、試験モード時
には、入出力端子Ｉ／Ｏ １からは、比較器３０６の出
力データ信号が出力される。
【００７２】同様に、入出力端子Ｉ／Ｏ ２、Ｉ／Ｏ
４、Ｉ／Ｏ ６、およびＩ／Ｏ ８に対応する各リードラ
ッチＲＬの出力は、それら入出力端子のグループに対応
して設けられた比較器３０６にそれぞれ入力される。こ
れらの入出力端子も、前述したデータ入力回路２００に
おいて試験モード時に同一の信号をライトドライバ２５
０に対して出力するようにしたビットの入出力端子であ
る。その比較器３０６の出力は、インバータ３０８、試
験モード時にオンするクロックドインバータ３１０、お
よび出力バッファＯＢを介してそのグループ内の一つの
入出力端子例えばＩ／Ｏ ２に伝達される。したがっ
て、試験モード時には、入出力端子Ｉ／Ｏ ２からは、
この入出力端子のグループに対応して設けられた比較器
３０６の出力データ信号が出力される。
４、Ｉ／Ｏ ６、およびＩ／Ｏ ８に対応する各リードラ
ッチＲＬの出力は、それら入出力端子のグループに対応
して設けられた比較器３０６にそれぞれ入力される。こ
れらの入出力端子も、前述したデータ入力回路２００に
おいて試験モード時に同一の信号をライトドライバ２５
０に対して出力するようにしたビットの入出力端子であ
る。その比較器３０６の出力は、インバータ３０８、試
験モード時にオンするクロックドインバータ３１０、お
よび出力バッファＯＢを介してそのグループ内の一つの
入出力端子例えばＩ／Ｏ ２に伝達される。したがっ
て、試験モード時には、入出力端子Ｉ／Ｏ ２からは、
この入出力端子のグループに対応して設けられた比較器
３０６の出力データ信号が出力される。
【００７３】また、Ｉ／Ｏ ９〜Ｉ／Ｏ １６に対応する
データ出力回路３００においても、Ｉ／Ｏ １〜Ｉ／Ｏ
８に対応する回路の場合と同様に、入出力端子Ｉ／Ｏ
９〜Ｉ／Ｏ １６のうち奇数番号の入出力端子に対応す
るリードラッチＲＬからの出力信号は、試験モードにお
いては、それら奇数番号の入出力端子のグループに対応
して設けられた比較器３０６に入力され、その比較器３
０６の出力がそのグループ内の一つの入出力端子例えば
Ｉ／Ｏ ９に伝達される。同様に、入出力端子Ｉ／Ｏ ９
〜Ｉ／Ｏ １６のうち偶数番号の入出力端子に対応する
リードラッチＲＬからの出力信号は、試験モードにおい
ては、それら偶数番号の入出力端子のグループに対応し
て設けられた比較器３０６に入力され、その比較器３０
６の出力がそのグループ内の一つの入出力端子例えばＩ
／Ｏ １０に伝達される。
データ出力回路３００においても、Ｉ／Ｏ １〜Ｉ／Ｏ
８に対応する回路の場合と同様に、入出力端子Ｉ／Ｏ
９〜Ｉ／Ｏ １６のうち奇数番号の入出力端子に対応す
るリードラッチＲＬからの出力信号は、試験モードにお
いては、それら奇数番号の入出力端子のグループに対応
して設けられた比較器３０６に入力され、その比較器３
０６の出力がそのグループ内の一つの入出力端子例えば
Ｉ／Ｏ ９に伝達される。同様に、入出力端子Ｉ／Ｏ ９
〜Ｉ／Ｏ １６のうち偶数番号の入出力端子に対応する
リードラッチＲＬからの出力信号は、試験モードにおい
ては、それら偶数番号の入出力端子のグループに対応し
て設けられた比較器３０６に入力され、その比較器３０
６の出力がそのグループ内の一つの入出力端子例えばＩ
／Ｏ １０に伝達される。
【００７４】これによって、同一データが出力されるべ
きデータ入出力端子６０２からの出力データが一致する
か否かを、それらのデータ入出力端子６０２のすべてに
プローブを接触させることなく、比較器３０６の出力が
行われる入出力端子にプローブを接触させることによっ
て検出できる。したがって、テスタによって一度に検査
できるＳＲＡＭチップ１０００の数を増加させることが
可能となり、ウエハ状態におけるＳＲＡＭチップ１００
０一つあたりの検査に要する時間を短縮することができ
る。また、比較器３０６の出力を行う端子のみにプロー
ブを接触させるだけで複数のデータ入出力端子６０２か
らの出力データが一致する否か検出できるため、検査に
おける入出力端子６０２に対するプローブの接触回数を
削減することができ、ウエハ状態における検査による入
出力端子６０２の損傷を低減することができる。
きデータ入出力端子６０２からの出力データが一致する
か否かを、それらのデータ入出力端子６０２のすべてに
プローブを接触させることなく、比較器３０６の出力が
行われる入出力端子にプローブを接触させることによっ
て検出できる。したがって、テスタによって一度に検査
できるＳＲＡＭチップ１０００の数を増加させることが
可能となり、ウエハ状態におけるＳＲＡＭチップ１００
０一つあたりの検査に要する時間を短縮することができ
る。また、比較器３０６の出力を行う端子のみにプロー
ブを接触させるだけで複数のデータ入出力端子６０２か
らの出力データが一致する否か検出できるため、検査に
おける入出力端子６０２に対するプローブの接触回数を
削減することができ、ウエハ状態における検査による入
出力端子６０２の損傷を低減することができる。
【００７５】２． ＜第２実施形態＞
２．１ 半導体装置
第２実施形態の半導体装置としてのＳＲＡＭチップは、
以下に説明する点を除いて第１実施形態のＳＲＡＭチッ
プと同様に構成され、同様に動作する。なお、図面にお
いて対応する部分には第１実施形態と同一の符号を付
す。
以下に説明する点を除いて第１実施形態のＳＲＡＭチッ
プと同様に構成され、同様に動作する。なお、図面にお
いて対応する部分には第１実施形態と同一の符号を付
す。
【００７６】第２実施形態のＳＲＡＭチップは、図６に
示したように接続される比較器３０６を含む第１実施形
態の構成に替えて、図１０に示したように接続される比
較器３３０を用いた構成となっている。なお、この図に
おいては、入出力端子Ｉ／Ｏ１，Ｉ／Ｏ ３，Ｉ／Ｏ
５，およびＩ／Ｏ ７に対応する各リードラッチＲＬの
出力Ｒ１，Ｒ３，Ｒ５およびＲ７ならびに入出力端子１
／Ｏ １に対応するライトラッチの出力が比較される比
較器３３０のみを示した。しかしながら、入出力端子Ｉ
／Ｏ ２，Ｉ／Ｏ ４，Ｉ／Ｏ ６およびＩ／Ｏ ８に対応
する各リードラッチＲＬの出力Ｒ２，Ｒ４，Ｒ６および
Ｒ８ならびに入出力端子１／Ｏ ２に対応するライトラ
ッチの出力が比較される同様な比較器も備えている。さ
らには、入出力端子Ｉ／Ｏ ９〜Ｉ／Ｏ １６について
も、奇数番号の入出力端子に対応する同様な比較器と、
偶数番号の入出力端子に対応する同様な比較器とを備え
て構成されている。
示したように接続される比較器３０６を含む第１実施形
態の構成に替えて、図１０に示したように接続される比
較器３３０を用いた構成となっている。なお、この図に
おいては、入出力端子Ｉ／Ｏ１，Ｉ／Ｏ ３，Ｉ／Ｏ
５，およびＩ／Ｏ ７に対応する各リードラッチＲＬの
出力Ｒ１，Ｒ３，Ｒ５およびＲ７ならびに入出力端子１
／Ｏ １に対応するライトラッチの出力が比較される比
較器３３０のみを示した。しかしながら、入出力端子Ｉ
／Ｏ ２，Ｉ／Ｏ ４，Ｉ／Ｏ ６およびＩ／Ｏ ８に対応
する各リードラッチＲＬの出力Ｒ２，Ｒ４，Ｒ６および
Ｒ８ならびに入出力端子１／Ｏ ２に対応するライトラ
ッチの出力が比較される同様な比較器も備えている。さ
らには、入出力端子Ｉ／Ｏ ９〜Ｉ／Ｏ １６について
も、奇数番号の入出力端子に対応する同様な比較器と、
偶数番号の入出力端子に対応する同様な比較器とを備え
て構成されている。
【００７７】本実施形態の構成、すなわち比較器３３０
を用いた図１０に示した構成においては、入出力端子Ｉ
／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対
応する各リードラッチＲＬの出力Ｒ１，Ｒ３，Ｒ５，お
よびＲ７は、それら入出力端子のグループに対応して設
けられた比較器３３０にそれぞれ入力されている。な
お、これらの入出力端子は、前述したデータ入力回路２
００において試験モード時に同一の信号をライトドライ
バ２５０に対して出力するようにしたビットの入出力端
子である。比較器３３０には、さらに、入出力端子Ｉ／
Ｏ １に対応するライトラッチＷＬの出力も入力されて
いる。比較器３３０は、これらの信号が一致するとき、
すなわち全てハイまたはローであるときに出力信号ＯＵ
Ｔがハイとなり、それ以外の場合は出力信号ＯＵＴがロ
ーとなる。したがって、比較器３３０によって、ライト
ラッチＷＬに記憶された入力データ、および、複数のデ
ータ入出力端子の一つからの出力データが一致するか否
かを判定することができる。
を用いた図１０に示した構成においては、入出力端子Ｉ
／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対
応する各リードラッチＲＬの出力Ｒ１，Ｒ３，Ｒ５，お
よびＲ７は、それら入出力端子のグループに対応して設
けられた比較器３３０にそれぞれ入力されている。な
お、これらの入出力端子は、前述したデータ入力回路２
００において試験モード時に同一の信号をライトドライ
バ２５０に対して出力するようにしたビットの入出力端
子である。比較器３３０には、さらに、入出力端子Ｉ／
Ｏ １に対応するライトラッチＷＬの出力も入力されて
いる。比較器３３０は、これらの信号が一致するとき、
すなわち全てハイまたはローであるときに出力信号ＯＵ
Ｔがハイとなり、それ以外の場合は出力信号ＯＵＴがロ
ーとなる。したがって、比較器３３０によって、ライト
ラッチＷＬに記憶された入力データ、および、複数のデ
ータ入出力端子の一つからの出力データが一致するか否
かを判定することができる。
【００７８】この比較器３３０についてさらに詳細に説
明する。比較器３３０においては、入出力端子Ｉ／Ｏ
１に対応するライトラッチの出力がハイの場合は、クロ
ックドインバータ３３５がオフでクロックドインバータ
３３６がオンとなるため、ＮＡＮＤゲート３３２の出力
を反転させた信号が出力信号ＯＵＴとして出力される。
なお、このＮＡＮＤゲート３３２の出力は、入出力端子
Ｉ／Ｏ １，Ｉ／Ｏ ３，Ｉ／Ｏ ５，およびＩ／Ｏ ７に
対応する各リードラッチＲＬの出力Ｒ１，Ｒ３，Ｒ５お
よびＲ７ならびに入出力端子１／Ｏ １が全てハイのと
きローとなる。その信号はクロックドインバータ３３６
によって反転されてハイとなって、比較器３３０の出力
信号ＯＵＴとして出力される。また、このＮＡＮＤゲー
ト３３２の出力は、入出力端子Ｉ／Ｏ １，Ｉ／Ｏ ３，
Ｉ／Ｏ ５，およびＩ／Ｏ ７に対応する各リードラッチ
ＲＬの出力Ｒ１，Ｒ３，Ｒ５およびＲ７の少なくともい
ずれかがローのときハイとなる。その信号はクロックド
インバータ３３６によって反転されてローとなって、比
較器３３０の出力信号ＯＵＴとして出力される。
明する。比較器３３０においては、入出力端子Ｉ／Ｏ
１に対応するライトラッチの出力がハイの場合は、クロ
ックドインバータ３３５がオフでクロックドインバータ
３３６がオンとなるため、ＮＡＮＤゲート３３２の出力
を反転させた信号が出力信号ＯＵＴとして出力される。
なお、このＮＡＮＤゲート３３２の出力は、入出力端子
Ｉ／Ｏ １，Ｉ／Ｏ ３，Ｉ／Ｏ ５，およびＩ／Ｏ ７に
対応する各リードラッチＲＬの出力Ｒ１，Ｒ３，Ｒ５お
よびＲ７ならびに入出力端子１／Ｏ １が全てハイのと
きローとなる。その信号はクロックドインバータ３３６
によって反転されてハイとなって、比較器３３０の出力
信号ＯＵＴとして出力される。また、このＮＡＮＤゲー
ト３３２の出力は、入出力端子Ｉ／Ｏ １，Ｉ／Ｏ ３，
Ｉ／Ｏ ５，およびＩ／Ｏ ７に対応する各リードラッチ
ＲＬの出力Ｒ１，Ｒ３，Ｒ５およびＲ７の少なくともい
ずれかがローのときハイとなる。その信号はクロックド
インバータ３３６によって反転されてローとなって、比
較器３３０の出力信号ＯＵＴとして出力される。
【００７９】比較器３３０においては、入出力端子Ｉ／
Ｏ １に対応するライトラッチの出力がローの場合は、
クロックドインバータ３３５がオンでクロックドインバ
ータ３３６がオフとなるため、ＮＯＲゲート３３１の出
力を反転させた信号が出力信号ＯＵＴとして出力され
る。なお、このＮＯＲゲート３３１の出力は、入出力端
子Ｉ／Ｏ １，Ｉ／Ｏ ３，Ｉ／Ｏ ５，およびＩ／Ｏ ７
に対応する各リードラッチＲＬの出力Ｒ１，Ｒ３，Ｒ５
およびＲ７ならびに入出力端子１／Ｏ １が全てローの
ときハイとなる。その信号はインバータ３３４によって
反転されてローとなり、クロックドインバータ３３５に
よってさらに反転されてハイとなって、比較器３３０の
出力信号ＯＵＴとして出力される。また、このＮＯＲゲ
ート３３１の出力は、入出力端子Ｉ／Ｏ １，Ｉ／Ｏ
３，Ｉ／Ｏ ５，およびＩ／Ｏ ７に対応する各リードラ
ッチＲＬの出力Ｒ１，Ｒ３，Ｒ５およびＲ７の少なくと
もいずれかがハイのときローとなる。その信号はインバ
ータ３３４によって反転されてハイとなり、クロックド
インバータ３３５によってさらに反転されてローとなっ
て、比較器３３０の出力信号ＯＵＴとして出力される。
Ｏ １に対応するライトラッチの出力がローの場合は、
クロックドインバータ３３５がオンでクロックドインバ
ータ３３６がオフとなるため、ＮＯＲゲート３３１の出
力を反転させた信号が出力信号ＯＵＴとして出力され
る。なお、このＮＯＲゲート３３１の出力は、入出力端
子Ｉ／Ｏ １，Ｉ／Ｏ ３，Ｉ／Ｏ ５，およびＩ／Ｏ ７
に対応する各リードラッチＲＬの出力Ｒ１，Ｒ３，Ｒ５
およびＲ７ならびに入出力端子１／Ｏ １が全てローの
ときハイとなる。その信号はインバータ３３４によって
反転されてローとなり、クロックドインバータ３３５に
よってさらに反転されてハイとなって、比較器３３０の
出力信号ＯＵＴとして出力される。また、このＮＯＲゲ
ート３３１の出力は、入出力端子Ｉ／Ｏ １，Ｉ／Ｏ
３，Ｉ／Ｏ ５，およびＩ／Ｏ ７に対応する各リードラ
ッチＲＬの出力Ｒ１，Ｒ３，Ｒ５およびＲ７の少なくと
もいずれかがハイのときローとなる。その信号はインバ
ータ３３４によって反転されてハイとなり、クロックド
インバータ３３５によってさらに反転されてローとなっ
て、比較器３３０の出力信号ＯＵＴとして出力される。
【００８０】なお、比較器３３０の出力信号は、第１実
施形態と同様なクロックドインバータ３０８および３１
４を含んで構成される切り替えスイッチの動作によっ
て、対応するグループ内の一つの入出力端子に伝達され
る。なお、比較器３３０の出力をモニタ端子６０５に接
続するようにしても良い。
施形態と同様なクロックドインバータ３０８および３１
４を含んで構成される切り替えスイッチの動作によっ
て、対応するグループ内の一つの入出力端子に伝達され
る。なお、比較器３３０の出力をモニタ端子６０５に接
続するようにしても良い。
【００８１】このように、比較器３３０は、入出力端子
Ｉ／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に
対応する各リードラッチＲＬの出力Ｒ１，Ｒ３，Ｒ５，
およびＲ７ならびに入出力端子Ｉ／Ｏ １に対応するラ
イトラッチＷＬの出力が全てハイまたは全てローである
ときに出力信号ＯＵＴがハイとなり、それ以外の場合は
出力信号ＯＵＴがローとなる。したがって、比較器３３
０は、これらの信号が全て一致している場合はハイを出
力し、それ以外のときはローを出力することになる。
Ｉ／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に
対応する各リードラッチＲＬの出力Ｒ１，Ｒ３，Ｒ５，
およびＲ７ならびに入出力端子Ｉ／Ｏ １に対応するラ
イトラッチＷＬの出力が全てハイまたは全てローである
ときに出力信号ＯＵＴがハイとなり、それ以外の場合は
出力信号ＯＵＴがローとなる。したがって、比較器３３
０は、これらの信号が全て一致している場合はハイを出
力し、それ以外のときはローを出力することになる。
【００８２】なお、ＮＯＲゲート３１１およびＮＡＮＤ
ゲート３３２に入力されるライトラッチＷＬの出力はＩ
／Ｏ １に対応するものでなくともよく、前述したデー
タ入力回路２００において試験モード時に同一の信号を
ライトドライバ２５０に対して出力するようにしたビッ
トの入出力端子である入出力端子Ｉ／Ｏ １、Ｉ／Ｏ
３、Ｉ／Ｏ ５、およびＩ／Ｏ ７のいずれかがＮＯＲゲ
ート３１１およびＮＡＮＤゲート３３２に入力されれば
よい。
ゲート３３２に入力されるライトラッチＷＬの出力はＩ
／Ｏ １に対応するものでなくともよく、前述したデー
タ入力回路２００において試験モード時に同一の信号を
ライトドライバ２５０に対して出力するようにしたビッ
トの入出力端子である入出力端子Ｉ／Ｏ １、Ｉ／Ｏ
３、Ｉ／Ｏ ５、およびＩ／Ｏ ７のいずれかがＮＯＲゲ
ート３１１およびＮＡＮＤゲート３３２に入力されれば
よい。
【００８３】このような構成によって、本実施形態のＳ
ＲＡＭチップにおいては、同一データが出力されるべき
データ入出力端子からの出力データが一致するか否か
を、それらのデータ入出力端子すべてにプローブを接触
させることなく、比較器３３０の出力が行われる端子に
プローブを接触させることによって検出できる。したが
って、第１実施形態のＳＲＡＭチップと同様な作用効果
を奏することができる。
ＲＡＭチップにおいては、同一データが出力されるべき
データ入出力端子からの出力データが一致するか否か
を、それらのデータ入出力端子すべてにプローブを接触
させることなく、比較器３３０の出力が行われる端子に
プローブを接触させることによって検出できる。したが
って、第１実施形態のＳＲＡＭチップと同様な作用効果
を奏することができる。
【００８４】特に、このような構成の本実施形態のＳＲ
ＡＭチップにおいては、入力データ保持部に記憶された
入力データと、メモリセルから読み出されデータ入出力
端子から出力される出力データとが一致するか否かを比
較器によって検出することができるため、ＳＲＡＭチッ
プが正常に動作しているか否かをさらに確実に確認する
ことができる。 ２．２ 半導体装置の検査方法 第２実施形態のＳＲＡＭチップは、第１実施形態と以下
の点を除いて第１実施形態と同様に行われる。
ＡＭチップにおいては、入力データ保持部に記憶された
入力データと、メモリセルから読み出されデータ入出力
端子から出力される出力データとが一致するか否かを比
較器によって検出することができるため、ＳＲＡＭチッ
プが正常に動作しているか否かをさらに確実に確認する
ことができる。 ２．２ 半導体装置の検査方法 第２実施形態のＳＲＡＭチップは、第１実施形態と以下
の点を除いて第１実施形態と同様に行われる。
【００８５】データの出力においては、データ出力回路
３００は次のように動作する。すなわち、図１０を示し
て前述したように、比較器３３０は、入出力端子Ｉ／Ｏ
１、Ｉ／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対応す
る各リードラッチＲＬの出力Ｒ１，Ｒ３，Ｒ５，および
Ｒ７ならびに入出力端子Ｉ／Ｏ １に対応するライトラ
ッチＷＬの出力が全てハイまたは全てローであるときに
出力信号ＯＵＴがハイとなり、それ以外の場合は出力信
号ＯＵＴがローとなる。
３００は次のように動作する。すなわち、図１０を示し
て前述したように、比較器３３０は、入出力端子Ｉ／Ｏ
１、Ｉ／Ｏ ３、Ｉ／Ｏ ５、およびＩ／Ｏ ７に対応す
る各リードラッチＲＬの出力Ｒ１，Ｒ３，Ｒ５，および
Ｒ７ならびに入出力端子Ｉ／Ｏ １に対応するライトラ
ッチＷＬの出力が全てハイまたは全てローであるときに
出力信号ＯＵＴがハイとなり、それ以外の場合は出力信
号ＯＵＴがローとなる。
【００８６】比較器３３０の出力信号は、第１実施形態
と同様なクロックドインバータ３０８および３１４を含
んで構成される切り替えスイッチの動作によって、対応
するグループ内の一つの入出力端子例えばＩ／Ｏ １に
伝達される。
と同様なクロックドインバータ３０８および３１４を含
んで構成される切り替えスイッチの動作によって、対応
するグループ内の一つの入出力端子例えばＩ／Ｏ １に
伝達される。
【００８７】なお、他のグループの入出力端子について
も、各グループに対応する比較器３３０が同様に動作し
て、そのグループ内の一つの入出力端子に伝達される。
も、各グループに対応する比較器３３０が同様に動作し
て、そのグループ内の一つの入出力端子に伝達される。
【００８８】本実施形態の検査方法によれば、第１実施
形態の検査方法における作用効果に加えて、ライトラッ
チＷＬに記憶された入力データと、メモリセルＭＣから
読み出されデータ入出力端子６０２から出力される出力
データとが一致するか否かを比較器３３０によって検出
することができるため、メモリセルを備えるこの半導体
装置が正常に動作しているか否かをさらに確実に確認す
ることができる。
形態の検査方法における作用効果に加えて、ライトラッ
チＷＬに記憶された入力データと、メモリセルＭＣから
読み出されデータ入出力端子６０２から出力される出力
データとが一致するか否かを比較器３３０によって検出
することができるため、メモリセルを備えるこの半導体
装置が正常に動作しているか否かをさらに確実に確認す
ることができる。
【００８９】３． ＜第３実施形態＞
第３実施形態の半導体装置としてのＳＲＡＭチップは、
以下に説明する点を除いて第１実施形態のＳＲＡＭチッ
プと同様に構成され、同様に動作する。なお、図面にお
いて対応する部分には第１実施形態と同一の符号を付
す。
以下に説明する点を除いて第１実施形態のＳＲＡＭチッ
プと同様に構成され、同様に動作する。なお、図面にお
いて対応する部分には第１実施形態と同一の符号を付
す。
【００９０】本実施形態のＳＲＡＭチップは、データ入
力回路が図１１に示すように構成されている。このデー
タ入力回路２０１においては、入出力端子Ｉ／Ｏ １〜
Ｉ／Ｏ ８のうち前半の番号の入出力端子に対応する信
号は、試験モードにおいては、ライトラッチＷＬに続く
信号経路において、すべて入出力端子Ｉ／Ｏ １に対応
するライトラッチＷＬからの出力信号となるように構成
されている。そして、入出力端子Ｉ／Ｏ １〜Ｉ／Ｏ ８
のうち後半の番号の入出力端子に対応する信号は、試験
モードにおいては、ライトラッチＷＬに続く信号経路に
おいて、すべて入出力端子Ｉ／Ｏ ５に対応するライト
ラッチからの出力信号となるように構成されている。さ
らに、Ｉ／Ｏ ９〜Ｉ／Ｏ １６に後続する回路において
も、同様に、それらのうち前半の番号の入出力端子であ
るか、後半の入出力端子であるかによって信号が統一さ
れるように構成されている。
力回路が図１１に示すように構成されている。このデー
タ入力回路２０１においては、入出力端子Ｉ／Ｏ １〜
Ｉ／Ｏ ８のうち前半の番号の入出力端子に対応する信
号は、試験モードにおいては、ライトラッチＷＬに続く
信号経路において、すべて入出力端子Ｉ／Ｏ １に対応
するライトラッチＷＬからの出力信号となるように構成
されている。そして、入出力端子Ｉ／Ｏ １〜Ｉ／Ｏ ８
のうち後半の番号の入出力端子に対応する信号は、試験
モードにおいては、ライトラッチＷＬに続く信号経路に
おいて、すべて入出力端子Ｉ／Ｏ ５に対応するライト
ラッチからの出力信号となるように構成されている。さ
らに、Ｉ／Ｏ ９〜Ｉ／Ｏ １６に後続する回路において
も、同様に、それらのうち前半の番号の入出力端子であ
るか、後半の入出力端子であるかによって信号が統一さ
れるように構成されている。
【００９１】なお、このような構成のデータ入力回路２
０１を用いた場合は、データ入力回路２０１において試
験モード時に同一の信号がライトドライバ２５０に伝達
されるようにしたビットの入出力端子のグループが第１
実施形態の場合と異なるため、例えば図１２に示したよ
うにデータ出力回路３０１が構成される。
０１を用いた場合は、データ入力回路２０１において試
験モード時に同一の信号がライトドライバ２５０に伝達
されるようにしたビットの入出力端子のグループが第１
実施形態の場合と異なるため、例えば図１２に示したよ
うにデータ出力回路３０１が構成される。
【００９２】上述したようなデータ入力回路２０１およ
びデータ出力回路の構成を持つＳＲＡＭチップにおいて
も前述した第１実施形態の場合と同様な作用効果を奏す
ることができる。
びデータ出力回路の構成を持つＳＲＡＭチップにおいて
も前述した第１実施形態の場合と同様な作用効果を奏す
ることができる。
【００９３】４． ＜第４実施形態＞
第４実施形態の半導体装置としてのＳＲＡＭチップは、
以下に説明する点を除いて第１実施形態のＳＲＡＭチッ
プと同様に構成され、同様に動作する。なお、図面にお
いて対応する部分には第１実施形態と同一の符号を付
す。
以下に説明する点を除いて第１実施形態のＳＲＡＭチッ
プと同様に構成され、同様に動作する。なお、図面にお
いて対応する部分には第１実施形態と同一の符号を付
す。
【００９４】本実施形態のＳＲＡＭチップは、データ入
力回路が図１３に示すように構成されている。このデー
タ入力回路２０２は、試験モードにおいて、８つの入出
力端子Ｉ／Ｏ １〜Ｉ／Ｏ ８からなるグループ内、およ
び、８つの入出力端子Ｉ／Ｏ９〜Ｉ／Ｏ １６からなる
各グループ内においては各入出力端子に対応する入力デ
ータをグループ内の一つの入出力端子に入力された信号
の入力データで置き換えるようにデータ入力回路が構成
されている。
力回路が図１３に示すように構成されている。このデー
タ入力回路２０２は、試験モードにおいて、８つの入出
力端子Ｉ／Ｏ １〜Ｉ／Ｏ ８からなるグループ内、およ
び、８つの入出力端子Ｉ／Ｏ９〜Ｉ／Ｏ １６からなる
各グループ内においては各入出力端子に対応する入力デ
ータをグループ内の一つの入出力端子に入力された信号
の入力データで置き換えるようにデータ入力回路が構成
されている。
【００９５】また、このＳＲＡＭチップのデータ出力回
路は、図１４に示すように構成されている。このデータ
出力回路３０２は、試験モードにおいて、それら入出力
端子の各グループ内の８つの入出力端子に対応するリー
ドラッチの出力データが入力され、それら出力データが
一致するか否かを判定する比較器３０７を各グループご
とに備えている。
路は、図１４に示すように構成されている。このデータ
出力回路３０２は、試験モードにおいて、それら入出力
端子の各グループ内の８つの入出力端子に対応するリー
ドラッチの出力データが入力され、それら出力データが
一致するか否かを判定する比較器３０７を各グループご
とに備えている。
【００９６】これにより、第１実施形態において述べた
ように本実施形態のＳＲＡＭチップは各冗長ワード線に
対応する冗長メモリセルすなわちメモリセルのリペア単
位が８ビットであり、しかも本実施形態のデータ入力回
路２０２およびデータ出力回路３０２の構成によって８
ビットのデータの入出力において誤りが生じたか否かが
試験モードで確認できるため、一度に動作確認するメモ
リセルの数と一度にリペアするメモリセルの数が一致す
る。したがって、試験モードにおいて複数のビットごと
にまとめて動作確認することによって、不必要なリペア
が必要となることはない。また、本実施形態のＳＲＡＭ
チップは、試験モードにおいて複数のメモリセルのうち
少なくともいずれかが誤動作していることが判明するの
みにも拘わらず、そのメモリセルを一度のリペアによっ
て確実に補修することが可能である。
ように本実施形態のＳＲＡＭチップは各冗長ワード線に
対応する冗長メモリセルすなわちメモリセルのリペア単
位が８ビットであり、しかも本実施形態のデータ入力回
路２０２およびデータ出力回路３０２の構成によって８
ビットのデータの入出力において誤りが生じたか否かが
試験モードで確認できるため、一度に動作確認するメモ
リセルの数と一度にリペアするメモリセルの数が一致す
る。したがって、試験モードにおいて複数のビットごと
にまとめて動作確認することによって、不必要なリペア
が必要となることはない。また、本実施形態のＳＲＡＭ
チップは、試験モードにおいて複数のメモリセルのうち
少なくともいずれかが誤動作していることが判明するの
みにも拘わらず、そのメモリセルを一度のリペアによっ
て確実に補修することが可能である。
【００９７】５． ＜電子機器＞
図１５（Ａ）、（Ｂ）、および（Ｃ）は、前述したいず
れかの実施形態におけるＳＲＡＭチップを用いた電子機
器の例を示す外観図である。図１５（Ａ）は携帯電話機
８８であり、図１５（Ｂ）は腕時計９２であり、図１５
（Ｃ）は、携帯情報機器９６である。
れかの実施形態におけるＳＲＡＭチップを用いた電子機
器の例を示す外観図である。図１５（Ａ）は携帯電話機
８８であり、図１５（Ｂ）は腕時計９２であり、図１５
（Ｃ）は、携帯情報機器９６である。
【００９８】これらの電子機器は、前述したいずれかの
実施形態におけるＳＲＡＭチップ、ＣＰＵ（central pr
ocessing unit）、表示部９８を駆動する表示ドライバ
などを含んで構成されている。これらを含む各部はバス
ラインまたは他の信号伝達手段により互いに接続されて
いる。
実施形態におけるＳＲＡＭチップ、ＣＰＵ（central pr
ocessing unit）、表示部９８を駆動する表示ドライバ
などを含んで構成されている。これらを含む各部はバス
ラインまたは他の信号伝達手段により互いに接続されて
いる。
【００９９】なお、前述したいずれかの実施形態におけ
るＳＲＡＭチップが使用される電子機器としては、携帯
電話機、腕時計、および携帯情報機器に限らず、ノート
型パソコン、電子手帳、ページャ、電卓、ＰＯＳ端末、
ＩＣカード、ミニディスクプレーヤなど様々な電子機器
が考えられる。
るＳＲＡＭチップが使用される電子機器としては、携帯
電話機、腕時計、および携帯情報機器に限らず、ノート
型パソコン、電子手帳、ページャ、電卓、ＰＯＳ端末、
ＩＣカード、ミニディスクプレーヤなど様々な電子機器
が考えられる。
【０１００】６． ＜変形例＞
６．１ 前述した各実施形態においては、所定範囲内
の入出力端子においてその番号が偶数か奇数かによっ
て、あるいは、所定範囲内の入出力端子においてその番
号が前半か後半かによってデータ入力回路２００のライ
トラッチＷＬに続く信号経路における信号を統一した例
を示した。しかしながら、所定範囲内の入出力端子にお
いて、他の原則にしたがってライトラッチＷＬに続く信
号経路における信号を統一してもよい。
の入出力端子においてその番号が偶数か奇数かによっ
て、あるいは、所定範囲内の入出力端子においてその番
号が前半か後半かによってデータ入力回路２００のライ
トラッチＷＬに続く信号経路における信号を統一した例
を示した。しかしながら、所定範囲内の入出力端子にお
いて、他の原則にしたがってライトラッチＷＬに続く信
号経路における信号を統一してもよい。
【０１０１】６．２ 前述した各実施形態において
は、試験モードにおいて、データ入力回路は４つまたは
８つの入出力端子６０２からなる各グループ内において
は各入出力端子６０２に対応する入力データをそのうち
一つの入出力端子６０２に入力された信号の入力データ
で置き換え、データ出力回路３００はそれら各グループ
内の４つまたは８つの各入出力端子６０２に対応するリ
ードラッチの出力データが入力されそれら出力データが
一致するか否かを判定する比較器を各グループごとに備
えていた。
は、試験モードにおいて、データ入力回路は４つまたは
８つの入出力端子６０２からなる各グループ内において
は各入出力端子６０２に対応する入力データをそのうち
一つの入出力端子６０２に入力された信号の入力データ
で置き換え、データ出力回路３００はそれら各グループ
内の４つまたは８つの各入出力端子６０２に対応するリ
ードラッチの出力データが入力されそれら出力データが
一致するか否かを判定する比較器を各グループごとに備
えていた。
【０１０２】しかしながら、本発明に係るＳＲＡＭチッ
プは、試験モードにおいて他の数の入出力端子からなる
各グループ内においては各入出力端子に対応する入力デ
ータをグループ内の一つの入出力端子に入力された信号
の入力データで置き換えるようにデータ入力回路を構成
し、やはり試験モードにおいてそれら各グループ内の各
入出力端子に対応するリードラッチの出力データが入力
されそれら出力データが一致するか否かを判定する比較
器を各グループごとに備えるようにデータ出力回路を構
成してもよい。
プは、試験モードにおいて他の数の入出力端子からなる
各グループ内においては各入出力端子に対応する入力デ
ータをグループ内の一つの入出力端子に入力された信号
の入力データで置き換えるようにデータ入力回路を構成
し、やはり試験モードにおいてそれら各グループ内の各
入出力端子に対応するリードラッチの出力データが入力
されそれら出力データが一致するか否かを判定する比較
器を各グループごとに備えるようにデータ出力回路を構
成してもよい。
【０１０３】６．３ 前述した半導体装置の検査方法
では、ウエハ状態におけるＳＲＡＭチップ１０００のバ
ーンイン装置内における高温試験の前に常温で行われる
検査を例として説明した。
では、ウエハ状態におけるＳＲＡＭチップ１０００のバ
ーンイン装置内における高温試験の前に常温で行われる
検査を例として説明した。
【０１０４】しかしながら、一般的に半導体装置は高温
条件の下ではアクセス時間が最も遅くなるため、ＳＲＡ
Ｍチップ１０００のアクセス時間の計測は、例えばバー
ンイン装置内での高温試験中に全てのデータ入出力端子
６０２にプローブを接触させて個々の入出力端子６０２
におけるアクセス時間を計測し、最も遅いものをＳＲＡ
Ｍチップ１０００のアクセス時間とするとよい。この場
合、制御信号端子６０３の一つであるＴＭ端子には、非
アクティブ（ロー）の試験モード信号ＴＭを入力した状
態で検査が行われる。
条件の下ではアクセス時間が最も遅くなるため、ＳＲＡ
Ｍチップ１０００のアクセス時間の計測は、例えばバー
ンイン装置内での高温試験中に全てのデータ入出力端子
６０２にプローブを接触させて個々の入出力端子６０２
におけるアクセス時間を計測し、最も遅いものをＳＲＡ
Ｍチップ１０００のアクセス時間とするとよい。この場
合、制御信号端子６０３の一つであるＴＭ端子には、非
アクティブ（ロー）の試験モード信号ＴＭを入力した状
態で検査が行われる。
【０１０５】これによって、最も遅いアクセス時間であ
るＳＲＡＭチップ１０００としての正確なアクセス時間
が計測できる。
るＳＲＡＭチップ１０００としての正確なアクセス時間
が計測できる。
【０１０６】６．４ 前述した各実施形態では、デー
タ入力回路にライトラッチＷＬが用いられ、データ出力
回路にリードラッチが用いられている例を示した。しか
しながら、データ入力回路はライトラッチを備えず、入
力バッファの出力が後続する回路に入力されるようにし
てもよい。また、データ出力回路は、リードラッチＲＬ
を備えず、センスアンプＳＡの出力が後続の回路に直接
入力されるようにしてもよい。なお、その場合、第２実
施形態で示した比較器３３０は、対応するグループ内の
入出力端子のいずれかに入力されたデータを一時的に保
持するデータ保持回路を備える必要がある。
タ入力回路にライトラッチＷＬが用いられ、データ出力
回路にリードラッチが用いられている例を示した。しか
しながら、データ入力回路はライトラッチを備えず、入
力バッファの出力が後続する回路に入力されるようにし
てもよい。また、データ出力回路は、リードラッチＲＬ
を備えず、センスアンプＳＡの出力が後続の回路に直接
入力されるようにしてもよい。なお、その場合、第２実
施形態で示した比較器３３０は、対応するグループ内の
入出力端子のいずれかに入力されたデータを一時的に保
持するデータ保持回路を備える必要がある。
【０１０７】６．５ 本発明は前述した各実施形態に
限定されるものではなく、本発明の要旨の範囲内、また
は、特許請求の範囲の均等範囲内で、各種の変形実施が
可能である。
限定されるものではなく、本発明の要旨の範囲内、また
は、特許請求の範囲の均等範囲内で、各種の変形実施が
可能である。
【図１】第１実施形態に係るＳＲＡＭチップの構成の概
略を示すブロック図である。
略を示すブロック図である。
【図２】４つのメモリセルマットを備えるメモリセルア
レイを示す模式図である。
レイを示す模式図である。
【図３】メモリブロックおよび周辺回路を示す概略図で
ある。
ある。
【図４】各メモリセルＭＣの構成を示す回路図である。
【図５】第１実施形態のデータ入力回路の構成を示すブ
ロック図である。
ロック図である。
【図６】第１実施形態のデータ出力回路の構成を示すブ
ロック図である。
ロック図である。
【図７】比較器の一例を示す回路図である。
【図８】データ出力回路内の信号伝達を示す説明図であ
る。
る。
【図９】ＳＲＡＭチップが多数形成された半導体ウエハ
の模式的な平面図である。
の模式的な平面図である。
【図１０】第２実施形態の比較器を示す回路図である。
【図１１】第３実施形態のデータ入力回路の構成を示す
ブロック図である。
ブロック図である。
【図１２】第３実施形態のデータ出力回路の構成を示す
ブロック図である。
ブロック図である。
【図１３】第４実施形態のデータ入力回路の構成を示す
ブロック図である。
ブロック図である。
【図１４】第４実施形態のデータ出力回路の構成を示す
ブロック図である。
ブロック図である。
【図１５】（Ａ）、（Ｂ）、および（Ｃ）は、いずれか
の実施形態におけるＳＲＡＭチップを用いた電子機器の
例を示す外観図である。
の実施形態におけるＳＲＡＭチップを用いた電子機器の
例を示す外観図である。
【図１６】ウエハ状態における半導体装置の検査の様子
を示す模式図である。
を示す模式図である。
１００ アドレス入力回路
２００，２０１，２０２ データ入力回路（データ入力
部） ２０６ インバータ ２０８ クロックドインバータ ２１０ クロックドインバータ ２５０ ライトドライバ ３００，３０１，３０２ データ出力回路（データ出力
部） ３０６，３０７ 比較器 ３０８ インバータ ３１０ クロックドインバータ ３１２ インバータ ３１４ クロックドインバータ ３３０ 比較器 ３３１ ＮＯＲゲート ３３２ ＮＡＮＤゲート ３３３ インバータ ３３４ インバータ ３３５ クロックドインバータ ３３６ クロックドインバータ ３５０ センスアンプ ４００ 制御回路 ５００ メモリセルアレイ ５１０ メモリセルマット ５２０ メモリブロック ５５０ 行デコーダ ５７０ 列デコーダ ６０１ アドレス入力端子 ６０２ データ入出力端子 ６０３ 制御信号端子 ６０４ 電源端子 ６０５ モニタ端子 １０００ ＳＲＡＭチップ ２０００ 半導体ウエハ ３０００ プローブカード ３０１０ プローブ ＣＧ カラムゲート ＭＣ メモリセル ＯＢ 出力バッファ ＲＬ リードラッチ（出力データ保持部） ＳＡ センスアンプ ＴＭ 試験モード信号 ＷＬ ライトラッチ
部） ２０６ インバータ ２０８ クロックドインバータ ２１０ クロックドインバータ ２５０ ライトドライバ ３００，３０１，３０２ データ出力回路（データ出力
部） ３０６，３０７ 比較器 ３０８ インバータ ３１０ クロックドインバータ ３１２ インバータ ３１４ クロックドインバータ ３３０ 比較器 ３３１ ＮＯＲゲート ３３２ ＮＡＮＤゲート ３３３ インバータ ３３４ インバータ ３３５ クロックドインバータ ３３６ クロックドインバータ ３５０ センスアンプ ４００ 制御回路 ５００ メモリセルアレイ ５１０ メモリセルマット ５２０ メモリブロック ５５０ 行デコーダ ５７０ 列デコーダ ６０１ アドレス入力端子 ６０２ データ入出力端子 ６０３ 制御信号端子 ６０４ 電源端子 ６０５ モニタ端子 １０００ ＳＲＡＭチップ ２０００ 半導体ウエハ ３０００ プローブカード ３０１０ プローブ ＣＧ カラムゲート ＭＣ メモリセル ＯＢ 出力バッファ ＲＬ リードラッチ（出力データ保持部） ＳＡ センスアンプ ＴＭ 試験モード信号 ＷＬ ライトラッチ
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 11/413 Ｈ０１Ｌ 27/04 Ｔ
Ｈ０１Ｌ 21/66 Ｇ１１Ｃ 11/34 ３４１Ｄ
21/822 ３４１Ｃ
27/04
Ｆターム(参考） 2G132 AA00 AA08 AB01 AC03 AD06
AG02 AK09 AK15 AK20 AL00
AL11
4M106 AA01 AC08 BA01
5B015 HH01 HH03 KB09 KB35 KB36
MM07 NN09
5F038 DF05 DT02 DT05 DT15 EZ20
5L106 AA02 AA15 CC01 CC17 DD03
DD06 DD11 DD32 EE02 GG02
Claims (14)
- 【請求項１】 データを記憶するメモリセルと、 前記メモリセルに記憶させるデータが入力されるデータ
入力部と、 を備え、 前記データ入力部は、前記メモリセルに記憶させるため
のデータの試験モードにおける入力時において、複数の
入出力端子のうちのいずれか一つの入出力端子に入力さ
れた信号がそれら複数の入出力端子の全てに入力された
場合と同一な信号を後続する各部に対して出力するよう
にスイッチングするスイッチング回路を備える半導体装
置。 - 【請求項２】 請求項１において、 前記メモリセルに記憶されたデータを出力するデータ出
力部をさらに備え、 前記データ出力部は、前記試験モードにおける前記複数
のデータ入出力端子からの出力データ同士が一致するか
否かを判定する比較器をさらに備える半導体装置。 - 【請求項３】 請求項１において、 前記メモリセルに記憶されたデータを出力するデータ出
力部をさらに備え、 前記データ入力部は、前記複数のデータ入出力端子の一
つに対する入力データを一時的に保持する入力データ保
持部をさらに備え、 前記データ出力部は、前記入力データ保持部に記憶され
た入力データ、および、前記複数のデータ入出力端子の
少なくとも一つからの出力データが、一致するか否かを
判定する比較器、をさらに備える半導体装置。 - 【請求項４】 請求項２または請求項３において、 前記データ出力部は、 前記メモリセルから出力されたデータを一時的に保持す
る出力データ保持部と、 前記複数のデータ入出力端子の一つが、前記出力データ
保持部の出力および前記比較器の出力のいずれに接続さ
れるかを切り替える切り替えスイッチ部と、 をさらに備える半導体装置。 - 【請求項５】 請求項１ないし請求項４のいずれかにお
いて、 試験モード信号が入力される試験モード信号入力端子を
さらに備え、 前記スイッチング回路は、前記試験モード信号に対応し
て動作するように形成されている半導体装置。 - 【請求項６】 請求項４において、 試験モード信号が入力される試験モード信号入力端子を
さらに備え、 前記切り替えスイッチ部は、前記試験モード信号に対応
して動作するように形成されている半導体装置。 - 【請求項７】 請求項２または請求項３において、前記
比較器からの出力信号が接続されるモニタ端子を備える
半導体装置。 - 【請求項８】 請求項１ないし請求項７のいずれかにお
いて、 所定数の単位でリペアに用いられる複数の冗長メモリセ
ルを備え、 前記複数の入出力端子の数は、前記所定数である半導体
装置。 - 【請求項９】 請求項１ないし請求項８のいずれかに記
載の半導体装置を備える電子機器。 - 【請求項１０】 検査される半導体装置が備えるスイッ
チング回路の動作によって、複数の入出力端子のうちの
いずれか一つの入出力端子に入力された信号がそれら複
数の入出力端子の全てに入力された場合と後続する各部
に対して同一の出力状態となるようにして、データ入力
を行う工程を有する半導体装置の検査方法。 - 【請求項１１】 請求項１０において、 前記データ入力を行う工程は、半導体装置試験装置が発
生させる試験モード信号に対応して行われる半導体装置
の検査方法。 - 【請求項１２】 請求項１０または請求項１１におい
て、 前記データ入力を行う工程によってデータが入力された
前記複数のデータ入出力端子からの出力データが互いに
一致するか否かを判定し、その結果を一つの端子に対し
て出力する工程を有する半導体装置の検査方法。 - 【請求項１３】 請求項１０ないし請求項１２のいずれ
かにおいて、 前記複数の入出力端子の一つに対する入力データと、そ
の入力データに対応するデータとして前記複数の入出力
端子の少なくともいずれか一つから出力されたデータ
が、一致するか否かを判定する工程を有する半導体装置
の検査方法。 - 【請求項１４】 請求項１０ないし請求項１３のいずれ
かにおいて、 高温条件の下で、全てのデータ入出力端子に接触子を接
触させて、アクセス時間を計測する工程を有する半導体
装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001349262A JP2003151299A (ja) | 2001-11-14 | 2001-11-14 | 半導体装置およびその検査方法ならびに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001349262A JP2003151299A (ja) | 2001-11-14 | 2001-11-14 | 半導体装置およびその検査方法ならびに電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003151299A true JP2003151299A (ja) | 2003-05-23 |
Family
ID=19161956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001349262A Withdrawn JP2003151299A (ja) | 2001-11-14 | 2001-11-14 | 半導体装置およびその検査方法ならびに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003151299A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7552369B2 (en) | 2004-10-21 | 2009-06-23 | Fujitsu Microelectronics Limited | Semiconductor device and method for testing semiconductor device |
| JP2010003388A (ja) * | 2008-06-23 | 2010-01-07 | Elpida Memory Inc | 半導体記憶装置およびそのテスト方法 |
| US8036055B2 (en) | 2008-01-31 | 2011-10-11 | Elpida Memory, Inc. | Semiconductor storage device |
| US8107314B2 (en) | 2008-01-30 | 2012-01-31 | Fujitsu Semiconductor Limited | Semiconductor storage device and method for producing semiconductor storage device |
-
2001
- 2001-11-14 JP JP2001349262A patent/JP2003151299A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7552369B2 (en) | 2004-10-21 | 2009-06-23 | Fujitsu Microelectronics Limited | Semiconductor device and method for testing semiconductor device |
| US8107314B2 (en) | 2008-01-30 | 2012-01-31 | Fujitsu Semiconductor Limited | Semiconductor storage device and method for producing semiconductor storage device |
| US8274854B2 (en) | 2008-01-30 | 2012-09-25 | Fujitsu Semiconductor Limited | Semiconductor storage device and method for producing semiconductor storage device |
| US8036055B2 (en) | 2008-01-31 | 2011-10-11 | Elpida Memory, Inc. | Semiconductor storage device |
| JP2010003388A (ja) * | 2008-06-23 | 2010-01-07 | Elpida Memory Inc | 半導体記憶装置およびそのテスト方法 |
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