JP2003168299A - 圧縮テスト機能を有するメモリ回路 - Google Patents
圧縮テスト機能を有するメモリ回路Info
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】試験において圧縮率を下げて冗長セルによる救
済確率を高くし，更に，テスタによる同時測定を可能に
して試験時間を短縮できるメモリ回路を提供する。 【解決手段】多ビット出力構成のメモリ回路において，
通常セルアレイ及び冗長セルアレイとを有するメモリコ
アと，前記メモリコアから読み出されたＮビットの出力
がそれぞれ出力されるＮ個の出力端子とメモリコアの間
に設けられ，前記メモリコアから読み出されたＮビット
の出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致す
るか否かを検出し，一致した時はその出力データになり
不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の
出力端子のうちの第１の出力端子に出力する出力回路と
を有する。複数の試験コマンドにそれぞれ応答して，前
記Ｍ群のＬビット出力の圧縮出力を時分割で出力する。
これにより，冗長セルの救済率を高くし，試験装置の同
時測定率を高くすることができる。
済確率を高くし，更に，テスタによる同時測定を可能に
して試験時間を短縮できるメモリ回路を提供する。 【解決手段】多ビット出力構成のメモリ回路において，
通常セルアレイ及び冗長セルアレイとを有するメモリコ
アと，前記メモリコアから読み出されたＮビットの出力
がそれぞれ出力されるＮ個の出力端子とメモリコアの間
に設けられ，前記メモリコアから読み出されたＮビット
の出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致す
るか否かを検出し，一致した時はその出力データになり
不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の
出力端子のうちの第１の出力端子に出力する出力回路と
を有する。複数の試験コマンドにそれぞれ応答して，前
記Ｍ群のＬビット出力の圧縮出力を時分割で出力する。
これにより，冗長セルの救済率を高くし，試験装置の同
時測定率を高くすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は，圧縮テスト機能を
有するメモリ回路に関し，特に，テストの圧縮率を下げ
て不良セルの救済率を上げると共に試験装置の同時測定
率を上げることができるメモリ回路に関する。
有するメモリ回路に関し，特に，テストの圧縮率を下げ
て不良セルの救済率を上げると共に試験装置の同時測定
率を上げることができるメモリ回路に関する。
【０００２】
【従来の技術】近年において，携帯情報端末などに搭載
される半導体メモリは，画像データの記憶などの理由か
ら，益々大容量化する傾向にある。そのため，大容量化
したメモリ回路の試験時間も長くなる傾向にあり，試験
時間を短くできるメモリ回路が求められている。
される半導体メモリは，画像データの記憶などの理由か
ら，益々大容量化する傾向にある。そのため，大容量化
したメモリ回路の試験時間も長くなる傾向にあり，試験
時間を短くできるメモリ回路が求められている。
【０００３】大容量メモリ回路の試験では，試験装置に
複数のメモリチップを並列に接続して同時測定を行うこ
とが行われる。テスタである試験装置に設けられるプロ
ーブの本数の制限から，より多くのメモリチップを同時
測定するためには，メモリチップからの出力を圧縮して
それぞれの出力数を減らすことが行われている。例え
ば，１６ビット出力のメモリチップにおいて，試験動作
時に１６ビット出力を１／１６に圧縮して１ビット出力
にする。これにより，試験装置はプローブの本数に等し
い数のメモリチップを同時に測定することができ，１チ
ップ当たりの試験時間を１／１６にすることができる。
複数のメモリチップを並列に接続して同時測定を行うこ
とが行われる。テスタである試験装置に設けられるプロ
ーブの本数の制限から，より多くのメモリチップを同時
測定するためには，メモリチップからの出力を圧縮して
それぞれの出力数を減らすことが行われている。例え
ば，１６ビット出力のメモリチップにおいて，試験動作
時に１６ビット出力を１／１６に圧縮して１ビット出力
にする。これにより，試験装置はプローブの本数に等し
い数のメモリチップを同時に測定することができ，１チ
ップ当たりの試験時間を１／１６にすることができる。
【０００４】
【発明が解決しようとする課題】しかしながら，大容量
メモリ回路にとって，冗長メモリセルを設けて不良ビッ
トを救済できる構成にすることが必要である。試験時の
圧縮率を上げることに伴い，不良ビットが発見された場
合は，圧縮率に対応した数のメモリセルを冗長メモリに
置き換える必要がある。例えば，試験の圧縮率が１／１
６であれば，不良ビットが検出された場合，圧縮対象の
１６ビットのどのビットに不良があるかが不明であるの
で，１６ビットのメモリセルを全て冗長セルに置き換え
なければならない。従って，試験時の圧縮率を上げる
と，不良セルの救済率が低下するという問題を招く。
メモリ回路にとって，冗長メモリセルを設けて不良ビッ
トを救済できる構成にすることが必要である。試験時の
圧縮率を上げることに伴い，不良ビットが発見された場
合は，圧縮率に対応した数のメモリセルを冗長メモリに
置き換える必要がある。例えば，試験の圧縮率が１／１
６であれば，不良ビットが検出された場合，圧縮対象の
１６ビットのどのビットに不良があるかが不明であるの
で，１６ビットのメモリセルを全て冗長セルに置き換え
なければならない。従って，試験時の圧縮率を上げる
と，不良セルの救済率が低下するという問題を招く。
【０００５】以上の通り，不良セルの救済率の低下を抑
えつつ，試験時間を短縮することが求められる。即ち，
試験時の圧縮率をできるだけ低くして，且つ試験時の同
時測定可能なメモリチップ数をできるだけ多くすること
が求められている。
えつつ，試験時間を短縮することが求められる。即ち，
試験時の圧縮率をできるだけ低くして，且つ試験時の同
時測定可能なメモリチップ数をできるだけ多くすること
が求められている。
【０００６】そこで，本発明の目的は，複数ビット出力
のメモリ回路において，試験時における出力ビットの圧
縮率をできるだけ低く抑えて，できるだけ少ない出力端
子から圧縮後のデータ出力を可能にしたメモリ回路を提
供することにある。
のメモリ回路において，試験時における出力ビットの圧
縮率をできるだけ低く抑えて，できるだけ少ない出力端
子から圧縮後のデータ出力を可能にしたメモリ回路を提
供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明の一つの側面は，多ビット出力構成のメモ
リ回路において，複数のメモリセルを有する通常セルア
レイ及び冗長セルアレイとを有するメモリコアと，前記
メモリコアから読み出されたＮビットの出力がそれぞれ
出力されるＮ個の出力端子と，前記出力端子とメモリコ
アの間に設けられ，前記メモリコアから読み出されたＮ
ビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が
一致するか否かを検出し，一致した時はその出力データ
になり不一致の時は第３の状態になる圧縮出力を，前記
Ｎ個の出力端子のうちの第１の出力端子に出力する出力
回路とを有する。
めに，本発明の一つの側面は，多ビット出力構成のメモ
リ回路において，複数のメモリセルを有する通常セルア
レイ及び冗長セルアレイとを有するメモリコアと，前記
メモリコアから読み出されたＮビットの出力がそれぞれ
出力されるＮ個の出力端子と，前記出力端子とメモリコ
アの間に設けられ，前記メモリコアから読み出されたＮ
ビットの出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が
一致するか否かを検出し，一致した時はその出力データ
になり不一致の時は第３の状態になる圧縮出力を，前記
Ｎ個の出力端子のうちの第１の出力端子に出力する出力
回路とを有する。
【０００８】そして，複数の試験コマンドにそれぞれ応
答して，前記Ｍ群のＬビット出力の圧縮出力を時分割で
出力する。または，共通の試験コマンド後の外部端子の
試験制御信号に応答して，前記Ｍ群のＬビット出力の圧
縮出力を時分割で出力する。これにより，冗長セルの救
済率を高くし，試験装置の同時測定率を高くすることが
できる。
答して，前記Ｍ群のＬビット出力の圧縮出力を時分割で
出力する。または，共通の試験コマンド後の外部端子の
試験制御信号に応答して，前記Ｍ群のＬビット出力の圧
縮出力を時分割で出力する。これにより，冗長セルの救
済率を高くし，試験装置の同時測定率を高くすることが
できる。
【０００９】
【発明の実施の形態】以下，図面を参照して本発明の実
施の形態例を説明する。しかしながら，本発明の保護範
囲は，以下の実施の形態例に限定されるものではなく，
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
施の形態例を説明する。しかしながら，本発明の保護範
囲は，以下の実施の形態例に限定されるものではなく，
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
【００１０】図１は，本実施の形態におけるメモリ回路
の全体構成図である。メモリ回路のメモリコア１は，複
数のメモリセルを有する通常メモリセルアレイMCA及び
冗長メモリセルアレイRMCAとを有するセルアレイ１０
と，ワード線を選択するロウデコーダ列１２と，ビット
線を選択するコラムデコーダ列１４と，リード用アンプ
とライト用アンプを有するアンプ列１６とで構成され
る。メモリコア１に，ロウアドレス，コラムアドレス
と，ライトデータが供給されて，データの書き込みが行
われる。また，メモリコア１に，ロウアドレス，コラム
アドレスが供給されて，データの読み出しが行われる。
メモリコア１は，図示しないが，複数個有する場合もあ
る。
の全体構成図である。メモリ回路のメモリコア１は，複
数のメモリセルを有する通常メモリセルアレイMCA及び
冗長メモリセルアレイRMCAとを有するセルアレイ１０
と，ワード線を選択するロウデコーダ列１２と，ビット
線を選択するコラムデコーダ列１４と，リード用アンプ
とライト用アンプを有するアンプ列１６とで構成され
る。メモリコア１に，ロウアドレス，コラムアドレス
と，ライトデータが供給されて，データの書き込みが行
われる。また，メモリコア１に，ロウアドレス，コラム
アドレスが供給されて，データの読み出しが行われる。
メモリコア１は，図示しないが，複数個有する場合もあ
る。
【００１１】複数個のアドレス端子ADDに供給された複
数ビットのアドレスは，アドレス入力バッファ１８に入
力され，また，複数個の入出力端子DQに供給された入力
データは，DQ入力バッファ２０に入力され，アドレスと
入力データは，それぞれラッチ回路２２にラッチされ
る。
数ビットのアドレスは，アドレス入力バッファ１８に入
力され，また，複数個の入出力端子DQに供給された入力
データは，DQ入力バッファ２０に入力され，アドレスと
入力データは，それぞれラッチ回路２２にラッチされ
る。
【００１２】一方，コマンド端子/CE，/OE，/WE，/LB
（Lower Byte），/UB（Upper Byte）は，コマンド入力
バッファ２６に入力され，コマンドデコーダ３０に入力
される。コマンドデコーダ３０は，これらのコマンド信
号と，アドレス端子ADDに供給されたコード信号とをデ
コードして，リード動作時には予備出力イネーブル信号
poexを生成し，所定のタイミングでリードデータを出力
する。また，タイミング発生回路２８は，コマンド信号
やアドレス端子ADDに供給されたコード信号をデコード
して，所定のタイミングでラッチ制御信号S28などを生
成する。
（Lower Byte），/UB（Upper Byte）は，コマンド入力
バッファ２６に入力され，コマンドデコーダ３０に入力
される。コマンドデコーダ３０は，これらのコマンド信
号と，アドレス端子ADDに供給されたコード信号とをデ
コードして，リード動作時には予備出力イネーブル信号
poexを生成し，所定のタイミングでリードデータを出力
する。また，タイミング発生回路２８は，コマンド信号
やアドレス端子ADDに供給されたコード信号をデコード
して，所定のタイミングでラッチ制御信号S28などを生
成する。
【００１３】メモリコア１の外側に設けられる出力回路
２は，通常リード動作時において，Ｎビットの出力デー
タを出力端子DQに同時に出力し，試験モード時におい
て，複数ビットの出力データを圧縮した圧縮出力を，１
つまたはＮ個より少ない数の出力端子から時分割で出力
する。出力回路２は，出力制御回路群２４と出力活性化
制御回路３２とを有する。
２は，通常リード動作時において，Ｎビットの出力デー
タを出力端子DQに同時に出力し，試験モード時におい
て，複数ビットの出力データを圧縮した圧縮出力を，１
つまたはＮ個より少ない数の出力端子から時分割で出力
する。出力回路２は，出力制御回路群２４と出力活性化
制御回路３２とを有する。
【００１４】メモリコア１から出力されるＮビットのデ
ータが，Ｎ本のコモンデータバスCDB1−Nにそれぞれ出
力され，出力制御回路群２４内の各出力制御回路に供給
される。通常読み出し動作では，出力イネーブル信号oe
xに応答して，出力制御回路がＮビットの出力データを
Ｎ個の入出力端子DQに同時に出力する。
ータが，Ｎ本のコモンデータバスCDB1−Nにそれぞれ出
力され，出力制御回路群２４内の各出力制御回路に供給
される。通常読み出し動作では，出力イネーブル信号oe
xに応答して，出力制御回路がＮビットの出力データを
Ｎ個の入出力端子DQに同時に出力する。
【００１５】出力活性化制御回路３２は，予備出力イネ
ーブル信号poexに応答して，出力イネーブル信号oex及
びoe1xを出力制御回路群２４に供給し，出力制御回路の
データ出力を許可する。リード動作以外では，予備出力
イネーブル信号poexが出力禁止状態になり，出力活性化
制御回路３２が出力イネーブル信号oex，oe1xをそれぞ
れ出力禁止状態にし，出力制御回路からのデータ出力が
禁止される。具体的には，出力制御回路の出力がＨレベ
ルでもＬレベルでもない第３の状態，例えばハイインピ
ーダンス状態に制御される。
ーブル信号poexに応答して，出力イネーブル信号oex及
びoe1xを出力制御回路群２４に供給し，出力制御回路の
データ出力を許可する。リード動作以外では，予備出力
イネーブル信号poexが出力禁止状態になり，出力活性化
制御回路３２が出力イネーブル信号oex，oe1xをそれぞ
れ出力禁止状態にし，出力制御回路からのデータ出力が
禁止される。具体的には，出力制御回路の出力がＨレベ
ルでもＬレベルでもない第３の状態，例えばハイインピ
ーダンス状態に制御される。
【００１６】本実施の形態では，外部から供給される試
験コマンドに応答して，コマンドデコーダ３０が試験制
御信号tes1z，tes2zを生成する。従って，コマンドデコ
ーダ３０は，試験動作を制御する試験制御回路でもあ
る。これらの試験制御信号tes1z，tes2zは，出力回路２
に供給される。
験コマンドに応答して，コマンドデコーダ３０が試験制
御信号tes1z，tes2zを生成する。従って，コマンドデコ
ーダ３０は，試験動作を制御する試験制御回路でもあ
る。これらの試験制御信号tes1z，tes2zは，出力回路２
に供給される。
【００１７】また，出力活性化制御回路３２は，通常の
動作では，リードコマンドに対して出力制御回路２４の
データ出力を許可するように制御する。そして，出力活
性化制御回路３２は，試験モードでは，出力制御回路群
２４のうちのいずれか１つ（またはＮより少ない数）の
出力制御回路に出力イネーブル信号oe1xを供給して，試
験結果である圧縮出力を出力させる。
動作では，リードコマンドに対して出力制御回路２４の
データ出力を許可するように制御する。そして，出力活
性化制御回路３２は，試験モードでは，出力制御回路群
２４のうちのいずれか１つ（またはＮより少ない数）の
出力制御回路に出力イネーブル信号oe1xを供給して，試
験結果である圧縮出力を出力させる。
【００１８】本実施の形態では，試験モードにおいて，
圧縮出力を行うことで，試験時間を短縮している。即
ち，試験モードにおいて，メモリコア１から出力される
Ｎビットのデータ出力をＬビットずつのデータ出力から
なるＭ群のＬビットデータ出力に分割し，各群のＬビッ
トデータ出力の圧縮出力を，出力制御回路群２４のいず
れかの出力制御回路から出力する。従って，１つの出力
端子から圧縮試験出力が出力される場合は，その出力制
御回路は，Ｍ個の圧縮出力を時分割で出力する。複数の
圧縮出力を切り分けて出力することにより，試験モード
時の出力端子を少なくすることができる。しかも，圧縮
率を下げて圧縮出力が複数ビット（Ｍビット）になって
も，それを時分割出力することで，試験モード時の出力
端子を少なくすることができる。それに伴い，試験装置
が同時測定可能なメモリチップ数を増やすことができ
る。
圧縮出力を行うことで，試験時間を短縮している。即
ち，試験モードにおいて，メモリコア１から出力される
Ｎビットのデータ出力をＬビットずつのデータ出力から
なるＭ群のＬビットデータ出力に分割し，各群のＬビッ
トデータ出力の圧縮出力を，出力制御回路群２４のいず
れかの出力制御回路から出力する。従って，１つの出力
端子から圧縮試験出力が出力される場合は，その出力制
御回路は，Ｍ個の圧縮出力を時分割で出力する。複数の
圧縮出力を切り分けて出力することにより，試験モード
時の出力端子を少なくすることができる。しかも，圧縮
率を下げて圧縮出力が複数ビット（Ｍビット）になって
も，それを時分割出力することで，試験モード時の出力
端子を少なくすることができる。それに伴い，試験装置
が同時測定可能なメモリチップ数を増やすことができ
る。
【００１９】出力活性化制御回路３２は，出力制御回路
２４の出力を，コモンデータバスCDB1−Nの出力データ
に応じたＨレベルまたはＬレベルの状態や，第３の状
態，例えばハイインピーダンス状態に制御する。この制
御は，出力活性化制御回路３２が生成する出力イネーブ
ル信号oe1xにより行われる。そして，出力活性化制御回
路３２は，試験モードにおいて，各群のＬビットのデー
タ出力が一致するか否かを検出する機能を有する。それ
に伴い，出力活性化制御回路３２は，Ｌビットのデータ
出力が一致する時は，出力イネーブル信号oe1xを第１の
レベルにして，その一致レベルを出力制御回路２４に出
力させる。また，出力活性化制御回路３２は，Ｌビット
データ出力が不一致の時は，出力イネーブル信号oe1xを
第２のレベルにして，出力制御回路２４の出力を第３の
状態に制御する。
２４の出力を，コモンデータバスCDB1−Nの出力データ
に応じたＨレベルまたはＬレベルの状態や，第３の状
態，例えばハイインピーダンス状態に制御する。この制
御は，出力活性化制御回路３２が生成する出力イネーブ
ル信号oe1xにより行われる。そして，出力活性化制御回
路３２は，試験モードにおいて，各群のＬビットのデー
タ出力が一致するか否かを検出する機能を有する。それ
に伴い，出力活性化制御回路３２は，Ｌビットのデータ
出力が一致する時は，出力イネーブル信号oe1xを第１の
レベルにして，その一致レベルを出力制御回路２４に出
力させる。また，出力活性化制御回路３２は，Ｌビット
データ出力が不一致の時は，出力イネーブル信号oe1xを
第２のレベルにして，出力制御回路２４の出力を第３の
状態に制御する。
【００２０】仮に，入出力端子DQが１６個あり，コモン
データバスCDBが１６ビットあるとすると，本実施の形
態では，試験モードにおいて，１６ビットの出力データ
を８ビットずつ圧縮して，２ビットの圧縮出力を時分割
で出力する。或いは，別の例では，１６ビットの出力デ
ータを４ビットずつ圧縮して，４ビットの圧縮出力を時
分割で出力する。更に別の例では，１６ビットの出力デ
ータを２ビットずつ圧縮して，８ビットの圧縮出力を時
分割で出力する。上記のいずれの場合も，試験モード時
において，１個（またはＮ個より少ない数）の出力端子
DQから複数ビットの圧縮出力が時分割で出力される。
データバスCDBが１６ビットあるとすると，本実施の形
態では，試験モードにおいて，１６ビットの出力データ
を８ビットずつ圧縮して，２ビットの圧縮出力を時分割
で出力する。或いは，別の例では，１６ビットの出力デ
ータを４ビットずつ圧縮して，４ビットの圧縮出力を時
分割で出力する。更に別の例では，１６ビットの出力デ
ータを２ビットずつ圧縮して，８ビットの圧縮出力を時
分割で出力する。上記のいずれの場合も，試験モード時
において，１個（またはＮ個より少ない数）の出力端子
DQから複数ビットの圧縮出力が時分割で出力される。
【００２１】［第１の実施の形態］図２は，第１の実施
の形態における出力回路の構成図である。また，図３
は，第１の実施の形態における試験モードのタイミング
チャート図である。本実施の形態では，４ビット出力構
成において，試験モード時は，２ビットずつまとめて圧
縮試験して，２群の圧縮出力が第１の入出力端子DQ1か
ら時分割でシリアルに出力される例である。
の形態における出力回路の構成図である。また，図３
は，第１の実施の形態における試験モードのタイミング
チャート図である。本実施の形態では，４ビット出力構
成において，試験モード時は，２ビットずつまとめて圧
縮試験して，２群の圧縮出力が第１の入出力端子DQ1か
ら時分割でシリアルに出力される例である。
【００２２】図２に示されるとおり，メモリコアを構成
するセルアレイ１０から，４ビットの出力データが，４
つのコモンデータバスcdb1−4にそれぞれ出力される。
コモンデータバス上の４ビットのデータは，図１に示し
た読み出しアンプRA内にラッチされている。また，コモ
ンデータバスは，複数のメモリコアに共通に設けられ，
選択されたメモリコアからの４ビット出力が，コモンデ
ータバスに出力される。
するセルアレイ１０から，４ビットの出力データが，４
つのコモンデータバスcdb1−4にそれぞれ出力される。
コモンデータバス上の４ビットのデータは，図１に示し
た読み出しアンプRA内にラッチされている。また，コモ
ンデータバスは，複数のメモリコアに共通に設けられ，
選択されたメモリコアからの４ビット出力が，コモンデ
ータバスに出力される。
【００２３】４つのコモンデータバスcdb1−4は，４つ
の出力制御回路２４にそれぞれ接続される。そして，４
つの出力制御回路２４が，４つの入出力端子DQ1−4にそ
れぞれ接続される。出力回路２は，出力制御回路２４に
加えて，出力活性化制御回路32A,32Bを有する。
の出力制御回路２４にそれぞれ接続される。そして，４
つの出力制御回路２４が，４つの入出力端子DQ1−4にそ
れぞれ接続される。出力回路２は，出力制御回路２４に
加えて，出力活性化制御回路32A,32Bを有する。
【００２４】図４，５は，出力活性化制御回路及びその
論理値表を示す図である。出力活性化制御回路32A,32B
は，通常のリード動作時においては，試験制御回路３０
がリードコマンドに応答して出力する予備出力イネーブ
ル信号poexの活性状態（Ｌレベル）に応答して，出力イ
ネーブル信号oe1x,oexを活性状態（Ｌレベル）にし，出
力制御回路２４を出力状態に制御する。それにより，出
力制御回路２４は，対応するコモンデータバスcdb1−4
のデータを，対応する入出力端子DQ1−4から出力する。
また，出力活性化制御回路32A,32Bは，リード動作以外
では，予備出力イネーブル信号poexを非活性状態（Ｈレ
ベル）にし，出力イネーブル信号oe1x,oexを共に非活性
状態（Ｈレベル）にして，出力制御回路２４の出力DQ1
−4をハイインピーダンス状態に制御する。
論理値表を示す図である。出力活性化制御回路32A,32B
は，通常のリード動作時においては，試験制御回路３０
がリードコマンドに応答して出力する予備出力イネーブ
ル信号poexの活性状態（Ｌレベル）に応答して，出力イ
ネーブル信号oe1x,oexを活性状態（Ｌレベル）にし，出
力制御回路２４を出力状態に制御する。それにより，出
力制御回路２４は，対応するコモンデータバスcdb1−4
のデータを，対応する入出力端子DQ1−4から出力する。
また，出力活性化制御回路32A,32Bは，リード動作以外
では，予備出力イネーブル信号poexを非活性状態（Ｈレ
ベル）にし，出力イネーブル信号oe1x,oexを共に非活性
状態（Ｈレベル）にして，出力制御回路２４の出力DQ1
−4をハイインピーダンス状態に制御する。
【００２５】出力活性化制御回路32Aには，４つのコモ
ンデータバスcdb1−4が供給され，試験制御信号tes1z,t
es2zに応じて，２ビットのコモンデータバスcdb1,2の出
力が一致するか否か，又は２ビットのコモンデータバス
cdb3,4の出力が一致するか否かを検出し，その結果を出
力イネーブル信号oe1xとして出力する。一致するとき
は，出力イネーブル信号oe1xが活性状態（Ｌレベル）に
制御され，それに応答して，第１の出力制御回路２４
（１）がコモンデータバスcdb1またはcdb2のいずれかを
出力する。不一致の時は，出力イネーブル信号oe1xが非
活性状態（Ｈレベル）に制御され，それに応答して，第
１の出力制御回路２４（１）は，出力DQ1をハイインピ
ーダンス状態にする。
ンデータバスcdb1−4が供給され，試験制御信号tes1z,t
es2zに応じて，２ビットのコモンデータバスcdb1,2の出
力が一致するか否か，又は２ビットのコモンデータバス
cdb3,4の出力が一致するか否かを検出し，その結果を出
力イネーブル信号oe1xとして出力する。一致するとき
は，出力イネーブル信号oe1xが活性状態（Ｌレベル）に
制御され，それに応答して，第１の出力制御回路２４
（１）がコモンデータバスcdb1またはcdb2のいずれかを
出力する。不一致の時は，出力イネーブル信号oe1xが非
活性状態（Ｈレベル）に制御され，それに応答して，第
１の出力制御回路２４（１）は，出力DQ1をハイインピ
ーダンス状態にする。
【００２６】また，出力活性化制御回路32Bは，試験モ
ード時において，第１及び第２の試験制御信号tes1z,te
s2zを供給され，出力イネーブル信号oexを非活性状態
（Ｈレベル）に制御する。それに伴い，残りの出力制御
回路２４（２）（３）（４）が，出力DQ2,3,4を全てハ
イインピーダンス状態に制御する。
ード時において，第１及び第２の試験制御信号tes1z,te
s2zを供給され，出力イネーブル信号oexを非活性状態
（Ｈレベル）に制御する。それに伴い，残りの出力制御
回路２４（２）（３）（４）が，出力DQ2,3,4を全てハ
イインピーダンス状態に制御する。
【００２７】図４の出力活性化制御回路において，ゲー
ト50,51,52,53は，第１の試験制御信号tes1zに応答し
て，コモンデータバスcdb1,2の出力が一致するか否かを
検出するENOR回路である。また，ゲート54,55,56,57
は，第２の試験制御信号tes2zに応答して，コモンデー
タバスcdb3,4の出力が一致するか否かを検出するENOR回
路である。これらの２つのENOR回路の出力がNANDゲート
５８で合体される。
ト50,51,52,53は，第１の試験制御信号tes1zに応答し
て，コモンデータバスcdb1,2の出力が一致するか否かを
検出するENOR回路である。また，ゲート54,55,56,57
は，第２の試験制御信号tes2zに応答して，コモンデー
タバスcdb3,4の出力が一致するか否かを検出するENOR回
路である。これらの２つのENOR回路の出力がNANDゲート
５８で合体される。
【００２８】NORゲート５９及びインバータ６０は，予
備出力イネーブル信号poexが活性状態（Ｌレベル）で，
且つENOR回路からの出力が活性状態（一致時，S58がＬ
レベル）の時に，出力イネーブル信号oe1xを活性状態
（Ｌレベル）にする。これにより，第１の出力制御回路
２４（１）は，出力可能状態になる。逆に，予備出力イ
ネーブル信号poexが非活性状態（Ｈレベル）か，ENOR回
路からの出力が非活性状態（不一致時，S58がＨレベ
ル）か，いずれかの時に，出力イネーブル信号oe1xを非
活性状態（Ｈレベル）にする。これにより，第１の出力
制御回路２４（１）が，出力端子DQ1をハイインピーダ
ンス状態にする。
備出力イネーブル信号poexが活性状態（Ｌレベル）で，
且つENOR回路からの出力が活性状態（一致時，S58がＬ
レベル）の時に，出力イネーブル信号oe1xを活性状態
（Ｌレベル）にする。これにより，第１の出力制御回路
２４（１）は，出力可能状態になる。逆に，予備出力イ
ネーブル信号poexが非活性状態（Ｈレベル）か，ENOR回
路からの出力が非活性状態（不一致時，S58がＨレベ
ル）か，いずれかの時に，出力イネーブル信号oe1xを非
活性状態（Ｈレベル）にする。これにより，第１の出力
制御回路２４（１）が，出力端子DQ1をハイインピーダ
ンス状態にする。
【００２９】図５の出力活性化制御回路32Bにおいて，N
ORゲート６１とインバータ６２とが，予備出力イネーブ
ル信号poexが非活性状態（Ｈレベル）か，第１及び第２
のテスト制御信号tes1z,te2zのいずれかが活性化状態
（Ｈレベル）かのいずれかの時に，出力イネーブル信号
oexを非活性状態（Ｈレベル）にする。これにより，出
力端子DQ2,3,4は，全てハイインピーダンス状態にな
る。つまり，出力端子DQ2,3,4は，試験モード時や非リ
ードモード時には，ハイインピーダンス状態に制御され
る。
ORゲート６１とインバータ６２とが，予備出力イネーブ
ル信号poexが非活性状態（Ｈレベル）か，第１及び第２
のテスト制御信号tes1z,te2zのいずれかが活性化状態
（Ｈレベル）かのいずれかの時に，出力イネーブル信号
oexを非活性状態（Ｈレベル）にする。これにより，出
力端子DQ2,3,4は，全てハイインピーダンス状態にな
る。つまり，出力端子DQ2,3,4は，試験モード時や非リ
ードモード時には，ハイインピーダンス状態に制御され
る。
【００３０】図６は，第１の出力制御回路の回路図であ
る。また，図７は，それ以外の出力制御回路の回路図で
ある。４つの出力制御回路の構成は，Ｐチャネルトラン
ジスタP10とＮチャネルトランジスタN12，それらを制御
するNANDゲート６４，NORゲート６５を有する。そし
て，出力イネーブル信号oe1xまたはoexの非活性状態
（Ｈレベル）により，両トランジスタP10,N12が共にオ
フになって，出力端子DQがハイインピーダンスに制御さ
れ，活性状態（Ｌレベル）により，トランジスタP10,N1
2が，ノードn66のレベルに応じてオン，オフとなり，出
力端子DQがＨレベルまたはＬレベルに制御される。
る。また，図７は，それ以外の出力制御回路の回路図で
ある。４つの出力制御回路の構成は，Ｐチャネルトラン
ジスタP10とＮチャネルトランジスタN12，それらを制御
するNANDゲート６４，NORゲート６５を有する。そし
て，出力イネーブル信号oe1xまたはoexの非活性状態
（Ｈレベル）により，両トランジスタP10,N12が共にオ
フになって，出力端子DQがハイインピーダンスに制御さ
れ，活性状態（Ｌレベル）により，トランジスタP10,N1
2が，ノードn66のレベルに応じてオン，オフとなり，出
力端子DQがＨレベルまたはＬレベルに制御される。
【００３１】図６の出力制御回路２４（１）では，第２
のテスト制御信号tes2zに応じてトランスファーゲート
６６，６７のいずれかが導通して，コモンデータバスcd
b1，cdb3のいずれかが選択され，ノードn66に応じて，
出力端子DQ1にＨレベルまたはＬレベルが出力される。
また，図７の出力制御回路２４（２）（３）（４）で
は，それぞれ対応するコモンデータバスcdb2,3,4が，常
時導通状態のトランスファーゲート６６を介して選択さ
れ，それに応じて，出力端子DQ2,3,4にＨレベルまたは
Ｌレベルが出力される。
のテスト制御信号tes2zに応じてトランスファーゲート
６６，６７のいずれかが導通して，コモンデータバスcd
b1，cdb3のいずれかが選択され，ノードn66に応じて，
出力端子DQ1にＨレベルまたはＬレベルが出力される。
また，図７の出力制御回路２４（２）（３）（４）で
は，それぞれ対応するコモンデータバスcdb2,3,4が，常
時導通状態のトランスファーゲート６６を介して選択さ
れ，それに応じて，出力端子DQ2,3,4にＨレベルまたは
Ｌレベルが出力される。
【００３２】第１の実施の形態では，外部から供給され
る第１及び第２のテストコマンドに応答して，試験制御
回路が，第１の試験モードと第２の試験モードにそれぞ
れエントリし，それぞれの試験モードで，２つの圧縮出
力をそれぞれ出力する。それぞれの圧縮出力が出力され
ると，外部から供給されるイグジットコマンドに応答し
て，それぞれの試験モードからイグジットされる。
る第１及び第２のテストコマンドに応答して，試験制御
回路が，第１の試験モードと第２の試験モードにそれぞ
れエントリし，それぞれの試験モードで，２つの圧縮出
力をそれぞれ出力する。それぞれの圧縮出力が出力され
ると，外部から供給されるイグジットコマンドに応答し
て，それぞれの試験モードからイグジットされる。
【００３３】図３に示されるとおり，第１の試験コマン
ドがコマンド端子群/CE−/UBに供給され，テスト用コー
ドがアドレス端子群ADDに供給されると，コマンドデコ
ーダである試験制御回路３０は，第１の試験モードを検
出して，第１の試験制御信号tes1zをＨレベルにする。
これにより，メモリ回路は，第１の試験モードにエント
リされる。
ドがコマンド端子群/CE−/UBに供給され，テスト用コー
ドがアドレス端子群ADDに供給されると，コマンドデコ
ーダである試験制御回路３０は，第１の試験モードを検
出して，第１の試験制御信号tes1zをＨレベルにする。
これにより，メモリ回路は，第１の試験モードにエント
リされる。
【００３４】第１の試験モードにエントリした後，外部
からリードコマンドが供給されると，メモリコア内のセ
ルアレイから４ビットのデータが，コモンデータバスに
出力される。そして，第１の試験制御信号tes1zのＨレ
ベルに応答して，出力活性化制御回路32Aがコモンデー
タバスcdb1,2の出力が一致するか否かを検出し，一致す
れば出力イネーブル信号oe1xを活性状態（Ｌレベル）に
し，不一致であれば非活性状態（Ｈレベル）にする。一
致するときは，第１の試験制御信号tes1zにより選択さ
れたコモンデータバスcdb1の出力が，第１の入出力端子
DQ1から出力される。不一致の時は，第１の入出力端子D
Q1はハイインピーダンス状態になる。これにより，第１
の入出力端子DQ1には，圧縮出力が出力される。
からリードコマンドが供給されると，メモリコア内のセ
ルアレイから４ビットのデータが，コモンデータバスに
出力される。そして，第１の試験制御信号tes1zのＨレ
ベルに応答して，出力活性化制御回路32Aがコモンデー
タバスcdb1,2の出力が一致するか否かを検出し，一致す
れば出力イネーブル信号oe1xを活性状態（Ｌレベル）に
し，不一致であれば非活性状態（Ｈレベル）にする。一
致するときは，第１の試験制御信号tes1zにより選択さ
れたコモンデータバスcdb1の出力が，第１の入出力端子
DQ1から出力される。不一致の時は，第１の入出力端子D
Q1はハイインピーダンス状態になる。これにより，第１
の入出力端子DQ1には，圧縮出力が出力される。
【００３５】第１の試験モードが終了すると，外部から
イグジットコマンドが供給され，試験制御回路３０は，
第１の試験制御信号tes1zをＬレベルにする。更に，外
部から第２の試験コマンドが供給されると，試験制御回
路３０は，第２の試験モードを検出して，第２の試験制
御信号tes1zをＨレベルにする。これにより，メモリ回
路は，第２の試験モードにエントリされる。
イグジットコマンドが供給され，試験制御回路３０は，
第１の試験制御信号tes1zをＬレベルにする。更に，外
部から第２の試験コマンドが供給されると，試験制御回
路３０は，第２の試験モードを検出して，第２の試験制
御信号tes1zをＨレベルにする。これにより，メモリ回
路は，第２の試験モードにエントリされる。
【００３６】第２の試験モードにエントリした後は，第
１の試験モードと同じである。即ち，外部からのリード
コマンドに応答して，メモリコア内のセルアレイから４
ビットのデータが，コモンデータバスに出力される。そ
して，第２の試験制御信号tes1zのＨレベルに応答し
て，出力活性化制御回路32Aがコモンデータバスcdb3,4
の出力が一致するか否かを検出し，一致すれば出力イネ
ーブル信号oe1xを活性状態（Ｌレベル）にし，不一致で
あれば非活性状態（Ｈレベル）にする。一致するとき
は，第２の試験制御信号tes2zにより選択されたコモン
データバスcdb3の出力が，第１の入出力端子DQ1から出
力される。不一致の時は，第１の入出力端子DQ1はハイ
インピーダンス状態になる。これにより，第１の入出力
端子DQ1には，圧縮出力が出力される。
１の試験モードと同じである。即ち，外部からのリード
コマンドに応答して，メモリコア内のセルアレイから４
ビットのデータが，コモンデータバスに出力される。そ
して，第２の試験制御信号tes1zのＨレベルに応答し
て，出力活性化制御回路32Aがコモンデータバスcdb3,4
の出力が一致するか否かを検出し，一致すれば出力イネ
ーブル信号oe1xを活性状態（Ｌレベル）にし，不一致で
あれば非活性状態（Ｈレベル）にする。一致するとき
は，第２の試験制御信号tes2zにより選択されたコモン
データバスcdb3の出力が，第１の入出力端子DQ1から出
力される。不一致の時は，第１の入出力端子DQ1はハイ
インピーダンス状態になる。これにより，第１の入出力
端子DQ1には，圧縮出力が出力される。
【００３７】第２の試験モードが終了すると，外部から
イグジットコマンドが供給され，第２の試験制御信号te
s2zは，Ｌレベルに戻される。
イグジットコマンドが供給され，第２の試験制御信号te
s2zは，Ｌレベルに戻される。
【００３８】このように，第１の実施の形態では，外部
からの試験コマンドにより，第１または第２の試験モー
ドにエントリされ，対応する圧縮試験出力が，入出力端
子DQ1から出力される。
からの試験コマンドにより，第１または第２の試験モー
ドにエントリされ，対応する圧縮試験出力が，入出力端
子DQ1から出力される。
【００３９】仮に，２以上のＭ群のＬビット出力がそれ
ぞれ圧縮される場合は，試験モードは，第１から第Ｍま
で存在することになる。その場合は，第１から第Ｍの試
験コマンドに応答して，第１から第Ｍの試験制御信号が
順次活性状態に制御される。そして，Ｍ個の圧縮試験出
力が，単一の出力端子DQ1からシーケンシャルに出力さ
れる。なお，Ｍ個の圧縮試験出力が，Ｍより少ない複数
の出力端子からシーケンシャルに出力される場合もあ
る。
ぞれ圧縮される場合は，試験モードは，第１から第Ｍま
で存在することになる。その場合は，第１から第Ｍの試
験コマンドに応答して，第１から第Ｍの試験制御信号が
順次活性状態に制御される。そして，Ｍ個の圧縮試験出
力が，単一の出力端子DQ1からシーケンシャルに出力さ
れる。なお，Ｍ個の圧縮試験出力が，Ｍより少ない複数
の出力端子からシーケンシャルに出力される場合もあ
る。
【００４０】［第２の実施の形態］図８は，第２の実施
の形態における出力回路の構成図である。また，図９
は，その動作タイミングチャート図である。第２の実施
の形態では，外部から供給される試験コマンドに応答し
て，試験制御回路３０が試験制御信号tes1zをＨレベル
にする。これにより，試験モードになる。そして，２つ
の圧縮試験出力の選択は，アッパーバイト信号/UBによ
り直接制御される。即ち，アッパーバイト信号/UBがＬ
レベルであれば，第１の試験モードになり，コモンデー
タバスcdb1,2の圧縮出力が出力端子DQ1に出力され，ア
ッパーバイト信号/UBがＨレベルになれば，第２の試験
モードになり，コモンデータバスcdb3,4の圧縮出力が出
力端子DQ1に出力される。この圧縮試験出力の選択は，
試験モード時のリード制御コマンドとして利用されてい
ない外部信号であれば，アッパーバイト信号以外の外部
信号を採用することができる。或いは，通常動作に利用
されない特別の外部端子を設けて，そこから圧縮試験出
力の選択を制御しても良い。
の形態における出力回路の構成図である。また，図９
は，その動作タイミングチャート図である。第２の実施
の形態では，外部から供給される試験コマンドに応答し
て，試験制御回路３０が試験制御信号tes1zをＨレベル
にする。これにより，試験モードになる。そして，２つ
の圧縮試験出力の選択は，アッパーバイト信号/UBによ
り直接制御される。即ち，アッパーバイト信号/UBがＬ
レベルであれば，第１の試験モードになり，コモンデー
タバスcdb1,2の圧縮出力が出力端子DQ1に出力され，ア
ッパーバイト信号/UBがＨレベルになれば，第２の試験
モードになり，コモンデータバスcdb3,4の圧縮出力が出
力端子DQ1に出力される。この圧縮試験出力の選択は，
試験モード時のリード制御コマンドとして利用されてい
ない外部信号であれば，アッパーバイト信号以外の外部
信号を採用することができる。或いは，通常動作に利用
されない特別の外部端子を設けて，そこから圧縮試験出
力の選択を制御しても良い。
【００４１】２つの圧縮出力が時分割されてシリアルに
出力されると，外部からイグジットコマンドが供給さ
れ，それに応答して，試験制御回路３０が試験制御信号
tes1zをＬレベルに戻す。
出力されると，外部からイグジットコマンドが供給さ
れ，それに応答して，試験制御回路３０が試験制御信号
tes1zをＬレベルに戻す。
【００４２】第２の実施の形態では，一旦試験モードに
エントリすると，その後は，アッパーバイト信号/UBを
ＬレベルとＨレベルにトグルするだけで，２ビットの圧
縮出力をシーケンシャルに出力することができる。従っ
て，第１及び第２の試験モードに，外部コマンドにより
その都度エントリする必要がなく，また，試験モードに
おいて１回のリードコマンドの供給に応答して，メモリ
コアから読み出された出力データの圧縮試験出力を，そ
のままアッパーバイト信号/UBによってシーケンシャル
に出力することができる。
エントリすると，その後は，アッパーバイト信号/UBを
ＬレベルとＨレベルにトグルするだけで，２ビットの圧
縮出力をシーケンシャルに出力することができる。従っ
て，第１及び第２の試験モードに，外部コマンドにより
その都度エントリする必要がなく，また，試験モードに
おいて１回のリードコマンドの供給に応答して，メモリ
コアから読み出された出力データの圧縮試験出力を，そ
のままアッパーバイト信号/UBによってシーケンシャル
に出力することができる。
【００４３】従って，メモリコアへの１回のリード動作
に対して，２つの圧縮試験結果を出力することができる
ので，第１の実施の形態に比較して，リード動作やエン
トリー動作を少なくして，試験時間を短くすることがで
きる。
に対して，２つの圧縮試験結果を出力することができる
ので，第１の実施の形態に比較して，リード動作やエン
トリー動作を少なくして，試験時間を短くすることがで
きる。
【００４４】圧縮率を下げて冗長セルアレイによる救済
確率を上げて，更に，複数の圧縮試験出力をシーケンシ
ャルに出力することで，試験装置による同時測定可能な
メモリチップ数を多くすることができることは，第２の
実施の形態でも同じである。
確率を上げて，更に，複数の圧縮試験出力をシーケンシ
ャルに出力することで，試験装置による同時測定可能な
メモリチップ数を多くすることができることは，第２の
実施の形態でも同じである。
【００４５】図８の出力回路に示されるとおり，出力活
性化制御回路32Aには，予備出力イネーブル信号poex
と，試験制御信号tes1zと，外部コマンド端子から供給
されたアッパーバイト信号ubbzが供給される。また，も
う一方の出力活性化制御回路32Bには，予備出力イネー
ブル信号poexと，試験制御信号tes1zとが供給される。
性化制御回路32Aには，予備出力イネーブル信号poex
と，試験制御信号tes1zと，外部コマンド端子から供給
されたアッパーバイト信号ubbzが供給される。また，も
う一方の出力活性化制御回路32Bには，予備出力イネー
ブル信号poexと，試験制御信号tes1zとが供給される。
【００４６】図１０は，出力活性化制御回路32Aの回路
図である。基本的な構成は，第１の実施の形態で示した
図４の回路と同じである。第２の実施の形態の出力活性
化制御回路32Aでは，試験制御信号tes1zが活性状態（Ｈ
レベル）の時に，外部から供給されるアッパーバイト信
号ubbzがＬレベルであれば，ゲート70,71,72により信号
S72がＨレベルになり，コモンデータバスcdb1,2が一致
するか否かの判定結果が選択される。また，出力活性化
制御回路32Aでは，試験制御信号tes1zが活性状態（Ｈレ
ベル）の時に，アッパーバイト信号ubbzがＨレベルであ
れば，ゲート73,74により信号S74がＨレベルになり，コ
モンデータバスcdb3,4が一致するか否かの判定結果が選
択される。即ち，図１０の信号S72は，図４の第１の試
験制御信号tes1zに対応し，信号S74は，第２の試験制御
信号tes2zに対応する。
図である。基本的な構成は，第１の実施の形態で示した
図４の回路と同じである。第２の実施の形態の出力活性
化制御回路32Aでは，試験制御信号tes1zが活性状態（Ｈ
レベル）の時に，外部から供給されるアッパーバイト信
号ubbzがＬレベルであれば，ゲート70,71,72により信号
S72がＨレベルになり，コモンデータバスcdb1,2が一致
するか否かの判定結果が選択される。また，出力活性化
制御回路32Aでは，試験制御信号tes1zが活性状態（Ｈレ
ベル）の時に，アッパーバイト信号ubbzがＨレベルであ
れば，ゲート73,74により信号S74がＨレベルになり，コ
モンデータバスcdb3,4が一致するか否かの判定結果が選
択される。即ち，図１０の信号S72は，図４の第１の試
験制御信号tes1zに対応し，信号S74は，第２の試験制御
信号tes2zに対応する。
【００４７】図１０の出力活性化制御回路32Aは，ゲー
ト７５，７６により，試験制御信号tes1zが活性状態
（Ｈレベル）の時に，ロ−アバイト信号lbbzがＨレベル
であれば，出力イネーブル信号oe1xを非活性（Ｈレベ
ル）にして，出力DQ1をハイインピーダンスに制御する
ことができる。これにより，試験装置の同じプローブに
複数のメモリチップが接続されても，単一のメモリチッ
プの出力のみを活性化状態に制御することができる。
ト７５，７６により，試験制御信号tes1zが活性状態
（Ｈレベル）の時に，ロ−アバイト信号lbbzがＨレベル
であれば，出力イネーブル信号oe1xを非活性（Ｈレベ
ル）にして，出力DQ1をハイインピーダンスに制御する
ことができる。これにより，試験装置の同じプローブに
複数のメモリチップが接続されても，単一のメモリチッ
プの出力のみを活性化状態に制御することができる。
【００４８】図１１は，第２の実施の形態における出力
活性化回路32Bの回路図である。この出力活性化回路32B
では，通常リード時に，予備出力イネーブル信号poexの
活性状態（Ｌレベル）により，NORゲート６１の出力が
Ｈレベル，インバータ６２の出力がＬレベルになり，出
力イネーブル信号oexが活性状態（Ｌレベル）になる。
この時，試験モードではないので，試験制御信号tes1z
はＬレベルである。また，テスト時には，試験制御信号
tes1zがＨレベルになるので，出力イネーブル信号oexは
非活性状態（Ｈレベル）になる。これにより，出力端子
DQ2,3,4は，それぞれハイインピーダンス状態に制御さ
れる。また，リード以外でも，出力イネーブル信号oex
が非活性状態（Ｈレベル）になる。
活性化回路32Bの回路図である。この出力活性化回路32B
では，通常リード時に，予備出力イネーブル信号poexの
活性状態（Ｌレベル）により，NORゲート６１の出力が
Ｈレベル，インバータ６２の出力がＬレベルになり，出
力イネーブル信号oexが活性状態（Ｌレベル）になる。
この時，試験モードではないので，試験制御信号tes1z
はＬレベルである。また，テスト時には，試験制御信号
tes1zがＨレベルになるので，出力イネーブル信号oexは
非活性状態（Ｈレベル）になる。これにより，出力端子
DQ2,3,4は，それぞれハイインピーダンス状態に制御さ
れる。また，リード以外でも，出力イネーブル信号oex
が非活性状態（Ｈレベル）になる。
【００４９】図１２は，第２の実施の形態における出力
制御回路の回路図である。第１の出力端子DQ1に対応す
る出力制御回路２４（１）は，図６に示した出力制御回
路と殆ど同じ構成である。唯一異なるところは，第２の
実施の形態では，出力制御回路２４（１）が，試験モー
ド時において，アッパーバイト信号ubbzに応じて，コモ
ンデータバスcdb1またはcdb3のいずれかが適宜選択され
ることにある。従って，NANDゲート８０により，試験制
御信号tes1zが活性状態（Ｈレベル）の時に，アッパー
バイト信号ubbzがＬレベルであれば，信号S80がＨレベ
ルになり，コモンデータバスcdb1が選択されて，第１の
圧縮試験出力が出力端子DQ1から出力される。また，試
験制御信号tes1zが活性状態（Ｈレベル）の時に，アッ
パーバイト信号ubbzがＨレベルであれば，信号S80がＬ
レベルになり，コモンデータバスcdb3が選択される。
制御回路の回路図である。第１の出力端子DQ1に対応す
る出力制御回路２４（１）は，図６に示した出力制御回
路と殆ど同じ構成である。唯一異なるところは，第２の
実施の形態では，出力制御回路２４（１）が，試験モー
ド時において，アッパーバイト信号ubbzに応じて，コモ
ンデータバスcdb1またはcdb3のいずれかが適宜選択され
ることにある。従って，NANDゲート８０により，試験制
御信号tes1zが活性状態（Ｈレベル）の時に，アッパー
バイト信号ubbzがＬレベルであれば，信号S80がＨレベ
ルになり，コモンデータバスcdb1が選択されて，第１の
圧縮試験出力が出力端子DQ1から出力される。また，試
験制御信号tes1zが活性状態（Ｈレベル）の時に，アッ
パーバイト信号ubbzがＨレベルであれば，信号S80がＬ
レベルになり，コモンデータバスcdb3が選択される。
【００５０】以上，第２の実施の形態では，外部コマン
ドにより試験モードにエントリした後は，試験モードで
の動作コマンドに関係しない外部端子から制御信号を供
給して，複数の圧縮試験出力を時分割で切り分けて出力
することができる。従って，試験時間を短縮することが
でき，試験装置による複数メモリチップの同時測定と相
まって，全体の試験時間を短縮することができる。
ドにより試験モードにエントリした後は，試験モードで
の動作コマンドに関係しない外部端子から制御信号を供
給して，複数の圧縮試験出力を時分割で切り分けて出力
することができる。従って，試験時間を短縮することが
でき，試験装置による複数メモリチップの同時測定と相
まって，全体の試験時間を短縮することができる。
【００５１】以上，実施の形態例をまとめると以下の付
記の通りである。
記の通りである。
【００５２】（付記１）多ビット出力構成のメモリ回路
において，複数のメモリセルを有する通常セルアレイ及
び冗長セルアレイとを有するメモリコアと，前記メモリ
コアから読み出されたＮビットの出力がそれぞれ出力さ
れるＮ個の出力端子と，前記出力端子とメモリコアの間
に設けられ，前記メモリコアから読み出されたＮビット
の出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致す
るか否かを検出し，一致した時はその出力データになり
不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の
出力端子のうちの第１の出力端子に出力する出力回路
と，複数の試験コマンドにそれぞれ応答して，前記Ｍ群
のＬビット出力のうち前記試験コマンドに対応する群の
Ｌビット出力の前記圧縮出力を，前記出力回路に出力さ
せる各試験モードにエントリする試験制御回路とを有
し，前記出力制御回路からＭ個の圧縮出力が時分割で出
力されることを特徴とするメモリ回路。
において，複数のメモリセルを有する通常セルアレイ及
び冗長セルアレイとを有するメモリコアと，前記メモリ
コアから読み出されたＮビットの出力がそれぞれ出力さ
れるＮ個の出力端子と，前記出力端子とメモリコアの間
に設けられ，前記メモリコアから読み出されたＮビット
の出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致す
るか否かを検出し，一致した時はその出力データになり
不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の
出力端子のうちの第１の出力端子に出力する出力回路
と，複数の試験コマンドにそれぞれ応答して，前記Ｍ群
のＬビット出力のうち前記試験コマンドに対応する群の
Ｌビット出力の前記圧縮出力を，前記出力回路に出力さ
せる各試験モードにエントリする試験制御回路とを有
し，前記出力制御回路からＭ個の圧縮出力が時分割で出
力されることを特徴とするメモリ回路。
【００５３】（付記２）多ビット出力構成のメモリ回路
において，複数のメモリセルを有する通常セルアレイ及
び冗長セルアレイとを有するメモリコアと，前記メモリ
コアから読み出されたＮビットの出力がそれぞれ出力さ
れるＮ個の出力端子と，前記出力端子とメモリコアの間
に設けられ，前記メモリコアから読み出されたＮビット
の出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致す
るか否かを検出し，一致した時はその出力データになり
不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の
出力端子のうちの第１の出力端子に出力する出力回路
と，試験コマンドに応答して試験モードにエントリし，
外部端子の試験制御信号に応答して，前記Ｍ群のＬビッ
ト出力のうち前記試験制御信号に対応する群のＬビット
出力の前記圧縮出力を，前記出力回路に出力させる試験
制御回路とを有し，前記出力制御回路からＭ個の圧縮出
力が時分割で出力されることを特徴とするメモリ回路。
において，複数のメモリセルを有する通常セルアレイ及
び冗長セルアレイとを有するメモリコアと，前記メモリ
コアから読み出されたＮビットの出力がそれぞれ出力さ
れるＮ個の出力端子と，前記出力端子とメモリコアの間
に設けられ，前記メモリコアから読み出されたＮビット
の出力のうち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致す
るか否かを検出し，一致した時はその出力データになり
不一致の時は第３の状態になる圧縮出力を，前記Ｎ個の
出力端子のうちの第１の出力端子に出力する出力回路
と，試験コマンドに応答して試験モードにエントリし，
外部端子の試験制御信号に応答して，前記Ｍ群のＬビッ
ト出力のうち前記試験制御信号に対応する群のＬビット
出力の前記圧縮出力を，前記出力回路に出力させる試験
制御回路とを有し，前記出力制御回路からＭ個の圧縮出
力が時分割で出力されることを特徴とするメモリ回路。
【００５４】（付記３）付記１または２において，前記
出力回路は，前記出力端子の前段にそれぞれ設けられた
Ｎ個の出力制御回路と，前記各Ｌビットの出力が一致す
るか否かを検出し，前記圧縮出力を，前記第１の出力制
御回路に出力させるよう制御する出力活性化制御回路と
を有することを特徴とするメモリ回路。
出力回路は，前記出力端子の前段にそれぞれ設けられた
Ｎ個の出力制御回路と，前記各Ｌビットの出力が一致す
るか否かを検出し，前記圧縮出力を，前記第１の出力制
御回路に出力させるよう制御する出力活性化制御回路と
を有することを特徴とするメモリ回路。
【００５５】（付記４）付記１または２において，前記
出力回路は，前記出力端子の前段にそれぞれ設けられた
Ｎ個の出力制御回路と，通常リード動作時において，前
記Ｎ個の出力制御回路に出力イネーブル信号を供給し
て，前記メモリコアから読み出されたＮビットの出力を
出力可能な状態に制御する出力活性化制御回路とを有す
ることを特徴とするメモリ回路。
出力回路は，前記出力端子の前段にそれぞれ設けられた
Ｎ個の出力制御回路と，通常リード動作時において，前
記Ｎ個の出力制御回路に出力イネーブル信号を供給し
て，前記メモリコアから読み出されたＮビットの出力を
出力可能な状態に制御する出力活性化制御回路とを有す
ることを特徴とするメモリ回路。
【００５６】（付記５）付記４において，前記出力活性
化制御回路は，前記各Ｌビットの出力が一致するか否か
を検出し，前記圧縮出力を，前記第１の出力制御回路に
出力させることを特徴とするメモリ回路。
化制御回路は，前記各Ｌビットの出力が一致するか否か
を検出し，前記圧縮出力を，前記第１の出力制御回路に
出力させることを特徴とするメモリ回路。
【００５７】（付記６）付記１において，前記試験制御
回路は，第１の試験コマンドに応答して第１の試験モー
ドにエントリし，リードコマンドに応答して第１群の圧
縮出力を，前記出力回路に出力させ，イグジットコマン
ドに応答して前記第１の試験モードからイグジットし，
更に，第２の試験コマンドに応答して第２の試験モード
にエントリし，リードコマンドに応答して第２群の圧縮
出力を，前記出力回路に出力させ，イグジットコマンド
に応答して前記第２の試験モードからイグジットするこ
とを特徴とするメモリ回路。
回路は，第１の試験コマンドに応答して第１の試験モー
ドにエントリし，リードコマンドに応答して第１群の圧
縮出力を，前記出力回路に出力させ，イグジットコマン
ドに応答して前記第１の試験モードからイグジットし，
更に，第２の試験コマンドに応答して第２の試験モード
にエントリし，リードコマンドに応答して第２群の圧縮
出力を，前記出力回路に出力させ，イグジットコマンド
に応答して前記第２の試験モードからイグジットするこ
とを特徴とするメモリ回路。
【００５８】（付記７）付記２において，前記試験制御
信号が供給される外部端子が，当該試験モードにおける
リードコマンドで使用されない外部端子であることを特
徴とするメモリ回路。
信号が供給される外部端子が，当該試験モードにおける
リードコマンドで使用されない外部端子であることを特
徴とするメモリ回路。
【００５９】（付記８）付記２において，前記試験制御
回路は，前記試験コマンドに応答して試験モードにエン
トリした後，リードコマンドに応答して前記メモリコア
からＮビットのデータを出力した状態で，前記試験制御
信号に対応する群のＬビット出力の前記圧縮出力を，前
記出力回路に出力させることを特徴とするメモリ回路。
回路は，前記試験コマンドに応答して試験モードにエン
トリした後，リードコマンドに応答して前記メモリコア
からＮビットのデータを出力した状態で，前記試験制御
信号に対応する群のＬビット出力の前記圧縮出力を，前
記出力回路に出力させることを特徴とするメモリ回路。
【００６０】（付記９）付記１または２において，前記
出力回路は，前記試験モード時において，前記Ｎ個の出
力端子のうち前記第１の出力端子以外の出力端子を，前
記第３の状態に制御することを特徴とするメモリ回路。
出力回路は，前記試験モード時において，前記Ｎ個の出
力端子のうち前記第１の出力端子以外の出力端子を，前
記第３の状態に制御することを特徴とするメモリ回路。
【００６１】（付記１０）付記２において，前記出力回
路は，第２の外部端子に供給される出力制御信号に応答
して，前記第１の出力端子を，前記第３の状態に制御す
ることを特徴とするメモリ回路。
路は，第２の外部端子に供給される出力制御信号に応答
して，前記第１の出力端子を，前記第３の状態に制御す
ることを特徴とするメモリ回路。
【００６２】（付記１１）付記１または２において，前
記第３の状態の圧縮出力が検出された時の通常セルアレ
イのＬビットのセルが，前記冗長セルアレイのＬビット
のセルと置き換えられていることを特徴とするメモリ回
路。
記第３の状態の圧縮出力が検出された時の通常セルアレ
イのＬビットのセルが，前記冗長セルアレイのＬビット
のセルと置き換えられていることを特徴とするメモリ回
路。
【００６３】
【発明の効果】以上，本発明によれば，試験において圧
縮率を下げて冗長セルによる救済確率を高くし，更に，
テスタによる同時測定を可能にして試験時間を短縮でき
るメモリ回路を提供することができる。
縮率を下げて冗長セルによる救済確率を高くし，更に，
テスタによる同時測定を可能にして試験時間を短縮でき
るメモリ回路を提供することができる。
【図１】本実施の形態におけるメモリ回路の全体構成図
である。
である。
【図２】第１の実施の形態における出力回路の構成図で
ある。
ある。
【図３】第１の実施の形態における試験モードのタイミ
ングチャート図である。
ングチャート図である。
【図４】第１の実施の形態における出力活性化制御回路
及びその論理値表を示す図である。
及びその論理値表を示す図である。
【図５】第１の実施の形態における出力活性化制御回路
及びその論理値表を示す図である。
及びその論理値表を示す図である。
【図６】第１の実施の形態における出力制御回路の回路
図である。
図である。
【図７】出力制御回路の回路図である。
【図８】第２の実施の形態における出力回路の構成図で
ある。
ある。
【図９】第２の実施の形態における試験モードのタイミ
ングチャート図である。
ングチャート図である。
【図１０】第２の実施の形態における出力活性化制御回
路32Aの回路図である。
路32Aの回路図である。
【図１１】第２の実施の形態における出力活性化制御回
路32Bの回路図である。
路32Bの回路図である。
【図１２】第２の実施の形態における出力制御回路の回
路図である。
路図である。
１ メモリコア
２ 出力回路
１０ 通常セルアレイと冗長セルアレイ
２４ 出力制御回路
３０ 試験制御回路，コマンドデコーダ
３２ 出力活性化制御回路
tes1z 第１の試験制御信号
tes2z 第２の試験制御信号
poex 予備出力イネーブル信号
oe1x,oex 出力イネーブル信号
DQ1−N 出力端子，入出力端子
ADD アドレス端子
/CE,/OE,/WE,/LB,/UB コマンド端子
/UB 試験制御信号端子
ubbz 試験制御信号
─────────────────────────────────────────────────────
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(72)発明者 原 浩太
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 2G132 AA08 AB01 AC03 AC04 AG02
AH04 AK07 AK15 AL00
5L106 AA15 CC17 DD04 DD11 EE03
GG04
Claims (8)
- 【請求項１】多ビット出力構成のメモリ回路において，
複数のメモリセルを有する通常セルアレイ及び冗長セル
アレイとを有するメモリコアと，前記メモリコアから読
み出されたＮビットの出力がそれぞれ出力されるＮ個の
出力端子と，前記出力端子とメモリコアの間に設けら
れ，前記メモリコアから読み出されたＮビットの出力の
うち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否か
を検出し，一致した時はその出力データになり不一致の
時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子
のうちの第１の出力端子に出力する出力回路と，複数の
試験コマンドにそれぞれ応答して，前記Ｍ群のＬビット
出力のうち前記試験コマンドに対応する群のＬビット出
力の前記圧縮出力を，前記出力回路に出力させる各試験
モードにエントリする試験制御回路とを有し，前記出力
制御回路からＭ個の圧縮出力が時分割で出力されること
を特徴とするメモリ回路。 - 【請求項２】多ビット出力構成のメモリ回路において，
複数のメモリセルを有する通常セルアレイ及び冗長セル
アレイとを有するメモリコアと，前記メモリコアから読
み出されたＮビットの出力がそれぞれ出力されるＮ個の
出力端子と，前記出力端子とメモリコアの間に設けら
れ，前記メモリコアから読み出されたＮビットの出力の
うち各Ｌビット（Ｎ＝Ｌ×Ｍ）の出力が一致するか否か
を検出し，一致した時はその出力データになり不一致の
時は第３の状態になる圧縮出力を，前記Ｎ個の出力端子
のうちの第１の出力端子に出力する出力回路と，試験コ
マンドに応答して試験モードにエントリし，外部端子の
試験制御信号に応答して，前記Ｍ群のＬビット出力のう
ち前記試験制御信号に対応する群のＬビット出力の前記
圧縮出力を，前記出力回路に出力させる試験制御回路と
を有し，前記出力制御回路からＭ個の圧縮出力が時分割
で出力されることを特徴とするメモリ回路。 - 【請求項３】請求項１または２において，前記出力回路
は，前記出力端子の前段にそれぞれ設けられたＮ個の出
力制御回路と，前記各Ｌビットの出力が一致するか否か
を検出し，前記圧縮出力を，前記第１の出力制御回路に
出力させるよう制御する出力活性化制御回路とを有する
ことを特徴とするメモリ回路。 - 【請求項４】請求項１または２において，前記出力回路
は，前記出力端子の前段にそれぞれ設けられたＮ個の出
力制御回路と，通常リード動作時において，前記Ｎ個の
出力制御回路に出力イネーブル信号を供給して，前記メ
モリコアから読み出されたＮビットの出力を出力可能な
状態に制御する出力活性化制御回路とを有することを特
徴とするメモリ回路。 - 【請求項５】請求項４において，前記出力活性化制御回
路は，前記各Ｌビットの出力が一致するか否かを検出
し，前記圧縮出力を，前記第１の出力制御回路に出力さ
せることを特徴とするメモリ回路。 - 【請求項６】請求項１において，前記試験制御回路は，
第１の試験コマンドに応答して第１の試験モードにエン
トリし，リードコマンドに応答して第１群の圧縮出力
を，前記出力回路に出力させ，イグジットコマンドに応
答して前記第１の試験モードからイグジットし，更に，
第２の試験コマンドに応答して第２の試験モードにエン
トリし，リードコマンドに応答して第２群の圧縮出力
を，前記出力回路に出力させ，イグジットコマンドに応
答して前記第２の試験モードからイグジットすることを
特徴とするメモリ回路。 - 【請求項７】請求項２において，前記試験制御信号が供
給される外部端子が，当該試験モードにおけるリードコ
マンドで使用されない外部端子であることを特徴とする
メモリ回路。 - 【請求項８】請求項２において，前記試験制御回路は，
前記試験コマンドに応答して試験モードにエントリした
後，リードコマンドに応答して前記メモリコアからＮビ
ットのデータを出力した状態で，前記試験制御信号に対
応する群のＬビット出力の前記圧縮出力を，前記出力回
路に出力させることを特徴とするメモリ回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001363871A JP3874653B2 (ja) | 2001-11-29 | 2001-11-29 | 圧縮テスト機能を有するメモリ回路 |
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| TW091123963A TW594777B (en) | 2001-11-29 | 2002-10-17 | Memory circuit having compressed testing function |
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|---|---|
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| US7907433B2 (en) | 2008-04-25 | 2011-03-15 | Elpida Memory, Inc. | Semiconductor memory device and method of performing data reduction test |
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| KR100541048B1 (ko) * | 2003-06-16 | 2006-01-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 테스트 방법 |
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| US7420847B2 (en) * | 2004-12-14 | 2008-09-02 | Sandisk Corporation | Multi-state memory having data recovery after program fail |
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| US7596729B2 (en) * | 2006-06-30 | 2009-09-29 | Micron Technology, Inc. | Memory device testing system and method using compressed fail data |
| JP2008097715A (ja) * | 2006-10-12 | 2008-04-24 | Elpida Memory Inc | 半導体メモリ及びメモリモジュール |
| US8811101B2 (en) * | 2011-02-21 | 2014-08-19 | SK Hynix Inc. | SIP semiconductor system |
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|---|---|---|---|---|
| JP2974219B2 (ja) * | 1990-08-02 | 1999-11-10 | 三菱電機株式会社 | 半導体記憶装置のテスト回路 |
| JPH04328399A (ja) | 1991-04-26 | 1992-11-17 | Nippon Telegr & Teleph Corp <Ntt> | テスト機能を有する半導体メモリ |
| JP3753190B2 (ja) * | 1995-04-26 | 2006-03-08 | 三菱電機株式会社 | 半導体装置 |
| JP3774500B2 (ja) * | 1995-05-12 | 2006-05-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100319887B1 (ko) * | 1999-05-04 | 2002-01-10 | 윤종용 | 프로그래머블 출력핀 지정 수단을 구비하는 반도체 메모리장치 및 이의 테스트 모드시의 독출방법 |
| JP3945939B2 (ja) * | 1999-05-31 | 2007-07-18 | 富士通株式会社 | 圧縮テスト可能なメモリ回路 |
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