594777 A7 B7 五、發明説明 15 20 【發明領域】 本發明有關一種具有一壓縮測試功能的記憶體電路， 並特別是降低測試壓縮比而能增加缺陷晶胞的利用率並且 增加測試設備的同步測量要素之一種記憶體電路。 【習知技藝說明】 近來，由於諸如影像資料的儲存之因素，攜帶式資訊 ‘專所使用之半導體5己憶體已朝向越來越大容量的趨勢。 因此，k些具有增加容量之記憶體電路的測試時間有變得 更長的傾向，而顯現對於具有較短測試時間之記憶體電路 的需求。 在測試大容量記憶體電路時，多個與測試設備並聯的 記憶體晶片同時執行測量。$了同時測量更多的記憶體晶 片，即使是在内建於該測試設備的探針數量有限的情況 下"亥等。己憶體晶片之輸出被壓縮而減少各輸出的數量。 丨在八有1 6位元輸出之§己憶體晶片中’於測試操作期 間’該16位元輸出壓縮為1/16倍而為元輸出。在此方 式下’可能同時測量相同於該測試設備探針數量的記憶體 晶片，並謂於每個晶片所需的測試時間能被減少至1/16。 然而，對於大容量記憶體電路，提供多餘記憶體晶胞 並做成-能利用缺陷位元之結構係必要的。當測試期間之 塵縮比增加時，若發現缺隸元，勢必要對應該壓縮比以 多餘記憶體來代替-些記憶體晶胞數量。例如，若㈣縮 比是_時’若發現-缺陷位元’但不清楚是經I 缩之該 等16個位元中的哪-個位元有缺陷而造成記憶體晶胞之該 (請先閲讀背面之注意寧項再填寫本頁) .裝丨 訂- .線------ ../·0 'r? i-il ® ^( ) ；;·(；. ( ο ]{)χ 2Τί·ύ· -4 - 594777 A7 B7 五、發明説明（2 10 15 20 等16個位元全部必須被多餘晶胞所取代。結果，當於測試 期間壓縮比增加時，可能引起利用缺陷晶胞之比率減少的 問題。 如以上所指，所需要的是縮短測試時間同時亦防止任 何缺陷晶胞之利用率的減少。換言之，必需在測試期間使 得壓縮比儘可能低並且進一步使得在測試期間能被同時測 量之記憶體晶片的數量儘可能大。 【發明概要】 為了滿足此點，本發明的一目的係提供一記憶體晶 片’其在測試期間儘可能保持低的輸出位元麼縮比並且能 使壓縮資料的輸出儘可能來自少的輸出端。 為了達成以上所指之目的，本發明的-層面係提供一 種多位元輸出結構記憶體電路包含有：具有一標準晶胞陣 列及一多餘晶胞陣列之-記憶體核心，該等陣列具有多個 記憶體晶胞；分別輸出從該記憶體核心所讀出的队位元輸 出之N個輸出端；一設在該等輸出端與記憶體核心之間的 出電路’其_從該記憶體核心所讀出之該N-位元輸出 = = LXM)的每個L·位元輸出是否匹配以輸出至該等關 别出4的一第一輸出端’若匹配則為一輸出資料，若不匹 配則變為一第安狀態。 因應各個測試指令，L_位元輪出之該輯_群的壓縮輸 出二分時輸出。同樣地，因應跟隨—共同測試指令之該等 ^之㈣測試控制信號士位元輪出之該等M·群的麼 、、、h出以分時輸出。在此方式下’多餘晶胞的利用率能被 請 先 閲 讀 背 面 之 注 · 意 ： 事 ： 項 ： 再 1 場 ：f裝 頁 訂 李 -5- 594777 A7 ___B7 五、發明説明（3 ) 增加並且測試設備的同時測量要素能被增加。 【圖示之簡單說明】 第1圖係一較佳實施例之記憶體電路的一整個結構圖； 第2圖係該第一實施例之輸出電路的一結構圖； 5 第3圖係該第一實施例之測試模式的一時序圖； 第4圖係一顯示用於該第一實施例的一輸出啟動控制 電路及其邏輯值表之圖； 第5圖係一顯示用於該第一實施例的一輸出啟動控制 電路及其邏輯值表之圖； 〇 第6圖係一用於該第一實施例的該輸出控制電路之電 路圖； 第7圖係該輸出控制電路的一電路圖； 第8圖係該第二實施例之輸出電路的一結構圖； 第9圖係該第二實施例之測試模式的時序圖，· 5 帛1G圖係—圖顯示該第二實施例之輸出啟動控制電路 32A的電路圖； 第1 1圖係-圖顯不該第二實施例之輸出啟動控制電路 32B的電路圖；及 第12圖係用於該第二實施例之該輸出控制電路的一電 〇 路圖。 【較佳實施例之詳細說明】 '參考該等圖式’以下說明本發明的較佳實施例。然而， 被本發明所保護的範圍择$ 見π乾圍係不限於下面實施例，而係延伸至 申請專利範圍及其等效物所揭露之發明。 H V-ΐ (CNS) ~ ---------------- ------------------------裝：-: (請先閱讀背面之注意寧項再填寫本頁) 訂- ------線----- -6- 594777 A7 B7 五、發明説明（4 ) 第1圖係本實施例之記憶體電路的一整個結構圖。該記 憶體電路的記憶體核心1被規劃成：具有複數個記憶體晶胞 之晶胞陣列10之標準記憶體晶胞陣列MCA、及同樣具有複 數個記憶體晶胞的多餘記憶體晶胞陣列RMC A ;選擇字線 5 的列解碼器陣列12 ;選擇位元線的行解碼器儲庫14 ;及具 有項取放大裔與寫入放大為'的放大器陣列16。列位址、行 位址、及寫入資料被供應至記憶體核心1並且資料寫入被處 理。此外，列位址及行位址被供應至記憶體核心丨並且資料 讀出被處理。雖然未顯示於圖中，在一些情況該實施例可 以具有超過一個以上的記憶體核心1。 複數個供應至位址端ADD的多位元位址被輸入至位 址輸入緩衝器18並且供應至複數個輸入/輸出端DQ的輸入 資料被輸入至DQ輸入緩衝器2〇。該等位址及輸入資料被閂 鎖在個別閂鎖電路22。 一同時，指令端/CE，/0E，/WE，/LB(下位元組），/ub(上 位70且）被輸入至指令輸入緩衝器％並且然後被輸入至指 令解碼器30。指令解碼器3〇將這些指令信號及該等供應至 位址端伽之碼信號解碼、並且當執行‘‘讀取”操作時產 =備輪出致能信號_及在特料序下輸出讀取資料。 ADD夺序產生電路28 ’解碼該指令信號與供應至位址端 =碼：！’在特定的時序下產生問鎖控制信號似等。 的幹出17取操作期間，在外部被提供至記憶體核心1 的輪出電路2同時鉍 叫。當在輸出資料至輸入/輪出端 田。亥/則试模式下時，輪屮雷玫9少八* 土 %出電路2在分時下輸出壓縮 10 15 20 卜紙沾尺度適用中阀γ w 二^*'·〜— __ ….1+ (U~M 規.彳M:nuX297.趋） ------------------------裝：… (請先閱讀背面之注意寧項再填寫本頁} :π. 線丨 -7> 594777 A7 ----— _ B7_ 五、發明説明（5 ) 輸出，其由來自一個輸出端或少之數量的輸出端之壓 縮多位元輸出資料所組成。輸出電路2包含輸出控制電路群 24及輸出啟動控制電路32。 自記憶體核心1所輸出的該N_位元資料被輸出至^^個 5共用資料匯流排cdbl到N的每一個、並且被供應至輸出控 制電路群24中的每個輸出控制電晶體路。於正常讀出操作 期間，因應輸出致能信號〇ex，該輸出控制電路24同時輸出 N-位元輸出資料至N個輸入/輸出端dq。 因應預備輸出致能信號p〇ex，輸出啟動控制電路32供 1〇 應輸出致能#號0ex及0elx至輸出控制電路群24並允許該 輸出控制電路的資料輸出。對於除了讀取之操作，預備輸 出致能信號poex進入不許輸出的狀態、並且輸出啟動控制 電路32將母個輸出致能信號〇ex及〇e 1 χ置於一不許輸出之 狀悲’以至於從該輸出控制電路的資料輸出被禁止。明確 15 地，该輸出控制電路的輸出被控制在一第三狀態下，既不 是Η準位也不是L準位，但例如一高阻抗狀態。 在本實施例中，因應從外部所供應的測試指令，指令 解碼器30產生測試控制信號teslz&tes2z。因此，指令解碼 器30亦是一控制該測試操作的測試控制電路，這些測試控 20 制信號teslz及tes2z被供應至輸出電路。 此外’對於正常操作，輸出啟動控制電路32行使控制， 以致關於讀取指令，輸出控制電路24的資料輸出被允許。 於是，在該測試模式下，輸出啟動控制電路3 2供應輸出致 能信號oe lx輸出控制電路群24的一個（或一小於N之數量） ••裝..... (請先閱讀背面之注意寧項再塡寫本頁) 1T---------- 線丨 594777 A7 五 發明説明（6 ) 輸出控制電路’使得該測試結果為壓縮型態。 隨著本實施例’在該測試模式 壓縮輸出而被縮短。換言之，在^心以時間错由執行 & 在该測試模式下，從記憔髅 核心！所輸出的N_位元資料輪出被分割絲群的W ^資 枓輸出，其中每一個由L_位元資料輸出所組成。因此，在 壓縮測試輸出自一個輸出端被輪出的情況下，該輸出控制 電路提供Μ壓縮輸出的—分時輸出。被分且在分時下輸 出的複數個壓縮輸出，詩該測簡式之輸出端的數量二 10 被減夕。此外’即使該壓縮比被降低並且該麼縮輪出成為 複數個位元(Μ個位元)，藉由達成一分時輸出，在該測試 模式所需要的輸出端數量能被減少。因此，能被該測試設 備同時測量之記憶體晶片的數量能被增加。 15 20 因應該共用資料匯流排Cdbl到Ν的輸出資料匯流排線 料，輸出啟動控制電路32控制輸出控制電路24的輸出係在 Η準位或L準位或在一第三狀態，例如一高阻抗狀態。此控 制利用由該啟動控制電路32所產生的輸出致能信號㈤卜而 被執行。於是，在該測試模式下，輸出啟動控制電路3 2具 有伯測每一群之資料輸出的該等L個位元是否匹配之功 能。若資料輸出的該等L個位元匹配時，則輸出啟動控制 電路32使得輸出致能信號〇elx成為該第一準位並導致那匹 配準位要被輸出控制電路24輸出。另一方面，如果資料輸 出的該等L個位元不匹配時，則輸出啟動控制電路32使得 輸出致能信號〇e 1X成為該第二準位並控制輸出控制電路24 的輸出成為一第三狀態。 -9- 五、發明説明（7 ) ^ -- /列如，若有16個輸入/輸出端DQ並且共用資料匯流排 係16位元時，隨著本實施例，在該測試模式下，該16-:元輸出資料的每8個位元被壓縮，並且2,元壓縮輸出被 二出如同另一例，若該1位元輸出資料的每4個位 元被，縮時，心位元愿縮輸出被分時輸出。可是在另-例 中右该16-位元輸出資料的每2個位元被壓縮時，8-位元 I缩輸出被分時輸出。在任何的上述情況中，當在該測試 \弋下夕位元壓縮輸出以分時自該輸出端DQ的一個（或 一少於N之數量）被輸出。 第一實施例 第2圖係該第一實施例之輸出電路的一結構圖，而第3 圖係該第-實施例之測試模式的—時序圖。在本實施例 中，如同一例，在一4_位元輸出結構中，在該測試模式下， 在時間下之2_位元被操作用於壓縮測試並且兩群之壓縮 輸出自該第一的輸入/輸出端DQ1被連續第輸出。 如第2圖所示，從構成該記憶體核心1的晶胞陣列10， 4-位το輸出資料從該四個共用資料匯流排以…到以^的每 一個被輸出。在該共用資料匯流排上的4_位元資料被閂鎖 於第1圖所不之讀出放大器RA。此外，該共用資料匯流排 被做成共用複數個記憶體核心，並且從該選擇的記憶體核 心之4-位元輸出被輸出至該共用資料匯流排。 泫四個共用資料匯流排cdb 1到Cdb4分別被連接至四個 輸出控制電路24。此外，該四個輪出控制電路24分別被連 接至四個輸入/輪出端，1)(^1到Dq4。除了輸出控制電路24 ,¾尺度適州屮®丨標.:P ((:'奶）A4規枱⑵(]χ -10- 594777 A7 -----— __B7 _ _ 五、發明説明（8 ) 之外’輸出電路2具有輸出啟動控制電路32 A及32B。 第4及5圖係該輸出啟動控制電路及其邏輯值表之圖。 於正常讀取操作期間，因應測試控制電路3 0因應讀取指令 而輸出的預備輸出致能信號p〇ex之該主動狀態（L狀態），輸 5 出啟動控制電路32A及32B使得輸出致能信號oeix及〇ex進 入一主動狀態（L狀態）並且控制輸出控制電路24進入該輸 出狀態。在此方式下，輸出控制電路24從對應的輸入/輸出 端DQ1到DQ4輸出對應的共用資料匯流排cdbl到cdb4之姿 料。當不執行讀取操作時，輸出啟動控制電路32A及32B將 10 預備致能信號P〇ex置於非主動狀態（H狀態）以及輸出致能 k號oelx及oex二者置於非主動狀態（H狀態）、並且控制輸 出控制電路24的輸出DQ1到DQ4係在高阻抗狀態Hz。 四個共用資料匯流排cdb 1到Cdb4被供應至輸出啟動控 制電路32A ’並且因應測試控制信號tesiz，tes2z，輸出啟 15 動控制電路32A偵測共用資料匯流排cdb 1及cdb2之該等2-位兀輸出是否匹配以及共用資料匯流排cdb3&cdb4之該等 2-位7C輸出是否匹配。輸出啟動控制電路32A於是輸出如 同輪出致能信號oelx的結果。如果匹配，輸出致能信號〇elx 被控制成該主動狀態（L準位），並且因應此，第一輸出控制 2〇 電路24(丨）輸出共用資料匯流排cdbl或cdb2。如果不匹配， 致能信號oelx被控制成該非主動狀態旧準位），並且因應 此，第一輪出控制電路24(1)將輸出0(51置於該高阻抗狀 態。 再者，在該測試模式下，輸出啟動控制電路32β係提 ------------------------裝：ί (請先閲讀背面之注意事項再磺寫本頁) 、tr· .線， 594777 A7 _____B7_ 五、發明説明（9 ) 供有第一及第二測試控制信號teslz，tes2z並且控制輸出致 能信號oex係在該非主動狀態（H準位）。伴隨此，該剩餘輸 出控制電路24(2)(3)及（4)控制輸出DQ2、3及4所有係在該 高阻抗狀態' 5 在第4圖的輸出啟動控制電路中，閘50、51、52及53 構成一ENOR電路，因應第一測試控制信號teslz，其该測 共用資料匯流排cdbl或cdb2的該等輸出是否匹配。同樣 地，閘54、55、56及57構成一 ENOR電路，因應第二測試 控制信號tes2z，其偵測共用資料匯流排cdb3*cdb4的該等 10 輸出是否匹配。這兩個ENOR電路之輸出被輸入至NAND閘 58 〇 當預備輸出致能信號p〇ex係在該主動狀態（L準位）並 且同樣地自該等ENOR電路的輸出係在該主動狀態時（當存 在一匹配時，S58是L準位），NOR閘59及反相器60使得輸出 15 致能信號0elx進入該主動狀態（L準位）。因此，第一輸出控 制電路24( 1)進入致能的輸出”狀態。相反地，當預備輸 出致能信號poex係在該非主動狀態（H準位）或自EN〇R電路 的輸出係在该非主動狀態時（當無匹配存在時，S 5 $是η準 位），輸出致此#號oe 1 χ因此進入該非主動狀態（Η準位）。 20 因此，第一輸出控制電路24(1)使得輸出DQ1進入該高阻抗 狀態。 在第5圖的輸出啟動控制電路32B*，當預備輸出致能 信號poex係在該非主動狀態（H準位）或是第一測試控制信 號teslz或第二測試控制信號〖^。在該非主動狀態出準位） {詩先閱讀背面之注意寧喟再嶙寫本頁〕 • '一-1· •線丨 -12> 594777 A7 ___ —_B7 五、發明説明（10 ) 時’NOR閘61及反相器62使得輸出致能信號oex進入該非主 動狀態（H準位）。因此，輸出端DQ2、3及4所有進入該高阻 抗狀態。 第6圖係該第一輸出控制電路的一電路圖，而第7圖係 5該其他輸出控制電路的一電路圖。該等四個輸出控制電路 的結構具有p-通道電晶體卩…與义通道電晶體N12及控制 匕們的NAND閘64與NOR閘65。在輸出致能信號〇elx或〇ex 的非主動狀態（Η準位）下，電晶體pl〇及N12二者截止並且 輸出端DQ被控制在高阻抗，而在該主動狀態（L準位）下， 1〇電晶體P1〇&N12因應節點“6而被導通或截止，並且輸出 端D Q被控制在Η準位或L準位。 在第6圖的輸出控制電路24(1)，因應第二測試控制信 號teS2z，若移轉閘66或移轉閘67打開，該共用資料匯流^ cdbl或cdb3的一個被選擇，並且因應節點n66，一H準位或 15 L準位將被輸出致輸出端DQ1。另一方面，在第7圖的輸出 控制電路24(2)、（3)或（4)，若一共用資料匯流排cdb2、3或 4 ’對應那些輸出控制電路中的—個，經由移轉閉^被選 擇，其正常是在“開”狀態下時，因應那選擇，一 Η準位 或L準位將被輸出至輸出端DQ2、3或4。 20 在該第一實施例中，因應自外部所供應的第一及第二 測試指令，測試控制電路分別進入第一測試模式及第二測 試模式並且在那些測試模式下分別輸出兩個壓縮輸出。在 輸出它們個別的壓縮輸出中，因應一離開指令，該等測試 控制電路自它們個別的測試模式離開。
-13- 594777 10 15 20 A7 ——________B7_ 五、發明説明（11 ) 如第3圖所示，供應第一測試指令至指令端群/Ce到 /UB並且供應一測試碼至該位址端群add，其是一指令解 碼器之測試控制電路3〇偵測第一測試模式並且經第一測試 控制信號teslz設至Η準位。因此，該記憶體電路進入第一 測试模式。 在該記憶體電路進入第一測試模式後，在從外面被供 應一讀取指令中，從該記憶體核心之内的晶胞陣列的4-位 元駟料被輸出至邊共用資料匯流排。於是，因應第一測試 控制信號tes lz的一 η準位，輸出啟動控制電路32八禎測共用 資料匯流排cdbl及cdb2的該等輸出是否匹配。若它們匹配 時，輸出致能信號〇elx被設置該主動狀態（L準位），而若它 們不匹配時，它被設置該非主動狀態(H準位)。在一匹配的 情況下，由第一測試控制信號_2所選擇的共用資料匯流 排心之輸出從該第一輸入/輸出端DQ1被輸出。在一不匹 配的情況下，第-輸入/輸出端DQ1進入該高阻抗狀態。因 此，壓縮輸出被輸出至第-輸入/輸出端DQ1。 當該第一測試模式結束時，一 τ 離開指令從外面被供 應’據此測試控制電路3〇將第一 ’、
準位。此外，-第二、、料= 號灿設至L 击,“令從外面被供應，據此測試控 制電路30偵測第二測試模 設至HiM立“棋式並將第二測試控制信號tes2z 认至Η準位。因此，該記 w 二測試模式。 在〇纪憶體電路進入第二 第一測]式模式後，它是相同於該 弟測捕式的情況。換言之，0 從該記憶體核心之内的θ # " 的一讀取指令， 内的日曰胞陣列的4-位元資料被輸出至該
-]4- 594777 A7 _— _ B7 五、發明説明（12 ) 共用資料匯流排。於是，因應第二測試控制信號tes2z的一 Η準位，輸出啟動控制電路32A偵測共用資料匯流排cdb3 及cdb4的該等輸出是否匹配。若它們匹配時，輸出致能信 號〇elx被設置該主動狀態（L準位），而若它們不匹配時，它 5 被设置該非主動狀態（H準位）。在一匹配的情況下，由第二 測試控制信號tes2z所選擇的共用資料匯流排cdb3之輸出 從第一輸入/輸出端DQ1被輸出。在一不匹配的情況下，第 一輸入/輸出端DQ1進入該高阻抗狀態。因此，壓縮輸出被 輸出至第一輸入/輸出端DQ1。 10 當戎第一測試模式結束時，一離開指令從外面被供 應，並且第一測試控制信號tes2z返回至l準位。 在此方式下，該第一實施例中，利用從外面的一測試 才曰7進入第一或第二測試模式，並且該對應的壓縮測試輸 出被輸出至輸入/輸出端DQ1。 15 在例如兩個或更多L-位元輸出的Μ群每一個被壓縮的
If况下，從第一到第Μ個的測試模式將存在。在那情況下， 因應第-到第Μ個測試指令，第一到第Μ個測試控制信號 將被控制連續地進入該主動狀態。於是，從一單一輸出端 DQ1連續地輸出之職壓_試輸出。注意的a，同樣地 2〇存在Μ個壓縮測試輸出從一少於仏端的數量被連續地輸 出的情況。 第'一貫施例 第8圖係該第二實施例之該輸出電路的一結構圖，而第 9圖係該實施例的-操作時序圖。隨著該第二實施例，因應 Λ询川巾剛与¥標半（(:奶）Μ規格（21()χ2 ------------------------裝…： (請先閲讀背面之注意事項再填寫本頁) 訂· :線丨 -15- W4777 A7 B7 五、發明説明（13 10 15 2〇 從外面所供應的測試指令，測試控制電路3〇將第一測試控 制信號teslz設至Η準位。因此，他進入該測試模式。於是， 忒兩個壓縮測試輸出的選擇直接被上位元組信號所控 制。換言之，若上位元組信號/UB是在L準位時，該第一測 試模式被進入並且共用資料匯流排cdbl的該等塵縮輸出被 輸出至輸出端DQ1。若上位元組信號/UB來至H準位時，該 第二測試模式被進入並且共用資料匯流排咖的該等壓縮 輸出被輸出至輸出端DQ1。為了此壓縮測試輸出的選擇， 除了該上位元阻信號的任和外部信號能被採用只要當在測 賴式下時該外部信號不被利用作為一讀取控制指令。或 在正兩操作下不被利用白勺一特別外部端可被提供並 且該壓縮測試輸出選擇從那端被控制。 若兩個壓縮輸出係分時的並且連續被輸出時，一離開 指令從外面被提供，並且因應此測式控制電路％將測試控 制信號teslz返回至l準位。 —在㈣二實施例中，—呈該測試模式已被進人，之後， 簡單地藉由將上位元組信號_掩牢在L準位與H準位之 m立元壓縮輸出相繼地被輸出。因此，利用一外部指 令母次進入該第一與第二測試模式係非必要的。同樣地， 因應在該測試模式下提供--次綠術人 认 久靖取指令，從該記憶體核 心被讀取之輸出資料的壓縮測試輸出能相繼地被輸出，正 如同它疋利用上位元組信號/UB。 因此’因為兩個壓縮測試結果能被輸出用於對該記憶 體核心的每個讀取操作’讀取操作即進入操作能在少於該 -------------------……裝…： (tf先閲讀背面之注意事項再«寫本頁) *1T· 滅------ -16- 594777 A7 ---- -B7 五、發明説明（14 ) 第-實施例之情況下被達成，並且測試時間能被縮短。 同樣地隨著該第二實施例，藉由降低該壓縮比、利用 多餘晶胞陣列增加該利用率、並相繼輸出複數個壓縮測試 輸出，能被該螂試設備同時測量的記憶體晶片數量被增加。 5 如第8圖的該輸出電路所示，預備輸出致能信號P〇ex、 測試控制信號teslz、及從該外部指令端被供應的上位元組 信號ubbz被提供至輸出啟動控制電路32a。此外，預備輸 出致能信號P〇ex與測試控制信號teslz被供應至另一輸出 啟動控制電路32B。 1〇 第10圖係輸出啟動控制電路32A的一電路圖。它的基 本結構係相同於該第-實施例所示第4圖之電路。由於該第 ^實施例的輸出啟動控制電路32A，當測試控制信號 係在该主動狀態（Η準位）時，若從外面所供應的上位元組信 號ubbz係在L準位，利用閘7〇、71及72信號S72來至Η準位， 15並且一如同共用資料匯流排cdbl及Cdb2是否匹配的決定結 果被選擇。此外，由於輸出啟動控制電路32a，當測試控 制信號teSlz係在該主動狀態旧準位）時，若上位元組信號 ubbz係在Η準位，利用閘73及74信號S74來至η準位，並且 一如同共用資料匯流排cdb3&cdb4s否匹配的決定結果被 20選擇。換言之，第1〇圖的信號S72對應第4圖的第一測試控 制信號tes丨Z，而信號S74對應第二測試控制信號tes2z。 當第一測試控制信號teslz係在該主動狀態（H準位） 時，利用閘75及76,若下位元組信號比匕係在H準位時，將 設定輸出致能信號oelx至該非主動狀態（H狀態）之第1〇圖 · v I1J 'i-5 !·'λ] y () ί 10 X ^ ) 594777 A7 -------- B7 五、發明説明（15 ) 的輸出啟動控制電路32A能控制輸出DQ1係在高阻抗。因 b 即使衩數個έ己憶體晶片被連接至該測試設備的相同探 針時，控制能被達成以至於僅一單一記憶體晶片之輸出係 在非主動狀態。 5 第1 1圖係一圖顯示該第二實施例之輸出啟動控制電路 32Β的電路圖。由於輸出啟動控制電路32Β，於正常操作期 間，利用預備輸出致能信號poex的一主動狀態（L準位）， NOR閘61之輸出來至η準位、反相器62之輸出來至L準位、 並且輸出致能信號〇ex進入主動狀態（L準位）。在此時，因 10 此不是該測試模式，測試控制信號tes 1 z係在L準位。另一 方面’於測试期間，測試控制信號tes 1 z係在η準位，如此 輸出致能信號oex係在該非主動狀態（Η準位）。在此方式 下，輸出端DQ2、3及4每一個被控制在該高阻抗狀態。注 意的是，甚至當不在該讀取模式時，輸出致能信號〇ex進入 15 該非主動狀態（H準位）。 第12圖係5亥第一貫施例之該輸出控制電路的一電路 圖。輸出控制電路24(1)，其對應第一輸出端dqi，具有幾 乎相同於第6圖所示之該輸出控制電路的結構。唯一不同的 觀點是，隨著忒第二貫施例，當輸出控制電路24( 1)係在該 20 測试模式下’因應上位元組#號ubbz，共用資料匯流排C(jb 1 或cdb3將被適當地選擇。因此，利用NAND閘80，當測試 控制信號teslz係在主動狀態（H準位）時，若上位元組信號 ubbz係在L準位，信號S80變至該Η準位。因此，共用資料 匯流排cdbl被選擇並且第一壓縮測試輸出從輸出端被 ™7s：
594777 A7 B7 五 10 發明説明（16 ) 輸出。此外’當測試控制信號tes 1 z係在主動狀態（Η準位) 時，若上位元組信號ubbz係在Η準位，信號S80變至L準位 並且共用資料匯流排cdb3被選擇。 如以上所說明’隨著第二實施例，由於一外部指令在 進入該測試模式後’一控制信號從一外部端指令被供應， 無關該測試模式的任何操作指令，並且複數個壓縮測試輸 出能藉由分時被分割並被輸出。結果，測試時間能被縮短， 並且連同藉由έ亥測试設備複數個記憶體晶片的同時測量， 整個測試時間能被縮短。 如以上所說明，根據本發明，於測試期間，一記憶體 電路被提供其減少該壓縮比並由於多餘晶胞增加該利用 率，因此能使藉由測試設備同時測量及縮短測試時間。 (請先閲讀背面之注意寧項再填寫本頁) .裝丨 訂· 元件標號對照表】 1…記憶體核心 28…時序產生電路 2.··輸出電路 S28…閂鎖控制信號 10…晶胞陣列 30…指令解碼器 12…列解碼器陣列 3 2…輸出啟動控制電路 14 · ••行解碼器儲庫 3 2 Α…輸出啟動控制電路 16···放大器陣列 32B...輸出啟動控制電路 1 8…位址輸入緩衝器 50-57.··閘 20···輸入緩衝器 58,64".NAND 閘 24…輸出控制電路群 5M1，65".N0R 閘 2 6…指令輸入緩衝器 60,62...反相器 :線丨 -19- 594777 A7 B7 五、發明説明（17 ) 66.67.. .移轉閘 70-76…閘 80.. .NAND 閘 P10...P-通道電晶體 N12...N-通道電晶體 η 6 6…節點
MCA
...標準記憶體晶胞陣列 RMCA ...多餘記憶體晶胞陣列 A D D. · ·位址端 DQ...輸入/輸出端 DQ1-DQ4...輸出端 /CE5/OE?/WE5/LB? /UB ...指令端 RA...讀出放大器 poex...預備輸出致能信號 cdbl-N…共用資料匯流排 oex5oelx...輸出致能信號 tes 1 z，tes2z...測試控制信號 ubbz."上位元組信號 lbbz...下位元組信號 (請先閱讀背面之注意事項再填寫本頁) -20- 木紙度適用屮固阁V標率（CNS ) A抑1½ ( Μ