JPH04162290A - リード・ライト・メモリｉｃ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリード・ライト・メモリＩＣに関し、特にメモ
リセルに対する読み書き回路に関する。

〔従来の技術〕

従来のリード・ライト・メモリＩＣは、外部よりアドレ
ス信号を印加すると、そのアドレス信号に対応したメモ
リセルの１ワ一ド分のみが選択され、読み書きの対象と
なる。

従って、全メモリセルに読み書きを行なう場合、アドレ
ス信号に、外部より全ての組み合わせで、信号を印加し
なければならなかった。例えば、アドレス信号が８本あ
れば、２８回の書き込み動作や、読み出し動作が必要で
あった。

第５図において、従来では、メモリセルアレイ１と、行
アドレスデコーダ８１列アドレスデコーダ９　ａ　＋　
　９　ｂと、マルチプレクサ１６と、アドレス入力端子
１０と、データ出力端子６と、データ入力端子７と、書
き込み信号端子１４と、インバータ１５とを備えている
。

〔発明が解決しようとする課題〕

従来のリード・ライト・メモリＩＣでは、全メモリセル
のテストを行なう場合、全てのアドレスに対してデータ
を書き込み、その後金てのアドレスを読み出さなければ
ならなかった。

即ち　２　＋　７　ｙ′ｘｘｔｃｒ回の書き込み動作と
、読み出し動作が必要であり、特に大記憶容量（アドレ
スの本数が多い）場合には多大な時間を必要とするとい
う問題点があった。

本発明の目的は、このような問題点を解決し、短時間で
書き込み・読み出し動作ができるようにしたリードΦラ
イト拳メモリＩＣを提供することにある。

〔課題を解決するための手段〕

本発明のリード・ライト・メモリＩＣは、列アドレス信
号中のＬ本の信号により２Ｌ等分されたメモリセルアレ
イ構成の前記列アドレス信号り本以外の列アドレス信号
と行アドレス信号とにより選択された２Ｌ語のメモリセ
ルに同時にデー９’ｆｒ−書き込む為のデータ線制御回
路と、前記選択された２Ｌ語のメモリセルから読み出し
たデータ同士が同じ値か否かを各ビット桁で比較する比
較回路と、前記比較回路の出力を外部に出力する一致出
力端子と、前記データ線制御回路の動作状態を外部から
制御する制御端子とを備えていることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のリード書ライト・メモリＩ
Ｃのブロック図である。

第１図において、本実施例のリード・ライト・メモリＩ
Ｃは、メモリセルアレイ１と、行アドレスデコーダ８と
、列アドレスデコーダ９ａと、列アドレスデコーダ９ｂ
と、アドレス入力端子１０と、制御端子１１と、書き込
み信号端子１４と、データ入力端子７と、データ出力端
子６と、マルチプレクサエ６と、比較回路３と、一致出
力端子４と、データ線制御回路２と、インバータエ５と
を含み、構成される。

第２図は第１図のデータ線制御回路２の回路図である。

第２図において、本回路２は、ＡＮＤゲート１７と、４
個のＯＲゲート１８とを有する。

第３図は第１図、第５図のマルチプレクサ１６を示す回
路図である。第３図において、本マルチプレクサ１６は
、５個のＮ型ＭＯ８）ランジスタ１９を有する。

第４図は第１図の比較回路３の回路図である。

第４図において、本回路３は、ＡＮＤゲート１７と、２
個のＮＯＲゲートとを有する。

即ち、本実施例は、Ｗビットを工語長とし、８本の行ア
ドス信号と、Ｍ本の列アドレス信号をもつ２　（８４Ｍ
１語のリード−ライト・メモリＩＣにおいて、（イ）前
記列アドレス信号のうち１本以上Ｍ本以下のＬ本の信号
（以下、アドレス信号Ａ）で区別される２Ｌ個の領域に
等分され、１つの領域の記憶容量が２［Ｎ″Ｍ−Ｌ１語
のメモリセルアレイ１の構成と、（ロ）前記メモリセル
アレイ１の構成中より、前記アドス信号Ａ以外の列アド
レス信号と、前記行アドレス信号の（Ｎ＋Ｍ−Ｌ）本の
アドレス信号（以下、アドレス信号Ｂ）により選択され
る２Ｌ語のメモリセルのデータ綴金てをアドレス信号Ａ
の状態に依存せず、データ入力端子７に接続する回路（
以下、データ制御回路２）と、（ハ）前記メモリセルア
レイ構成中より、アドレス信号Ｂにより選択される２Ｌ
語のメモリセルに記憶されたデータがそれぞれ同じであ
るか否かを比較する回路（以下、比較回路３）と、（ニ
）前記比較回路３からの出力信号を外部へ出力する端子
（以下、一致出力端子４）と、（ホ）前記データ線制御
回路２の動作状態を外部から制御する端子（以下、制御
端子１１）とを備えたことを特徴とする。

書き込み信号端子１４がハイレベル（以下、読み出し状
態）の時、アドレス入力端子１０に印加された信号のう
ち行アドレス信号１０ａを行アドレスデコーダ８でデコ
ードした信号の行選択線５と列アドレス信号１０ｂを列
アドレスデコーダ９ａでデコードした信号の列選択線１
３ａで選択された４語のメモリセルのデータが、データ
線１２の各々の線に出力される。

前記データ線１２に出力された信号同士が同じ値か否か
、比較回路３において各ビット桁で比較し、もし全て一
致すれば、一致出力端子４からロウレベルを出力し、異
った値があれば、前記一致出力端子４からハイレベルを
出力する。データ出力端子６からは、列アドレス１０ｃ
を列アドレスデコーダ９ｂでデコードした信号の列選択
線１３ｂで選択されるデータ線１２のうちの１本の信号
が出力される。読み出し状態においては、データ制御回
路２は機能せず、列選択線１３ｂと同じ信号が列選択線
１３ｃより出力される。

前記書き込み信号端子１４がロウレベル（以下、書き込
み状態）の時、前記行選択線５と列選択線１３ａで選択
された４語のメモリセルがデータ線１２に各々接続され
る。

前記制御端子１１がハイレベルの時、列アドレス信号１
０ｃに依存せず、前記データ線制御回路２により、デー
タ入力端子７に印加された信号がデータ′ａ１２全てに
伝達され、４語のメモリセルに書き込まれる。

前記制御端子１１がロウレベルであれば、前記データ線
制御回路２は機能せず、データ線１２の４本のうち１本
が前記列選択線１０ｂにより選択され、前記４語のうち
の１語に書き込まれる。

〔発明の効果〕

以上説明したように、本発明は、列アドレス信号のうち
Ｌ本の信号で２Ｌ等分されたメモリセルアレイ構成の前
記列アドレスＬ零以外の列アドレス信号と行アドレス信
号により選択された２Ｌ語のメモリセルに同時にデータ
を書き込む機能と、前記選択された２Ｌ語のメモリセル
より読み出したデータが一致するか否かを比較し、外部
に出力する端子を備えたので、メモリセルのテストを行
なう場合、従来の１７２　の時間でテストを行なうこと
ができ、テスト時間を大幅に短縮できるという効果を有
する。

【図面の簡単な説明】

第１図は本発明の一実施例のリード・ライトφメモリＩ
Ｃのブロック図、第２図は第１図に示したデータ制御回
路の回路図、第３図は第１図及び第５図に示したマルチ
プレクサの回路図、第４図は第１図に示した比較回路の
回路図、第５図は従来のリード・ライト・メモリＩＣの
ブロック図である。 １・・・メモリセルアレイ、２・・・データ線制御回線
、３・・・比較回路、４・・・一致出力端子、５・・・
行選択線、６・・・データ出力端子、７・・・データ入
力端子、８・・・行アドレスデコーダ、９・・・列アド
レスデコーダ、１０・・・アドス入力端子、１１・・・
制御端子、１２・・・データ線、１３・・・列選択線、
１４・・・書き込み信号端子、１５・・・インバータ、
１６・・・マルチプレクサ、１７・・・ＡＮＤゲート、
１８・・・ＯＲゲ−）、１９・・・Ｎ型ＭＯ８）ランジ
スタ、２０・・・ＮＯＲゲート。

Claims (1)

【特許請求の範囲】
1. 列アドレス信号中のＬ本の信号により２＾Ｌ等分された
   メモリセルアレイ構成の前記列アドレス信号Ｌ本以外の
   列アドレス信号と行アドレス信号とにより選択された２
   ＾Ｌ語のメモリセルに同時にデータを書き込む為のデー
   タ線制御回路と、前記選択された２＾Ｌ語のメモリセル
   から読み出したデータ同士が同じ値か否かを各ビット桁
   で比較する比較回路と、前記比較回路の出力を外部に出
   力する一致出力端子と、前記データ線制御回路の動作状
   態を外部から制御する制御端子とを備えていることを特
   徴とするリード・ライト・メモリＩＣ。