JPH01290194A

JPH01290194A - 選択的連想記憶装置及びその制御方式

Info

Publication number: JPH01290194A
Application number: JP63119830A
Authority: JP
Inventors: Masato Motomura; 本村　眞人
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-05-16
Filing date: 1988-05-16
Publication date: 1989-11-22
Anticipated expiration: 2011-12-18
Also published as: JP2564890B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、記号コードの記憶と検索を行なう連想記憶装
置に関し、特にアドレス変換システムやコンピュータの
モニターやデバッガ−１さらに知識情報の記憶によって
診断などを行なうエキスパートシステムなどに有用な選
択的連想記憶装置とその制御方式に関する。

〔従来の技術〕

一般に、連想記憶装置はいくつかの記号コードを記憶す
ると共に検索を可能とする。すなわち、検索データとし
ての記号コードの入力に対して、その記号コードと記憶
している記号コードとの比較を行ない、一致するものが
あれば、一致信号と併せて一致した記号のアドレスを出
力する。このよりな連想記憶装置の大容量化が可能にな
れば、知識情報処理に広く応用することが出来る。

しかし、連想記憶装置を大容量化するには、次のよりな
問題がある。

１、連想記憶装置に従来から使われているメモリーセル
は、ワード並列ビット並列に検索を行なうために、その
内部に比較機能を有しておシ、一般的に言って汎用ＲＡ
Ｍセルより１０倍程度大きい。

２　また、多重マツチに対応して一致アドレスを出力す
るプライオリティ・エンコーダは、ソノ出力が１ビット
増す毎に回路が急激に複雑になり、そこでの処理時間も
大きくなるため、８ビット程度以上のものは作シにくい
。

そこで、これらの問題を解決するために、特開昭６２−
０１３５６８号公報の「選択的連想記憶装置及びその制
御方式」で、汎用１−ＲＡＭマトリックスを用いて選択
的に記憶内容の検索を行なう方式を提示している。

この発明においては、１の問題を解決するために、連想
記憶装置のメモリーセルを数個の汎用ＲＡＭセルで構成
している。これにより、従来の連想記憶装置のメモリー
セルを用いた場合よりも、セルの面積を小さくすること
が出来る。

２の問題を解決するためには、メモリーマトリックスを
いくつかのエリアに分割して、プライオリティ−エンコ
ーダをこれらの分割されたエリアで共有する。これによ
って、連想記憶装置の記憶容量を増やしても、分割され
るエリアの数も増やすことにより、プライオリティ−エ
ンコーダの回路規模を一定のままに抑えることが出来る
。

なお、この方式では、全ての記憶内容に対するソ検索が同時に行えず、一つの工房アに対してしか同時に
検索できないという問題がある。しかしこの問題は、被
検索データを、例えば先頭の数ビットなどで分類し、そ
の分類に応じてそれぞれのエリアに登録する方法により
解決される。なぜなら、これにより、検索は一つのエリ
アに対してだけ行なえばよく、他のエリアを検索する必
要がなくなるからである。

上記の発明により、上記２の問題は解決された。

しかし、１の問題については改善はされたものの、１ビ
ツトを記憶するのに少なくとも汎用ＲＡＭセル２つを要
し、まだまだ不十分である。また、この連想記憶装置で
は、従来の連想記憶装置に比べて、記憶データを直接読
み取ることが出来ないという欠点がある。

〔発明が解決しよりとするｌ！題〕

上記のよりに、従来の連想記憶装置では、記憶容量を大
きくして知識情報処理システムに応用しよりとするとき
に、メモリーセルが大きすぎ、機能を削らずにセルサイ
ズを小さくするのが難しいという問題点があった。本発
明の目的は、この問題点を解決することにある。

〔課題を解決するための手段〕

本発明の選択的連想記憶装置は、複数個のＲＡＭマトリ
ックスと、前記ＲＡＭマトリックスの行方向の各ビット
線に接続される読み取り書き込み（以下Ｒ／Ｗと略す）
手段と、前記各Ｒ／Ｗ手段に接続される比較手段と、前
記複数個のＲ／Ｗ手段に接続される行方向共通線と、前
記複数のＲ／Ｗ手段及び比較手段につながる列方向共通
線と、前記複数の行方向共通線につながる行デコード手
段と、前記各ＲＡＭマトリックスのワード線につながる
それぞれの列デコード手段と、前記複数個の比較手段に
接続される行方向の比較結果読み取υ共通線と、前記各
比較手段の出力を修正するマスキング手段と、前記複数
の比較結果読み取り共通線に接続されるエンコード手段
とを備えて構成されるか、または、複数個のＲＡＭマト
リックスと、前記ＲＡＭマトリックスの行方向の各ビッ
ト線に接続されるＲ、／Ｗ手段と、前記各几／Ｗ手段に
接続される比較手段と、前記複数個のＲ／Ｗ手段及び比
較手段に接続される行方向共通線と、前記複数のＲ／Ｗ
手段及び比較手段につながる列方向共通線と、前記複数
の行方向共通線につながる行デコード手段およびエンコ
ード手段と、前記各ＲＡＭマトリックスのワード線につ
ながるそれぞれのタリデコード手段と、前記各比較手段
の出力を修正するマスキング手段とを備えて構成され、
前者の構成においては、その制御方式は、少なくとも書
き込みモード、読み取りモード並びに検索モードを備え
、書き込みモードにおいては、前記複数の列デコード手
段により選択されたエリア内の、前記行デコード手段に
より選択されたＲＡＭセルに前記列方向共通線よりデー
タの書き込みを行ない、読み取りモードにおいては、前
記複数の列デコード手段により選択されたエリア内の、
前記行デコード手段により選択されたＲＡＭセルから前
記列方向共通線よりデータの読み取りを行ない、検索モ
ードにおいては、前記列方向共通線に与えられた検索デ
ータと、前記複数の列デコード手段により選択されたエ
リア内の全てのＲＡＭセルのデータとの比較を行ない、
比較結果の論理積を前記複数の比較結果読み取り共通線
より読み取るよりになっており、後者や構成においては
、その制御方式は、少なくとも書き込みモード、読み取
９モード並びに検索モードを備え、書き込みモードにお
いては、前記複数の列デコード手段により選択されたエ
リア内の、前記行デコード手段により選択されたＲＡＭ
セルに前記列方向共通線よりデータの書き込みを行ない
、読み取りモードにおいては、前記複数の列デコード手
段により選択されたエリア内の、前記行デコード手段に
より選択されたＦＬＡＭセルから前記列方向共通線より
データの読み取りを行ない、検索モードにおいては、前
記列方向共通線に与えられた検索データと、前記複数の
列デコード手段により選択されたエリア内の全てのＲＡ
Ｍセルのデータとの比較を行ない、比較結果の論理積を
前記複数の行方向共通線より読み取るよりになっている
。

〔作用〕

１．連想記憶装置においては、メモリマトリックスに比
べて、その周囲のエンコード手段やアドレスデコード手
段が大きく、メモリマトリックスを大きくするに連れて
その比率が大きくなるため、記憶容量の増大が困難であ
った。そこで、メモリマトリックスをいくつかの領域に
分け、そのうちの一つを選択的に駆動するよりにすれば
、胸囲のエンコード手段やデコード手段を大きくしない
でメモリマトリックスを大きくすることが出来る。

Ｚ　　ＲＡＭマ）　ＩＪフックス比較回路の組を複数並
べ、一つのＲＡＭマトリックスをいくりかのエリアに分
割して、それらのエリアで比較回路を共有すれは、各エ
リア内でワード並列、ビット並列に検索が行えるよりに
なる。これにより、高集積化されたＲＡＭマトリックス
をそのまま連想記憶装置に使えるよりになり、また、Ｒ
ＡＭマ）　ＩＪフックス中でのＲ／Ｗ回路及び比較器が
より多くのＲＡＭセルを分担するよりになるので、記憶
密度が高まる。

１　記憶データの読み取り書き込み（Ｒ／Ｗ　）動作が
汎用ＲＡＭと同じよりに行え、従来の連想メモリーセル
の機能を削らずにメモリーセルを小さくすることが出来
る。

上記三項により、従来の連想記憶装置の十倍以上の容量
を持つ、汎用ＲＡＭ並の大容量連想記憶装置の実現が可
能になる。

以下、図面にしたがってより詳細な説明を行なう。

〔実施例〕

第１図は、本発明による選択的連想記憶装置の第一の実
施例を示す構成図である。同図において選択的連想記憶
装置は、入出力端子１０１〜１０３゜１０４−１〜２，
１０５，１０６と、複数個のＲＡＭマトリックス１１０
と、そのビット線１１２に接続されるＲ／Ｗ回路１２０
と、それに接続される比較回路１３０と、その出力を修
正するマスキング回路１４０と、複数のＲ，／Ｗ回路１
２０と比較器１３０につながる列方向共通線１８０と、
複数個の几／Ｗ回路１２０に接続される行方向共通線１
９０と、複数個の比較回路１３０に接続される比較結果
読み取り共通線１９５と、それを制御する比較結果読み
取り回路１９６と、ＲＡＭマトリックス１１０のワード
線１１４につながる列デコーダ１５０と、行方向共通線
１９０につながる行デコーダ１６０と、比較結果読み取
り共通線１９５に接続されるエンコーダ１７０とを備え
ている。

第２図は、本発明による選択的連想記憶装置の第二の実
施例を示す構成図である。この実施例が第一の実施例と
違う点は、第１図の行方向共通線１９０と比較結果読み
取り共通線１９５を１本化して、行方向共通線２９０と
した点である。

以下に、第１図に示した第一の実施例について、各部の
構成とその制御方法を順に説明する。その後で、全体の
制御方法についてまとめて述べる。

最後に、第２図に示した第二の実施例について説明する
。

まず、ＲＡＭマトリックス１１０について説明する。Ｒ
ＡＭマトリックス１１０は半導体ＬＳＩメモリのほとん
どのチップで共通して用いられるものである。このＲＡ
Ｍマトリックス１１０には、ダイナミック（Ｄ）ＲＡＭ
セルや、スタティック（Ｓ）ＲＡＭセル、あるいは電気
的に書換えの出来るリードオンリーメモリ（ＥＡＰＲＯ
Ｍ）などのメモリセル１１６が、行方向のビット線１１
２と列方向のワード線１１４の交点に配列されている。

ＲＡＭマトリックス１１０の一般的な使用法では、ワー
ド線１１４につながる列デコーダ１５０（こちらを行デ
コーダと呼ぶ場合が多い）の入力端子１０２にアドレス
コードを与え、選択されたワード線に沿う全てのＲＡＭ
セル１１６を読み取り書き込み（以下Ｒ／Ｗと略す）可
能状態にする。

それらの内から行デコーダ１６０で選ばれたセルのみ、
几／Ｗ回路１２０とビットａ１１２を通してデータのＲ
／Ｗ動作を行なう。

本発明では、ＲＡＭマトリックス１１０を連想記憶装置
として用いるため、Ｒ／Ｗ回路１２０に比較回路１３０
を接続する。ＲＡＭマトリックスは１ワードあたシのビ
ット数分だけ用意し、各几ＡＭマトリックス１１０に１
ワードの１ピツトずつを記憶させる。例えば、１ワード
が８ビツトであれば、８個のＲＡＭマトリックス１１０
を並べることになる。各ＲＡＭマトリックス１１０はい
くつかのエリアに分けられ、その内の一つを選択してデ
ータの読み取り四、書き込み（Ｗ）、リセット、検索の
各動作を行なう。エリアの選択は、入力端子１０２より
アドレスコードを入力し、それぞれの夕１ｊデコーダ１
５０でワード線１１４を選択することにより行なわれる
。Ｒ，／Ｗ動作を行なう時は、エリアを選択すると共に
、行デコーダ１６０にアドレスコードを与えて、エリア
内でのアドレスを指定する。指定されたアドレスに几／
Ｗ回路１２０からデータの几／Ｗ動作を行なう。

リセット動作の時は、選択されたエリア内の全てのＲＡ
Ｍセルに、Ｒ，／Ｗ回路１２０から０を書き込む。検索
動作の場合は、選択されたエリア内の全ての記憶データ
と検索データとの比較が、比較回路１３０と、比較結果
読み取り共通線１９５、及び比較結果読み取り共通回路
１９６により行なわれる。検索は、後で詳しく述べるよ
りに、選択されたエリアについてワード並列ビット並列
に行なえる。全エリアについて並列に検索できないとこ
ろが、通常の連想記憶装置と違う。このため、本発明に
よる連想記憶装置を、選択的連想装置と呼ぶ。

このよりＫ、選択的連想装置として用いるため、ＲＡＭ
マトリックス１１０を通常とは違う方法で使用している
。この使用法では、各ＲＡＭマトリックス１１０当シの
ワード線の本数は、分割されるエリアの数に対応し、ビ
ット線の本数は、各エリア当りのワード数に対応する。

１ワードは、１ビツトずつ各ＲＡＭマトリックスに分け
て記憶される。

次に、行デコーダ１６０について説明する。第３図は、
行デコーダ１６０の回路構成例である。

第３図において、行デコーダ１６０には、入力端子１０
１−１〜２よりアドレスコードが与えられ、入力端子１
０４−１↓り動作モード制御信号が与えられる。Ｒ／Ｗ
動作モードでは、入力端子１０４−１より１が与えられ
、ＣＭＯＳトランスファーゲート３６０４がオン、トラ
ンジスタ（Ｔｒ）３６０６がオフになる。これにより、
入力端子１０１に与えられたアドレスコードに従って、
行方向共通＃ｊ１９０の内どれかが選択されて電圧が上
がる（１になる）。

リセット動作あるいは検索動作モードでは、入力端子１
０４−１よりＯが与えられ、ＣＭＯ８）ランスファーグ
ー）　３６０４がオフ、Ｔｒ　３６０６がオンになる。

これにより、入力端子１０１−１〜２の入力とは無関係
に、行方向共通１１９０−１〜４の全てが１になる。

次に比較回路１３０、マスキング回路１４０、比較結果
読み取り共通線１９５、比較結果読み取り共通回路１９
６について、第４図に基づいて説明する。第４図は、Ｒ
ＡＭセル１１６として、Ｓ）ＬＡＭＡＭセルいた場合の
回路構成例である。

比較回路１３０は、同値（ＥＸＮＯＲ）ケート４３２と
ＮＯＲゲート４３４とＮＡＮＤゲート４３６、および比
較結果読み取り共通線１９５につながる放電用Ｔｒ　４
３８〜４３９．とで簡単に構成される。

ＥＸＮＯＲゲート４３２はトランジスタ２個、Ｎｏ）Ｉ
ケート４３４、ＮＡＮＤゲート４３６はトランジスタ４
個で構成できるので、比較回路１３０にはトランジスタ
１２個だけしか掛からない。

ＥＸＮＯＲゲート４３２は、ＲＡＭセル１１６からＲ，
／Ｗ回路１２０（Ｒ／Ｗ回路１２０の構成例については
後で述べる）によって読み出される記憶データと、デー
タ入出力端子１０５から与えられた検索データとの比較
を行ない、一致すれば１、不一致であれば０を出力する
。ＮＯＲゲート４３４は、マスキング回路１４０の出力
を受けて、比較結果のマスキングを行なう。ここで、マ
スキングとは、比較結果によらず強制的に一致信号を出
力させることを意味する。ＮＯＲゲート４３４の出力が
Ｏの時は一致、１の時は不一致である。入力端子１０３
からマスク信号（この場合は、０がマスク信号である）
が与えられると、マスキング回路１５０は１を出力する
。すると、ＮＯＲゲート４３４の出力は常に０となって
一致を示し、比較結果のマスキングが行なわれる。Ｔｒ
　　４３８と比較結果読み取り共通線１９５および比較
結果読み取り共通回路１９６は、１ワードの他のビット
の比較結果との論理積を取るためのワイヤードアンドを
構成している。このワイヤードアンドにより、小さな回
路構成で各ビットの論理積を取ることが出来る。ＮＡＮ
Ｄケート４３６とＴｒ４３９は、検索動作モードの時の
み、上記ワイヤードアンドを機能させるためのものであ
る。検索以外の動作モードでは、１０４−１．１０４−
２の両端子に与えられる動作モード制御信号によって’
Ｉ’ｒ４３９はオフになり、ワイヤードアンドは機能し
ない。

次に、Ｒ／Ｗ回路１２０の説明を行なう。第５図は、Ｒ
／Ｗ回路回路１２囲０のである。第４図と同じ＜、ＲＡＭセル１１６としてＳ
ＲＡＭセルを用いた場合の例である。データを書き込む
時は、入力端子１０４−２から１が与えられる。これに
よ、９、０ＭＯ８）ランスファーゲート５２０２がオン
、５２０３がオフになシ、データ入出力端子１０５と書
き込み回路５２２が接続する。

行方向共通線１９０のレベルも１である場合のみ、ＡＮ
Ｄゲート５２０４の出力が１となり、書き込み回路５２
２が駆動される。データ入出力端子１０５より与えられ
たデータは、ＣＭＯＳトランスファーゲー）５２０２を
通シ、書き込み回路５２２よりビット＃ｊ！４１２とビ
ット線４１３を介して、ＲＡＭセル１１６に曹き込まれ
る。データを読み取る時は、入力端子１　０　４−２か
らＯが与えられる。これにより、ＣＭＯＳトランスファ
ーゲー）５２０２がオフ、５２０３がオンになり、デー
タ入出力端子１０５と読み取り回路５２４が接続する。

行方向共通線１９０のレベルが１である場合のみ，ＡＮ
Ｄケート５２０５の出力が１となシ、読み取り回路５２
４が駆動される。ＲＡＭセル１１６の記憶データは。

ビット線４１２とビット線４１３を介して読み取り回路
５２４で読み取られ，０ＭＯ８）ランスファーゲート５
２０３を通してデータ入出力端子１０５よ多出力される
。

最後に、列デコーダ１５０及びエンコーダ１７０につい
て説明する。列デコーダ１５０は、入力されるのがアド
レスコードではなくエリア選択コードであるという点を
除けば、通常の汎用ＲＡＭに用いられるものと同じであ
る。エンコーダ１７０は、比較結果読み取り共通線１９
５の出力を受けて、検索データと記憶内容が一致したア
ドレスを出力する。複数のアドレスで一致が起こる場合
が考えられるので、その場合には、低いアドレスの方か
ら順次アドレスを出力するプライオリティエンコーダを
使う。８人力３出力のプライオリティエンコーダは、数
十ゲートで実現できる。しかし、入力の数が増えるとプ
ライオリティエンコーダに要するゲート数は急速に増え
、実現が困難になってくる。本発明では、エリア選択に
より、プライオリティエンコーダを複数エリアで共有す
るので、その入力数を増やさずに記憶容量を増やすこと
が出来る。

このよりな構成で、すくなくとも各エリアからのデータ
の読み取り四、各エリアへのデータの書き込み（Ｗ）、
各エリアの記憶データのリセット、各エリアの記憶デー
タに対する検索の４モードの動作を行なう。

動作モードの選択は入力端子１０４−１、１０４−２に
動作モード制御信号を与えることにより行う。第６図は
、両端子に与える信号のレベルと動作モードの対応を示
したものである。同図によれは１例えば、検索動作を行
なう場合には、両端子にＯを与えればよい。動作モード
を切り替えるときは、両端子の信号を変化させる。第７
図は、このときのタイミング図を、行デコーダ１６０を
例に取って示したものである。同図において、１０４−
１と１０４−２の信号レベルの変化に応じて動作モード
が切υ替わり、第３図の説明でも述べたよりに、リセッ
ト及び検索動作モードでは、入力端子１０１の信号レベ
ルによらず行方向共通線１９０の全てが１になっている
。

以下、各動作モードについて詳しく述べる。なお、特に
断わらない限シ、説明は第１図に基づいて行なう。

書き込み動作は、次のよりに行なう。まず、入力端子１
０４−１、１０４−２に１を入力して、書き込みモード
にする。それぞれの列デコーダ１５０の入力端子１０２
にエリア選択コードを与えて、ワード線１１４を選択駆
動する。これにより、エリアが選択される。それと共に
行デコーダ１６０の入力端子１０１にアドレスコードを
与えて行方向共通線１９０を選択し、それに接続するＲ
、／Ｗ回路１２０を駆動する。これにより、アドレスが
選択される。選択されたエリア及びアドレスにより指定
されるＲＡＭセル１１６にデータの書き込みが行なわれ
る。この時、選択されたエリア内のＲＡＭセル１１６は
全て書き込み可能状態になっているが、選択されたアド
レス以外のセルのデータは書き変わらない。なぜなら、
第５図において、前にも述べたよりに１選択されなかっ
たアドレスのＲ／Ｗ回路は、書き込みモード信号が来て
も書き込み状態にならないからである。この場合、ＡＮ
Ｄゲート５２０４の出力が０なので、Ｔｒ５２２３がオ
フ％Ｔｒ５２２４がオンとなり、第４図のビット線４１
２とビット線４１３の両方がＩＫなる。

よって、Ｔｒ４１７がオンになっていても一ルのデータ
が書き変わることは無い。

読み取り動作は、次のよりに行なう。まず、入力端子１
０４−１に１．１０４−２にＯを入力して、読み取りモ
ードにする。それぞれの列デコーダ１５０の入力端子１
０２にエリア選択コードを与えて、ワード線１１４を選
択駆動する。これにより、エリアが選択される。それと
共に、行デコーダ１６００Å力端子１０１にアドレスコ
ードを与えて行方向共通線１９０を選択し、それに接続
するＲ／Ｗ回路１２０を駆動する。これにより、アドレ
スが選択される。選択されたエリア及びアドレスにより
指定されるＲＡＭセル１１６からデータの読み取りが行
なわれる。

以上の２モードにおいて、各ＲＡＭマトリックス１１０
は１ワードの１ビツトずつを記憶し、データの入出力は
各ＲＡＭマトリックス並列に行なわれるので、汎用几Ａ
Ｍと同じワード直列ビット並列なｌ（、／Ｗ動作が行え
る。

リセット動作は、次のよりにして行なう。まず、入力端
子１０４−１に０．１０４−２に１を入力して、リセッ
トモードにする。それぞれの列デコーダ１５０の入力端
子１０２にエリア選択コードを与えて、ワード線１１４
を選択駆動する。これにより、エリアが選択される。こ
のモードの時は、第３図の説明で述べたよりに、入力端
子１０４−１からの制御信号により、全ての行方向共通
線１９０が駆動される。よって、第５図において、入力
端子１０４−２から１が与えられるので、全てのＲ／Ｗ
回路１２０が書き込み状態になる。全てのデータ入出力
端子からＯを入力することＫより、選択されたエリアの
記憶内容が一斉に０にリセットされる。部分的なリセッ
トも、第３図のデコーダ１６０をあるブロックの行方向
共通線１９０だけを駆動できるよりに改良すれば、同様
の方法で行なえる。

検索動作を行なうときは、まず、入力端子１０４−１に
０．１０４−２に０を入力して、検索モードにする。入
力端子１０２よりエリア選択コードを与えて、検索する
エリアを選択する。リセット動作の場合とは逆に、全て
の）ｔ、／Ｗ回路１２０が読み取り状態になる。選択さ
れたエリア内の全ＲＡＭセルのデータはピッ）ＩＩｉｌ
ｌ１２を通してＲ／Ｗ回路１２０によって読み取られる
。検索データは、データ入出力線１０５より与えられ、
比較回路１３０で読み取られたデータと比較される。同
じアドレスを持つ各比較回路の出力は、比較結果読み取
り共通線１９５及び比較結果読みＭＲ夛共通回路１９６
によ）論理積を取られる。エンコーダ１７０の出力端子
１０６は、検索データと一致した記憶データのアドレス
を出力する。マスキング回路１４０に入力端子１０３か
らマスク信号を与えると、マスキング回路１４０につな
がる比較回路１３０の出力は常に一致を示す。これによ
って、一部のビットの違いを無視したデータの検索が可
能になる。

以上において、検索データはワード直列ビット並列に入
力される。入力されたデータワードは、選択されたエリ
ア内の全ワードと並列に比較され、その結果はエンコー
ダに並列に入力される。このよりに検索動作は、各エリ
ア内でワード並列ビット並列に行なわれる。ＲＡＭマト
リックスと比較回路という簡単な組合せでワード並列ビ
ット並列な検索が可能になったのは、ＲＡＭマトリック
スを複数のエリアに分けると共に、そのＲＡＭマトリッ
クスをワード当夛のビット数だけ用意したためである。

これにより、選択されたエリア内の全てのセルに比較回
路が一つずつ対応することが出来るため、−斉に比較す
ることが可能になったのである。

本発明の第二の実施例を第２図に示す。第一の実施例と
の違いは、行方向共通線１９０と比較結果読み取り共通
線１９５を１本化して１行方向共通線２９０とした点で
ある。こうすることにより、さらに記憶密度を高めるこ
とが可能になる。

上記の部分だけ取り出して、第８図に示した。

第８図において、Ｔｒ４３８とＴｒ４３９は行方向共通
線２９０につながれている。これら、及び第３図で説明
したＴｒ３６０６がワイヤードアンドを構成している。

検索モードにおいては入力端子１０４−１よりｏが入力
されるので、Ｔｒ３６０６はオンとなシ、行方向共通線
２９０はプリチャージされる。比較回路の出力が１の時
のみ、Ｔｒ４３８と４３９によって行方向共通線２９０
が放電されることにより、１ワードを構成するビット間
の論理積を取ることが出来る。このよりに、行デコーダ
内のＴｒ３６０６と、それに接続する行方向共通線２９
０によりワイヤードアンドを構成することが出来るので
、比較結果読み取り共通線１９５及び比較結果読み取り
共通回路１９６は省くことができ、さらに高密度化する
ことが司能になる。

この実施例のその他の部分の構成、及び動作は第一の実
施例と同じである。

〔発明の効果〕

以上、詳細に説明したよりに、本発明により太容量の連
想記憶装置を実現することが容易に可能になる。それは
、本発明の次のよりな効果による。

１、連想記憶装置をいくつかのエリアに分は選択的に用
いることにより、エンコーダなどの周辺回路を大きくす
ることなく、記憶容量を増やすことが出来る。

２　複数のエリアで比較回路を共有することにより、連
想メモリーセルとして汎用ＲＡＭセルを用いることが出
来るよりになり、メモリーセルの小型化が可能になる。

例えば、１．３μルールを用いて設計した場合、従来の
連想メモリーセルは２０μＸ４０μ程度の面積を必要と
する。これはＳＲ−にＭセル１０個分の面積に相当する
。本発明の連想記憶装置では１ビツト当）に要する面積
は、　　Ｓ）１．ＡＭセルを用いた場合、８ＲＡＭセル
の面積＋（比較回路の面積÷エリアの数）である１例え
ば、ＲＡＭマ）　ＩＪソックス１６の領域に分けたとし
、比較回路がＳＲＡＭセル４個分であるとすると、ＳＲ
ＡＭセル１．２５個分でよい。

これは、従来の８分の１の面積であシ、記憶密度は飛躍
的に増大する。更に、メモリーセルとしてＤＲＡＭセル
を使用すればその４倍記憶密度を上げることが可能であ
る。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す構成図、第２図は
本発明の第二の実施例を示す構成図、第３図は行デコー
ダの回路構成の一例の説明図、第４図は第一の実施例に
おけるＲＡＭセル、Ｒ／Ｗ回路、比較回路、マスキング
回路、比較結果読み取少共通線及び比較結果読み取り共
通回路の構成例の説明図、第５図はＲ，／Ｗ回路の回路
構成の一例の説明図、第６図は動作モード制御信号と動
作モードとの対応図、第７図は行デコーダのタイミング
図、第８図は第二の実施例の構成で、第一の実施例と異
なる部分を示した図である。１１０・・・ＲＡＭマトリックス、１２０・・・Ｒ／Ｗ
回路、１３０・・・比較回路、１４０・・・マスキング
回路、１５０・・・列デコーダ、１６０・・・行デコー
ダ、１７０・・・エンコーダ、１８０・・・列方向共通
線、１９０．２９０・・・行方向共通線、１９５・・・
比較結果読み取り共通線、１９６・・・比較結果読み取
）共通回路。代理人　弁理士　　内　原　　　晋丁第３図第６図

Claims

【特許請求の範囲】

（１）複数個のＲＡＭマトリックスと、前記ＲＡＭマト
リックスの行方向の各ビット線に接続される読み取り書
き込み手段と、前記各読み取り書き込み手段に接続され
る比較手段と、前記複数個の読み取り書き込み手段に接
続される行方向共通線と、前記複数の読み取り書き込み
手段及び比較手段につながる列方向共通線と、前記複数
の行方向共通線につながる行デコード手段と、前記各Ｒ
ＡＭマトリックスのワード線につながるそれぞれの列デ
コード手段と、前記複数個の比較手段に接続される行方
向の比較結果読み取り共通線と、前記各比較手段の出力
を修正するマスキング手段と、前記複数の比較結果読み
取り共通線に接続されるエンコード手段とを備えた事を
特徴とする選択的連想記憶装置。
（２）複数個のＲＡＭマトリックスと、前記ＲＡＭマト
リックスの行方向の各ビット線に接続される読み取り書
き込み手段と、前記各読み取り書き込み手段に接続され
る比較手段と、前記複数個の読み取り書き込み手段及び
比較手段に接続される行方向共通線と、前記複数の読み
取り書き込み手段及び比較手段につながる列方向共通線
と、前記複数の行方向共通線につながる行デコード手段
およびエンコード手段と、前記各ＲＡＭマトリックスの
ワード線につながるそれぞれの列デコード手段と、前記
各比較手段の出力を修正するマスキング手段とを備えた
事を特徴とする選択的連想記憶装置。
（３）特許請求の範囲第一項記載の選択的連想記憶装置
において、少なくとも書き込みモード、読み取りモード
並びに検索モードを備え、書き込みモードにおいては、
前記複数の列デコード手段により書き込みを行なうエリ
アを選択し、選択されたエリア内の、前記行デコード手
段により選択されたＲＡＭセルに前記列方向共通線より
データの書き込みを行ない、読み取りモードにおいては
、前記複数の列デコード手段により読み取りを行なうエ
リアを選択し、選択されたエリア内の、前記行デコード
手段により選択されたＲＡＭセルから前記列方向共通線
よりデータの読み取りを行ない、検索モードにおいては
、前記複数の列デコード手段により検索を行なうエリア
を選択し、選択されたエリア内の全てのＲＡＭセルのデ
ータと前記列方向共通線に与えられた検索データとの比
較を行ない、比較結果を前記複数の比較結果読み取り共
通線より読み取る事を特徴とする選択的連想記憶装置の
制御方式。
（４）特許請求の範囲第二項記載の選択的連想記憶装置
において、少なくとも書き込みモード、読み取りモード
並びに検索モードを備え、書き込みモードにおいては、
前記複数の列デコード手段により書き込みを行なうエリ
アを選択し、選択されたエリア内の、前記行デコード手
段により選択されたＲＡＭセルに前記列方向共通線より
データの書き込みを行ない、読み取りモードにおいては
、前記複数の列デコード手段により読み取りを行なうエ
リアを選択し、選択されたエリア内の、前記行デコード
手段により選択されたＲＡＭセルから前記列方向共通線
よりデータの読み取りを行ない、検索モードにおいては
、前記複数の列デコード手段により検索を行なうエリア
を選択し、選択されたエリア内の全てのＲＡＭセルのデ
ータと前記列方向共通線に与えられた検索データとの比
較を行ない、比較結果を前記複数の行方向共通線より読
み取る事を特徴とする選択的連想記憶装置の制御方式。