JPS63181198A - 選択的連想記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記号コードの記憶と検索を行なう連想記憶装置
に関し、特にアドレス変換システムやコンピュータのモ
ニターやデバッガ−１さらに知識情報の記憶によって診
断などを行うエキスパートシステムなどに有用な選択的
連想記憶装置とその制御方式に関する。

〔従来の技術〕

一般に連想記憶装置はいくつかの記号コードを貯えると
共に検索を可能とする。すなわち検索データとしての記
号コードの入力に対して、その記号コードが登録ずみで
あればマツチ信号と合わせて登録アドレスを出力する。

そして記号コードの一部をマスクして入力してもマツチ
信号を出力できる。

しかしながらＬＳＩ化された連想記憶装置では登録アド
レズが増えて来るとマルチマツチに対応できるプライオ
リティ−・エンコーダの実現が困難になり、しかもそこ
での処理時間が大きくなる。プライオリティ−・エンコ
ーダは５〜７ビ・ントまでが作り易い範囲であり、それ
以上にする事は１ビット増す毎に回路が急激に複雑にな
る。

一方、記号コードの大きさは入力端子数の制限を受けて
６４ビツト以上にする事が難かしく、現実には３２ビツ
トまでのものしかない。メモリセルは一般には連想記憶
専用の方がランダム・アクセスメモリ（Ｒ，ＡＭ）用セ
ルを２個用いる場合より小さいが、記号コードの大きい
場合を想定した連想メモリセルは余り小さくならない。

したがって登録アドレス数と入力記号コードのサイズを
考え合わせると、１２８Ｘ６４ビツト以上の記憶容量の
連想メモリＬＳＩの実現は困難になってしまう。勿論、
この程度の容量があれば十分であるという用途も多い、
しかし知識情報処理などで必要となる記号コードの数を
考えると、連想メモリＬＳＩに記憶させたい記号コード
の数は数１０００を越すことになり、充分ではない。

〔発明が解決しようとする問題点〕

上記のように従来の連想記憶装置では記憶容量を大きく
して知識情報処理システムに応用しようとする時に登録
できる記号コード数を大きくしにくいという問題点があ
る。さらに意味記憶ネットワークの構造を記憶する連想
記憶装置の実現が難しいという問題点もある。本発明の
目的はこれ等の問題点を解決することにある。

〔問題点を解決するための手段〕

本発明の選択的連想記憶装置は、複数個のＲＡＭマトリ
クスと、前記ＲＡＭマトリクスの各ビット線の書込み回
路に接続される共通書込み手段と、複数ビット線に対応
した複数個の前記共通書込み手段につながる登録アドレ
スデコード手段と、前記各ビット線の読取り回路に接続
されるワイヤド・アンド読取り手段と、前記各ビット線
の読取り回路の出力を修正するマスキング手段と。

前記複数ビット線に対応した複数個の前記ワイヤド・ア
ンド読取り手段に接続されるエンコード手段と、各ＲＡ
Ｍマトリクスのワード線の選択を行うデータ・デコード
手段と、前記データ・デコード手段の入力端子に検索デ
ータ入力端子または登録エリヤ選択コード入力端子を接
続するモード・スイッチ手段とを備えて構成され、その
制御方式は、登録記号コードを前記検索データ入力端子
と前記登録エリヤ選択コード入力端子に跨がって印加し
、前記データ・デコード手段に印加される信号数を前記
登録記号コードのビット幅に合わせるように前記モード
・スイッチ手段の接続モードを制御し、または登録記号
コードに含まれる複数個の概念コードと意味関係を示す
関係述語コードを登録エリヤ選択コードとして入力し、
前記関係述語コードの一部または全部と登録エリヤ選択
コードのビット幅を合わせるようにモード・スイッチ手
段の接続モードを制御し、または登録記号コードの中の
登録エリヤ選択コード入力端子に割り当てられたビット
数がマスクされて検索される場合に、モード・スイッチ
手段に与えられる登録エリヤ選択コードが走査されるよ
うにしている。

〔作用〕

連想記憶装置においてはＲＡＭマトリクスに比べてその
周囲のエンコード手段や登録アドレスデコード手段が大
きく、ＲＡＭマトリクスを大きくするにつれてその比率
が増大するために記憶容量の増加が困難であった。そこ
でＲＡＭマトリクスを選択的に駆動するように、いくつ
かのエリヤに分割した状想でＲＡＭマトリクスを大きく
すると、周囲のエンコード手段やデコード手段を大きく
しないで記憶容量を大きくする事が可能になる。

さらにＲＡＭマトリクスの中での読取り（Ｒ）／書込み
（Ｗ）回路がより多くのＲＡＭセルを分担するので、記
憶密度が高まる。

しかしながら上記のようにＲＡＭマトリクスを選択駆動
されるいくつかの登録エリヤに分割して記憶容量を大き
くすると、検索データと全エリヤに登録された記号コー
ドの一斉比較が不可能になるという問題がある。そこで
記号コードの登録時に記号コードの一部でメモリエリヤ
の選択を行なわせると、検索時に検索データの一部によ
ってメモリエリヤが指定され、そのメモリエリヤでの検
索が直ちに行なわれる。

〔実施例〕

第１図は本発明の一実施例を示す構成図である。同図に
おいて選択的連想記憶装置１００は複数個のＲＡＭマト
リクス１１０と、そのビット線１１２の書込み回路１１
６につながる共通書込み手段１２０と、それにつながる
登録アドレスデコード手段１２５と、各ビット線１１２
の読取り回路１１８につながるワイヤド・アンド読取り
手段１３０と、それにつながるエンコード手段１３５と
、各ビット線の読取り回路１１８の出力を修正するマス
キング手段１４５と、ＲＡＭマトリクス１１０のワード
線１１４の選択駆動を行なうデータ・デコード手段１４
０と、それへの入力信号を選択するモードスイッチ手段
１５０とを備えている。

ＲＡＭマトリクス１１０は半導体メモリＬＳＴのほとん
どに共通して使用されているものであり、ダイナミック
（Ｄ）ＲＡＭセルやスタチック（Ｓ）ＲＡＭセルや電気
的に書替えのできるリードオンリーメモリ（ＥＡＰＲＯ
Ｍ＞などのメモリセル１１５をビット（横）線１１２と
ワード（縦）線１１４との交点に配列している。

ビット線１１２に交わるメモリセル１１５の個数はデー
タ・デコード手段１４０で選択駆動されるワード線１１
４の本数に等しく、データ・デコーダ１４０の入力が３
ビツトの時には２３＝８個である。８個のメモリセルの
中のいずれに“１°”を書込むかによってデータビット
の登録が行なわれる。そしていずれのメモリセルが選択
駆動されるかによって検索データと登録データとの部分
比較が行なわれ、読取り信号が比較結果となる。もう少
し正確に言えば、データの登録と読取りは次のように行
なわれる。

まずデータの登録を行う場合には入力端子１０８に登録
ア、ドレスコードを与え、登録アドレスデコード手段１
２５によって指定された行の共通書込み手段１２０に１
′°の書込み指令を与える。

これによって、それにつながる全ての書込み回路１１６
からの゛１パの書込み動作が始まる。これに先立って登
録データが入力端子１０１から与えられ、さらに登録エ
リヤ選択コードが入力端子１０５．１０６から与えられ
ると、各ＲＡＭマトリクスではデータデコード手段１４
０の選択するワード線１１４と“１″の書込み動作の始
まるビット線１１２との交わるメモリセル１１５におい
て“１″が一斉に書込まれる。

次に検索データがＲＡＭマトリクス１１０に貯えられた
ものと一致するか否かは各行の全ての読取り回路１１８
が“１′′の読取り信号を出力できるか否かによって決
まる。すべての読取り信号が°゛１”の時にワイヤド・
アンド読取り回ｉ￥１８１３０は全読取り回路１１８の
出力の論理積が°１″になるか否かでマツチ信号“１°
′を出力するか否かを決定する。プライオリティ・エン
コード手段１３５は各入力記号コード（検索データ）に
対してどの行の読取り回路１３５がマツチ信号“１″を
出力したかを検出し、マツチした登録データの登録アド
レスコードを出力端子１０９から出力する。

なおＲＡＭマトリクス１１０へ登録されたデータは一斉
クリヤによっても消去されるが、特定行の特定メモリエ
リヤの登録データの消去には入力端子１０１からａｌｌ
”１”とａｌｌ　“０″を順次入力して、“０”′書込
みを２サイクル行なえばよい。登録データの書換えはこ
のような消去の後で行なえるようになる。

モード・スイッチ手段１５０は各データ・デコード手段
の３本の入力端子に与えられる入力信号を選択する部分
であり、その中の１本は常に入力端子１０１に接続され
、他の２本はそれぞれ入力端子１０２，１０３につなげ
られるか、または入力端子１０５，１０６につなげられ
る。いずれに接続されるかは入力端子１０７から与えら
れるモード制御信号によって決められる。モード制御信
号が制御するのはモードスイッチ手段１５０の中の２組
のスイッチ１５１と１５２である。

スイッチ１５１と１５２がそれぞれ上下に接続されると
、入力端子１０５と１０６は無効になる。その時には入
力端子１０１と１０２，１０３が使われ、データ・デコ
ード手段１４０の個数Ｎの３倍の幅の検索データ（まな
は記号コード）の入力が可能になる。一方、２組のスイ
ッチ１５１と１５２がそれぞれ斜めに接続されると、入
力端子１０２，１０３が無効になり、代りに入力端子１
０５と１０６が有効になる。この入力端子は各ＲＡＭマ
トリクス１１０の中の１／４のメモリエリヤのみを選択
するので、登録エリヤ選択コードの入力端子と呼ばれる
。入力端子１０２と１０３が使えないために、データ（
記号コード）のビット幅はＮになる。このとき２ビツト
の選択コードがあるので、登録データのビット数は４Ｎ
となる。

スイッチ１５１を上下に接続し、スイッチ１５２を斜め
に接続すると、入力端子１０１，１０２と入力端子１０
６が有効になり入力端子１０３と１０５が無効になる。

この時には登録データのデータ幅が２Ｎになり、１ビツ
トの選択コードがあるので、登録データのデータ幅は２
Ｘ２＝４Ｎとなる。このようにモードスイッチ手段１５
０は登録データのデータ幅を調整する事に役立つ。

ここでマスキング手段１４５に入力端子１０４からマス
ク信号を与えると、マスキング手段１４５につながる読
取り回路１１８の出力は常に“１”になるように設定さ
れる。これによって一部を無視した記号コードの照合を
とる事が可能になる。たとえば、１１０００１０１を登
録した後で、１１０１０１０１が検索データとして与え
られると通常ならマツチ信号が出力されない。しかし先
頭から４ビツト目にマスク信号を与えておけば４ビツト
目の“１″は無視されて、マツチ信号が出力される。

第２図（ａ）、（ｂ）および（ｃ）は第１図の実施例の
動作モードの説明図である。いずれも図面サイズの制限
で登録データの個数を６行と仮定し、データの幅を数式
で示している。同図（ａ）は選択コードが０ビツトの場
合（ケース（ａ））であり、連想記憶装置１００には３
Ｎビツトのデータが登録されている。Ｎが大きいと検索
データ２００の幅が非常に大きくなる。また、検索デー
タ２００は記憶装置１００に登録された全データと一斉
に比較される。しかしデータ幅が余り大きくない記号コ
ードを登録する時には無駄が大きい。

第２図（ｂ）は選択コードが１ビツトの場合（ケース（
ｂ））であり、検索データ２００のデータ幅が２Ｎビツ
トに減り、代りに２Ｎビツトのデータが１２個まで登録
される。モードスイッチ１５０が検索データを２つのメ
モリエリヤの一方にのみ入力するので、検索データと登
録データとの照合は同時には２つのメモリエリヤの一方
においてしか行なわれない。すなわち、選択的連想記憶
が起る。

第２図（ｃ）は選択コードが２ビツトの場合（ケース（
Ｃ））であり、検索データ２００のデータ幅がＮビット
に減り、代りに選択的にアクセスされるメモリエリヤが
４個に増え、Ｎビットのデータが２４個まで登録される
ようになる。

ここで注意すべき事項は （イ）データ幅が３Ｎのケース（ａ）ではデータの１部
のマスキングが３ビット単位になること、データ幅が２
Ｎのケース（ｂ）では２ビット単位になること、またデ
ータ幅がＮのケース（ｃ）では１ビット単位になること
、 （Ｕ）データ幅が３Ｎとなるケース（ａ＞では３ビツト
の登録データに対して８個のメモリセルを使うこと、デ
ータ幅が２Ｎのケース（ｂ）では２ビツトの登録データ
に対して４個のメモリセルを使うこと、またデータ幅が
Ｎのケース（ｃ、）では１ビツトの登録データに対して
２個のメモリセルを使うこと、である。

上記の点を考えると、データ幅は３Ｎよりは２Ｎの方が
、２ＮよりはＮの方が良い。ここに選択的連想記憶の存
在価値がある。またＮを３２に設定した時に、１２８ビ
ツトのデータを登録したいというケースが生ずれば、モ
ードスイッチ１５０を用いてケース（ａ）のモードで使
用してもらう事になるが、一般にはケース（Ｃ）のモー
ドで利用してもらう方が有利である。

ケース（Ｃ）の選択的連想記憶回路は登録データ数が増
える代りに、検索データが全登録データと一斉に比較さ
れないという問題を抱えることになる。しかし、使用方
法を工夫すれば、その問題を避けることが可能である。

以下に使用方法についての説明をする。

第３図はケース（Ｃ）の選択的連想記憶装置へ登録され
るデータ例を示す。４つのデータの先頭３０１の２ビツ
トが入力端子１０５と１０６から与えられるようにする
と、４つのデータが別々の登録メモリエリヤに登録され
る。検索の時には検索データの先頭の２ビツトでメモリ
エリヤの選択がなされ、残りの部分３０２で選択された
メモリエリヤ内での検索が行なわれる。照合結果はエン
コード手段１３５からと入力端子１０５，１０６から与
えられる事になる。

この場合、先頭３０１の２ビツトをマスクできない。し
かし１６〜６４ビツトの記号コードの中の全てのビット
位置でマスクが起る事は稀であり、その中の数ビツト程
度は変化しない部分である。その部分を入力端子１０５
と１０６に割り当てれば、実用上田る事はない。例えば
正社員か否かの区分と性別と氏名と出身地と所属と年令
を記号化して記号コードとする場合、区分や性別は余り
マスクされる対象にならないだろう。正社員で男性の中
で出身地が東京の人の氏名と所属と年令を知りたいとい
う間合わせはあり得るが、逆に氏名と所属と年令が与え
られて、その人の性別とか正社員か否かの区分を間合わ
せることはないと考えられるからである。

もし先頭２ビツトをマスクして検索を行なう必要がある
とすれば、当然、先頭２ビツトを順次走査する事が必要
になる。すなわち、４回アクセスを行なう必要がある。

検索のサイクルタイムＴｃが１回あり１００ｎｓｅｃで
あるとし先頭ビットが１％の頻度でマスクされるとする
と、平均のサイクルタイムＴａは近似的に となり、それ程大きくならない。

第１図では登録エリヤ選択コードは２ビットまであった
が、３ビツトとか４ビツトへと増やす方が各ビット線１
１２の両端の読取り回路１１８や書込み回路１１６の受
持つメモリセル１１５の個数が多くなり、連想メモリセ
ルとして見た時の記憶密度が高くなる。２つのセルの中
の一方は必ずＩＩ　Ｏ１１になるという点も記憶密度を
高めるのに有効である。またエンコーダ１３５とかデコ
ーダ１２５．１４０のサイズや個数を増やさずにメモリ
セル数のみを増やす場合、記憶容量増加に伴うチップサ
イズの増加が小さくなる。多分ＲＡＭマトリクス１１０
だけの面積がチップ全体の１／８を占めるに過ぎないと
すると、その場合にＲＡＭマトリクス１１０のメモリ容
量を８倍に増やしてもチップサイズは２倍にしか増えな
い。

チップサイズを余り増やさずに登録メモリエリヤ数を大
きくして行けるとすると、第２図のデータの先頭ビット
数が２ビツトから３ビツトとが４ビツトに増えることに
なる。その場合でもそこへ割当てることのできるデータ
は存在し、多くの場合データ作成の年月とか作成者の所
属とか氏名とかはそのようなデータとして役立つ。つま
り１年前にＡ氏が入力したデータを間合わせる事は多い
が、何かのデータを与えてその作成者や作成年を検索す
ることは少ないと思われる。もちろん稀なケースが起れ
ば、その時だけ少し検索時間が増える事になる。

ここで登録エリヤ選択コードのビット数をＢとすると、
第２図（ｃ）のケース（Ｃ）において２部１個の登録デ
ータの幅は（Ｎ＋Ｂ）になる。

というのは登録データの１部を選択コード入力端子に与
えることが出来るがらである。第２図（ａ）のケース（
ａ）においては、１個の登録データの幅がＮ（Ｂ＋１）
ビットとなる。登録データの幅と個数の積は各行の登録
データビット数であって、ケニス（ａ）においてはＮ（
Ｂ＋１）であり、ケース（Ｃ）においては（Ｎ＋Ｂ）２
Ｂになる。Ｂが２でＮが１６の時には、それぞれ４８と
７２となる。

第４図は登録データビット数とデータデコーダの個数Ｎ
との関係を示している。パラメータとして各データデコ
ーダの入力端子数Ｂ＋１のＢを変えている。たて軸４０
１は登録データビット数を、横軸４０２はＮの値を目盛
っている。また実線はケース（ａ）の場合を、破線はケ
ース（ｃ）の場合を示している。Ｂが２以上になるとケ
ース（ｃ）の方がはるかに有利になる。特に、Ｂが４の
時のケース（Ｃ）の登録データビット数は顕著に大きく
、Ｎが小さい時に増加効果が大きい。

第５図は概念間の意味関係を示す関係述語の一例を示し
ている。左列に関係述語を示し、右列に各関係述語の意
味の概容を示す。データＡとＢを結ぶ関係述語１ｓ−ａ
はＡがＢである事を意味する。

ＡとＢを結ぶｐａｒｔ−ｏｆはＡがＢの一部である事を
意味する。ＡとＢを結ぶａ−ｋｉｎｄ−。

ｆはＡがＢの一種である事を意味する。ＡとＢを結ぶ１
ｎｓｔａｎｃｅ−ｏｆはＡがＢの一例である事を意味す
る。

第６図は意味ネットワークによる知識情報の記述例であ
る。２列目６２０と３列目６３０の各単語はその識別コ
ードで表現されるとする。１列目６１０にあるのが関係
述語である。各行の関係述語と２つの単語を１つのデー
タとして連想記憶装置に貯える場合に関係述語をベース
にして意味ネットワークを検索する事が多いので、関係
述語がマスクされる事は稀である。そこで関係述語の識
別コードを登録エリヤ選択コード（入力端子１０５．１
０６）に割当てる事が好都合である。

１ｓ−ａを１つ目のメモリエリヤに、ｐｆｒｔ−Ｏｆを
２つ目のメモリエリヤに、ａ−ｋｉｎｄ−Ｏｆを３つ目
のメモリエリヤに、１ｎｓｔａｎｃｅ−ｏｆを４つ目の
メモリエリヤにそれぞれ割当てるようにすれば、意味関
係データを４つのメモリエリヤにほぼ均等に分けて登録
できる。

同図において１ｓ−ａと１つ目の単語（人間）が与えら
れると１番目のメモリエリヤでサーチが行なわれ、その
データの登録アドレスが判明す　゛る。そのアドレスを
用いて２つ目の単語（動物）が判明する。それと次の関
係述語（ｐａｒｔ−ｏｆ）を用いて２番目のメモリエリ
ヤがら別の単語（肉）を導き出すことが出来る。これと
次の関係述語（ａ−ｋ　ｉ　ｎ　ｄ−ｏ　ｆ　）を用い
て３番目のメモリエリヤから次の単語（食物）を導き出
せる。

この単語と関係述語（ｉ　ｎｓｔａｎｃｅ−ｏｆ）を用
いると４番目のメモリエリヤから「人間も場合によって
は（やき肉）」になり得る事を推論できることになる。

なお以上の説明において、ＲＡＭマトリクスの横線をビ
ット線、縦線をワード線と呼んできたが、これを逆に名
付ける事も可能であって、以上の名称は本発明の請求の
範囲を限定するものでない。

〔発明の効果〕

以上に述べたように本発明によれば従来の連想記憶装置
の記憶容量を大きくできない構造上の問題点と意味ネッ
トワークの構造を記憶させる事が難かしいという問題点
と選択的検索による検索時間増大の問題点とを改良でき
るという効果がある。

また本発明は知識情報の記憶だけでなく、アドレス変換
やコンピュータのモニターやデバッガ−に適用でき、さ
らに知識情報の記憶を通してエキスパートシステムにも
使用できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は第１
図の実施例の動作モードの説明図、第３図は登録データ
の一例を示す説明図、第４図は登録データビット数とＮ
との関係の説明図、第５図は意味ネットワークの関係述
語の一例の説明図、第６図は意味ネットワークによる知
識情報の記述例である。 １００・・・選択的連想記憶装置、１０１〜１０３・・
・登録データ・検索データの入力端子、１０４・・・マ
スキング信号の入力端子、１０５，１０６・・・登録エ
リヤ選択コードの入力端子、１０７・・・モードスイッ
チ手段の制御信号入力端子、１０８・・・データの登録
アドレスの入力端子、１０９・・・検索結果の出力端子
、１１０・・・ＲＡＭマトリクス、１１２・・・ビット
線、１１４・・・ワード線、１１′５・・・メモリセル
、１１６・・・書込み回路、１１８・・・読取り回路、
１２０・・・共通書込み手段、１２５・・・登録アドレ
ス・デコード手段、１３０・・・ワイヤド・アンド読取
り手段、１３５・・・エンコード手段、１４０・・・デ
ータデコード手段、１４５・・・マスキング手段、１５
０・・・モードスイッチ手段。 ｆｅｅ） 第　′ｌ　図 ｆｏｏ 葛　３　図 ＃２

Claims (4)

【特許請求の範囲】
1. （１）複数個のＲＡＭマトリクスと、前記ＲＡＭマトリ
   クスの各ビット線の書込み回路に接続される共通書込み
   手段と、複数ビット線に対応した複数個の前記共通書込
   み手段につながる登録アドレスデコード手段と、前記各
   ビット線の読取り回路に接続されるワイヤド・アンド読
   取り手段と、前記各ビット線の読取り回路の出力を修正
   するマスキング手段と、前記複数ビット線に対応した複
   数個の前記ワイヤド・アンド読取り手段に接続されるエ
   ンコード手段と、各ＲＡＭマトリクスのワード線の選択
   を行うデータ・デコード手段と、前記データ・デコード
   手段の入力端子に検索データ入力端子または登録エリヤ
   選択コード入力端子を接続するモード・スイッチ手段と
   を備えた事を特徴とする選択的連想記憶装置。
2. （２）複数個のＲＡＭマトリクスと、前記ＲＡＭマトリ
   クスの各ビット線の書込み回路に接続される共通書込み
   手段と、複数ビット線に対応した複数個の前記共通書込
   み手段につながる登録アドレスデコード手段と、前記各
   ビット線の読取り回路に接続されるワイヤド・アンド読
   取り手段と、前記各ビット線の読取り回路の出力を修正
   するマスキング手段と、前記複数ビット線に対応した複
   数個の前記ワイヤド・アンド読取り手段に接続されるエ
   ンコード手段と、各ＲＡＭマトリクスのワード線の選択
   を行うデータ・デコード手段と、前記データ・デコード
   手段の入力端子に検索データ入力端子または登録エリヤ
   選択コード入力端子を接続するモード・スイッチ手段と
   を備えた選択的連想記憶装置において、 登録記号コードを前記検索データ入力端子と前記登録エ
   リヤ選択コード入力端子に跨がつて印加し、前記データ
   ・デコード手段に印加される信号数を前記登録記号コー
   ドのビット幅に合わせるように前記モード・スイッチ手
   段の接続モードを制御する事を特徴とする選択的連想記
   憶装置の制御方式。
3. （３）登録記号コードに含まれる複数個の概念コードと
   意味関係を示す関係述語コードを登録エリヤ選択コード
   として入力し、前記関係述語コードの一部または全部と
   登録エリヤ選択コードのビット幅を合わせるようにモー
   ド・スイッチ手段の接続モードを制御する特許請求の範
   囲第２項記載の選択的連想記憶装置の制御方式。
4. （４）登録記号コードの中の登録エリヤ選択コード入力
   端子に割り当てられたビット数がマスクされて検索され
   る場合に、モード・スイッチ手段に与えられる登録エリ
   ヤ選択コードが走査されるようにした特許請求の範囲第
   ２項、または第３項記載の選択的連想記憶装置の制御方
   式。