JPS61107599A - Ｕｖｐｒｏｍの消去方法 - Google Patents
Ｕｖｐｒｏｍの消去方法Info
- Publication number
- JPS61107599A JPS61107599A JP59228609A JP22860984A JPS61107599A JP S61107599 A JPS61107599 A JP S61107599A JP 59228609 A JP59228609 A JP 59228609A JP 22860984 A JP22860984 A JP 22860984A JP S61107599 A JPS61107599 A JP S61107599A
- Authority
- JP
- Japan
- Prior art keywords
- ray
- transistor
- gate electrode
- boundary surface
- uvprom
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＵＶＰＲＯＭを内ｔｌＵＶＰＲＯＭ 製品に係
わり内部ＰＲＯＭの消去方法に関する。
わり内部ＰＲＯＭの消去方法に関する。
ＵＶＰＲＯＭの基本構造を簡単に説明し、つづいて消去
方法、書き込み方法について述べる。
方法、書き込み方法について述べる。
簡単なＵＶＰＲＯＭセルの断面を第１図に示す。
Ｓｉ半導体基板１にソース２、ドレイン３の拡散層が形
成され、ソース、ドレイン間のチャンネル上には第１の
ゲート絶縁膜４が、ゲート絶縁膜上には７０−ティング
ゲート電極５が設置されている。
成され、ソース、ドレイン間のチャンネル上には第１の
ゲート絶縁膜４が、ゲート絶縁膜上には７０−ティング
ゲート電極５が設置されている。
フローティングゲート電極は絶縁膜で全面被膜されてい
る。フローティングゲート電極上には第２のゲート絶縁
膜６が形成され、この上にコントロールゲート電極７が
設定されている。
る。フローティングゲート電極上には第２のゲート絶縁
膜６が形成され、この上にコントロールゲート電極７が
設定されている。
次に：ＵＶＰＲＯＭの誓込み、消去について簡単に述べ
る。
る。
通常書込みの場合ソースを接地し、ドレイン、コントロ
ールゲート電極に電圧を印加し、ドレイン近傍から励起
した電荷を７０−ティングゲート電極に蓄積する。他方
消去の場合は、一般には２５３７Ｘ波長程度の紫外線を
用い、５ｉ−８ｉ０．バリア３．２ ｅＶ （伝導帯か
らの励起）、４．３ｅＶ（価電子帯からの励起）よりも
高いエネルギーを与え、フローディングゲート中の電荷
をＳｉ半導体基板及びコントロールゲート電極へ放電さ
せる。前述の書込み、消去による特性変動を簡単に第２
図に示す。
ールゲート電極に電圧を印加し、ドレイン近傍から励起
した電荷を７０−ティングゲート電極に蓄積する。他方
消去の場合は、一般には２５３７Ｘ波長程度の紫外線を
用い、５ｉ−８ｉ０．バリア３．２ ｅＶ （伝導帯か
らの励起）、４．３ｅＶ（価電子帯からの励起）よりも
高いエネルギーを与え、フローディングゲート中の電荷
をＳｉ半導体基板及びコントロールゲート電極へ放電さ
せる。前述の書込み、消去による特性変動を簡単に第２
図に示す。
フローティングゲート電極に電荷を蓄積した時ＲＯＭセ
ルのしきい値電圧が高くなり、通常動作電圧でＲＯＭセ
ルは大導通となる。一方紫外線で７０−ティングゲート
電極に蓄積した電荷をコントロール電極及び８ｉ半導体
基板側へ放電させることにより通常動作電圧でＲＯＭセ
ルは導通となり得る。
ルのしきい値電圧が高くなり、通常動作電圧でＲＯＭセ
ルは大導通となる。一方紫外線で７０−ティングゲート
電極に蓄積した電荷をコントロール電極及び８ｉ半導体
基板側へ放電させることにより通常動作電圧でＲＯＭセ
ルは導通となり得る。
ＵＶＰＲＯＭデバイスは、一般のＭＯ８構造と異なり、
７０−ティングゲート電極を特別に有する構造であり、
電荷の蓄積と放電を任意に達成出来ること、及び蓄積電
荷の保持を長期間維持しなければならない為、フローテ
ィングゲート電極の周囲絶縁膜の厚さ、膜質、構造は種
々工夫されたものとなっている。すなわち、蓄積の場合
は、ドレイン、コントロール１１を極の電圧印加により
短時間に８ｉ基板より７０−ティングゲート電極へ電荷
を蓄積し、かつ長時間の保持が出来ることが重要である
。一方、消去に際しては、これと反対に紫外線照射によ
り短時間に該電荷を放電させることが必要となる。ＵＶ
ＰＲＯＭのチップは、チップ表面の温度等の影響を受け
やすく、蓄積電荷の自然放出を防止し、保持時間を長く
維持する為、通常最上表面の保護膜は厚くなる。保Ｍｋ
腺が厚くなると紫外線消去に対し、消去時間が非常に長
くなり、生産上非能率となることが知られている。
７０−ティングゲート電極を特別に有する構造であり、
電荷の蓄積と放電を任意に達成出来ること、及び蓄積電
荷の保持を長期間維持しなければならない為、フローテ
ィングゲート電極の周囲絶縁膜の厚さ、膜質、構造は種
々工夫されたものとなっている。すなわち、蓄積の場合
は、ドレイン、コントロール１１を極の電圧印加により
短時間に８ｉ基板より７０−ティングゲート電極へ電荷
を蓄積し、かつ長時間の保持が出来ることが重要である
。一方、消去に際しては、これと反対に紫外線照射によ
り短時間に該電荷を放電させることが必要となる。ＵＶ
ＰＲＯＭのチップは、チップ表面の温度等の影響を受け
やすく、蓄積電荷の自然放出を防止し、保持時間を長く
維持する為、通常最上表面の保護膜は厚くなる。保Ｍｋ
腺が厚くなると紫外線消去に対し、消去時間が非常に長
くなり、生産上非能率となることが知られている。
本発明は、紫外線消去に比較し、短時間で消去でき、し
かも比較的厚い保護膜、あるいは有機系樹脂封止膜に対
しても従来は不可能であったフローティングゲート電極
内の蓄積電荷を放電出来るＸ線照射法を提供する。
かも比較的厚い保護膜、あるいは有機系樹脂封止膜に対
しても従来は不可能であったフローティングゲート電極
内の蓄積電荷を放電出来るＸ線照射法を提供する。
Ｘ線照射は紫外線に比べその波長が１Å以下と極めて短
かく、樹脂封止膜２よび保饅膜の貫通が極めて容易であ
る。
かく、樹脂封止膜２よび保饅膜の貫通が極めて容易であ
る。
しかし、Ｘ線照射の欠点として８ｉ基板とＳｉｎ。
界面に於てＸ線照射により発生した電子、正札対の正孔
が界面にトラップしトランジスタがデグレッションと同
様のモードを示すことが知られている。本発明によれば
、消去法とし、Ｘ線照射法を用い、更に前記欠点を除去
する為に、好ましくは □７８０℃〜３００℃
の高温アニーリングをすることにより、界面準位の安定
化をはかり、トランジスタの正常機能を満足できる。Ｘ
線照射は５０ＫＶから３５０ＫＶがよく、この場合の波
長は０．２４８人からｏ、ｏｓｓ、ｌｙである。
が界面にトラップしトランジスタがデグレッションと同
様のモードを示すことが知られている。本発明によれば
、消去法とし、Ｘ線照射法を用い、更に前記欠点を除去
する為に、好ましくは □７８０℃〜３００℃
の高温アニーリングをすることにより、界面準位の安定
化をはかり、トランジスタの正常機能を満足できる。Ｘ
線照射は５０ＫＶから３５０ＫＶがよく、この場合の波
長は０．２４８人からｏ、ｏｓｓ、ｌｙである。
第１図はＵＶＰＲＯＭを示す概略図であり、第２図はＵ
ＶＰＲＯＭセルのしきい１直゛成圧（ＶＴ）とドレイン
電流との関係を示す図である。 １・・・・・・Ｓｉ半導体基板、 ２・聞・ンース電極
。 ３・・・・・・ドレイン電極、４・・・・・・ゲート絶
縁膜、５・・・・・・フローティングゲート電極、６・
・・・・・ゲート絶縁膜、７・・・・・・コントロール
電極、 ＶＴＯ・・・・・・フローティングゲート電極
内無電荷の時（消去時）、ＶＴＷ・・・・・・フローテ
ィングゲート電極内電荷を有する時（書込＃）である。 代理人 弁理士 内 原 ２′ぐ゛Ｃ′パ＼“（
・、５“、］ゞ、） ゝ 二′ ７ ど 第１図 第２図
ＶＰＲＯＭセルのしきい１直゛成圧（ＶＴ）とドレイン
電流との関係を示す図である。 １・・・・・・Ｓｉ半導体基板、 ２・聞・ンース電極
。 ３・・・・・・ドレイン電極、４・・・・・・ゲート絶
縁膜、５・・・・・・フローティングゲート電極、６・
・・・・・ゲート絶縁膜、７・・・・・・コントロール
電極、 ＶＴＯ・・・・・・フローティングゲート電極
内無電荷の時（消去時）、ＶＴＷ・・・・・・フローテ
ィングゲート電極内電荷を有する時（書込＃）である。 代理人 弁理士 内 原 ２′ぐ゛Ｃ′パ＼“（
・、５“、］ゞ、） ゝ 二′ ７ ど 第１図 第２図
Claims (1)
- 紫外線消去法ＰＲＯＭ内蔵製品に於て、フローティン
グゲート電極に存在する電荷をＸ線照射により放電し、
続いて高温度によりＸ線照射損傷を回復せしめることを
特徴とするＵＶＰＲＯＭの消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228609A JPS61107599A (ja) | 1984-10-30 | 1984-10-30 | Ｕｖｐｒｏｍの消去方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228609A JPS61107599A (ja) | 1984-10-30 | 1984-10-30 | Ｕｖｐｒｏｍの消去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107599A true JPS61107599A (ja) | 1986-05-26 |
Family
ID=16879027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59228609A Pending JPS61107599A (ja) | 1984-10-30 | 1984-10-30 | Ｕｖｐｒｏｍの消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181198A (ja) * | 1987-01-22 | 1988-07-26 | Nec Corp | 選択的連想記憶装置 |
| US5656521A (en) * | 1995-01-12 | 1997-08-12 | Advanced Micro Devices, Inc. | Method of erasing UPROM transistors |
| US20130126508A1 (en) * | 2011-11-17 | 2013-05-23 | Texas Instruments Incorporated | Extending Radiation Tolerance By Localized Temperature Annealing Of Semiconductor Devices |
-
1984
- 1984-10-30 JP JP59228609A patent/JPS61107599A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181198A (ja) * | 1987-01-22 | 1988-07-26 | Nec Corp | 選択的連想記憶装置 |
| JPH0721957B2 (ja) * | 1987-01-22 | 1995-03-08 | 日本電気株式会社 | 選択的連想記憶装置 |
| US5656521A (en) * | 1995-01-12 | 1997-08-12 | Advanced Micro Devices, Inc. | Method of erasing UPROM transistors |
| US20130126508A1 (en) * | 2011-11-17 | 2013-05-23 | Texas Instruments Incorporated | Extending Radiation Tolerance By Localized Temperature Annealing Of Semiconductor Devices |
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