JPS6318868B2 - - Google Patents
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- JPS6318868B2 JPS6318868B2 JP6214081A JP6214081A JPS6318868B2 JP S6318868 B2 JPS6318868 B2 JP S6318868B2 JP 6214081 A JP6214081 A JP 6214081A JP 6214081 A JP6214081 A JP 6214081A JP S6318868 B2 JPS6318868 B2 JP S6318868B2
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- floating gate
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- memory cell
- gate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置に係る。
従来、電源を切つても記憶が消えない特性を持
つ半導体不揮発性メモリーとして、シリコン窒化
膜と酸化膜をゲート絶縁膜として用いたMNOS
型のものや、フローテイングゲートを設けた
FAMOS型のものが使われて来た。これらは記憶
の不揮発生という点においては、従来の半導体メ
モリーにない機能をもつが、記憶書き込み及び消
去には、比較的高い電圧が必要とされ、その電圧
系も複雑である。また多くの場合、記憶の消去
は、紫外線照射などの方法によつている。
つ半導体不揮発性メモリーとして、シリコン窒化
膜と酸化膜をゲート絶縁膜として用いたMNOS
型のものや、フローテイングゲートを設けた
FAMOS型のものが使われて来た。これらは記憶
の不揮発生という点においては、従来の半導体メ
モリーにない機能をもつが、記憶書き込み及び消
去には、比較的高い電圧が必要とされ、その電圧
系も複雑である。また多くの場合、記憶の消去
は、紫外線照射などの方法によつている。
最近、記憶の書き込み消去の方法を改善する目
的で多くのメモリーセル構造が提案されている。
それらの多くは多結晶Siのフローテイングゲート
型を基本とするもので、例えばW.S.Johnsonらに
よるフローテイングゲートへのトンネル注入を用
いるもの（1980 IEEE International Solid
State Circuifs Conference P152（1980）あるい
は、D.J.DiMariaらによるフローテイングゲート
上のSiO2の一部にSiを混入して、キヤリアの注
入、放出を容易にしたもの（IEEE Elec−tron
Devices Letters EDL−1.9.179（1980）がある。
的で多くのメモリーセル構造が提案されている。
それらの多くは多結晶Siのフローテイングゲート
型を基本とするもので、例えばW.S.Johnsonらに
よるフローテイングゲートへのトンネル注入を用
いるもの（1980 IEEE International Solid
State Circuifs Conference P152（1980）あるい
は、D.J.DiMariaらによるフローテイングゲート
上のSiO2の一部にSiを混入して、キヤリアの注
入、放出を容易にしたもの（IEEE Elec−tron
Devices Letters EDL−1.9.179（1980）がある。
本発明は、新規なプロセス技術の発明により実
現可能になつた新しい構造の半導体不揮発性メモ
リーセルを提供するものである。本発明の特徴は
SiO2の表面あるいはSi基板との界面において、
シリコン窒化物を含む層に変換する処理を行つた
絶縁膜を有するメモリーセルであり、フローテイ
ングゲートへのキヤリアの注入効率の大幅な向上
及び大量のキヤリアの注入あるいは、絶縁破壊電
界に近い電界においても安定で、優れた信頼性を
実現できる効果を有する。
現可能になつた新しい構造の半導体不揮発性メモ
リーセルを提供するものである。本発明の特徴は
SiO2の表面あるいはSi基板との界面において、
シリコン窒化物を含む層に変換する処理を行つた
絶縁膜を有するメモリーセルであり、フローテイ
ングゲートへのキヤリアの注入効率の大幅な向上
及び大量のキヤリアの注入あるいは、絶縁破壊電
界に近い電界においても安定で、優れた信頼性を
実現できる効果を有する。
次に、本発明の半導体記憶装置を具体的に説明
する。第１図は本発明の実施によるｎチヤネルを
有するフローテイングゲート型メモリーセルの製
造工程におけるセル部分の基板断面図である。同
図１において、１はＰ型Si基板であり、２は厚さ
約1μｍのフイールドSiO2膜、３はフローテイン
グゲートの下の第一層絶縁膜となるべきSiO2膜
で、その膜厚は約700Å、４は多結晶Si結晶であ
る。２において、酸素中で基板を加熱することに
より、多結晶Si層４の表面へ厚さ約1000Åの
SiO2膜５を生成する。続いて第１図３において、
例えば純化したアンモニアガス中で1100℃１時間
の熱処理を行い、５の表面の実質的に深さ数10Å
までの領域を窒化酸化物に変換する。本工程によ
りSiO2膜表面部分が窒化酸化物化すること自体
は本発明者らによる論文（Journal of the
Electro−chemical Sociely 127、９ P2053
（1980））に詳しく述べてある。次に多結晶Siを厚
さ4000Å付着し、ホトレジスタ８を用いたパター
ン形成法により多結晶Siより成るコントロールゲ
ート７を形成し、さらに第１図４において、各層
６，５，４，３の順にエツチングを行い、ソー
ス、ドレインを形成すべき９，１０の領域の基板
１を露出させ、150KeVでAs+イオンを５×1015
cm-2程度のドーズ量注入してソース、ドレインの
n+層１１，１２をそれぞれ形成する。次に、５
において約1μｍの厚さのPSG膜１３を被着し、
コンタクトホール１４，１５を開け、Alの電極
１６，１７を設けて完成する。
する。第１図は本発明の実施によるｎチヤネルを
有するフローテイングゲート型メモリーセルの製
造工程におけるセル部分の基板断面図である。同
図１において、１はＰ型Si基板であり、２は厚さ
約1μｍのフイールドSiO2膜、３はフローテイン
グゲートの下の第一層絶縁膜となるべきSiO2膜
で、その膜厚は約700Å、４は多結晶Si結晶であ
る。２において、酸素中で基板を加熱することに
より、多結晶Si層４の表面へ厚さ約1000Åの
SiO2膜５を生成する。続いて第１図３において、
例えば純化したアンモニアガス中で1100℃１時間
の熱処理を行い、５の表面の実質的に深さ数10Å
までの領域を窒化酸化物に変換する。本工程によ
りSiO2膜表面部分が窒化酸化物化すること自体
は本発明者らによる論文（Journal of the
Electro−chemical Sociely 127、９ P2053
（1980））に詳しく述べてある。次に多結晶Siを厚
さ4000Å付着し、ホトレジスタ８を用いたパター
ン形成法により多結晶Siより成るコントロールゲ
ート７を形成し、さらに第１図４において、各層
６，５，４，３の順にエツチングを行い、ソー
ス、ドレインを形成すべき９，１０の領域の基板
１を露出させ、150KeVでAs+イオンを５×1015
cm-2程度のドーズ量注入してソース、ドレインの
n+層１１，１２をそれぞれ形成する。次に、５
において約1μｍの厚さのPSG膜１３を被着し、
コンタクトホール１４，１５を開け、Alの電極
１６，１７を設けて完成する。
本メモリーセルへの記憶の書き込みは、従来の
FAMOS型セルと同じようにドレイン領域のn+p
接合のアバランシエブレークダウンで、あるいは
チヤネルのピンチオフで生じたホツトエレクトロ
ンをコントロールゲート７へ印加した正電圧で加
速し、フローテイングゲートへ注入することによ
る。
FAMOS型セルと同じようにドレイン領域のn+p
接合のアバランシエブレークダウンで、あるいは
チヤネルのピンチオフで生じたホツトエレクトロ
ンをコントロールゲート７へ印加した正電圧で加
速し、フローテイングゲートへ注入することによ
る。
第２図には、第１図のメモリーセルのゲート領
域のエネルギーバンド構造を示す。同図１には、
電圧が印加されていない状態で、１８はSi基板、
１９は第１層SiO2膜、２０はフローテイングゲ
ート、２１は第２層絶縁膜でSiO2の表面が窒化
酸化物に変換されているため図中実線２２の様に
表面にて、バンドが狭くなつている。破線２３は
SiO2のままの場合のバンド構造である。２４は
コントロールゲートを示す。コントロールゲート
に正電圧が印加されると、２は示す如く、ホツト
エレクトロン２５が注入される。この書き込み時
のコントロールゲートへ印加する電圧パルスは、
＋20V、１ｍsec程度で、このメモリーセルの閾
値電圧は、初めの値より正方向へ約8Vシフトす
る。この状態を記憶“１”とする。消去の場合
は、同じくコントロールゲートへ30V、10ｍsec
のパルスを印加して行う。この時には、ドレイン
側のn+p接合はドレインを接地してブレークダウ
ンがおこらない様にしてあるので、ホツトエレク
トロン２５の注入はない。反対に、２６で示され
る如くホールがコントロールゲート２４からフロ
ーテイングゲート２０へ注入されることにより、
先の蓄積エレクトロンを再結合により中和する。
これにより閾値電圧は初期の値に戻り、“０”の
状態になる。第２図２で示されている様に従来の
SiO2を本発明による表面を窒化酸化物化した膜
２１の代りに用いる場合では、その高いエネルギ
ーバリアに阻まわれてホールの注入はほとんど困
難である。実際に、ホールに対するSiO2のバリ
アは約3.5eVでSi3U4は約2.0eVであるから、本発
明の構造ではそれらの間の値をとる。
域のエネルギーバンド構造を示す。同図１には、
電圧が印加されていない状態で、１８はSi基板、
１９は第１層SiO2膜、２０はフローテイングゲ
ート、２１は第２層絶縁膜でSiO2の表面が窒化
酸化物に変換されているため図中実線２２の様に
表面にて、バンドが狭くなつている。破線２３は
SiO2のままの場合のバンド構造である。２４は
コントロールゲートを示す。コントロールゲート
に正電圧が印加されると、２は示す如く、ホツト
エレクトロン２５が注入される。この書き込み時
のコントロールゲートへ印加する電圧パルスは、
＋20V、１ｍsec程度で、このメモリーセルの閾
値電圧は、初めの値より正方向へ約8Vシフトす
る。この状態を記憶“１”とする。消去の場合
は、同じくコントロールゲートへ30V、10ｍsec
のパルスを印加して行う。この時には、ドレイン
側のn+p接合はドレインを接地してブレークダウ
ンがおこらない様にしてあるので、ホツトエレク
トロン２５の注入はない。反対に、２６で示され
る如くホールがコントロールゲート２４からフロ
ーテイングゲート２０へ注入されることにより、
先の蓄積エレクトロンを再結合により中和する。
これにより閾値電圧は初期の値に戻り、“０”の
状態になる。第２図２で示されている様に従来の
SiO2を本発明による表面を窒化酸化物化した膜
２１の代りに用いる場合では、その高いエネルギ
ーバリアに阻まわれてホールの注入はほとんど困
難である。実際に、ホールに対するSiO2のバリ
アは約3.5eVでSi3U4は約2.0eVであるから、本発
明の構造ではそれらの間の値をとる。
第３図は、他の実施例であり、各番号で示され
る領域は第１図と同じである。ここではさらに、
フローテイングゲートに接した側のSiO2膜５に
も窒化工程によつて窒化酸化物層２７を設けてい
る。この工程はSiO2が窒化されるよりもむしろ
多結晶Siから成るフローテイングゲートの表面が
窒化されることによるもので、例えば数100ppm
の水分を含むアンモニヤガス中で前述の条件で処
理を行うことにより形成できる。この後、SiO2
膜５の表面においても、第１図で述べたのと同処
理を行う。第３図に示したメモリーセルでは、
SiO2膜５の上下が窒化酸化物となり、エネルギ
ーバンドが狭くなつているので２つのゲート４，
７の間でエレクトロン及びホールの注入放出が可
能になり、第１図の例に比べて記憶の消去速度が
改善できる。
る領域は第１図と同じである。ここではさらに、
フローテイングゲートに接した側のSiO2膜５に
も窒化工程によつて窒化酸化物層２７を設けてい
る。この工程はSiO2が窒化されるよりもむしろ
多結晶Siから成るフローテイングゲートの表面が
窒化されることによるもので、例えば数100ppm
の水分を含むアンモニヤガス中で前述の条件で処
理を行うことにより形成できる。この後、SiO2
膜５の表面においても、第１図で述べたのと同処
理を行う。第３図に示したメモリーセルでは、
SiO2膜５の上下が窒化酸化物となり、エネルギ
ーバンドが狭くなつているので２つのゲート４，
７の間でエレクトロン及びホールの注入放出が可
能になり、第１図の例に比べて記憶の消去速度が
改善できる。
第４図は、他の実施例であり、部分的に電極が
三重になつている。本構造ではコントロールゲー
ト７は、フローテイングゲート４の一部を覆う様
に配置し、露出したフローテイングゲート４の表
面にSiO2を生成した後、表面窒化処理を行い窒
化酸化物２８を形成した後、第３のコントロール
ゲート２９を多結晶Siで形成する。本発明ではフ
ローテイングゲート４とコントロールゲート２９
の間の領域は、第１図のセルの場合と同じ働きを
するが、フローテイングゲート４の電位の上げ下
げあるいは、メモリーセルの選択には他方のコン
トロールゲート５が用いられる。これにより、１
セルにて、１ビツトのメモリーが実現可能とな
る。
三重になつている。本構造ではコントロールゲー
ト７は、フローテイングゲート４の一部を覆う様
に配置し、露出したフローテイングゲート４の表
面にSiO2を生成した後、表面窒化処理を行い窒
化酸化物２８を形成した後、第３のコントロール
ゲート２９を多結晶Siで形成する。本発明ではフ
ローテイングゲート４とコントロールゲート２９
の間の領域は、第１図のセルの場合と同じ働きを
するが、フローテイングゲート４の電位の上げ下
げあるいは、メモリーセルの選択には他方のコン
トロールゲート５が用いられる。これにより、１
セルにて、１ビツトのメモリーが実現可能とな
る。
本発明は、この他の構造にも部分的に適用可能
であり、実用的メモリーセルを製造する有用な手
段に成り得る。
であり、実用的メモリーセルを製造する有用な手
段に成り得る。
第１図は本発明実施例によるメモリーセルの製
造工程に沿つた断面図、第２図は本発明によるメ
モリセルの動作説明のためのエネルギーバンド図
で、第３図及び第４図はそれぞれ本発明による他
の実施例のメモリセル断面構造図である。 ４……フローテイングゲート、５……SiO2膜、
６，２７，２８……窒化酸化物層、７，２９……
コントロールゲート。
造工程に沿つた断面図、第２図は本発明によるメ
モリセルの動作説明のためのエネルギーバンド図
で、第３図及び第４図はそれぞれ本発明による他
の実施例のメモリセル断面構造図である。 ４……フローテイングゲート、５……SiO2膜、
６，２７，２８……窒化酸化物層、７，２９……
コントロールゲート。
Claims (1)
- １ 半導体基体上に絶縁膜を介して設けられたフ
ローテイングゲート上の少くとも一部に形成され
た二酸化シリコン層の表面が窒化酸化物からな
り、該窒化酸化物上にコントロールゲートを備
え、該コントロールゲートから該フローテイング
ゲートへキヤリアを注入して情報の消去を行うよ
うにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6214081A JPS57177560A (en) | 1981-04-24 | 1981-04-24 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6214081A JPS57177560A (en) | 1981-04-24 | 1981-04-24 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57177560A JPS57177560A (en) | 1982-11-01 |
| JPS6318868B2 true JPS6318868B2 (ja) | 1988-04-20 |
Family
ID=13191484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6214081A Granted JPS57177560A (en) | 1981-04-24 | 1981-04-24 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57177560A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100387267B1 (ko) * | 1999-12-22 | 2003-06-11 | 주식회사 하이닉스반도체 | 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법 |
| JP4892199B2 (ja) * | 2005-06-06 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
-
1981
- 1981-04-24 JP JP6214081A patent/JPS57177560A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57177560A (en) | 1982-11-01 |
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