JPH03100997A - 選択的連想記憶装置及びその制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、記号コードの記憶と検索を行なう連想記憶装
置に関し、特にアドレス変換システムやコンピュータの
モニターやデバッガ−１さらに知識情報の記憶によって
診断などを行なうエキスパートシステムなどに有用な選
択的連想記憶装置とその制御方式に関する。

（従来の技術） 一般に連想記憶装置はいくつかの記号コードを記憶する
と共に検索を可能とする。すなわち検索データとしての
記号コードの入力に対して、その記号コードと記憶して
いる記号コードとの比較を行ない、一致するものがあれ
ば、一致信号と合わせて一致した記号のアドレスを出力
する。このような連想記憶装置の大容量化が可能になれ
ば、知識情報処理に広く応用することが出来る。

しかし、連想記憶装置を大容量化するには次のような問
題がある。

１、連想記憶装置に従来から使われているメモリーセル
は、ワード並列ビット並列に検索を行なうために、その
内部に比較機能を有しており、−船釣に言って汎用ＲＡ
Ｍセルより面積が４倍程度大きい。

２、また、多重マツチに対応して一致アドレスを出力す
るプライオリティ・エンコーダは、その出力が１ビット
増す毎に回路が急激に複雑になり、そこでの処理時間も
大きくなるため、８ビット程度以上のものは作りにくい
。

そこでこれらの問題を解決するために、特開昭６３−１
１９８３０号公報の「選択的連想記憶装置及びその制御
方式］が、汎用ＲＡＭマトリックスを用いて選択的に記
憶内容の検索を行なう方式を提示している。

この発明においては、上述の問題１を解決するために、
比較機能をセルの外に出すことにより連想記憶装置のメ
モリーセルを１個の汎用ＲＡＭセルで構成している。こ
れにより、従来の連想記憶装置のメモリーセルを用いた
場合よりも、セルの面積を大幅に小さくすることが出来
る。上述の問題２を解決するためには、メモリーマトリ
ックスをいくつかのエリアに分割してプライオリティ−
エンコーダをこれらの分割されたエリアで共有する。こ
れによって、連想記憶装置の記憶容量を増やしても、分
割されるエリアの数も増やすことにより、プライオリテ
ィ−エンコーダの回路規模を一定のままで抑えることが
出来る。

なお、この方式では、全ての記憶内容に対する検索が同
時に行えず、一つのエリアに対してしか同時に検索でき
ないという問題がある。しかしこの問題は、被検索デー
タを、例えば先頭の数ビットなどで分類し、その分類に
応じてそれぞれのエリアに登録する方法により解決され
る。なぜなら、これにより１、検索は一つのエリアに対
してだけ行なえばよく、他のエリアを検索する必要がな
くなるからである。

（発明が解決しようとする課題） 上記の発明により、上記問題２は解決された。しかし、
問題１についてはセル面積の問題については解決された
ものの、汎用ＲＡＭに比べると比較回路を付加しなけれ
ばならない。比較回路はＲＡＭセルに換算するとほぼ３
セル分の面積を必要とするのでこの分だけ、余分な面積
を必要とする欠点を有している。従って大容量化が難し
いという問題があった。本発明の目的はこの問題点を解
決することにある。

（課題を解決するための手段） 本発明の選択的連想装置は、複数個のＲＡＭマトリック
スと、前記ＲＡＭマトリックスの行方向の各ビット線に
接続される書き込み手段と、前記各ビット線に接続され
、読み取り手段と比較手段を一体化した読み取りｌ比較
手段と、前記複数の書き込み手段と読み取りｌ比較手段
につながる行方向共通線と、前記書き込み手段と前記読
み取りｌ比較手段につながる列方向共通線対と、前記複
数の行方向共通線につながる行デコード手段と、前記各
ＲＡＭマトリックスのワード線につながるそれぞれの列
デコード手段と、前記列方向共通線対につながるマスキ
ング手段と、前記複数個の読み取りｌ比較手段に接続さ
れる行方向の比較結果読み取り共通線と、前記複数の比
較結果読み取り共通線に接続されるエンコード手段とを
備えて構成され、その制御方式は、少なくとも書き込み
モード、読み取リモート並びに検索モードを備え、書き
込みモードにおいては、前記列デコード手段により書き
込みを行なうエリアを選択し、選択されたエリア内の、
前記行デコード手段により選択されたＲＡＭセルに前記
列方向共通線対よりデータの書き込みを行ない、読み取
リモートにおいては、前記列デコード手段により読み取
りを行なうエリアを選択し、選択されたエリア内の、前
記行デコード手段により選択されたＲＡＭセルから前記
列方向共通線対よりデータの読み取りを行ない、検索モ
ードにおいては、前記列デコード手段により検索を行な
うエリアを選択し、選択されたエリア内の全てのＲＡＭ
セルのデータと前記列方向共通線対に与えられた検索デ
ータとの比較を行ない、比較結果を前記比較結果読み取
り共通線より読み取り、特に、検索のマスキング動作を
行なうときは与えられたデータの如何にかかわらず前記
マスキング手段により前記列方向共通線対に０を与えて
、マスキングを行なうようになっている。

（作用） １、連想記憶装置においては、メモリマトリックスに比
べて、その周囲のエンコード手段やアドレスデコード手
段が大きく、メモリマトリックスを大きくするに連れて
その比率が大きくなるため、記憶容量の増大が困難であ
った。そこでメモリマトリックスをいくつかの領域に分
け、そのうちの一つを選択的に駆動するようにすれば、
周囲のエンコード手段やデコード手段を大きくしないで
メモリマトリックスを大きくすることが出来る。

２、比較機能をメモリセルから外に出すのみでなく、読
み取り回路と一体化することにより、高集積化されたＲ
ＡＭマトリックスをそのまま連想記憶装置に使えるよう
になり、はとんど面積の増大無しに連想記憶装置を構成
できる。

上記二項により、汎用ＲＡＭ並の大容量連想記憶装置の
実現が可能になる。

（実施例） 第１図は、本発明による選択的連想記憶装置の実施例を
示す構成図である。同図において選択的連想記憶装置は
、アドレス入力端子１０１．１０２と、マスク信号入力
端子１０３と、データ入力端子１０４と、データ出力端
子１０５と、一致アドレス出力端子１０６と、ＲＡＭセ
ル１１６のアレイで構成される、複数個のＲＡＭマトリ
ックス１１０と、そのビット線１１２に接続される書き
込み回路１２０と、ビット線１１２に接続される読み取
りｌ比較回路１３０と、複数の書き込み回路１２０と読
み取りｌ比較回路１３０につながる列方向共通線対１８
０と、複数個の書き込み回路１２０と複数個の読み取り
ｌ比較回路１３０に接続される行方向共通線１９０と、
複数個の読み取りｌ比較回路１３０に接続される比較結
果読み取り共通線１９５と、それを制御する比較結果読
み取り回路１９６と、ＲＡＭマトリックス１１０のワー
ド線１１４につながる列デコーダ１５０と、行方向共通
線１９０につながる行デコーダ１６０と、列方向共通線
対１８０につながるマスキング手段と、比較結果読み取
り共通線１９５に接続されるエンコーダ１７０とを備え
ている。

以下に、第１図に示した実施例について、各部の構成と
その制御方法を順に説明する。その後で全体の制御方法
についてまとめて述べる。

まず、ＲＡＭマトリックス１１０について説明する。Ｒ
ＡＭマトリックス１１０は半導体ＬＳＩメモリのほとん
どのチップで共通して用いられるものである。このＲＡ
Ｍマトリックス１１０には、ダイナミック（Ｄ）ＲＡＭ
セルや、スタティック（Ｓ）ＲＡＭセル、あるいは電気
的に消去出来るリードオンリーメモリ（ＥＥＦＲＯＭ）
などのメモリセル１１６が、行方向のビット線１１２と
列方向のワード線１１４の交点に配置されている。

ＲＡＭマトリックス１１０の一般的な使用法では、ワー
ド線１１４につながる列デコーダ１５ｏ（こちらを行デ
コーダと呼ぶ場合が多い）の入力端子１０２にアドレス
コードを与え、選択されたワード線に沿う全てのＲＡＭ
セル１１６を読み取り書き込み（以下Ｒ／Ｗと略す）可
能状態にする。それらの内から行デコーダ１６０で選ば
れたセルのみ、ビット線１１２を通してデータのＲ／Ｗ
動作を行なう。

本発明では、ＲＡＭマトリックス１１０を連想記憶装置
として用いるため、ＲＡＭマトリックス１１０のビット
線１１２に、書き込み回路１２０と、読み取り回路と比
較回路を一体化した読み取りｌ比較回路１３０を接続ス
る。ＲＡＭマトリックスは１ワードあたりのビット数分
だけ用意し、各ＲＡＭマトリックス１１０に１ワードの
１ビツトずつを記憶させる。例えば１ワードが８ビツト
であれば８個のＲＡＭマトリックス１１０を並べること
になる。各ＲＡＭマトリックス１１０はいくつかのエリ
アに分けられ、その内の一つを選択してデータの読み取
り（Ｒ）、書き込み（Ｗ）、検索の各動作を行なう。エ
リアの選択は、入力端子１０２よりエリア選択コードを
入力し、それぞれの列デコーダ１５０でワード線１１４
を選択することにより行なわれる。〜Ｗ動作を行なう時
は、エリアを選択すると共に、行デコーダ１６０にアド
レスコードを与えて、エリア内でのアドレスを指定する
。指定されたアドレスに書き込み回路１２０からデータ
の書き込み動作を行なうか、または、指定されたアドレ
スのデータを読み取りｌ比較回路１３０で読み取る。検
索動作の場合は、選択されたエリア内の全ての記憶デー
タと検索データとの比較が、読み取りｌ比較回路１３０
と、比較結果読み取り共通線１９５、及び比較結果読み
取り共通回路１９６により行なわれる。検索は、後で詳
しく述べるように、選択されたエリアについてワード並
列ビット並列に行なえる。全エリアについて並列に検索
できないところが、通常の連想記憶装置と違う。このた
め、本発明による連想記憶装置を、選択的連想装置と呼
ぶ。

このように、選択的連想装置として用いるため、ＲＡＭ
マトリックス１１０を通常とは違う方法で使用している
。この使用法では、各ＲＡＭマトリックス１１０当りの
ワード線の本数は、分割されるエリアの数に対応し、ビ
ット線の本数は、各エリア当りのワード数に対応する。

１ワードは、１ビツトずつ各ＲＡＭマトリックスに分け
て記憶される。

第２図は、本発明における読み取りｌ比較回路１３０の
回路構成例を、ＲＡＭセル１１６とともに示したもので
ある。この構成例ではＲＡＭセル１１６として、スタテ
ィックＲＡＭセルを用いたものを示している。まず、こ
の回路を用いた読み取りについて説明すると、ワード線
１１４がハイレベルになるとＳＲＡＭセル１１６のデー
タがビット線対２０１に読みだされる。第１図のデコー
ダ１６０により第２図の行方向共通線１９０が選択され
ていれば、トランジスタ２０４はオンしており、ビット
線対２０１のデータは、差動対を構成するトランジスタ
２０２．２０３で増幅されて、列方向共通線対１８０に
読み出される。次に、検索時はワード線１１４がハイレ
ベルになり、ＳＲＡＭセル１１６のデータがビット線対
２０１に読み出されると同時に、列方向共通線対１８０
に検索データを与え、トランジスタ２０２とトランジス
タ２０３で、ビット線対２０１のデータと、列方向共通
線対１８０のデータとの間で排他的論理和（ＥＸＯＲ）
を取る。この時、第１図の比較結果読み取り共通回路１
９６を用いて、比較結果読み取り共通線１９５はハイレ
ベルにプリチャージしておく必要がある。ビット線対２
０１のデータと列方向共通線１８０のデータとが不一致
であれば、トランジスタ２０５のゲート電圧がハイレベ
ルになり比較結果読み取り共通線１９５の電荷を引き抜
くことにより不一致したことが読み出される。このよう
に、読み取りに用いる差動対と比較に用いるＥＸＯＲゲ
ートを一体化して読み取りｌ比較回路を小さな回路で構
成できる。

第３図は本発明におけるマスキング回路１４０の構成例
を示したものである。マスク信号入力端子１０３がハイ
レベルになると、データ入力端子１０４から与えられた
データにかかわらず、列方向共通線対１８０はＡＮＤゲ
ート３０２によりどちらともローレベルになる。これに
より、第２図において、ビット線対２０１に読み出され
たデータにかかわらず、トランジスタ２０５のゲート電
圧はローレベルになり、比較結果読み取り共通線１９５
の電荷の引き抜きが起こらないので、一致と判定される
ことになる。

このような構成で、すくなくζも各エリアからのデータ
の読み取り（Ｒ）、各エリアへのデータの書き込み（Ｗ
）、各エリアの記憶データに対する検索の４モードの動
作を行なう。以下、各動作モードについて詳しく述べる
。説明は第１図に基づいて行なう。

書き込み動作は次のように行なう。それぞれの列デコー
ダ１５０の入力端子１０２にエリア選択コードを与えて
、ワード線１１４を選択駆動するこれにより、エリアが
選択される。それと共に行デコーダ１６０の入力端子１
０１にアドレスコードを与えて行方向共通線１８０を選
択し、それにつながる書き込み回路１２０を駆動する。

これにより、アドレスが選択される。選択されたエリア
及びアドレスにより指定されるＲＡＭセル１１６にデー
タの書き込みが行なわれる。

読み取り動作は次のように行な、う。それぞれの列デコ
ーダ１５０の入力端子１０２にエリア選択コードを与え
て、ワード線１１４を選択駆動する。これにより、エリ
アが選択される。それと共に行デコーダ１６０の入力端
子１０１にアドレスコードを与えて行方向共通線１８０
を選択し、それにつながる読み取りｌ比較回路１３０を
読み取り状態にする。これにより、アドレスが選択され
る。選択されたエリア及びアドレスにより指定されるＲ
ＡＭセル１１６からデータの読み取りが行なわれる。以
上の２モードにおいて、各ＲＡＭマトリックス１１０は
１ワードの１ビツトずつを記憶し、データの入出力は各
ＲＡＭマトリックス並列に行なわれるので、汎用ＲＡＭ
と同じワード直列ビット並列なＲ／Ｗ動作が行える。

検索動作は次のようにして行なう。入力端子１０２より
エリア選択コードを与えて検索するエリアを選択する。

選択されたエリア内の全ＲＡＭセルのデータはビット線
１１２を通して読み取りｌ比較回路１３０に与えられ、
データ入力端子１０４から列方向共通線対１８０を通し
て与えられた検索データと比較される。同じ比較結果共
通線１９５につながる各読み取りｌ比較回路１３０の出
力は、比較結果読み取り共通線１９５及び比較結果読み
取り共通回路１９６により論理積を取られる。エンコー
ダ１７０の出力端子１０６は、検索データと一致した記
憶データのアドレスを出力する。マスキング回路１４０
に入力端子１０３からマスク信号を与えると、そのマス
キング回路１４０につながる読み取りｌ比較回路１３０
の出力は常に一致を示す。これによって、一部のビット
の違いを無視したデータの検索が可能になる。

以上において、検索データはワード直列ビット並列に入
力される。入力されたデータワードは、選択されたエリ
ア内の全ワードと並列に比較され、その結果はエンコー
ダに並列に入力される。

（発明の効果） 以上、詳細に説明したように、本発明により大容量の連
想記憶装置を実現することが容易に可能になる。それは
本発明の次のような効果による。

１、連想記憶装置をいくつかのエリアに分は選択的に用
いることにより、エンコーダなどの周辺回路を大きくす
ることなく、記憶容量を増やすことが出来る。

２、複数のエリアで比較回路を共有するだけでなく、更
にこの比較回路を読み取り回路と一体化することにより
、汎用ＲＡＭとほとんど同じ構成で連想記憶装置を構成
することが出来るようになつた。例えば、第２図に示し
た構成例では、読み取りｌ比較回路は、汎用ＲＡＭの読
み取り回路と比べて、トランジスタ２０５と比較結果読
み取り共通線１９５を追加した点だけが違うだけである
。これらは、メモリ全体の構成からすると無視できるほ
どの大きさである。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す構成図、第２図は
第一の実施例における読み取りｌ比較回路の構成の一例
の説明図、第３図は第一の実施例におけるマスキング回
路の構成例の説明図である。

Claims (2)

【特許請求の範囲】
1. （１）複数個のＲＡＭマトリックスと、前記ＲＡＭマト
   リックスの行方向の各ビット線に接続される書き込み手
   段と、前記各ビット線に接続され、読み取り手段と比較
   手段を一体化した読み取り／比較手段と、前記複数の書
   き込み手段と前記複数の読み取り／比較手段につながる
   行方向共通線と、前記複数の書き込み手段と前記複数の
   読み取り／比較手段につながる列方向共通線対と、前記
   複数の行方向共通線につながる行デコード手段と、前記
   各ＲＡＭマトリックスのワード線につながるそれぞれの
   列デコード手段と、前記列方向共通線対につながるマス
   キング手段と、前記複数個の読み取り／比較手段に接続
   される行方向の比較結果読み取り共通線と、前記複数の
   比較結果読み取り共通線に接続されるエンコード手段と
   を備えたことを特徴とする選択的連想記憶装置。
2. （２）請求項１記載の選択的連想記憶装置の制御方式で
   あって、少なくとも書き込みモード、読み取リモート並
   びに検索モードを備え、書き込みモードにおいては、前
   記列デコード手段により書き込みを行なうエリアを選択
   し、選択されたエリア内の、前記行デコード手段により
   選択されたＲＡＭセルに前記列方向共通線対よりデータ
   の書き込みを行ない、読み取リモートにおいては、前記
   列デコード手段により読み取りを行なうエリアを選択し
   、選択されたエリア内の、前記行デコード手段により選
   択されたＲＡＭセルから前記列方向共通線対よりデータ
   の読み取りを行ない、検索モードにおいては、前記列デ
   コード手段により検索を行なうエリアを選択し、選択さ
   れたエリア内の全てのＲＡＭセルのデータと前記列方向
   共通線対に与えられた検索データとの比較を行ない、比
   較結果を前記比較結果読み取り共通線より読み取り、検
   索のマスキングを行なうときは検索データの如何にかか
   わらず前記マスキング手段により前記列方向共通線対に
   ０を与えて、マスキングを行なうことを特徴とする選択
   的連想記憶装置の制御方式。