JPH01175029A - 機能記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、機能記憶回路に関する。より詳細には、本発
明は、記憶内容の一致や大小比較演算処理が可能な新規
な機能記憶回路の構成に関する。

このような機能記憶回路は、内容検索処理、ソーティン
グ処理あるいは情報変換処理等を極めて高速に実行する
ことが可能であり、特に、情報検索システム、バタン認
識システム、人工知能、機械翻訳、画像処理システム等
の新規なシステムを構成する記憶装置として有利に使用
することができる。

従来の技術 データの格納以外の特定の機能を備えた記憶回路として
既に報告されているものとして、電子通信学会技術研究
会資料ｓ　ｓ　Ｄ８３−７８に記載されているような機
能記憶回路を挙げることができる。

この機能記憶回路は、スタティックＲＡＭの各メモリセ
ルに５個のＭＯＳ）ランジスタと８本の配線とを付加し
て所定の構成とすることによって、記憶内容の一致検索
が可能となっている。

ところで、記１意回路に格納されたデータに対して最も
一般的に行われる処理として内容検索処理やソーティン
グ処理が挙げられる。このようなデータ処理では、格納
データの大小比較演算を欠かすことができないが、大小
比較演算処理を実行するハードウェアの実現は困難であ
るといわれ、現在のところ、記憶回路に大小比較演算機
能を具備したものは実現されていない。

一方、ソフトウェアによる大小比較演算処理を実行する
には、記憶情報が予め値の大小の順番にソーティングさ
れていることが必要であり、更に、ソーティングされて
いる記憶情報の大小比較検索処理は、記憶情報の項目数
をＮとするとｌｏｇ２Ｎ回の読取り並びに比較処理が必
要である。従って、記憶回路にランダムに格納されたデ
ータに対してする大小比較演算をソフトウェアによって
実行しようとすると、処理時間が極めて長くなる。

発明が解決しようとする問題点 そこで、本発明は、上記従来技術の問題点を解決し、格
納データの大小比較演算処理を実施する機能を具備した
新規な記憶回路の構成を提供することにある。

問題点を解決するための手段 即ち、本発明に従い、互いに相補的な正負のデータを供
給する１対の正ビット線並びに負ビット線を具備する記
憶素子と、該記憶素子の正負の内容を出力する正、負内
容線と、該正、負内容線と該正、負ビット線と外部から
供給された一致入力線とを入力として一致出力を発生す
る一致検出回路と、正、負内容線の少なくとも一方と正
、負ビット線の少なくとも一方と一致入力線とを入力と
し、比較出力を発生する比較手段とを含むことを特徴と
する機能記憶回路が提供される。

本発明の一態様に従うと、前記一致検出手段は、前記正
ビット線並びに負ビット線の間に直列に接続され、該正
内容線並びに該負内容線によって導通状態が制御される
第１並びに第２のトランジスタと、該第１並びに第２ト
ランジスタの接続点と一致入力線とに入力が接続されて
一致出力を発生するように構成された論理積手段とによ
って構成することができる。

また、本発明の池の態様に従うと、前記比較手段は、比
較出力と第１電源との間に直列に接続され、前記負内容
線と前記正ビット線と前記−牧入力線とにより導通を制
御される第３、第４、第５トランジスタによって構成す
ることもできる。

更に、本発明の好ましい一実施態様に従うと、前記比較
手段は、前記負ビア）線と前記正内容線と前記−数入力
線とによってそれぞれ導通状態が制御される、比較出力
と第１電源間に直列に接続された第３、第４、第５トラ
ンジスタによって構成することもできる。

更にまた、本発明の好ましい一実施態様に従うと、前記
比較手段は、第６、第７、第８、第９並びに第１０トラ
ンジスタにより構成され、ここで、該第６、第７、第８
、第９並びに第１０トランジスタは、前記負内容線、前
記正ビット線、前記−牧入力線、前記負ビット線並びに
前記正内容線によってそれぞれ導通を制御され、更に、
該第６、第７、第９並びに第１０トランジスタが、第１
比較出力と第２比較出力との間に直列に接続され、第７
トランジスタと第９トランジスタとの接続点と第１電源
との間に第８トランジスタが接続されるように構成する
ことができる。

作用 本発明の機能記憶回路は、互いに正負のデータを供給す
る第１、第２ビット線に接続される記憶素子と、記憶素
子の正負の内容を出力する第１、第２内容線と第１、第
２ビット線と外部から供給された一致入力線とを入力と
し、一致出力を発生する一致検出回路と、第１、第２内
容線の少なくとも一方と、第１、第２ビット線の少なく
とも一方と、−牧入力線とを入力とし、比較出力を発生
する比較回路とを有することをその主要な特徴としてい
る。

即ち、本発明に従う機能記憶回路は、前述した従来の機
能記憶回路では実現されていなかった検索データと記憶
情報との高速な大小比較演算処理を素子数や配線等の回
路規模を極端に拡大することなく実現している。

実施例 以下に図面を参照して本発明をより具体的に詳述するが
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。

実施例１ 第１図は、本発明に従う機能記憶回路の基本的な構成を
示すブロック図である。

第１図に示すように、本発明に従う機能記憶回路は、Ｒ
Ａ　ＭＩＯＩ　と一致判別回路１０７と比較回路１０９
とから主に構成されている。

この記憶回路において、ＲＡＭｌ０Ｉは、後述するよう
に、所謂スタティックＲ，Ａ　Ｍの機能を備えている。

ＲＡＭｌ０Ｉに設けられた１対の正ビット線１０２並び
に負ビット線１０３は、互いに正負書込みデータ、読取
りデータあるいは検索データを供給する。また、正内容
線１０４並びに負内容線１０５は、それぞれＲＡＭｌ０
Ｉの記憶内容の正負出力線である。更に、ワード線１０
６は、ＲＡＭｌ０Ｉの読取り動作時あるいは書込み動作
時に駆動される。

一致検出回路１０７は、正、負ビット線１０２．１０３
から供給された検索データと、正、負内容線１０４．１
０５に供給されたＲＡＭｌ０Ｉの記憶内容との一致検出
結果に、上位ビットからの一致入力線１１０との論理積
を施した結果を一致出力１０８として発生する。

比較回路１０９は、−数入力線１１０と正、負ピント線
１０２．１０３と正、負内容線、１０４．１０５とを入
力とし、正、負ビット線１０２．１０３に外部から供給
された検索データと正、負内容線１０４．１０５に与え
られるＲＡＭｌ０Ｉの内容との大小比較演算を行い、そ
の演算結果を第１、第２比較出力１１１．１１２として
出力する。

第２図は、第１図に示した回路におけるＲＡＭ１０１の
構成を詳細に示す回路図である。

このＲＡＭｌ０Ｉ　は、６個のＭＯＳトランジスタ２０
１．２０２．２０３．２０４．２０５．２０６　により
構成されたスタティックＲＡＭである。尚、第２図にお
いて、ＩＩ　Ｎ　＋１　と“′Ｐ”との各表示は、その
表示に近接したトランジスタが、ＮチャネルＭＯ３）ラ
ンジスタあるいはＰチャネルＭＯ３）ランジスタである
ことを示している。

このＲＡＭｌ０Ｉの書込み動作は、正ビット線１０２と
負ビット線１０３とに各々正負の書込みデータを供給す
ると共にワード線１０６に高電位を与えることで行われ
る。また、読取り動作は、正、負ビット線１０２．１０
３を高インピーダンス状態にすると共にワード線１０６
を高電位にすることにより、正、負ビット線１０２．１
０３に記憶内容が出力される。

また、このＲＡＭｌ０Ｉは、正内容線１０４と負内容線
１０５とを備え、正負の記憶内容をそれぞれ常時出力し
ている。これらの書込み、読取り並びに記憶内容の出力
によって、このＲＡＭｌ０Ｉは一般的なスタティックＲ
ＡＭとして動作する。

上述のようなＲＡＭｌ０Ｉを搭載した第１図に示す機能
記憶回路について、まず、検索動作について説明する。

検索動作の期間中は、ワード線１０６は低電位に保持さ
れ、外部から正負の検索データが、正、負゛ビット線１
０２．１０３に供給される。一方、前述のように、ＲＡ
Ｍｌ０Ｉの正負の記憶内容は、正、負内容線１０４．１
０５に常時出力されている。

ここで、正負の検索データを各々Ｄ、、Ｄとし、正負の
記憶内容を各々Ｍｎ　、Ｍｈとし、−牧入力線１１０上
の情報をＣＩ（ｎ。１）とすると、一致検出回路は、 （Ｄ、、・Ｍ、、＋Ｄ、　　・Ｍ、）　　・Ｃ１い、１
）（但し、〔・〕は論理積、〔＋〕は論理和をそれぞれ
意味している） の論理演算を行い、この演算結果Ｃ０ｎを一致出力１０
８として発生する。即ち、−牧入力線１１０の情報Ｃ１
＜ｈ＊＋）は、隣接する上位ビットに関する機能記憶回
路の一致出力であり、上位ビ９．トの検索データと記憶
内容とが等しいことを示す。

また、比較回路１０９はり、、・Ｍｌ　・Ｃ１（１゜１
）の論理演算結果が真の場合に第２比較出力１１１を接
地し、Ｔ５．、・Ｍ、、・Ｃ１（、、。ｌ、の論理演算
結果が真の場合に第２比較出力１１２を接地する。した
がって、第１比較出力１１１は上位ビットが一致し、Ｄ
〉Ｍ　の場合に接地される。第２比較出力１１２は上位
ビットが一致し、Ｄｈ＜ｌｖＬの場合に接地される。な
お、第１、第２比較出力１１１．１１２にはそれぞれ電
源を介して負荷抵抗が接続されるが、複数の機能記憶回
路の第１、第２比較出力１１１１１１２に共通に接続さ
れるので、第１図には負荷抵抗を図示していない。この
負荷抵抗により、第１比較出力１１１はＤ１≦Ｍ０の場
合に高電位となり、第２比較出力はり。＞Ｍｙ＋の場合
に高電位となる。

従って、本発明の機能記憶回路は第１、第２比較出力１
１１．１１２及び一致出力１０８とにより、検索データ
と記憶内容との大小関係及び一致関係を出力することが
できる。

実施例２ 第３図は、本発明に従う機能記憶回路の他の態様の構成
を示す回路図である。

この機能記憶回路も、第１図に示したように、スタティ
ックＲＡＭ素子１０１　と、一致検出回路１０７と比較
回路１０９　とから主に構成されている。

この機能記憶回路においては、ＲＡＭ素子１０１の正ビ
ット線１０２と負ビット線１０３間に直列に接続された
第１５第２Ｍ０３）ランジスタ３０１．３０２と、その
接続点と一致入力線１１０とを入力とし、一致出力１０
８を発生するＡＮＤゲート３０８　とによって一致検出
回路１０７が構成される。

ここで、正、負ビット線１０２．１０３に供給される検
索データを各々Ｄ１、Ｔ５．、とし、正、負内容線１０
４．１０５に供給されるＲＡＭ素子１０１の記憶内容を
各々Ｍ、、Ｍ。とじ、−牧入力線１１０上の情報をｃ、
（ｎ＋＋１とすると、一致出力１０８には（Ｄｈ　　−
Ｍｙ、　＋Ｄ、・Ｍ、）ＩＣ，（、、Ｂの論理演算結果
が出力される。即ち、検索データと記憶内容とが一致し
た場合に一致出力は真となる。

一方、比較回路１０９は、第３、第４、第５、第６、第
７Ｍ０Ｓトンランジスタ３０３．３０４．３０５．３０
６．３０７で構成されている。即ち、第３、第４、第６
、第７Ｍ０５ｌ−ランジスタ３０３．３０４．３０６．
３０７は、第１比較出力１１１　と第２比較出力１１２
間で直列に接続され、それらのゲートは各々負内容線１
０５、正ビット線１０２、負ビット線１０３、正内容線
１０４に接続されている。また、第５Ｍ０３）ランジス
タ３０５　は第４Ｍ０Ｓトランジスタ３０４と第７Ｍ０
Ｓトランジスタ３０７の接続点とアース間に設けられ、
そのゲートは一致入力線１１０に接続される。

ここで、−牧入力線１１０は本機能記憶回路の上位ビッ
トの検索デー°夕と記憶内容との一致結果を示す。従っ
て、第１比較出力１１１はり、＜Ｍ。の場合に開放され
、第２比較出力はり、　＞Ｍ、の場合に開放されること
になる。すなわち、検索データと記憶内容との大小関係
及び一致関係が得られる。

実施例３ 第４図は、本発明の更に異なる態様を示す回路図である
。

同図に示す機能記憶回路も、基本的な構成は上述の他の
態様と変わらず、スタティックＲＡＭ素子１０１　と、
一致検出回路１０７　と、比較回路１０９とから構成さ
れている。

この実施例３の機能記憶回路が第３図に示した回路と異
なる点は比較回路１０９の構成にあり、第　　　３図に
おける第２比較出力１１２を発生する第６、第７Ｍ０Ｓ
トランジスタ３０６．３０７の代わりに第１、第２Ｍ０
８）ランジスタ３０１．３０２の接続点３０９にゲート
入力が接続され、第２比較出力１１２と電源Ｖとの間に
接続された第８ＰチヤネルＭ○Ｓトランジスタ４０８を
設けていることにある。即ち、この回路では、接続点３
０９　は正、負ビット線１０２．１０３に供給される検
索データと正、負内容線１０４．１０５に出力されてい
る記憶内容との一致を示す。

接続点３０９にゲート入力が接続された第８Ｐチヤネル
ＭＯ３）ランジスタ４０８　は、検索データと記憶内容
が一致している場合に非導通となる。尚、第２比較出力
１１２にはアースを介して図示していない抵抗が接続さ
れているので、第２比較出力１１２は一致の場合に低電
位となる。第２比較出力１１２は、ＡＮＤゲート３０８
を介さずに隣接する機能記憶回路と接続されるので、ビ
ット数を拡張しても高速な比較結果が出力される。また
、第１比較出力１１１は第３図と同様に検索データが記
憶内容と等しいか大きい場合に高電位となる。即ち、第
１、第２比較出力１１１．１１２により、大小関係と一
致関係を得ることが可能となる。

実施例４ 第５図は、本発明の更に異なる第４の態様の構成を示す
回路図である。尚、この実施例は、本発明に従う機能記
憶回路のビット数とワード数を拡張した構成例である。

即ち、この機能記憶回路は、〔ｍ行×ｎ列〕配置された
機能記憶ユニット５０１　と、−行Ｎ列の読取り・書込
み回路５０２と、等電位に接続された同一行の機能記憶
ユニット５０１の第１比較出力、１１１及び第２比較出
力１１２の各々一端と電源Ｖ間に接続される２ｍ個の抵
抗５０３とを含んで構成される。ここで、各機能記憶ユ
ニット５０１　は第１図、第３図あるいは第４図に示し
たような単独の機能記憶回路をいずれも適用することが
できる。但し、第４図のに示したような構成の機能記憶
回路を用いる場合には、第２比較出力１１２につながる
抵抗５０３の一端は電源Ｖではなく接地される。

この機能記憶回路においては、同一列の機能記憶ユニッ
ト５０１の正、負ビット線１０２．１０３は同一列の読
取り・書込み回路５０２に接地され、同一行の機能記憶
ユニット５０１　のワード線１０６は等電位に接続され
る。このように接続することにより、本図の機能記憶回
路はｍワードｎビットの記憶構成となり、最左列が最上
位ビット、最左列が最下位ビットに対応する。

読取り・書込み回路５０２は読取り動作の場合にワード
線１０６で選択された行の機能記憶ユニット５０１の記
憶内容を正、負ビット線１０２．１０３を介して読取り
、さらにデータ線５０４に供給する。−方、書込み動作
や検索動作ではデータ線５０４に供給された書込みデー
タや検索データを全列の正、負ビット線１０２．１０３
に印加する。

各行の機能記憶ユニット５０１において、−散出力１０
８は隣接する右列、すなわち隣接下位ビットの機能記憶
ユニット５０１の一致入力線１１０に接続されている。

但し、最上位ビットの機能記憶ユニッ）５０１の一致入
力線１１０は電源Ｖにつながる。

以下に上述のような構成の回路の検索動作を説明するが
、この説明にあたり、データ線５０４と読取り・書込み
回路５０２を介して各列の正、負ビット線１０２．１０
３に印加されるｎビットの検索データを、各々（Ｄ、、
Ｄ、、−、、−・・Ｄυと（Ｔ５７、Ｔ５アー５、・・
・Ｔ５１）とし、同一行の機能記憶ユニット５０１の記
憶内容を（Ｍ、、、Ｍ、　、　、　　−・−Ｍ、）と表
現する。

機能記憶ユニット５０１として、第１図あるいは第３図
に示したような機能記憶回路を採用したとすると、各行
の第１比較出力１１１０反転はの演算結果を示す。（１
）式の第１項は、最上位ビットに関する比較結果り。＞
Ｍ、を意味し、第２項は最上位ビットが等しく、且つ、
Ｄｎ−＋　　＞Ｍ、　１を示す。従って、（１）式で表
現される第１比較出力１１１の反転は （Ｄ、、Ｄ７−１、−・・Ｄ　、）　＞　（Ｍ、、Ｍｎ
−１、Ｍ、）・・・（２） となるので、第１比較出力１１１は （ＤＩ、、［）ｈ−＋、・・・Ｄ、）≧（Ｍ、、、Ｍ　
ｌ、−１、Ｍ、）・・・（３） の検索結果を示す。即ち、第１比較出力１１１は検索デ
ータが記憶データより小さい、あるいは等しいことを与
える。

同様にして、第２比較出力１１２の反転はの演算結果で
あるから、第２比較出力１１２は検索データが記憶デー
タより大きい、あるいは等しいことを示す。

また、機能記憶ユニット５０１　として第４図に示した
機能記憶回路を採用した場合は、検索データと記憶内容
の各ビットとが不一致の場合に、機能記憶ユニット５０
１内の第８ＰチヤネルＭＯ３）ランジスタ４０８が導通
する。従って、第２比較出力１１２は検索データと記憶
データの不一致を示すことになる。

以上説明した検索動作は各行の機能記憶ユニット５０１
で並列に行われ、各ワードの記憶内容に対する検索結果
は各行の第１１第２比較出力１１１１１１２により得ら
れる。

なお、以上説明した機能記憶回路内の比較回路１０９は
第１１第２比較出力１１１．１１２による大関係と小関
係の２種類の比較出力を発生していたが、いずれか一方
の比較出力にすることも可能である。

この場合、比較回路１０９は３個のＭＯＳ）ランジスタ
で構成できる。また、ＭＯＳトランジスタをバイポーラ
トランジスタや他のスイッチ手段に置換えることも本発
明の技術的範囲を逸脱するものではない。

発明の詳細 な説明したように、本発明に従う機能記憶回路は、従来
の機能記憶回路では処理できなかった大小比較演算が処
理可能である。

この本発明の機能記憶回路における大小比較演算処理は
、従来のソフトウェアによる同じ処理に比較すると極め
て処理速度が速い。

また、本発明に従う機能記憶回路は、トランジスタ数に
おいては、従来公知の一般的なスタティックＲＡＭの構
成に、５個のトランジスタと１個のゲートとを付加すれ
ば実現できる。従って、公知の集積回路製造技術によっ
て、同規模のスタティックＲＡＭの１／２あるいは１／
３程度の記憶容量を備えたものを容易に実現できる。例
えば、２５６にバイトのスタティックＲＡＭを製造する
技術と設備によって、１２８にバイトあるいは８０にバ
イト程度の機能記憶回路を提供することができる。

従って、この機能記憶回路を、情報処理システムの記憶
装置として利用することにより、著しく高速な検索処理
やソーティング処理が可能な情報処理装置を提供するこ
とができる。

【図面の簡単な説明】

第１図は、本発明に従って構成された機能記憶回路の基
本的な構成を示す図であり、 第２図は、本発明に従う機能記憶回路のより具体的な構
成例を示す回路図であり、 第３図は、本発明に従う機能記憶回路の構成例の他の態
様を示す回路図であり、 第４図は、本発明に従う機能記憶回路の更に他の態様を
示す回路図であり、 第５図は、本発明に従う機能記憶回路のビット数とワー
ド数を拡張した場合の構成例である。 〔主な参照番号〕 １０１・・・・・スタティックＲＡＭ素子、１０２・・
・・・正ビット線、 １０３・・・・・負ビット線、 １０４・・・・・正内容線、 １０５・・・・・負内容線、 １０６・・・・・　ワード線、 １０７・・・・・−数構出回路、 １０８・・・・・−散出力、 １０９・・・・・比較回路、 １１０・・・・・−成入力線、 １１１・・・・・第１比較出力、 １１２・・・・・第２比較出力、 ２０１．２０２．２０３．２０４．２０５．２０６・・
・・・・・・・・・・ＭＯ５Ｉ−ランジスタ、 ３０１・・・・・第１Ｍ０３）ランジスタ、３０２・・
・・・第２Ｍ０３）ランジスタ、３０３・・・・・第３
Ｍ０３）ランジスタ、３０４・・・・・第４Ｍ０Ｓトラ
ンジスタ、３０５・・・・・第５Ｍ０Ｓトランジスタ、
３０６・・・・・第６Ｍ０３）ランジスタ、３０７・・
・・・第７Ｍ０Ｓトランジスタ、３０８　　・・・・・
　ＡＮＤゲート、４０８・・・・・第８ＰチヤネルＭＯ
３）ランジスタ、５０１・・・・・機能記憶ユニット、 ５０２・・・・・読取り・書込み回路、５０３・・・・
・抵抗

Claims (1)

【特許請求の範囲】
1. 互いに相補的な正負のデータを供給する１対の正ビット
   線並びに負ビット線を具備する記憶素子と、該記憶素子
   の正負の内容を出力する正、負内容線と、該正、負内容
   線と該正、負ビット線と外部から供給された一致入力線
   とを入力として一致出力を発生する一致検出手段と、正
   、負内容線の少なくとも一方と正、負ビット線の少なく
   とも一方と一致入力線とを入力とし、比較出力を発生す
   る比較手段とを含むことを特徴とする機能記憶回路。