JP2008022228A - 半導体記憶装置及び半導体記憶装置を備えた情報処理装置 - Google Patents
半導体記憶装置及び半導体記憶装置を備えた情報処理装置 Download PDFInfo
- Publication number
- JP2008022228A JP2008022228A JP2006191597A JP2006191597A JP2008022228A JP 2008022228 A JP2008022228 A JP 2008022228A JP 2006191597 A JP2006191597 A JP 2006191597A JP 2006191597 A JP2006191597 A JP 2006191597A JP 2008022228 A JP2008022228 A JP 2008022228A
- Authority
- JP
- Japan
- Prior art keywords
- information
- unit
- data
- memory cell
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2097—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements maintaining the standby controller/processing unit updated
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/40—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass for recovering from a failure of a protocol instance or entity, e.g. service redundancy protocols, protocol state redundancy or protocol service redirection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2038—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant with a single idle spare processing component
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L67/00—Network arrangements or protocols for supporting network services or applications
- H04L67/01—Protocols
- H04L67/10—Protocols in which an application is distributed across nodes in the network
- H04L67/1001—Protocols in which an application is distributed across nodes in the network for accessing one among a plurality of replicated servers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L67/00—Network arrangements or protocols for supporting network services or applications
- H04L67/01—Protocols
- H04L67/10—Protocols in which an application is distributed across nodes in the network
- H04L67/1001—Protocols in which an application is distributed across nodes in the network for accessing one among a plurality of replicated servers
- H04L67/1034—Reaction to server failures by a load balancer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
【解決手段】情報処理装置は、複数の情報処理装置が互いに連携して、自装置が保持する情報と相手装置が保持する情報との整合を維持する情報システムを構成可能な1つの情報処理装置であって、所定量の情報を保持するメモリセル及び前記メモリセルが現在保持している情報と前記メモリセルに新たに書き込まれる情報とを比較する比較部を有する記憶部と、前記比較部によって現在保持している情報と新たに書き込まれる情報とが異なると判定されたメモリセルに新たに書き込まれた情報を抽出する抽出部と、前記抽出された情報を自装置と連携する相手装置に送信する送信部とを備える。
【選択図】図13
Description
(Central Processing Unit)4を介さないNICによるDMA(Direct Memory Access
)転送では、メモリ1の書き換えが行われたことを認識することはできない。そのため、NIC3によるDMA転送では、機械的なコピー作業しかできないので、転送の無駄が多い。また、DMA転送では、システム資源(システムバス、メモリバス等)を使用する。さらに、コピー頻度を上げた場合、DMA転送を行っている間は、CPU4はメモリ1にアクセスできないため、本来のCPU4の仕事に影響する。
することになる。また、メモリ1の書き換えが行われたか否かにかかわらずDMA転送を行うため、転送の無駄が多い。
るものでもよい。本発明の情報処理装置によれば、圧縮された情報を受信することにより、圧縮されていない情報を受信するよりも多くの情報を受信することが可能となる。
11に入力され、信号線を介して制御信号が制御回路11に入力される。また、図12に示すように、データ線を介してデータの入出力が行われる。
30には、例えば、nMOSトランジスタを使用することができる。トランジスタ31及びトランジスタ32には、例えば、pMOSトランジスタを使用することができる。また、図16においては、センスアンプ(Sense Amplifier)部及びプリチャージ(Precharge)部は省略している。
9及びトランジスタ31に加わる。すでに、メモリセルに“1”というデータが記憶されている場合、トランジスタ29及びトランジスタ31にHighの電圧が加わる。すでに、メモリセルに“0”というデータが記憶されている場合、トランジスタ29及びトランジスタ31にLowの電圧が加わる。
図18は、フィルタ部7及びバッファ部8の説明図である。図16及び図17で示したbit線21及びChange線22がすべて集約されている。図18に示すように、図16及び図17で示したbit線21は、複数本がまとまり、バッファ部8と接続されている。また、図18に示すように、図16及び図17で示したChange線22は、複数本がまとまり、Change回路33を介してフィルタ部7及びバッファ部8と接続されている。
みデータは、バイト単位で制御される。本実施形態では、変化を管理する単位をバイト単位とし、ワードを8バイトとしている。
11に設定する。この場合、AddressFからLまでの転送対象情報は、制御回路11からフィルタ部7に伝わる。また、メモリ部5のAddressFからLまでを転送対象とするように、フィルタ部7に設定してもよい。
B ロードバランサ
1 メモリ(Memory)
2 システム制御部(Chipset)
3 NIC(Network Interface Card)
4 CPU(Central Processing Unit)
5 メモリ部
6 比較部
7 フィルタ部
8 バッファ部
9 圧縮復元部
10 転送部
11 制御回路
20 word線
21 bit線
22 Change線
23 トランジスタ
24 コンデンサ
25 columnスイッチ
26 信号線
27 信号線
28 信号線
29 トランジスタ
30 トランジスタ
31 トランジスタ
32 トランジスタ
40 送信バッファ
41 フレーム制御部
42 送信回路
43 受信バッファ
44 フレーム制御部
45 受信回路
Claims (5)
- 複数の情報処理装置が互いに連携して、自装置が保持する情報と相手装置が保持する情報との整合を維持する情報システムを構成可能な1つの情報処理装置であって、
所定量の情報を保持するメモリセル及び前記メモリセルが現在保持している情報と前記メモリセルに新たに書き込まれる情報とを比較する比較部を有する記憶部と、
前記比較部によって現在保持している情報と新たに書き込まれる情報とが異なると判定されたメモリセルに新たに書き込まれた情報を抽出する抽出部と、
前記抽出された情報を自装置と連携する相手装置に送信する送信部とを備える情報処理装置。 - 前記比較部は、前記メモリセルが現在保持している情報と前記メモリセルに新たに書き込まれる情報とが異なる場合、所定の信号を出力し、
前記抽出部は、前記比較部によって現在保持している情報と新たに書き込まれる情報とが異なると判定されたメモリセルに新たに書き込まれた情報及び前記比較部によって現在保持している情報と新たに書き込まれた情報とが異ならないと判定されたメモリセルに新たに書き込まれた情報を含む複合情報を抽出し、
前記所定の信号に基づいて前記複合情報を圧縮する圧縮部を更に備え、
前記送信部は、前記圧縮された複合情報を前記相手装置に送信する請求項1に記載の情報処理装置。 - 前記相手装置が送信する圧縮された複合情報を受信する受信部を更に備え、
前記圧縮部は、前記受信部が受信した圧縮された複合情報を復元する請求項2に記載の情報処理装置。 - 複数のビット線と複数のワード線とが、それぞれ異なる位置で交差して配線され、その各交点にメモリセルが配置され、前記ビット線とワード線の両方が指定されることによって、選択されたメモリセルに対して情報の書き込みが行われる半導体記憶装置であって、
前記メモリセルが現在保持している情報と前記メモリセルに新たに書き込まれる情報とを比較する比較部を備え、
前記比較部は、前記メモリセルが現在保持している情報と前記メモリセルに新たに書き込まれる情報とが異なる場合、所定の信号を出力する半導体記憶装置。 - 前記メモリセルは、
互いに極性の異なる第1種類の情報または第2種類の情報を保持する容量部と、
情報を入出力するビット線への前記容量部の接続を制御するカラムスイッチ部とを備え、
前記比較部は、
前記容量部に保持された情報が第1種類であり、かつ、前記ビット線に入力される情報が第1種類の場合に、第3種類の情報を出力し、一方、前記容量部に保持された情報が第1種類であり、かつ、前記ビット線に入力される情報が第2種類の場合に、第3種類の情報とは異なる第4種類の情報を出力し、第1種類の情報から第2種類の情報への変化を検出する第1変化検出部と、
前記容量部に保持された情報が第2種類であり、かつ、前記ビット線に入力される情報が第2種類の場合に、第3種類の情報を出力し、一方、前記容量部に保持された情報が第2種類であり、かつ、前記ビット線に入力される情報が第1種類の場合に、第3種類の情報とは異なる第4種類の情報を出力し、第2種類の情報から第1種類の情報への変化を検出する第2変化検出部と、
を備える請求項4に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006191597A JP4790518B2 (ja) | 2006-07-12 | 2006-07-12 | 半導体記憶装置及び半導体記憶装置を備えた情報処理装置 |
US11/602,976 US7711911B2 (en) | 2006-07-12 | 2006-11-22 | Semiconductor storage device detecting change of memory content and information processing device including semiconductor storage device detecting change of memory content |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006191597A JP4790518B2 (ja) | 2006-07-12 | 2006-07-12 | 半導体記憶装置及び半導体記憶装置を備えた情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008022228A true JP2008022228A (ja) | 2008-01-31 |
JP4790518B2 JP4790518B2 (ja) | 2011-10-12 |
Family
ID=39077875
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006191597A Expired - Fee Related JP4790518B2 (ja) | 2006-07-12 | 2006-07-12 | 半導体記憶装置及び半導体記憶装置を備えた情報処理装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7711911B2 (ja) |
JP (1) | JP4790518B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8099570B2 (en) * | 2008-02-22 | 2012-01-17 | International Business Machines Corporation | Methods, systems, and computer program products for dynamic selective memory mirroring |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01175029A (ja) * | 1987-12-29 | 1989-07-11 | Nec Corp | 機能記憶回路 |
JPH06202894A (ja) * | 1992-09-28 | 1994-07-22 | Nec Corp | 共有メモリ制御回路 |
JPH06252939A (ja) * | 1993-03-01 | 1994-09-09 | Toshiba Corp | 二重化された処理装置間の同期状態維持方法 |
JPH08115228A (ja) * | 1994-10-18 | 1996-05-07 | Fuji Xerox Co Ltd | 情報処理システム |
US20030079085A1 (en) * | 2001-10-18 | 2003-04-24 | Boon Seong Ang | Aggregation of cache-updates in a multi-processor, shared-memory system |
JP2006157078A (ja) * | 2004-10-29 | 2006-06-15 | Oki Electric Ind Co Ltd | Ip−pbxシステムおよびその呼制御サーバ間のデータ更新方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6212089B1 (en) * | 1996-03-19 | 2001-04-03 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
JPH0836501A (ja) | 1994-07-25 | 1996-02-06 | Fujitsu Ltd | データ整合方法 |
SG74580A1 (en) * | 1996-03-08 | 2000-08-22 | Hitachi Ltd | Semiconductor ic device having a memory and a logic circuit implemented with a single chip |
JP3467750B2 (ja) | 1997-01-17 | 2003-11-17 | 日本電信電話株式会社 | 分散オブジェクト処理システム |
US6199140B1 (en) * | 1997-10-30 | 2001-03-06 | Netlogic Microsystems, Inc. | Multiport content addressable memory device and timing signals |
JP2000148588A (ja) * | 1998-11-06 | 2000-05-30 | Nec Corp | アドレス変換テーブル付きメモリ |
US6483732B2 (en) * | 2000-12-13 | 2002-11-19 | Koninklijke Philips Electronics N.V. | Relational content addressable memory |
JP2002216481A (ja) * | 2001-01-19 | 2002-08-02 | Hitachi Ltd | 半導体集積回路装置 |
JP2002342298A (ja) | 2001-05-11 | 2002-11-29 | Fujitsu Ltd | クライアント・サーバ型情報処理システム及び並列ロード・バランス方式 |
US6867989B1 (en) * | 2002-07-29 | 2005-03-15 | Netlogic Microsystems, Inc. | Auto read content addressable memory cell and array |
US6798688B2 (en) * | 2002-11-29 | 2004-09-28 | International Business Machines Corp. | Storage array such as a SRAM with reduced power requirements |
US6975526B2 (en) * | 2002-12-30 | 2005-12-13 | Micron Technology, Inc. | Detecting “almost match” in a CAM |
CA2452251C (en) * | 2003-12-04 | 2010-02-09 | Timothy R. Jewell | Data backup system and method |
-
2006
- 2006-07-12 JP JP2006191597A patent/JP4790518B2/ja not_active Expired - Fee Related
- 2006-11-22 US US11/602,976 patent/US7711911B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01175029A (ja) * | 1987-12-29 | 1989-07-11 | Nec Corp | 機能記憶回路 |
JPH06202894A (ja) * | 1992-09-28 | 1994-07-22 | Nec Corp | 共有メモリ制御回路 |
JPH06252939A (ja) * | 1993-03-01 | 1994-09-09 | Toshiba Corp | 二重化された処理装置間の同期状態維持方法 |
JPH08115228A (ja) * | 1994-10-18 | 1996-05-07 | Fuji Xerox Co Ltd | 情報処理システム |
US20030079085A1 (en) * | 2001-10-18 | 2003-04-24 | Boon Seong Ang | Aggregation of cache-updates in a multi-processor, shared-memory system |
JP2006157078A (ja) * | 2004-10-29 | 2006-06-15 | Oki Electric Ind Co Ltd | Ip−pbxシステムおよびその呼制御サーバ間のデータ更新方法 |
Also Published As
Publication number | Publication date |
---|---|
US20080065793A1 (en) | 2008-03-13 |
JP4790518B2 (ja) | 2011-10-12 |
US7711911B2 (en) | 2010-05-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7934025B2 (en) | Content terminated DMA | |
CN100585572C (zh) | 用于在cmp中维持高速缓存相关性的协议 | |
US6141743A (en) | Token-based storage for general purpose processing | |
US11055220B2 (en) | Hybrid memory systems with cache management | |
JP2007141072A (ja) | トレース情報出力装置 | |
CN112363959B (zh) | 一种数据寻址方法、存储装置、芯片和数据存储系统 | |
JP4790518B2 (ja) | 半導体記憶装置及び半導体記憶装置を備えた情報処理装置 | |
US10489350B2 (en) | Data compression with inline compression metadata | |
KR20000017360A (ko) | 압축데이터 입출력기능을 갖는 메모리lsi | |
US7356647B1 (en) | Cache with integrated capability to write out entire cache | |
CN101441551A (zh) | 计算机、外存储器以及处理外存储器中数据信息的方法 | |
US20230289300A1 (en) | System and method for efficiently obtaining information stored in an address space | |
TWI810652B (zh) | 可在記憶體裝置上執行的方法、記憶體裝置及非暫態性電腦可讀媒體 | |
CN111930510B (zh) | 电子设备和数据处理方法 | |
US20130219089A1 (en) | Communication Processing Device that Stores Communication Data in Buffers, Image Forming Apparatus, and Method of Communication Processing | |
CN111177028B (zh) | 一种动态多级缓存的方法和设备 | |
US10235308B2 (en) | Write enable circuit, access switching circuit and analog-to-digital converter unit | |
JP3274859B2 (ja) | データ処理装置 | |
US11782613B1 (en) | Memory system and method | |
TW201835781A (zh) | 使用元資料之異動消除 | |
EP4191419A1 (en) | Operating method of an electronic device | |
EP4109278B1 (en) | Technology for early abort of compression acceleration | |
JP7363344B2 (ja) | メモリ制御装置、および制御方法 | |
US20240184476A1 (en) | Non-disruptive memory migration | |
CN109697144B (zh) | 一种电子设备的硬盘检测方法及电子设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090409 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110111 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110314 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110705 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110720 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |