JP3274859B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】技術分野 本発明は、データ処理装置、およびデータ処理方法に関
し、特に半導体集積回路によるデータ処理、中でも連想
記憶を用いるデータ処理に関する。

【０００２】背景技術 近年、家電製品等の多機能化、高機能化に伴い、コンピ
ュータ技術の民生製品への適応が急速に進み、従来は主
として高級なワークステーションやパーソナルコンピュ
ーター等において使用されていた仮想メモリ管理機構
が、テレビ受像器にＣＡＴＶやインターネットを接続す
るための装置であるセットトップボックス等の民生機器
においても、複数のタスク処理に対応するオペレーショ
ン・システム（ＯＳ）に採用され始めている。

【０００３】仮想メモリ管理機構は、コンピュータにお
いて主記憶として用いる、高速な半導体メモリを効率的
に用いるために用いられる技術であり、ハードディスク
などの、一般に速度は劣るが大容量である外部記憶装置
をメモリー代わりに利用するものである。仮想メモリ管
理機構によれば、実際に搭載している主記憶（メインメ
モリ）の容量が少ない場合でも、実行に大量のメモリを
要するソフトウェアを起動したり、大量のデータを迅速
に扱ったりすることが可能となる。

【０００４】このためには、主記憶に空きがなくなった
場合に、主記憶に格納された内容の一部を外部記憶装置
に書き出し、必要に応じてまた読み込むということが行
われる。仮想メモリ管理機構においては、物理的なメモ
リ容量よりも大きな、論理的なアドレス空間を実現する
ものであり、この論理的なアドレス空間を論理空間とい
い、物理的なメモリ空間を物理空間という。論理空間上
での位置は論理アドレスにより、物理空間上での位置は
物理アドレスにより特定されるので、データ処理装置に
おいて、仮想メモリ管理を行う為には、かかる論理アド
レスと物理アドレスとのアドレス変換機構をサポートす
る必要がある。

【０００５】一般にコンピュータシステムにおいては、
複数のタスク（コンピュータが行う仕事の単位）が実行
されるものであるが、タスクが切り替わるごとに、主記
憶に格納されたそのタスクに関する内容のすべてを書き
出し／読み込みすることは、処理速度を低下させること
となるため、論理的なタスク空間をページという単位に
分割し、ページ単位で論理空間と物理空間をマッピング
する、すなわち対応づけることが行われ、これにより効
率の向上が図られている。

【０００６】アドレス変換処理は、対応関係を示す変換
テーブル（ページテーブル）を外部メモリ（主記憶等）
上に用意しておき、ＯＳが必要に応じてこの変換テーブ
ルを参照して検索を行うものであるが、かかる処理の処
理負担は大きなものであるため、仮想メモリ管理機構を
利用することで、データ処理装置の処理速度が低下する
場合が多い。そこで、アドレス変換処理を高速に実現す
るために、頻繁に使用する論理アドレスと物理アドレス
との対を、より高速なメモリに格納する、すなわちキャ
ッシュするアドレス変換バッファ（Translation Look-a
side Buffer：以降ＴＬＢと記す）が用いられる。ＴＬ
Ｂは、ある項目をキー項目として入力することにより、
連想関係にある連想項目を取得することのできる連想記
憶装置として構成されることが多い。

【０００７】通常、キャッシュメモリは、データ本体を
保持するデータ領域と、データの格納された位置を示す
アドレスやアクセス履歴等を保持するタグ領域とからな
り、いずれの領域も複数のブロックに分割して管理され
る。データ領域を構成するブロックをラインと呼び、キ
ャッシュメモリにおけるデータの入出力はライン単位で
行われるものである。

【０００８】変換テーブルのような主記憶上のデータ
と、キャッシュメモリのラインとを対応づける方式とし
ては、セット・アソシアティブ方式、ダイレクトマッピ
ング方式、およびフル・アソシアティブ方式がある。セ
ット・アソシアティブ方式は、キャッシュメモリと主記
憶とを複数のセット（ラインの集合）に分割し、主記憶
上のデータは、各セット中の定められたラインにしか格
納できないものとする方式である。そして、セット数が
ｎのとき、ｎウェイ・セット・アソシアティブ方式と呼
ぶ。ダイレクト・マッピング方式は、１ウェイ・セット
・アソシアティブに相当するものであり、キャッシュメ
モリ全体を一つのセットとして扱うものである。一方、
データを任意のラインに格納してよいものとするのがフ
ル・アソシアティブ方式である。

【０００９】これらの方式について、キャッシュにヒッ
トする率を考察すると、置換が起きる可能性が高いダイ
レクト・マッピング方式はミスヒットが多くヒット率が
低いのに比較して、フル・アソシアティブ方式はヒット
率が高くなる。またセット・アソシアティブ方式では、
ヒット率は両方式の中間となる。一般にキャッシュメモ
リの管理には、セット・アソシアティブ方式が採用され
るものであるが、ＴＬＢの場合には、ミスヒットによる
処理効率の低下の影響が大きいので、ヒット率の高いフ
ル・アソシアティブ方式の採用が望ましいこととなる。

【００１０】上述のように、タスクの切り替え時には、
ＴＬＢを含むキャッシュメモリの内容が更新されるもの
である。以下に、特開平８−３２０８２９号公報に示さ
れた、かかる更新時における、従来の技術によるＴＬＢ
管理方法を説明する。更新時には、ＴＬＢエントリの無
効化処理が必要となるが、従来の技術においては、特定
ページに関するエントリの無効化処理において、ＭＯＶ
命令を用いてＩＯマップされたＴＬＢのウェイを指定し
た検索を行うものである。

【００１１】従来技術による特定エントリの無効化処理
では、ＴＬＢの各ウェイのマップ先番地を０ｘｆｎ００
００００（ｎ＝０〜７）、論理ページ番号を０ｘｂｅｅ
ｆ０とすると、以下のプログラムで実現できる。 １）ＭＯＶ “０ｘｂｅｅｆ００００” Ｒ０ ２）ＭＯＶ “０ｘｆ０００００８０” Ｒ１ ３）ＭＯＶ “０ｘ０１００００００” Ｒ２ ４）ＭＯＶ Ｒ０、（Ｒ１） ５）ＡＤＤ Ｒ２、Ｒ１

【００１２】１）において、検索したい論理ページ番号
（０ｘｂｅｅｆ０）および有効フラグ（０＝無効）をＲ
０にセットし、２）において、マップ先アドレス（０ｘ
ｆ０）および比較を行うためのフラグ（０ｘ８０）をＲ
１にセットし、３）において、ウェイ毎のマップ先アド
レスのオフセット（０ｘ０１００００００）をＲ２にセ
ットし、４）において、Ｒ０の内容（０ｘｂｅｅｆ００
００）をＲ１の示すアドレス（０ｘｆ０００００８０）
へ書き込みを行う、論理ページ番号（０ｘｂｅｅｆ０）
の比較結果が一致した場合、Ｒ０の内容（０ｘｂｅｅｆ
００００）がＴＬＢの該当ウェイに書き込まれ、ヒット
しない場合は書き込みは行われない。５）において、マ
ップ先アドレスにオフセットを加え次のウェイのマップ
先アドレスを作成し、４）へ戻りＴＬＢのウェイ数だけ
繰り返す。

【００１３】上記のような従来の技術によるＴＬＢ管理
では、各ウェイごとにＴＬＢエントリの内容を検索する
ものである。従って、無効化処理が完了するまでのステ
ップ数はウェイ数に依存するものとなり、ウェイ数が１
の場合は、上記の１）〜５）の５ステップであり、ウェ
イ数がｎの場合は、２ｎ＋２ステップを必要とすること
となる。上述の特開平８−３２０８２９号公報において
は２ウェイ又は４ウェイのセット・アソシアティブ方式
の場合が示されているものであって、このようにウェイ
数のあまり大きくない場合には処理効率等の面での問題
はないが、ウェイ数が大きくなると必要なステップ数が
増大し、処理のために要する時間も増大する。前述のよ
うにフル・アソシアティブ方式を採用するＴＬＢの場合
には、エントリ数とウェイ数とが等しくなり、ウェイ数
に比例して処理時間が増大することが問題となってい
た。

【００１４】発明の開示 本発明は、上記のような問題点に鑑みてなされたもので
あり、ＴＬＢなどの連想メモリの検索処理を高速に行い
得るデータ処理装置、およびデータ処理方法を提供する
ことを目的とする。上記目的を達成するため、本発明
の、請求項１にかかるデータ処理装置は、第１の情報と
第２の情報との対の複数を記憶し、特定の第１の情報を
入力されると、当該第１の情報と対をなす第２の情報を
出力する連想処理を行う連想記憶装置を用いるデータ処
理装置であって、上記第１の情報を保持する第１情報保
持手段と、上記第２の情報を保持する第２情報保持手段
と、上記第１情報保持手段が保持する第１の情報を上記
連想記憶装置に入力して連想処理を実行させ、上記入力
した第１の情報が、上記連想記憶装置において記憶する
いずれかの第１の情報と一致する場合には、上記連想処
理の結果出力される、上記入力した第１の情報と対をな
す第２の情報を上記第２情報保持手段において保持する
ように制御する連想情報制御手段と、上記連想記憶装置
に記憶された上記情報の対のうち、一の対を特定する情
報を保持する情報対特定情報保持手段と、上記連想記憶
装置を用いたデータ処理を制御する中央処理手段と、を
備えてなり、上記連想情報制御手段は、上記中央処理手
段による上記第２情報保持手段が保持する情報の読み出
しに対応して、上記第１情報保持手段が保持する第１の
情報を上記連想記憶装置に入力して連想処理を実行さ
せ、上記入力した第１の情報が、上記連想記憶装置にお
いて記憶するいずれかの第１の情報と一致する場合に
は、上記連想処理の結果出力される、上記入力した第１
の情報と対をなす第２の情報を上記第２情報保持手段に
おいて保持するように制御するとともに、上記一致した
第１の情報と第２の情報との対を特定する情報を上記情
報対特定情報保持手段において保持させる、という制御
を行い、また、上記第１情報保持手段、および上記第２
情報保持手段は、上記中央処理手段が管理するアドレス
空間上に配置されるものであり、上記アドレス空間にお
ける配置位置を特定する情報を指定することによって、
情報の入出力を行い得るものである。

【００１５】また、請求項２にかかるデータ処理装置
は、第１の情報と第２の情報との対の複数を記憶し、特
定の第１の情報を入力されると、当該第１の情報と対を
なす第２の情報を出力する連想処理を行う連想記憶装置
を用いるデータ処理装置であって、上記第１の情報を保
持する第１情報保持手段と、上記第２の情報を保持する
第２情報保持手段と、上記第１情報保持手段が保持する
第１の情報を上記連想記憶装置に入力して連想処理を実
行させ、上記入力した第１の情報が、上記連想記憶装置
において記憶するいずれかの第１の情報と一致する場合
には、上記連想処理の結果出力される、上記入力した第
１の情報と対をなす第２の情報を上記第２情報保持手段
において保持するように制御する連想情報制御手段と、
上記連想記憶装置に記憶された上記情報の対のうち、一
の対を特定する情報を保持する情報対特定情報保持手段
と、上記連想記憶装置を用いたデータ処理を制御する中
央処理手段と、を備えてなり、上記連想情報制御手段
は、上記中央処理手段が出力する情報の、上記第２情報
保持手段に対する書き込みに対応して、上記第１情報保
持手段に保持されている情報と上記第２情報保持手段に
保持されている情報とを、上記情報対特定情報保持手段
が指し示す上記連想処理装置内の一つの対に対して書き
込む、という制御を行い、また、上記第１情報保持手
段、および上記第２情報保持手段は、上記中央処理手段
が管理するアドレス空間上に配置されるものであり、上
記アドレス空間における配置位置を特定する情報を指定
することによって、情報の入出力を行い得るものであ
る。

【００１６】また、請求項３にかかるデータ処理装置
は、請求項１又は請求項２に記載のデータ処理装置にお
いて、上記連想記憶装置はアドレス変換テーブルであ
り、上記第１の情報は論理ページアドレス、上記第２の
情報は物理ページアドレスであるものである。また、請
求項４にかかるデータ処理装置は、請求項１又は請求項
２に記載のデータ処理装置において、上記連想記憶装置
はキャッシュメモリであり、上記第１の情報はアドレ
ス、上記第２の情報は命令、またはオペランドのデータ
であるものである。また、請求項５にかかるデータ処理
装置は、請求項１又は請求項２に記載のデータ処理装置
において、上記連想記憶装置は分岐履歴バッファであ
り、上記第１の情報は分岐命令のアドレス、上記第２の
情報は分岐先命令のアドレスであるものである。

【００１７】また、請求項６にかかるデータ処理装置
は、第１の情報と第２の情報で構成された情報対の複数
を記憶するメモリ部と、上記第１の情報を保持する第１
情報保持手段と、上記第２の情報を保持する第２情報保
持手段と、上記メモリ部に記憶された上記情報対のう
ち、一の対を特定する情報を保持する情報対特定情報保
持手段と、外部制御手段による上記第２情報保持手段が
保持する情報の読み出しに対応して、上記第１情報保持
手段が保持する第１の情報を上記メモリ部に入力して連
想処理を実行させ、上記入力した第１の情報が、上記メ
モリ部において記憶するいずれかの第１の情報と一致す
る場合には、上記連想処理の結果出力される、上記入力
した第１の情報と対をなす第２の情報を上記第２情報保
持手段において保持するように制御するとともに、上記
一致した第１の情報と第２の情報との対を特定する情報
を、上記情報対特定情報保持手段において保持させる、
という制御を行う連想情報制御手段と、を備えるもので
ある。

【００１８】また、請求項７にかかるデータ処置装置
は、請求項６に記載のデータ処理装置において、上記連
想処理の一致または不一致の結果を記憶する第３情報保
持手段をさらに備えるものである。また、請求項８にか
かるデータ処理装置は、第１の情報と第２の情報で構成
された情報対を複数記憶するメモリ部と、上記第１の情
報を保持する第１情報保持手段と、上記第２の情報を保
持する第２情報保持手段と、上記メモリ部に記憶された
上記情報対のうち、一の対を特定する情報を保持する情
報対特定情報保持手段と、外部制御手段の、上記第２情
報保持手段に対する書き込みに対応して、上記第１情報
保持手段に保持されている情報と上記第２情報保持手段
で保持されている情報とを、上記情報対特定情報保持手
段で指し示す上記メモリ部内の一つのエントリーに対し
て書き込むという制御を行う連想情報制御手段と、を備
えるものである。

【００１９】

【発明の実施の形態】発明を実施するための最良の形態 本発明の実施の形態によるデータ処理装置は、ＴＬＢを
用い、高速に検索処理を行い得るものである。図１は、
本実施の形態のデータ処理装置が備えるアドレス変換バ
ッファ（ＴＬＢ）の構成を示すブロック図である。図２
は、図１に示すＴＬＢが備えるＴＬＢメモリ部の構成を
示す図である。図６は、図１に示すＴＬＢを備える、本
実施の形態によるデータ処理装置の構成を示すブロック
図である。図３〜５、および図７〜１０は、本実施の形
態のデータ処理装置におけるＴＬＢ管理を説明するため
の図である。

【００２０】まず、図１を用いて、本実施の形態におけ
るＴＬＢの構成を説明する。図示するように、本実施の
形態におけるＴＬＢ１は、ＴＬＢ制御部２、ＴＬＢメモ
リ部３、リプレースポインタレジスタ（ＲＰ）８、ペー
ジテーブルエントリ上位レジスタ（ＰＴＥ−Ｈｉ）９、
ページテーブルエントリ下位レジスタ（ＰＴＥ−Ｌｏ）
１０、セレクタ回路１１ａ〜ｄ、トライステートバッフ
ァ１２ａ〜ｃ、およびインクリメンタ１５を備え、ＩＯ
バス５８により外部と接続している。ＴＬＢメモリ部３
は、エンコーダ部４、タブ部５、デコーダ部６、および
データ部７を内包している。また、ＩＯバス５８は、ア
ドレスバスとデータバスとから構成され、アドレスバス
はアドレスを示す信号ＩＤ−ＡＤＲ５８ａを伝送し、デ
ータバスはデータ５８ｂを伝送する。

【００２１】ＴＬＢ制御部２は、ＴＬＢ１内における信
号の入出力、処理、保持を制御する。ＴＬＢメモリ部３
は、論理ページ番号、物理ページ番号、およびページ属
性を保持する。ＲＰ８は、リプレースエントリ番号を保
持する。ＰＴＥ−Ｈｉ９は、ＴＬＢミスを起こした論理
ページ番号、または新たに登録する論理ページ番号を保
持する。ＰＴＥ−Ｌｏ１０は、新たに登録する物理ペー
ジ番号、およびページ属性を保持する。

【００２２】本実施の形態においては、第１の情報であ
る論理ページ情報を保持するＰＴＥ−Ｈｉ９は第１情報
保持手段として、第２の情報である物理ページ番号を保
持するＰＴＥ−Ｌｏ１０は第２情報保持手段として、そ
して、論理ページアドレスと物理ページアドレスとの対
を特定するリプレースエントリ番号を保持するＲＰ８は
情報対特定情報保持手段として機能する。また、ＴＬＢ
制御部２は、連想処理と情報保持を制御する連想情報制
御手段として機能する。

【００２３】セレクタ回路１１ａは、ＩＯバスを通じて
取得するデータであるＩＯ−ＤＡＴＡ５８ｂ、ヒットし
たエントリの番号（ｈｉｔ−ｒｐ）２１、および現在の
リプレースポインタに“１”を加算した番号（ｎｅｘｔ
−ｒｐ）を入力し、そのうちのいずれか１つをＴＬＢ制
御部２の指示に従って選択する。セレクタ回路１１ｂは
ＩＯ−ＤＡＴＡ５８ｂと、ＴＬＢミスを起こした論理ペ
ージ番号（ｔｏｕｔ）２３とを入力し、そのうちのいず
れか１つをＴＬＢ制御部２の指示に従って選択する。セ
レクタ回路１１ｃは、論理アドレスｖａに含まれる論理
ページ番号と、ＴＬＢメモリ部３から出力されるｄｏｕ
ｔ２８に含まれる物理ページ番号とを入力し、そのうち
のいずれか１つをアドレス変換要求信号（ｔｓｒｑ）に
従って選択する。セレクタ回路１１ｄは論理アドレスｖ
ａ５７ａに含まれる論理ページ番号と、ＰＴＥ−Ｈｉ９
に格納された論理ページ番号とを入力し、そのうちのい
ずれか１つをＴＬＢ制御部２の指示に従って選択する。

【００２４】トライステートバッファ１２ａ〜ｃは、Ｒ
Ｐ８、ＰＴＥ−Ｈｉ９、およびＰＴＥ−Ｌｏ１０の読み
出しの際に用いられ、ＲＰ８、ＰＴＥ−Ｈｉ９、または
ＰＴＥ−Ｌｏ１０が保持していた内容を一時保持し、Ｔ
ＬＢ制御部２の制御に従ってデータバス５８ｂに出力す
る。インクリメンタ１５は、入力した信号に対して１を
加算し、その結果を出力する。ＩＯバス５８は、信号伝
送のための共通路であり、格納位置を示すアドレスの伝
送に用いるアドレスバスと、データの伝送に用いられる
データバスとからなる。

【００２５】次に、図６を用いて、本実施の形態による
データ処理装置の構成を説明する。図示するように、本
実施の形態によるデータ処理装置は、アドレス変換バッ
ファ（ＴＬＢ）１、中央処理装置（ＣＰＵ）５０、キャ
ッシュ５１、および外部ネットワーク・メモリ５２を備
え、ＣＰＵ５０、ＴＬＢ１、およびキャッシュ５１はＩ
Ｏバス５８と接続している。また、ＣＰＵ５０は、演算
部５３、バス制御部５４、ＩＯバス制御部５５、および
汎用レジスタ５６を備えており、これらは内部バス５９
と接続している。また、ＣＰＵ５０が内包するバス制御
部５４は、外部バス５７によってＴＬＢ１、キャッシュ
５１、および外部ネットワーク・メモリ５２と接続して
いる。

【００２６】ＴＬＢ１は、論理アドレスと物理アドレス
との対応関係を示すアドレス変換テーブルのコピーを保
持する。ＣＰＵ５０は、当該データ処理装置全体の処理
を制御する。ＣＰＵ５０が内包する演算部５３は論理演
算等の演算処理を行う。バス制御部５４は、外部バス５
７と内部バス５９とにおける伝送を制御する。ＩＯバス
制御部５５は、内部バス５９とＩＯバス５８とにおける
伝送を制御する。汎用レジスタ５６は、ＣＰＵ内部にお
けるデータの一時保持に用いられる。ＴＬＢ１は、連想
記憶装置として、またＣＰＵ５０は、当該データ処理装
置全体の処理を制御する中央処理手段として機能する。

【００２７】次に図２を用いて、本実施の形態における
ＴＬＢメモリ部３の構成を説明する。図示するように、
本実施の形態におけるＴＬＢ１は、エンコーダ部４、タ
グ部５、デコーダ部６、およびデータ部７を内包してい
る。また、エントリ番号によって特定される複数のエン
トリを有するものであり、ここではエントリ０からエン
トリ７までの８個のエントリを有するものとなってい
る。各エントリはそれぞれ一対の論理ページ番号と物理
ページ番号、および付随する情報を保持し、処理するも
のである。

【００２８】エンコーダ部４は、エンコーダ４ａを内包
し、タグ部５からｍａｔｃｈ信号２０を入力し、該信号
が一致を示す場合には当該エントリのエントリ番号を、
エンコーダ４ａにおいて符号化（エンコード）処理して
出力する。いずれかのエントリから出力があった場合に
は、特定のエントリ番号を示す信号ｈｉｔ−ｒｐ信号２
１がＴＬＢメモリ部３の出力となる。タグ部５は、比較
器５ａ、ｖａｌｉｄビット保持部５ｂ、およびタグメモ
リ５ｃを内包している。比較器５ａは、タグメモリ５ｃ
の内容と、ｔｉｎ２２から入力される論理ベージ番号と
の比較を行い、比較の結果を示すｍａｔｃｈ信号２０を
生成して出力する。ｖａｌｉｄビット保持部５ｂは、エ
ントリの有効無効を示すｖａｌｉｄビットを保持する。
タグメモリ５ｃには、論理ページ番号が格納される。

【００２９】デコーダ部６は、外部より入力されるｉｎ
ｄｘ信号２４を復号化（デコード）するデコーダ６ａを
内包し、ＴＬＢタブ部５から出されるｍａｔｃｈ信号２
０に基づいて、ワードラインＷＬを駆動して、タグ部５
とデータ部７との相当するエントリを活性化させる。デ
ータ部７は、物理ページ番号７ａとページ属性を格納す
る。

【００３０】ここで、本実施の形態においては、論理空
間及び物理空間は３２ビットのアドレス空間であり、Ｔ
ＬＢの構成はフル・アソシアティブ（上記のように８エ
ントリ・フル・アソシアティブとなる）、ページサイズ
は４ＫＢ、リプレースアルゴリズムはＦＩＦＯ（First
In First Out）であるものとする。図４は本実施の形態
におけるアドレス空間の、３２ビットアドレスの構成を
示す図である。図４(a)に示すように、アドレス空間は
４ＫＢのページに分割され、ページの番号である２０ビ
ットの論理ページ番号（ＶＰＮ）と１２ビットのページ
内オフセットで構成される。また、図４(b)に示すよう
に、物理アドレスも同様に２０ビットの物理ページ番号
（ＰＰＮ）と１２ビットのページ内オフセットで構成さ
れる。なお、対応する論理アドレス及び物理アドレスに
おけるページ内オフセットは同一の値となる。

【００３１】図５は、タグ部５およびデータ部７の各エ
ントリの構成と、ＰＴＥ−Ｈｉ９およびＰＴＥ−Ｌｏ１
０の構成とを示す図である。図５(b)に示すように、タ
グ部５の各エントリ（０〜７）は、論理ページ番号と、
エントリの有効無効を現すｖａｌｉｄビットとで構成さ
れる。また、図５(d)に示すように、データ部７の各エ
ントリは物理ページ番号とページ属性で構成される。ペ
ージ属性には２ビットのページ保護情報、汚れビット、
ページ有効ビット等が含まれるが、本発明とは直接関係
しないので説明を省略する。

【００３２】また、図５(a)に示すＰＴＥ−Ｈｉ９の構
成は、図５(b)に示すタグ部５のエントリの構成に対応
するものである。同様に、図５(c)に示すＰＴＥ−Ｌｏ
１０の構成は、図５(d)に示すデータ部７のエントリ構
成に対応するものとなっている。さらに、図５(c)に示
すように、ＰＴＥ−Ｌｏ１０の有する下位ビットにはＴ
ＬＢ検索結果を示す１ビットのｈｉｔｂｉｔが格納され
る。

【００３３】図７はＣＰＵ５０（図６）が管理するアド
レス空間を示した図である。アドレス空間は４ＧＢであ
り、ＲＰ８は０ｘＣ００００００８番地、ＰＴＥ−Ｈｉ
９は０ｘＣ０００００００番地、ＰＴＥ−Ｌｏ１０は０
ｘＣ００００００４番地に配置される。他に、ＣＰＵ５
０を動作させるのに必要な命令やデータもこのアドレス
空間に配置されるが、本発明とは直接関係しないので説
明を省略する。

【００３４】図３は、ＴＬＢ１に与えられる制御信号
と、ＴＬＢ１の動作との関係を示す図である。図８は、
タグ部７の動作を示す図である。図９は、ＴＬＢ１のリ
プレース動作における処理手順を示すフローチャート図
である。図１０は、ＴＬＢメモリ部３に与えられる制御
信号と、メモリの動作との関係を示す図である。

【００３５】以上のように構成された本実施の形態のデ
ータ処理装置におけるＴＬＢ管理の際の動作を、「Ａ．
アドレス変換動作」「Ｂ．レジスタの読み書き」「Ｃ．
ＴＬＢへの登録」「Ｄ．ＴＬＢの検索」「Ｅ．ＴＬＢリ
プレース動作」、および「Ｆ．無効化処理」について、
図１から図１０を用いて説明する。

【００３６】Ａ．アドレス変換動作 本実施の形態によるデータ処理装置のＴＬＢ１によるア
ドレス変換動作を以下に説明する。図３は、ＴＬＢ１に
与えられる制御信号と、ＴＬＢ１の動作との関係を示す
図である。同図において信号ｔｓｒｑは、論理物理アド
レス変換要求信号であり、その値が“１”の場合は変換
を行い、“０”の場合は変換を行わない旨を示すものと
なる。図３の信号ｖａは論理アドレスを示し、同図の信
号ｒｅｇ−ｎｃｓは前述の３つのレジスタ（図１の８〜
１０）に対しての要求を伝達する選択信号である。ま
た、信号ｒｅｇ−ｒ−ｎｗはレジスタ８〜１０へのアク
セス状態を示す信号であり、値“１”の場合は読み出
し、“０”の場合は書き込み要求があることを示すもの
である。信号ｔｓｒｑ、ｒｅｇ−ｎｃｓ、およびｒｅｇ
−ｒ−ｎｗは、図６においてＣＰＵ５０から外部バス５
７ａを経由してＴＬＢ１に出力される信号であり、図１
に示すようにＴＬＢ１内部においてＴＬＢ制御部２に入
力される。図３の信号ＩＯ−ＡＤＲは、アドレスを示す
信号、ＩＯ−ＤＡＴＡは伝送されるデータであり、いず
れも図６において、ＣＰＵ５０によりＩＯバス５８に出
力されてＴＬＢ１に伝送され、図１に示す信号５０ａ、
および５８ｂとなる。

【００３７】図３の信号ｍｏｄｅはＴＬＢメモリ部３の
動作モードを指示する信号であり、値が“１”の場合は
ＴＬＢ検索及び変換を行い、“０”の時は検索及び変換
を行わない。同図の信号ｎｃｓはＴＬＢメモリ部３に対
しての指示を伝達する選択信号であり、値“０”の場合
は選択、“１”の場合は非選択を示す。同図の信号ｒ−
ｎｗはＴＬＢメモリ部３へのアクセス状態を示す信号で
あり、値“１”の場合は読み出し、“０”の場合は書き
込み要求があることを示す。信号ｍｏｄｅ、ｎｃｓ、お
よびｒ−ｎｗは、いずれもＴＬＢ制御部２において生成
され、ＴＬＢメモリ部３に出力される制御信号である。

【００３８】図３の信号ｔｌｂｈｉｔはＴＬＢビット信
号であり、値“１”の場合はＴＬＢメモリ部３を検索し
た結果、該当するエントリが存在することを示す。又、
同図の信号ｐａは物理アドレスを示す。信号ｔｌｂｈｉ
ｔはＴＬＢ制御部２において生成される信号であり、ア
ドレスｐａはセレクタ１１ｃにおいて選択された選択結
果であり、いずれもＴＬＢ１の出力となる。

【００３９】図８は、タグ部５の動作を示す図である。
信号ＶＰＮは外部より入力される論理ページ番号を示
し、同図の信号ｖａｌｉｄはエントリが有効である旨を
示す信号である。論理ページ番号ＶＰＮ、および信号ｖ
ａｌｉｄは、図２に示すようにタグ部５に入力される信
号である。図８のタグは、図２においてタグメモリ５ｃ
が保持している内容（論理ページ番号）である。同図の
ｍａｔｃｈ信号は、図２において比較器５ａが、自らが
行った比較の結果を示すものとして出力する信号であ
る。

【００４０】図１０は、図１においてＴＬＢメモリ部３
に与えられる制御信号と、ＴＬＢメモリ部３の動作とを
示す図である。同図における信号ｍｏｄｅ、ｎｃｓ、及
びｒ−ｎｗの各信号は図３に示したものと同様である。
図１０の信号ｔｉｎはＴＬＢタグ部５に入力される論理
ページ番号を示し、同図の信号ｉｎｄｘはＴＬＢメモリ
部３のエントリを指定するインデックスであり、同図の
信号ｄｉｎはデータ部７に入力されるデータであり、物
理ページ番号とページ属性とで構成されるものである。
図１に示すように、信号ｔｉｎ２２はセレクタ１１ｄよ
り、信号ｉｎｄｅｘ２４はレジスタｒｐ８より、信号ｄ
ｉｎ２７はレジスタＰＴＥ−Ｌｏ１０よりＴＬＢメモリ
部３に入力される信号である。

【００４１】図１０の信号ｈｉｔはＴＬＢビット信号で
あり、図３のｔｌｂｈｉｔと対応するものとなってい
る。図１０の信号ｔｏｕｔ、ｄｏｕｔはタグ部５、およ
びデータ部７からの出力データであり、そのフォーマッ
トはそれぞれ信号ｔｉｎ、及びｄｉｎに対応しているも
のである。図１０のｈｉｔ−ｒｐはＴＬＢメモリ部３に
おける検索の際に、ヒットしたエントリを示すポインタ
であり、非検索時（ｍｏｄｅ＝０）の時は信号ｉｎｄｘ
の値と一致する値となる。図１に示すように、信号ｈｉ
ｔ２６はＴＬＢ制御部２に、信号ｔｏｕｔ２３はセレク
タ１１ｂに、信号ｄｏｕｔ２８はレジスタＰＴＥ−Ｌｏ
１０とセレクタ１１ｃに、信号ｈｉｔ−ｒｐはセレクタ
１１ａに、それぞれＴＬＢメモリ部３から出力される信
号である。

【００４２】図６に示す本実施の形態のデータ処理装置
において、ＣＰＵ５０は、命令フェッチやデータの読み
書きの際、該当アドレスを外部バス５７ａを通じてＴＬ
Ｂ１へ送る。論理ページ番号ＶＰＮを示す信号は、図１
に示す信号ｖａとなってＴＬＢ１に入力される。これに
ともないＣＰＵ５０は、必要に応じて論理物理変換要求
をＴＬＢ１に伝送する。以下に、ＣＰＵ５０からの要求
に対応して、論理物理変換を行う場合（Ａ−１）と、行
わない場合（Ａ−２）とについて、ＴＬＢ１における動
作を説明する。

【００４３】Ａ−１．論理物理変換を行う場合 ＣＰＵ５０は、図１に示すｔｓｒｑ信号と、ｒｅｇ−ｎ
ｃｓ信号とを、ｔｓｒｑ＝１、ｒｅｇ−ｎｃｓ＝１（図
３）としてＴＬＢ１に入力する。これらの信号はＴＬＢ
１の制御部２に入力され、ＴＬＢ制御部２はＴＬＢメモ
リ部３に対し、図１０に示す表に従い、論理物理変換を
行うように指示を出す。この指示は、図１に示すｍｏｄ
ｅ信号２５ａ、ｎｃｓ信号２５ｂ、およびｒ−ｎｓ信号
２５ｃを、ｍｏｄｅ＝１、ｎｃｓ＝０、ｒ−ｎｗ＝１
（図１０）として出力することで行われる。また、セレ
クタ１１ｄに対しては、信号１３ｃにより、信号ｖａを
選択すべき旨を指示する。

【００４４】これに応じてＴＬＢメモリ部３に内包され
るタグ部５は、入力ｔｉｎ２２より信号ｖａとして入力
される論理ページ番号（ＶＰＮ）と、ＴＬＢタグ部５の
各エントリに格納されたタグとの比較を行う。この比較
は図８の表に従って行われる。以降の動作を、ＴＬＢヒ
ットとなる場合（Ａ−１−１）と、ＴＬＢミスとなる場
合（Ａ−１−２）とについて以下に説明する。

【００４５】Ａ−１−１．（ＴＬＢヒット） 図２に示すように、タグ部５の各エントリにおいて、比
較器５ａは、論理ページ番号ＶＰＮと、タグメモリ５ｃ
の内容との比較を行う。そして、その結果、一致とする
場合、すなわちＶＰＮ＝タグ（タグメモリ５ｃの内容）
であり、かつｖａｌｉｄビット保持部５ｂの保持する内
容が当該エントリが有効であることを示す（ｖａｌｉｄ
＝１）場合には、図８に示すように、ｍａｔｃｈ＝１と
なるので、比較器５ａはｍａｔｃｈ信号２０を値“１”
として出力する。いずれかのエントリにおいて、“１”
を示すｍａｔｃｈ信号２０が出力された場合、図２に示
すように、ｈｉｔ信号２６が活性化される。すなわち、
値“１”を有するｈｉｔ信号が出力されることとなる。
また、図２に示すようにＷＬが活性化され、出力ｄｏｕ
ｔ２８からは一致したエントリに格納された物理ページ
番号７ａ及びページ属性７ｂが出力される。同時に、エ
ンコーダ部４は、ヒットしたエントリの番号をエンコー
ドして、出力ｈｉｔ−ｒｐ２１として出力する。

【００４６】図１において、セレクタ１１ｃは変換要求
を示すｔｓｒｑ信号を入力され、これに応じて、ＴＬＢ
メモリ部３からの出力ｄｏｕｔ２８に含まれる物理ペー
ジ番号と、入力された信号ｖａ５７ａに含まれるページ
オフセットとを、物理アドレスとして、ＴＬＢ１の出力
ｐａ６０としてＴＬＢ１の外部に出力する。図６におい
て、ＴＬＢ１からの出力６０は、キャッシュメモリ５１
へ送られる。

【００４７】Ａ−１−２．（ＴＬＢミス） 一方、全てのエントリにおいて一致しなかった場合（Ｖ
ＰＮ！＝タグ）、またはいずれかのエントリにおいて一
致したが、このエントリが無効（ＶＰＮ＝タグ、ｖａｌ
ｉｄ＝０）であった場合、図８に示すように、ｍａｔｃ
ｈ＝０となり、いずれのエントリにおいても“０”を示
すｍａｔｃｈ信号が出力される。従って、図２に示すよ
うにｈｉｔ信号２６が不活性化（＝０）されるので、Ｗ
Ｌも不活性化され、ｄｏｕｔ２８の出力は無効となり、
ｔｉｎ２２の内容はｔｏｕｔ２３から出力される。図１
において、ＴＬＢ制御部２はｈｉｔ信号２６が不活性化
されたのを受け、セレクタ１１ｂにｔｏｕｔ２３を選択
するよう指示し、それとともにＰＴＥ−Ｈｉ９書き込み
許可（ｐｔｅ−ｈｉ＿ｗｅ）を活性化する。これによ
り、ｔｏｕｔ２３の内容がＰＴＥ−Ｈｉ９に格納され
る。

【００４８】Ａ−２．論理物理変換を行わない場合 ＣＰＵ５０は、図１に示すｔｓｒｑ信号と、ｒｅｇ−ｎ
ｃｓ信号とを、ｔｓｒｑ＝０、ｒｅｇ−ｎｃｓ＝＊（０
でも１でも可）（図３）としてＴＬＢ１に入力する。こ
れらの信号はＴＬＢ１の制御部２に入力され、ＴＬＢ制
御部２はＴＬＢメモリ部３に対して、停止指示を出す。
この指示は、図１に示すｍｏｄｅ信号２５ａ、ｎｃｓ信
号２５ｂ、およびｒ−ｎｓ信号２５ｃを、ｍｏｄｅ＝
０、ｎｃｓ＝１、ｒ−ｎｗ＝＊（０でも１でも可）（図
１０）とすることで行われる。一方、セレクタ１１ｃ
は、ｔｓｒｑ信号が“０”を示すものであることによ
り、論理アドレスｖａ５７ａをそのまま物理アドレスと
してｐａ６０より出力し、キャッシュメモリ５１へ送ら
れる。

【００４９】Ｂ．レジスタの読み書き 次に、本実施の形態のＴＬＢ１における、各レジスタに
対しての書き込み動作、および読み出し動作について説
明する。本実施の形態のＴＬＢ内蔵レジスタは図７に示
す様にＣＰＵの管理するメモリ空間において、それぞ
れ、 ＰＴＥ−Ｈｉ ：０ｘＣ０００００００番地 ＰＴＥ−Ｌｏ ：０ｘＣ００００００４番地 ＲＰ ：０ｘＣ００００００８番地 に配置されている。

【００５０】各レジスタに対する書き込みは、図６に示
すＣＰＵ５０内の汎用レジスタ５６から、上記番地への
ＭＯＶ命令を用いることで実現される。例えば、「ＭＯ
Ｖ Ｒ０、（０ｘＣ００００００８）」によって、ＣＰ
Ｕ汎用レジスタ５６のＲ０に格納されたデータは内部バ
ス５９に転送される。バス制御部５４とＩＯバス制御部
５５は転送先のアドレスを識別し、該当する場合は内部
バス５９上のデータとアドレスをそれぞれのバスへ転送
する。

【００５１】この場合はＩＯバス５８への書き込みアク
セスであるので、ＩＯバス制御部５５はＩＯバス５８上
のデバイスに書き込み要求を出力する。この要求は、図
１に示すｒｅｇ−ｎｃｓ信号とｒｅｇ−ｒ−ｎｗ信号と
をｒｅｇ−ｎｃｓ＝０、ｒｅｇ−ｒ−ｎｗ＝０（図３）
として出力することで行われる。これらの信号の出力に
ともない、ＣＰＵ５０は、データとアドレスとをＩＯバ
ス５８に転送する。ＴＬＢ制御部２は、上記の各信号に
よる書き込み要求を受けて、アドレスバス５８ａから取
得するＩＯ−ＡＤＲ５８ａをデコードし、該当レジスタ
を判断する。上記のアドレスはＲＰ８のアドレスと一致
し、かつ書き込み要求を示す信号が入力されているの
で、ＴＬＢ制御部２は、ＲＰ８に対して出力する信号ｒ
ｐ−ｗｅ（図１）を活性化し、それにともなって、セレ
クタ１１ａに対してＩＯ−ＤＡＴＡ５８ｂを選択するよ
うに指示１３ａを出力し、セレクタ１１ａがこれに対応
して、データバス５８ｂから取得するＩＯ−ＤＡＴＡ５
８ｂをＲＰ８に出力することで、データがＲＰ８に書き
込まれる。

【００５２】同様に、レジスタＲＰ８からの読み出し
は、「ＭＯＶ （０ｘＣ００００００８）、Ｒ０」によ
って行われる。図６においてＩＯバス制御部５５は、Ｉ
Ｏバス５８上のデバイスに読み出し要求を行う。この要
求は、図２に示すｒｅｇ−ｎｃｓ信号とｒｅｇ−ｒ−ｎ
ｗ信号とをｒｅｇ−ｎｃｓ＝０、ｒｅｇ−ｒ−ｎｗ＝１
（図３）とすることで行われ、これらの信号はＴＬＢ制
御部２に入力される。ＴＬＢ制御部２は、これらの信号
による書き込み要求を受けて、アドレスバス５８ａから
取得するＩＯ−ＡＤＲ５８ａをデコードし、該当レジス
タを判断する。上記のアドレスはＲＰ８のアドレスと一
致し、かつ読み出し要求を示す信号が入力されているの
で、ＴＬＢ制御部２は、ＲＰ８に対して出力する信号ｒ
ｐ＿ｒｅを活性化し、これとともに、トライステートバ
ッファ１２ａに対して、データを出力するように指示を
出す。この指示は、図１に示すｒｐ＿ｒｅ信号１４ａに
よって行われる。これにより、同図におけるトライステ
ートバッファ１２ａから出力されたデータは、前述の書
き込みの際とは、逆にデータバスＩＯ−ＤＡＴＡ５８
ｂ、次いで図６に示す内部バス５９を経由しＣＰＵ内蔵
汎用レジスタ５６のＲ０へ格納される。また、ＰＴＥ−
Ｈｉ９に対する読み出し／書き込みに際しても、以上の
ようなＲＰ８に対する読み出し／書き込みと同様に行わ
れるものである。

【００５３】これに対して、本実施の形態では、ＰＴＥ
−Ｌｏ１０については、このような読み出し／書き込み
を行うものではなく、登録、検索、およびリプレースに
おいて、ＴＬＢメモリ部に格納した内容に対して後述す
る扱いをすることで、レジスタＰＴＥ−Ｌｏ１０におけ
る情報の保持を実現するものである。すなわち、図１に
示すＲＰ８、およびＰＴＥ−Ｈｉ９は物理的に存在する
レジスタとしてＴＬＢ１が内包するものであるが、ＰＴ
Ｅ−Ｌｏ１０は物理的なレジスタとして内包するもので
はなく、後述する扱いを行うことで論理的にのみ存在す
るものとしているのであり、これにより本実施の形態で
は、回路構成を簡略化し、処理の効率向上を図るもので
あるが、ＰＴＬ−Ｌｏ１０についても、物理的に存在す
るレジスタとしてＴＬＢ１が内包するものとし、これに
対して上記のようなＲＰ８やＰＴＥ−Ｈｉ９に対すると
同様の読み出し／書き込みを行うものとすることも可能
である。

【００５４】Ｃ．ＴＬＢへの登録 次に、本実施の形態のデータ処理装置における、ＴＬＢ
１に対しての登録動作について説明する。ＴＬＢへの登
録は、以下のプログラム列を実行することによって実現
される。 １）ＭＯＶ ０ｘ０００００００１、Ｒ０ ２）ＭＯＶ Ｒ０、（０ｘＣ００００００８） ３）ＭＯＶ ０ｘ１０００００００、Ｒ１ ４）ＭＯＶ Ｒ１、（０ｘＣ０００００００） ５）ＭＯＶ ０ｘ２０００００００、Ｒ２ ６）ＭＯＶ Ｒ２、（０ｘＣ００００００４）

【００５５】１）において、即値“０ｘ０００００００
１”を、図６に示すＣＰＵ５０が内蔵する汎用レジスタ
５６のＲ０へ格納する。２）において、Ｒ０に格納され
た値を、ＴＬＢ１のレジスタＲＰ８へ格納（書き込み）
する。この動作は、「Ｂ．レジスタの読み書き」におい
て説明したように行われるものである。この時、ＲＰ８
の保持する内容は、“０ｘ０００００００１”となるた
め、ＴＬＢメモリ部３のリプレースエントリは“１”と
なり、図１に示すｉｎｄｘ２４にはこの値が出力され
る。続いて、３）において、即値“０ｘ１００００００
０”を、図６に示す汎用レジスタ５６のＲ１へ格納す
る。そして、４）において、レジスタＲ１に格納された
値を、ＰＴＥ−Ｈｉ９へ格納（書き込み）する。この動
作も「Ｂ．レジスタの読み書き」において説明したよう
に行われる。

【００５６】前述のように、ＰＴＥ−Ｌｏ１０に対する
格納（書き込み）処理は、ＲＰ８、およびＰＴＥ−Ｈｉ
９に対する処理とは異なるものとなる。上記のプログラ
ムの５）で、即値“０ｘ２０００００００”を、図６に
示す汎用レジスタ５６のＲ２へ格納する。そして、６）
において、レジスタＲ２に格納された値のＰＴＥ−Ｌｏ
１０への格納動作が開始される。ＰＴＥ−Ｌｏ１０への
書き込みの場合、図１に示す、ＩＯバス５８において、
ＩＯ−ＡＤＲ５８ａ、およびＩＯ−ＤＡＴＡ５８ｂに、
転送先アドレス（０ｘＣ００００００４）及びデータ
（０ｘ２０００００００）が出力される。

【００５７】図１において、ＴＬＢ制御部２は、ＰＴＥ
−Ｌｏ１０への書き込みを検出すると、ＴＬＢメモリ部
３へ書き込みの指示を出力する。この指示は、同図に示
すｍｏｄｅ信号２５ａ、ｎｃｓ信号２５ｂ、およびｒ−
ｎｓ信号２５ｃを、ｍｏｄｅ＝０、ｎｃｓ＝０、ｒ−ｎ
ｗ＝０（図３）とすることで行われる。また、これにと
もなって、セレクタ１１ｄに対して、予めセットしたＰ
ＴＥ−Ｈｉ９の出力（０ｘ１０００００００）を選択
し、ｔｉｎ２２に出力するように信号１３ｃにより指示
を出す。ＰＴＥ−Ｌｏ１０からの出力であるｄｉｎ２７
としては、ＩＯバス５８から取得されるＩＯ−ＤＡＴＡ
５８ｂ（０ｘ２０００００００）がそのまま出力され
る。

【００５８】図２に示すＴＬＢメモリ部３のデコーダ部
６の各エントリのデコーダ６ａは、入力されたｉｎｄｘ
２４をデコードし、該当するエントリのＷＬを活性化す
る。活性化したＷＬに対応して、当該エントリのタグ部
５およびデータ部７は書き込み指示に従い、入力するｔ
ｉｎ２２およびｄｉｎ２７の内容を、それぞれ格納す
る。以上の動作によって、ＰＴＥ−Ｈｉ９に格納された
論理ページ番号と、ＣＰＵ５０のレジスタＲ２に設定さ
れた物理ページ番号、およびページ属性が、ＲＰ８の示
すＴＬＢメモリ部３の該当するエントリに登録される。

【００５９】Ｄ．ＴＬＢの検索 本実施の形態のデータ処理装置におけるＴＬＢ１の検索
は、以下のプログラム列を実行することで実現される。 １）ＭＯＶ ０ｘ１０００００００、Ｒ１ ２）ＭＯＶ Ｒ１、（０ｘＣ０００００００） ３）ＭＯＶ （０ｘＣ００００００４）、Ｒ２ １）において、即値“０ｘ１０００００００”を、図６
に示すＣＰＵ５０が内蔵する汎用レジスタ５６のＲ１へ
格納する。そして、２）において、レジスタＲ１に格納
された値を、ＴＬＢ１のＰＴＥ−Ｈｉ９へ格納（書き込
み）する。この際の書き込みは「Ｂ．レジスタの読み書
き」において説明した動作に従って行われる。

【００６０】次いで、３）において、ＴＬＢ１のＰＴＥ
−Ｌｏ１０に格納された値の、汎用レジスタ５６のＲ２
に対する格納動作が開始される。図２において、ＴＬＢ
制御部２は、ＰＴＥ−Ｌｏ１０からの読み出し要求を検
出すると、ＴＬＢメモリ部３に対して論理物理変換の指
示を出力する。この指示は、図１に示すｍｏｄｅ信号２
５ａ、ｎｃｓ信号２５ｂ、およびｒ−ｎｓ信号２５ｃ
を、ｍｏｄｅ＝１、ｎｃｓ＝０、ｒ−ｎｗ＝１（図３）
とすることで行われる。これとともに、ＴＬＢ制御部２
は、セレクタ１１ｄに対して、レジスタＰＴＥ−Ｈｉ９
の出力を選択しｔｉｎ２２に出力するように信号１３ｃ
により指示をする。また、トライステートバッファ１２
ｃに対して、データを出力するように、信号１４ｃによ
って指示を行う。

【００６１】ＴＬＢメモリ部３においては、アドレス変
換を指示するｔｓｒｑ信号に対応して、タグ部５におい
て比較を行う。アドレス変換動作は、「Ａ．アドレス変
換動作」において説明したのと同様に行われる。この結
果ＴＬＢメモリ部３より出力される信号ｈｉｔ２６、お
よびｄｏｕｔ２８は、レジスタＰＴＥ−Ｌｏを経由して
トライステートバッファ１２ｃよりＩＯバス５８によ
り、ＩＯ−ＤＡＴＡ５８ｂとして出力される。出力され
たデータ、および信号ｈｉｔは、図５(c)に示すＰＴＥ
−Ｌｏ１０のフォーマットに配置され、図６に示すＩＯ
バス５８及び内蔵バス５９を経由して、ＣＰＵ５０のレ
ジスタＲ２へ格納される。ヒットした場合には、図５
(c)に示すｈｉｔｂｉｔは値“１”となって格納される
こととなり、物理ページ番号、およびページ属性は有効
となる。これに対して、ミスの場合は、図５(c)に示す
ｈｉｔｂｉｔは値“０”となり、物理ページ番号、及び
ページ属性は無効となる。

【００６２】以上の動作にともない、図２に示すエンコ
ーダ部４ではヒットしたエントリ番号をエンコードし
て、出力ｈｉｔ−ｒｐ２１として出力する。出力信号ｈ
ｉｔ−ｒｐ２１は、図１に示すセレクタ１１ａに入力さ
れる。ＴＬＢ制御部２は、セレクタ１１ａに対して、信
号ｈｉｔ−ｒｐ２１を選択するように制御信号１３ａに
より指示を出す。これにより、ヒットを示す信号ｈｉｔ
２６が有効な場合（値“１”の場合）のみ、セレクタ１
１ａの出力がＲＰ８に格納される。

【００６３】以上の動作によって、ＰＴＥ−Ｈｉ９に格
納された論理ページ番号と、ＴＬＢタグ部５の全エント
リに格納されたタグとの検索および比較が並列的に行わ
れ、検索結果がＣＰＵ５０のレジスタＲ２に格納され
る。

【００６４】Ｅ．ＴＬＢリプレース動作 次に、本実施の形態のデータ処理装置における、ＴＬＢ
１のリプレースの際の動作を、図９に示す処理手順のフ
ローに従って説明する。前述のように、本実施の形態に
おけるＴＬＢ１のリプレースはＦＩＦＯアルゴリズムに
従って行われる。また、リプレースは、ＲＰ８の保持す
る値に従って制御されるものとなる。

【００６５】図９のフローの処理手順が開始すると、ス
テップ９０１において、初期状態におけるリプレース候
補のエントリとして、エントリ０が設定される。すわな
ち、ＲＰ８の保持する内容が値“０”とされる。そし
て、エントリ０においてのリプレースは、「Ｃ．ＴＬＢ
への登録」において説明したような、ＴＬＢ１への登録
動作として実現される。

【００６６】ステップ９０２においては、リプレースが
行われたか否かが判定される。この判定において、リプ
レースが行われたとされた場合、ステップ９０３が実行
される。図１においてＴＬＢ制御部２は、セレクタ１１
ａに対して、インクリメンタ１５の出力（＝１）を選択
するように指示し、ＲＰポインタ書込許可信号（ｒｐ＿
ｗｅ）が活性化し、インクリメンタ１５の出力をＲＰ８
に格納するので、レジスタＲＰ８の保持する内容は、１
だけ増加したものとなる。

【００６７】ステップ９０３が実行された後は、ステッ
プ９０２に戻って判定が行われ、同様の繰り返しにおい
て、エントリ７へのリプレースが完了した後、インクリ
メンタ１５の出力は０となり、次候補は初期値０に戻
る。一方、ステップ９０２の判定においてリプレース動
作が行われないとされた場合には、ステップ９０４が実
行され、ＲＰ８への書き込みが行われたか否かが判定さ
れる。ＲＰ８への書き込みが行われた場合は、ステップ
９０５が実行され、書き込まれた値を次のリプレース候
補とする。これに対して、ステップ９０２、次いでステ
ップ９０４の判定において、リプレース動作もＲＰ８へ
の書き込みも行われないとされた場合は、ステップ９０
３、またはステップ９０５を経由せずにステップ９０２
に戻ることにより、次のリプレース動作またはＲＰ８へ
の書き込みまで現在のＲＰ８の値を保持し続ける。

【００６８】このように、本実施の形態のデータ処理装
置によれば、リプレースポインタレジスタ（ＲＰ）８、
ページテーブルエントリ上位レジスタ（ＰＴＥ−Ｈｉ）
９、およびページテーブルエントリ下位レジスタ（ＰＴ
Ｅ−Ｌｏ）１０を有するＴＬＢ１を備えたことで、ＣＰ
Ｕ５０の管理するアドレス空間に配置されたＰＴＥ−Ｌ
ｏ１０からＣＰＵ内蔵汎用レジスタ５６へのＭＯＶ動作
（ＭＯＶ命令に従った動作）により、ＰＴＥ−Ｈｉ９に
格納された論理ページ番号と、ＴＬＢタグ部５に格納さ
れた全てのタグとの比較を行い、一致したエントリ番号
をＲＰ８に格納すると同時に、ＴＬＢデータ部７に格納
されたデータをＣＰＵ内蔵汎用レジスタ５６へ格納す
る。また、ＣＰＵ内蔵汎用レジスタ５６からＰＴＥ−Ｌ
ｏ１０へのＭＯＶ動作により、ＰＴＥ−Ｈｉ９の内容、
およびＣＰＵ内蔵汎用レジスタ５６の内容を、ＲＰ８の
保持する内容が示すＴＬＢタグ部５、およびＴＬＢデー
タ部７のエントリへ格納する。

【００６９】Ｆ．無効化処理 特定の論理ページに関する情報をＴＬＢから無効化する
場合は、本実施の形態では、以下のプログラム列が実行
される。 １）ＭＯＶ ０ｘ１０００００００、Ｒ１ ２）ＭＯＶ Ｒ１、（０ｘＣ０００００００） ３）ＭＯＶ （０ｘＣ００００００４）、Ｒ２ ４）ＡＮＤ ０ｘ００００００８０、Ｒ２ ５）ＣＭＰ ０ｘ００００８０、Ｒ２ ６）Ｂｎｅ Ｎｏｔ＿ｅｘｉｓｔ ７）ＭＯＶ ０ｘ００００００００、Ｒ０ ８）ＭＯＶ Ｒ０、（０ｘＣ０００００００） ９）ＭＯＶ Ｒ０、（０ｘＣ００００００４） 上記プログラムの１）〜３）は「Ｄ．ＴＬＢの検索」に
示した３ステップの処理であり、前述のように実行され
るものである。

【００７０】後続する４）はヒットビットを取りだす処
理であり、ＡＮＤ処理を行うことによりヒットビット以
外のビットを０とするものである。この処理の結果に基
づいて、５）では比較処理によりヒットビットについて
のチェックが行われる。そして、この結果に基づいて
６）比較結果条件分岐が行われ、比較処理において不一
致を示す結果が得られた場合には、あらかじめ設定され
たＮｏｔ＿ｅｘｉｓｔへのジャンプが行われ、無効化処
理を行うことなく後続の処理が行われる。なお、ここで
は、ＡＮＤ処理によってヒットビットの抽出を行ってい
るものであるが、ＯＲ処理を用いることも可能である。

【００７１】比較処理において一致を示す結果が得られ
た場合には、ＴＬＢへの登録が行われる。登録は、
「Ｃ．ＴＬＢへの登録」に示した６ステップの処理を行
うこととしても実現可能であるが、本実施の形態では、
「Ｃ．ＴＬＢへの登録」に示した処理に代えて上記７）
〜８）の処理を実行することにより、ステップ数を削減
し処理の迅速化を図るものである。

【００７２】「Ｃ．ＴＬＢへの登録」に示した処理で
は、ＲＰ８への書き込みに２ステップを要するものであ
るが、ここでは、ＲＰ８については先の検索でヒットし
たエントリ番号が既に格納されているものであるので、
「Ｃ．ＴＬＢへの登録」のプログラムの１）、および
２）の２ステップを省略する。従って、ここではＴＬＢ
への登録は、ＰＴＥ−Ｈｉ９に対する処理から行われ
る。ＰＴＥ−Ｈｉ９への書き込みは、上記のプログラム
の７）、および８）であり、これらは「Ｃ．ＴＬＢへの
登録」のプログラムの３）、および４）の２ステップと
同様に実行される。ただし、ここではレジスタＲ１でな
くレジスタＲ０を用いることとしている。７）では、エ
ントリをクリアするための即値“０ｘ０００００００
０”を、図６に示す汎用レジスタ５６のＲ０へ格納し、
後続の８）で、レジスタＲ０に格納された値を、ＰＴＥ
−Ｈｉ９へ格納（書き込み）する。この動作は「Ｂ．レ
ジスタの読み書き」において説明したように行われる。

【００７３】次にＰＴＥ−Ｌｏ１０に対する処理が行わ
れる。エントリのクリアのためには、ＰＴＥ−Ｈｉ９に
対すると同様に、全てのビットを０とすれば良いので、
ここでは上記の７）において既にレジスタ５６（図６）
のＲ０に格納された値を、９）でＰＴＥ−Ｌｏ１０に書
き込む。９）の処理は、「Ｃ．ＴＬＢへの登録」のプロ
グラムにおける６）と同様に行われ、ＴＬＢメモリ部３
（図１）において全て０が書き込まれて無効化処理は終
了する。このように、「Ｃ．ＴＬＢへの登録」に示した
５）、および６）の２ステップに代えて上記のプログラ
ム９）の１ステップでＰＴＥ−Ｌｏ１０に対する処理を
実行して１ステップの削減がされるものである。

【００７４】従って、前述のようにＴＬＢへの登録を
「Ｃ．ＴＬＢへの登録」に示した６ステップの処理とす
る場合には、上記プログラム列の１）〜６）までの６ス
テップに、登録に要する６ステップを加えて１２ステッ
プとなるが、上記プログラム列により処理をする場合に
は、登録処理において３ステップを削減し、合計９ステ
ップで無効化処理を行い得ることとなる。

【００７５】従来の技術において説明したように、従来
の技術によるデータ処理装置において無効化を行う場合
は、例えば８エントリ・フル・アソシアティブであれ
ば、エントリ数とウェイ数とが等しいものであり、また
ウェイ数がｎの場合に２ｎ＋２ステップを必要とするこ
とから、ｎ＝８とした場合の２ｎ＋２＝１８ステップを
要するものとなる。従って、ステップ数が９である本実
施の形態では、従来の技術による場合と比較して、５０
％のステップ数削減が可能である。

【００７６】さらに、現在主流のＴＬＢの多くは３２エ
ントリ以上のフル・アソシアティブ構成であり、このよ
うにウェイ（エントリ）数が大きな場合には、本実施の
形態によるデータ処理装置を応用することで大きな効果
が得られることとなる。すなわち、従来の技術によるデ
ータ処理装置では、ウェイ（エントリ）数に応じて繰り
返し回数が増加し、３２エントリでは６６ステップ必要
となる。これに対して本発明の実施の形態を応用する場
合では、ウェイ数に関係なく上記のような９ステップで
あり８３％以上のステップ数削減が可能となる。なお、
本実施の形態において示した、アドレス空間の構成や、
プログラム列は例示であり、他の空間配置や命令列を用
いても、同様の効率的な処理が可能である。

【００７７】さらに、本実施の形態においては、ＴＬＢ
が８エントリのフル・アソシアティブ構成である場合を
示したが、データ処理装置が備えるＴＬＢのエントリ数
が異なる構成である場合にも、インクリメンタ１５（図
１）のビット幅を拡張することにより応用可能なもので
ある。また、セット・アソシアティブ構成である場合に
も、ＰＴＥ−Ｈｉ９に格納された論理アドレスの下位ビ
ットをタグインデックスとして使用することにより応用
可能なものである。

【００７８】また、ＴＬＢの検索および登録動作を、絶
対アドレッシングで実現する場合について示したが、他
のアドレッシングモードでも、ＩＯバス５８上に現れる
アドレスは同一であるので同様に実現することが可能で
ある。また、リプレースアルゴリズムをＦＩＦＯとする
場合について示したが、アルゴリズムがＬＲＵである場
合、あるいはランダム方式である場合にも、インクリメ
ンタ１５をＬＲＵ制御回路または乱数発生回路にするこ
とにより、同様に実現可能である。

【００７９】また、ＴＬＢへの登録はＲＰ８に示すエン
トリに対して行う例を示したが、ＴＬＢメモリ部３の書
き込みの際のＷＬ選択を、デコーダ６ａの出力のかわり
にｍａｔｃｈ信号２０を用いることによって、検索結果
が一致したエントリへ書き込むものとすることも実現可
能である。

【００８０】また、命令およびデータ共用ＴＬＢでの例
を示したが、命令およびデータを分離した場合も同様に
応用することが可能である。さらに、命令キャッシュお
よびデータキャッシュまたは、分岐履歴バッファなどの
各種連想記憶装置についても同様に応用することが可能
であり、高速化が図り得る効果が得られる。

【００８１】産業上の利用可能性 以上のように、本発明のデータ処理装置、及びデータ処
理方法によれば、アドレス変換テーブル、キャッシュメ
モリ、分岐履歴バッファ等に連想記憶装置を用いる場合
に、フル・アソシアティブ方式を採用し、エントリ数す
なわちウェイ数が大きなものである場合にも、当該連想
記憶装置に対して高速に検索を行うことが可能となる。

【００８２】すなわち、請求項１のデータ処理装置によ
れば、第１の情報と第２の情報との対の複数を記憶し、
特定の第１の情報を入力されると、当該第１の情報と対
をなす第２の情報を出力する連想処理を行う連想記憶装
置を用いるデータ処理装置であって、上記第１の情報を
保持する第１情報保持手段と、上記第２の情報を保持す
る第２情報保持手段と、上記第１情報保持手段が保持す
る第１の情報を上記連想記憶装置に入力して連想処理を
実行させ、上記入力した第１の情報が、上記連想記憶装
置において記憶するいずれかの第１の情報と一致する場
合には、上記連想処理の結果出力される、上記入力した
第１の情報と対をなす第２の情報を上記第２情報保持手
段において保持するように制御する連想情報制御手段と
を備え、第１情報保持手段、および第２情報保持手段と
いう特定の格納手段に対する読み出し動作を行うことに
よって連想記憶装置に対しての連想検索を実現し、特別
な命令の追加等によりハードウェアコストを増大させる
ことなく、処理時間の短縮を図ることが可能である。ま
た、連想記憶装置の全てのエントリを並行的に一度に検
索可能であるため、従来提案されていた各エントリを逐
次処理する方式に比べて処理時間を大幅に削減できると
いう効果が得られる。また、上記連想記憶装置に記憶さ
れた上記情報の対のうち、一の対を特定する情報を保持
する情報対特定情報保持手段をさらに備え、上記連想情
報制御手段は、上記第１情報保持手段が保持する第１の
情報を上記連想記憶装置に入力して連想処理を実行さ
せ、上記入力した第１の情報が、上記連想記憶装置にお
いて記憶するいずれかの第１の情報と一致する場合に
は、上記連想処理の結果出力される、上記入力した第１
の情報と対をなす第２の情報を上記第２情報保持手段に
おいて保持するように制御するとともに、上記一致した
第１の情報と第２の情報との対を特定する情報を上記情
報対特定情報保持手段において保持させるものとしたこ
とで、第１情報保持手段、第２情報保持手段、および情
報対特定情報記憶手段という特定の格納手段に対する読
み出し動作により、連想記憶装置に対しての連想検索を
実現するので、処理の効率化が可能となる。そして、上
記連想記憶装置を用いたデータ処理を制御する中央処理
手段をさらに備え、上記連想情報制御手段は、上記中央
処理手段によるデータ入出力に対応して、上記制御を行
うものとしたことで、中央処理手段たるプロセッサを備
えるコンピュータシステム等において、データ処理の迅
速化を図ることが可能となる。また、上記連想情報制御
手段は、上記中央処理手段による上記第２情報保持手段
が保持する情報の読み出しに対応して上記制御を行うも
のとしたことで上記の効果が得られる。さらに、上記第
１情報保持手段、および上記第２情報保持手段は、上記
中央処理手段が管理するアドレス空間上に配置されるも
のであり、上記アドレス空間における配置位置を特定す
る情報を指定することによって、情報の入出力を行い得
るものとしたことで上記の効果が得られ、いずれかの情
報保持手段を論理的にのみ実現して回路構成を簡略化す
ることが可能となる。

【００８３】請求項２のデータ処理装置によれば、第１
の情報と第２の情報との対の複数を記憶し、特定の第１
の情報を入力されると、当該第１の情報と対をなす第２
の情報を出力する連想処理を行う連想記憶装置を用いる
データ処理装置であって、上記第１の情報を保持する第
１情報保持手段と、上記第２の情報を保持する第２情報
保持手段と、上記第１情報保持手段が保持する第１の情
報を上記連想記憶装置に入力して連想処理を実行させ、
上記入力した第１の情報が、上記連想記憶装置において
記憶するいずれかの第１の情報と一致する場合には、上
記連想処理の結果出力される、上記入力した第１の情報
と対をなす第２の情報を上記第２情報保持手段において
保持するように制御する連想情報制御手段と、上記連想
記憶装置に記憶された上記情報の対のうち、一の対を特
定する情報を保持する情報対特定情報保持手段とを備
え、上記連想情報制御手段は、上記第２情報保持手段に
書き込みを行う場合には、上記情報対特定情報保持手段
が指し示す上記連想処理装置内の一つの対に対して、上
記第１情報保持手段に保持されている情報と第２情報保
持手段に保持されている情報を書き込むものとしたこと
で、連想記憶装置に対する書き込みを、特別な命令の追
加等によりハードウェアスコアを増大させることなく行
い、その処理時間の短縮化を図ることが可能となる。さ
らに、連想記憶装置の無効化処理等のステップ数を削減
することも可能となる。また、連想記憶装置の全てのエ
ントリーを並行的に一度に検索可能であるため、従来提
案されていた各エントリを逐次処理する方式に比べて処
理時間を大幅に削減できるという効果が得られる。そし
て、上記連想記憶装置を用いたデータ処理を制御する中
央処理手段をさらに備え、上記連想情報制御手段は、上
記中央処理手段によるデータ入出力に対応して、上記制
御を行うものとしたことで、中央処理手段たるプロセッ
サを備えるコンピュータシステム等において、データ処
理の迅速化を図ることが可能となる。なお、上記連想情
報制御手段は、上記中央処理手段が出力する情報の、上
記第２情報保持手段に対する書き込みに対応して上記制
御を行うものとしたことで上記の効果が得られる。

【００８４】請求項３のデータ処理装置によれば、請求
項１または請求項２の装置において、上記連想記憶装置
はアドレス変換テーブルであり、上記第１の情報は論理
ページアドレス、上記第２の情報は物理ページアドレス
であるものとしたことで、アドレス変換テーブルを用い
るデータ処理を高速化することが可能となる。

【００８５】請求項４のデータ処理装置によれば、請求
項１または請求項２の装置において、上記連想記憶装置
はキャッシュメモリであり、上記第１の情報はアドレ
ス、上記第２の情報は命令、またはオペランドのデータ
であるものとしたことで、キャッシュメモリを用いるデ
ータ処理を高速化することが可能となる。

【００８６】請求項５のデータ処理装置によれば、請求
項１または請求項２の装置において、上記連想記憶装置
は分岐履歴バッファであり、上記第１の情報は分岐命令
のアドレス、上記第２の情報は分岐先命令のアドレスで
あるものとしたことで、分岐履歴バッファを用いるデー
タ処理を高速化することが可能となる。

【００８７】また、請求項６のデータ処理装置によれ
ば、第１の情報と第２の情報で構成された情報対の複数
を記憶するメモリ部と、上記第１の情報を保持する第１
情報保持手段と、上記第２の情報を保持する第２情報保
持手段と、上記メモリ部に記憶された上記情報対のう
ち、一の対を特定する情報を保持する情報対特定情報保
持手段と、外部制御手段による上記第２情報保持手段が
保持する情報の読み出しに対応して、上記第１情報保持
手段が保持する第１の情報を上記メモリ部に入力して連
想処理を実行させ、上記入力した第１の情報が、上記メ
モリ部において記憶するいずれかの第１の情報と一致す
る場合には、上記連想処理の結果出力される、上記入力
した第１の情報と対をなす第２の情報を上記第２情報保
持手段において保持するように制御するとともに、上記
一致した第１の情報と第２の情報との対を特定する情報
を上記情報対特定情報保持手段において保持させる、と
いう制御を行う連想情報制御手段と、を備えるようにし
たことで、第１情報保持手段、第２情報保持手段、およ
び情報対特定情報記憶手段という特定の格納手段に対す
る読み出し動作を行うことで、メモリ部および連想情報
制御手段による連想検索を実現することにより、特別な
命令の追加等によりハードウェアコストを増大させるこ
となく、処理時間の短縮化を図ることが可能である。

【００８８】また、請求項７のデータ処置装置によれ
ば、請求項６に記載のデータ処理装置において、上記連
想処理の一致または不一致の結果を記憶する第３情報保
持手段をさらに備えるようにしたことで、これにより、
第１情報保持手段、第２情報保持手段、第３の情報保持
手段および情報対特定情報保持手段という特定の格納手
段に対する読み出し動作を行うことによって、メモリ部
および連想情報制御手段による連想検索を実現すること
により、特別な命令の追加等によりハードウェアコスト
を増大させることなく、処理時間の短縮化を図ることが
可能である。また、請求項８のデータ処理装置によれ
ば、第１の情報と第２の情報で構成された情報対を複数
記憶するメモリ部と、上記第１の情報を保持する第１情
報保持手段と、上記第２の情報を保持する第２情報保持
手段と、上記メモリ部に記憶された上記情報対のうち、
一の対を特定する情報を保持する情報対特定情報保持手
段と、外部制御手段の、上記第２情報保持手段に対する
書き込みに対応して、上記第１情報保持手段で保持され
ている情報と上記第２情報保持手段で保持されている情
報とを、上記情報対特定情報保持手段で指し示す上記メ
モリ部内の一つのエントリーに対して書き込むという制
御を行う連想情報制御手段と、を備えるようにしたこと
から、メモリ部に対する書き込みを、特別な命令の追加
等によりハードウェアコストを増大させることなく行
い、その処理時間の短縮化を図ることが可能になる。 ［図面の簡単な説明］

【図１】本発明の実施の形態１によるデータ処理装置が
備えるＴＬＢの構成を示すブロック図である。

【図２】同実施の形態のＴＬＢが備えるＴＬＢメモリ部
の構成を示す図である。

【図３】同実施の形態のＴＬＢに与えられる制御信号
と、ＴＬＢの動作との関係を示す図である。

【図４】同実施の形態におけるアドレス空間の、３２ビ
ットアドレスの構成を示す図である。

【図５】同実施の形態におけるタグ部およびデータ部の
各エントリの構成と、ＰＴＥ−ＨｉおよびＰＴＥ−Ｌｏ
の構成とを示す図である。

【図６】同実施の形態のデータ処理装置の構成を示すブ
ロック図である。

【図７】同実施の形態のＣＰＵが管理するアドレス空間
を示した図である。

【図８】同実施の形態のＴＬＢが備えるタグ部の動作を
示す図である。

【図９】同実施の形態におけるＴＬＢのリプレース処理
の処理手順を示すフローチャート図である。

【図１０】同実施の形態のＴＬＢメモリ部に与えられる
制御信号と、ＴＬＢメモリ部の動作との関係を示す図で
ある。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12 G06F 9/38

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 第１の情報と第２の情報との対の複数を
   記憶し、特定の第１の情報を入力されると、当該第１の
   情報と対をなす第２の情報を出力する連想処理を行う連
   想記憶装置を用いるデータ処理装置であって、 上記第１の情報を保持する第１情報保持手段と、 上記第２の情報を保持する第２情報保持手段と、 上記第１情報保持手段が保持する第１の情報を上記連想
   記憶装置に入力して連想処理を実行させ、上記入力した
   第１の情報が、上記連想記憶装置において記憶するいず
   れかの第１の情報と一致する場合には、上記連想処理の
   結果出力される、上記入力した第１の情報と対をなす第
   ２の情報を上記第２情報保持手段において保持するよう
   に制御する連想情報制御手段と、 上記連想記憶装置に記憶された上記情報の対のうち、一
   の対を特定する情報を保持する情報対特定情報保持手段
   と、 上記連想記憶装置を用いたデータ処理を制御する中央処
   理手段と、 を備えてなり、 上記連想情報制御手段は、 上記中央処理手段による上記第２情報保持手段が保持す
   る情報の読み出しに対応して、上記第１情報保持手段が
   保持する第１の情報を上記連想記憶装置に入力して連想
   処理を実行させ、上記入力した第１の情報が、上記連想
   記憶装置において記憶するいずれかの第１の情報と一致
   する場合には、上記連想処理の結果出力される、上記入
   力した第１の情報と対をなす第２の情報を上記第２情報
   保持手段において保持するように制御するとともに、上
   記一致した第１の情報と第２の情報との対を特定する情
   報を上記情報対特定情報保持手段において保持させる、
   という制御を行い、 また、上記第１情報保持手段、および上記第２情報保持
   手段は、 上記中央処理手段が管理するアドレス空間上に配置され
   るものであり、上記アドレス空間における配置位置を特
   定する情報を指定することによって、情報の入出力を行
   い得るものであること、 を特徴とするデータ処理装置。
2. 【請求項２】 第１の情報と第２の情報との対の複数を
   記憶し、特定の第１の情報を入力されると、当該第１の
   情報と対をなす第２の情報を出力する連想処理を行う連
   想記憶装置を用いるデータ処理装置であって、 上記第１の情報を保持する第１情報保持手段と、 上記第２の情報を保持する第２情報保持手段と、 上記第１情報保持手段が保持する第１の情報を上記連想
   記憶装置に入力して連想処理を実行させ、上記入力した
   第１の情報が、上記連想記憶装置において記憶するいず
   れかの第１の情報と一致する場合には、上記連想処理の
   結果出力される、上記入力した第１の情報と対をなす第
   ２の情報を上記第２情報保持手段において保持するよう
   に制御する連想情報制御手段と、 上記連想記憶装置に記憶された上記情報の対のうち、一
   の対を特定する情報を保持する情報対特定情報保持手段
   と、 上記連想記憶装置を用いたデータ処理を制御する中央処
   理手段と、 を備えてなり、 上記連想情報制御手段は、 上記中央処理手段が出力する情報の、上記第２情報保持
   手段に対する書き込みに対応して、上記第１情報保持手
   段に保持されている情報と上記第２情報保持手段に保持
   されている情報とを、上記情報対特定情報保持手段が指
   し示す上記連想処理装置内の一つの対に対して書き込
   む、という制御を行い、 また、上記第１情報保持手段、および上記第２情報保持
   手段は、 上記中央処理手段が管理するアドレス空間上に配置され
   るものであり、上記アドレス空間における配置位置を特
   定する情報を指定することによって、情報の入出力を行
   い得るものであること、 を特徴とするデータ処理装置。
3. 【請求項３】 請求項１又は請求項２に記載のデータ処
   理装置において、 上記連想記憶装置はアドレス変換テーブルであり、 上記第１の情報は論理ページアドレス、上記第２の情報
   は物理ページアドレスであるものであることを特徴とす
   るデータ処理装置。
4. 【請求項４】 請求項１又は請求項２に記載のデータ処
   理装置において、 上記連想記憶装置はキャッシュメモリであり、 上記第１の情報はアドレス、上記第２の情報は命令、ま
   たはオペランドのデータであるものであることを特徴と
   するデータ処理装置。
5. 【請求項５】 請求項１又は請求項２に記載のデータ処
   理装置において、 上記連想記憶装置は分岐履歴バッファであり、 上記第１の情報は分岐命令のアドレス、上記第２の情報
   は分岐先命令のアドレスであるものであることを特徴と
   するデータ処理装置。
6. 【請求項６】 第１の情報と第２の情報で構成された情
   報対の複数を記憶するするメモリ部と、 上記第１の情報を保持する第１情報保持手段と、 上記第２の情報を保持する第２情報保持手段と、 上記メモリ部に記憶された上記情報対のうち、一の対を
   特定する情報を保持する情報対特定情報保持手段と、 外部制御手段による上記第２情報保持手段が保持する情
   報の読み出しに対応して、上記第１情報保持手段が保持
   する第１の情報を上記メモリ部に入力して連想処理を実
   行させ、上記入力した第１の情報が、上記メモリ部にお
   いて記憶するいずれかの第１の情報と一致する場合に
   は、上記連想処理の結果出力される、上記入力した第１
   の情報と対をなす第２の情報を上記第２情報保持手段に
   おいて保持するように制御するとともに、上記一致した
   第１の情報と第２の情報との対を特定する情報を、上記
   情報対特定情報保持手段において保持させる、という制
   御を行う連想情報制御手段と、 を備えることを特徴とするデータ処理装置。
7. 【請求項７】 請求項６に記載のデータ処理装置におい
   て、 上記連想処理の一致または不一致の結果を記憶する第３
   情報保持手段をさらに備えることを特徴とするデータ処
   理装置。
8. 【請求項８】 第１の情報と第２の情報で構成された情
   報対の複数を記憶するメモリ部と、 上記第１の情報を保持する第１情報保持手段と、 上記第２の情報を保持する第２情報保持手段と、 上記メモリ部に記憶された上記情報対のうち、一の対を
   特定する情報を保持する情報対特定情報保持手段と、 外部制御手段の、上記第２情報保持手段に対する書き込
   みに対応して、上記第１情報保持手段に保持されている
   情報と上記第２情報保持手段に保持されている情報と
   を、上記情報対特定情報保持手段で指し示す上記メモリ
   部内の一つのエントリーに対して書き込む、という制御
   を行う連想情報制御手段と、 を備えることを特徴とするデータ処理装置。