JPH06274341A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH06274341A JPH06274341A JP8273693A JP8273693A JPH06274341A JP H06274341 A JPH06274341 A JP H06274341A JP 8273693 A JP8273693 A JP 8273693A JP 8273693 A JP8273693 A JP 8273693A JP H06274341 A JPH06274341 A JP H06274341A
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Abstract
(57)【要約】
【目的】 本発明の目的は、プログラムの分岐時に過渡
的に生ずる命令先読み効率の低下を緩和するための技術
を提供することにある。 【構成】 分岐命令の実行履歴を保持可能な分岐先命令
部７、分岐先アドレス部８と、命令先読みアドレスを監
視するアドレス連想部６と、この命令先読みアドレスが
上記分岐命令の実行履歴にヒットした場合に当該実行履
歴に基づいて次の命令先読みのためのアドレスを生成す
るプリフェッチアドレス生成部２とを設け、分岐を予測
することによって、命令先読み効率の低下を緩和する。
的に生ずる命令先読み効率の低下を緩和するための技術
を提供することにある。 【構成】 分岐命令の実行履歴を保持可能な分岐先命令
部７、分岐先アドレス部８と、命令先読みアドレスを監
視するアドレス連想部６と、この命令先読みアドレスが
上記分岐命令の実行履歴にヒットした場合に当該実行履
歴に基づいて次の命令先読みのためのアドレスを生成す
るプリフェッチアドレス生成部２とを設け、分岐を予測
することによって、命令先読み効率の低下を緩和する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュー
タ、さらにはそれにおける命令先読み技術に関し、例え
ば分岐命令の履歴を保持する手段を有するシングルチッ
プマイクロコンピュータに適用して有効な技術に関す
る。
タ、さらにはそれにおける命令先読み技術に関し、例え
ば分岐命令の履歴を保持する手段を有するシングルチッ
プマイクロコンピュータに適用して有効な技術に関す
る。
【０００２】
【従来の技術】パイプライン手法を採用するマイクロコ
ンピュータでは、プログラムの分岐時にパイプラインの
乱れが生じ、処理能力が低下する。そこで、そのような
処理能力の低下を緩和するため、分岐命令が反復処理に
多用されていることに着目し、分岐命令を最初に実行し
た際に、そのアドレス、分岐先のアドレス、分岐先の命
令等の分岐命令の履歴情報をキャッシュ等の記憶装置に
保持する手法が採られる。この手法はブランチターゲッ
トキャッシュ、あるいは分岐ウインドウなどと称され
る。そしてそのような手法においては、分岐命令を実行
する際に、このキャッシュを検索し、当該命令の情報が
あればそれを利用することによって分岐命令のアドレス
計算や分岐命令の読み込を省略し、処理の高速化を図っ
ている。
ンピュータでは、プログラムの分岐時にパイプラインの
乱れが生じ、処理能力が低下する。そこで、そのような
処理能力の低下を緩和するため、分岐命令が反復処理に
多用されていることに着目し、分岐命令を最初に実行し
た際に、そのアドレス、分岐先のアドレス、分岐先の命
令等の分岐命令の履歴情報をキャッシュ等の記憶装置に
保持する手法が採られる。この手法はブランチターゲッ
トキャッシュ、あるいは分岐ウインドウなどと称され
る。そしてそのような手法においては、分岐命令を実行
する際に、このキャッシュを検索し、当該命令の情報が
あればそれを利用することによって分岐命令のアドレス
計算や分岐命令の読み込を省略し、処理の高速化を図っ
ている。
【０００３】図３には、従来のブランチターゲットキャ
ッシュを採用するマイクロコンピュータの主要動作タイ
ミングが示される。
ッシュを採用するマイクロコンピュータの主要動作タイ
ミングが示される。
【０００４】例えば、ｎ番地の命令が先読みされ（３３
１）、それがデコードされることによって制御信号が生
成され（３３２）、命令が実行される（３３３）。この
命令実行サイクルで、ｎ番地の命令のアドレスがブラン
チターゲットキャッシュに入力されることによって、そ
れが分岐命令か否かが判断され（３３４）、もしヒット
すれば、次のマシンサイクルで、分岐先の次の命令の先
読みが行われるとともに（３３５）、分岐先（ｓ番地）
の分岐先命令が命令キューに入れられる（３３６）。そ
してこのとき、分岐先のアドレスバッファを介してプロ
グラムカウンタに分岐先アドレス（ｓ）が設定される。
さらに次のサイクルでは、ｓ＋１番地の命令のデコード
が行われ、そのとき、命令キューから出力されるｓ番地
の分岐先命令が実行される（３３８）。この命令実行中
に、分岐先の次の命令（ｓ＋１番地の命令）がデコード
され（３３７）、それが、次のサイクルで実行される
（３３９）。
１）、それがデコードされることによって制御信号が生
成され（３３２）、命令が実行される（３３３）。この
命令実行サイクルで、ｎ番地の命令のアドレスがブラン
チターゲットキャッシュに入力されることによって、そ
れが分岐命令か否かが判断され（３３４）、もしヒット
すれば、次のマシンサイクルで、分岐先の次の命令の先
読みが行われるとともに（３３５）、分岐先（ｓ番地）
の分岐先命令が命令キューに入れられる（３３６）。そ
してこのとき、分岐先のアドレスバッファを介してプロ
グラムカウンタに分岐先アドレス（ｓ）が設定される。
さらに次のサイクルでは、ｓ＋１番地の命令のデコード
が行われ、そのとき、命令キューから出力されるｓ番地
の分岐先命令が実行される（３３８）。この命令実行中
に、分岐先の次の命令（ｓ＋１番地の命令）がデコード
され（３３７）、それが、次のサイクルで実行される
（３３９）。
【０００５】尚、ブランチターゲットキャッシュについ
て記載された文献の例としては、平成３年１０月１０日
にＣＱ出版社から発行された「ＲＩＳＣプロセッサ入
門」がある。
て記載された文献の例としては、平成３年１０月１０日
にＣＱ出版社から発行された「ＲＩＳＣプロセッサ入
門」がある。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ブランチターゲットキャッシュでは、命令実行部におい
て分岐が行われるときになって、当該分岐命令について
のキャッシュ検索が行われるため、つまり、図３におい
て、ｎ番地の命令実行サイクルで連想が行われるため
に、実際に分岐した場合には、分岐後の命令列の先読み
が間に合わず、実行が待たされてしまう。そのように命
令実行が待たされることは、マイクロコンピュータでの
処理の低下を招来する。特に、命令コードの消費量が大
きい場合、あるいはデータフェッチによるバスの競合に
より命令の先読みが妨げられる場合などに、上記のよう
な処理の低下が顕著になる。
ブランチターゲットキャッシュでは、命令実行部におい
て分岐が行われるときになって、当該分岐命令について
のキャッシュ検索が行われるため、つまり、図３におい
て、ｎ番地の命令実行サイクルで連想が行われるため
に、実際に分岐した場合には、分岐後の命令列の先読み
が間に合わず、実行が待たされてしまう。そのように命
令実行が待たされることは、マイクロコンピュータでの
処理の低下を招来する。特に、命令コードの消費量が大
きい場合、あるいはデータフェッチによるバスの競合に
より命令の先読みが妨げられる場合などに、上記のよう
な処理の低下が顕著になる。
【０００７】本発明の目的は、プログラムの分岐時に過
渡的に生ずる命令先読み効率の低下を緩和するための技
術を提供することにある。
渡的に生ずる命令先読み効率の低下を緩和するための技
術を提供することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、分岐命令の実行履歴を保持可能
な実行履歴保持手段と、命令先読みアドレスを監視する
アドレス監視手段と、この命令先読みアドレスが上記分
岐命令の実行履歴にヒットした場合に当該実行履歴に基
づいて次の命令先読みのためのアドレスを生成するアド
レス生成手段とを含んでマイクロコンピュータを構成す
るものである。このとき、上記アドレス監視手段は、分
岐命令の先頭アドレスを格納する手段の保持情報に基づ
いて、命令先読みアドレスが分岐命令であるか否かを判
断するように構成することができる。また、上記アドレ
ス生成手段は、命令先読みアドレスが上記分岐命令の実
行履歴にヒットした場合に、当該実行履歴に含まれる分
岐先アドレスをインクリメントすることによって、分岐
先の次の命令を先読みするための命令先読みアドレスを
得るインクリメンタを含んで構成することができる。
な実行履歴保持手段と、命令先読みアドレスを監視する
アドレス監視手段と、この命令先読みアドレスが上記分
岐命令の実行履歴にヒットした場合に当該実行履歴に基
づいて次の命令先読みのためのアドレスを生成するアド
レス生成手段とを含んでマイクロコンピュータを構成す
るものである。このとき、上記アドレス監視手段は、分
岐命令の先頭アドレスを格納する手段の保持情報に基づ
いて、命令先読みアドレスが分岐命令であるか否かを判
断するように構成することができる。また、上記アドレ
ス生成手段は、命令先読みアドレスが上記分岐命令の実
行履歴にヒットした場合に、当該実行履歴に含まれる分
岐先アドレスをインクリメントすることによって、分岐
先の次の命令を先読みするための命令先読みアドレスを
得るインクリメンタを含んで構成することができる。
【００１１】
【作用】上記した手段によれば、アドレス生成手段は、
命令先読みアドレスが上記分岐命令の実行履歴にヒット
した場合に当該実行履歴に基づいて次の命令先読みのた
めのアドレスを生成し、このことが、プログラムの分岐
時に過渡的に生ずる上記命令先読み効率の低下を緩和す
る。
命令先読みアドレスが上記分岐命令の実行履歴にヒット
した場合に当該実行履歴に基づいて次の命令先読みのた
めのアドレスを生成し、このことが、プログラムの分岐
時に過渡的に生ずる上記命令先読み効率の低下を緩和す
る。
【００１２】
【実施例】図１には本発明に一実施例であるシングルチ
ップマイクロコンピュータが示される。
ップマイクロコンピュータが示される。
【００１３】図１に示されるマイクロコンピュータは、
特に制限されないが、公知の半導体集積回路製造技術に
より、単結晶シリコンなどの一つの半導体基板に形成さ
れる。
特に制限されないが、公知の半導体集積回路製造技術に
より、単結晶シリコンなどの一つの半導体基板に形成さ
れる。
【００１４】図１に示されるように本実施例マイクロコ
ンピュータは、特に制限されないが、命令を実行するこ
とによって所定の演算処理を行うための実行部９と、図
示されないプログラムメモリから命令の読出しを行うた
めの命令読出し部１と、分岐先のアドレス、分岐先の命
令等の分岐命令の履歴情報が保持されることによって分
岐の高速化を図るためのブランチターゲットキャッシュ
５とを含む。
ンピュータは、特に制限されないが、命令を実行するこ
とによって所定の演算処理を行うための実行部９と、図
示されないプログラムメモリから命令の読出しを行うた
めの命令読出し部１と、分岐先のアドレス、分岐先の命
令等の分岐命令の履歴情報が保持されることによって分
岐の高速化を図るためのブランチターゲットキャッシュ
５とを含む。
【００１５】上記実行部９は、特に制限されないが、レ
ジスタ又はメモリに格納されたデータに対して必要な数
値演算、論理演算を行うためのＡＬＵ（算術論理ユニッ
ト）１２ａや、プログラムカウンタ（ＰＣ）１２ｂ、及
び図示されないアキュムレータや汎用レジスタ等を含ん
で成る演算部１２と、入力された命令をデコードするこ
とによって上記演算部１２の動作制御信号を生成するた
めの制御部１０とを含む。
ジスタ又はメモリに格納されたデータに対して必要な数
値演算、論理演算を行うためのＡＬＵ（算術論理ユニッ
ト）１２ａや、プログラムカウンタ（ＰＣ）１２ｂ、及
び図示されないアキュムレータや汎用レジスタ等を含ん
で成る演算部１２と、入力された命令をデコードするこ
とによって上記演算部１２の動作制御信号を生成するた
めの制御部１０とを含む。
【００１６】上記命令読出し部１は、基本的には命令先
読み用のプリフェッチアドレスを生成し、そのアドレス
に従って、図示されないプログラムメモリから読出され
た命令を、命令バス１５を介して取込む機能を有し、特
に制限されないが、プリフェッチアドレスを生成するた
めのプリフェッチアドレス生成部２、分岐先アドレスを
一時的に保持するための分岐先アドレスバッファバッフ
ァ３、ブランチターゲットキャッシュのヒットフラグを
セットするためのフラグレジスタ１４、命令を先入れ先
出し形式で保持するための命令キュー４、この命令キュ
ー４への命令伝達経路切換えのためのマルチプレクサＭ
ＰＸ３を含む。
読み用のプリフェッチアドレスを生成し、そのアドレス
に従って、図示されないプログラムメモリから読出され
た命令を、命令バス１５を介して取込む機能を有し、特
に制限されないが、プリフェッチアドレスを生成するた
めのプリフェッチアドレス生成部２、分岐先アドレスを
一時的に保持するための分岐先アドレスバッファバッフ
ァ３、ブランチターゲットキャッシュのヒットフラグを
セットするためのフラグレジスタ１４、命令を先入れ先
出し形式で保持するための命令キュー４、この命令キュ
ー４への命令伝達経路切換えのためのマルチプレクサＭ
ＰＸ３を含む。
【００１７】上記プリフェッチアドレス生成部２は、特
に制限されないが、分岐先のプリフェッチアドレスを生
成する機能を有し、入力アドレス経路切換えのためのマ
ルチプレクサＭＰＸ１と、このマルチプレクサＭＰＸ１
を介して取込まれたアドレスを１づつ増加させるための
インクリメンタ２ｂと、このインクリメンタ２ｂの出力
値を保持するプリフェッチポインタ２ａとを含んで成
る。
に制限されないが、分岐先のプリフェッチアドレスを生
成する機能を有し、入力アドレス経路切換えのためのマ
ルチプレクサＭＰＸ１と、このマルチプレクサＭＰＸ１
を介して取込まれたアドレスを１づつ増加させるための
インクリメンタ２ｂと、このインクリメンタ２ｂの出力
値を保持するプリフェッチポインタ２ａとを含んで成
る。
【００１８】上記ブランチターゲットキャッシュ５は、
特に制限されないが、マルチプレクサＭＰＸ２を介して
取込まれたプリフェッチアドレスを監視し、それが分岐
命令であるか否かを判断するためのアドレス連想部６
と、分岐先命令を記憶するための分岐先命令部７と、分
岐先アドレスを記憶するための分岐先アドレス部８とを
含んで成る。このブランチターゲットキャッシュ５は、
特に制限されないが、４エントリで完全連想方式とさ
れ、図４に示されるように、各エントリは、連想部（３
４ビット）とデータ部（６２ビット）とから成る。この
連想部は、図１のアドレス連想部６に相当し、アドレス
フィールド（０−３０，３０ビット）、リングフィール
ド（２ビット）、バリッドビット（１ビット）から成
る。データ部は、図１に示される分岐先アドレス部８に
相当するフェッチアドレスフィールド（３０ビット）、
及び図１の分岐先命令部７に相当する命令語フィールド
（３２ビット）から構成される。連想部のアドレスフィ
ールドには分岐命令の先頭アドレスが、またデータ部の
フェッチアドレスフィールドには分岐先アドレス＋４
が、そして命令語フィールドには分岐先アドレスの命令
語１語が、それぞれ格納される。エントリの入れ換え
は、先入れ先出し形式で行われる。入れ換えの対象とさ
れる命令は分岐命令であるが、分岐アドレスがＰＣ相対
以外で指定されるものは対象外とされる。
特に制限されないが、マルチプレクサＭＰＸ２を介して
取込まれたプリフェッチアドレスを監視し、それが分岐
命令であるか否かを判断するためのアドレス連想部６
と、分岐先命令を記憶するための分岐先命令部７と、分
岐先アドレスを記憶するための分岐先アドレス部８とを
含んで成る。このブランチターゲットキャッシュ５は、
特に制限されないが、４エントリで完全連想方式とさ
れ、図４に示されるように、各エントリは、連想部（３
４ビット）とデータ部（６２ビット）とから成る。この
連想部は、図１のアドレス連想部６に相当し、アドレス
フィールド（０−３０，３０ビット）、リングフィール
ド（２ビット）、バリッドビット（１ビット）から成
る。データ部は、図１に示される分岐先アドレス部８に
相当するフェッチアドレスフィールド（３０ビット）、
及び図１の分岐先命令部７に相当する命令語フィールド
（３２ビット）から構成される。連想部のアドレスフィ
ールドには分岐命令の先頭アドレスが、またデータ部の
フェッチアドレスフィールドには分岐先アドレス＋４
が、そして命令語フィールドには分岐先アドレスの命令
語１語が、それぞれ格納される。エントリの入れ換え
は、先入れ先出し形式で行われる。入れ換えの対象とさ
れる命令は分岐命令であるが、分岐アドレスがＰＣ相対
以外で指定されるものは対象外とされる。
【００１９】上記の構成において、命令の先読み時、プ
リフェッチアドレス生成部から出力されたアドレスは、
ブランチターゲットキャッシュによって検索される。こ
の検索において、ヒットした場合には、つまり上記プリ
フェッチアドレス生成部２から出力されたアドレスがブ
ランチターゲットキャッシュ５に格納されている場合に
は、命令のプリフェッチを分岐するため、以下の処理が
行われる。
リフェッチアドレス生成部から出力されたアドレスは、
ブランチターゲットキャッシュによって検索される。こ
の検索において、ヒットした場合には、つまり上記プリ
フェッチアドレス生成部２から出力されたアドレスがブ
ランチターゲットキャッシュ５に格納されている場合に
は、命令のプリフェッチを分岐するため、以下の処理が
行われる。
【００２０】すなわち、分岐命令が、命令バス１５から
命令キュー４に読込まれる際に、アドレス連想部６によ
って、フラグレジスタ１４にフラグがセットされる。さ
らに分岐先命令が、ブランチターゲットキャッシュ５の
分岐先命令部７から読出され、それが、マルチプレクサ
ＭＰＸ３を介して命令キュー４に入力される。また、そ
のとき、ブランチターゲットキャッシュ５の分岐先アド
レス部８内の分岐先アドレスが、分岐先アドレスバッフ
ァ３に転送されるとともに、マルチプレクサＭＰＸ１を
介してプリフェッチアドレス生成部２に入力される。分
岐先アドレスバッファ３の保持アドレスは演算部１２の
プログラムカウンタ１２ｂに伝達される。上記プリフェ
ッチアドレス生成部２では、マルチプレクサＭＰＸ１を
介して取込まれた分岐先アドレスがインクリメントされ
ることによって、分岐先の次のプリフェッチアドレスが
求められる。このプリフェッチアドレスに従って、図示
されないプログラムカウンタから分岐先の命令が読出さ
れる。尚、そのようにして生成されたプリフェッチアド
レスも、マルチプレクサＭＰＸ２を介してアドレス連想
部６に伝達され、それが分岐命令であるか否かが判断さ
れる。
命令キュー４に読込まれる際に、アドレス連想部６によ
って、フラグレジスタ１４にフラグがセットされる。さ
らに分岐先命令が、ブランチターゲットキャッシュ５の
分岐先命令部７から読出され、それが、マルチプレクサ
ＭＰＸ３を介して命令キュー４に入力される。また、そ
のとき、ブランチターゲットキャッシュ５の分岐先アド
レス部８内の分岐先アドレスが、分岐先アドレスバッフ
ァ３に転送されるとともに、マルチプレクサＭＰＸ１を
介してプリフェッチアドレス生成部２に入力される。分
岐先アドレスバッファ３の保持アドレスは演算部１２の
プログラムカウンタ１２ｂに伝達される。上記プリフェ
ッチアドレス生成部２では、マルチプレクサＭＰＸ１を
介して取込まれた分岐先アドレスがインクリメントされ
ることによって、分岐先の次のプリフェッチアドレスが
求められる。このプリフェッチアドレスに従って、図示
されないプログラムカウンタから分岐先の命令が読出さ
れる。尚、そのようにして生成されたプリフェッチアド
レスも、マルチプレクサＭＰＸ２を介してアドレス連想
部６に伝達され、それが分岐命令であるか否かが判断さ
れる。
【００２１】一方、実行部９での命令実行が進み、当該
分岐命令が実行される場合、フラグレジスタ１４のフラ
グ状態が、制御部１０に入力されると、制御部１０は、
このフラグ状態に応じてブランチターゲットキャッシュ
５、命令読出し部１の動作を制御する。すなわち、分岐
命令が実行される場合、もしフラグレジスタ１４にフラ
グがセットされている場合には、命令読出し部１に対し
て命令キュー４からの命令読出しを要求し、それを次に
実行する命令とし、分岐先アドレスバッファ３から分岐
先アドレスを読出し、プログラムカウンタ１２ｂを更新
する。また、フラグが立っていない場合には、それはブ
ランチターゲットキャッシュ５においてミスヒットした
ことを意味し、ブランチターゲットキャッシュ５の更
新、命令キュー４の保持内容が無効とされ（パージと称
する）、分岐先アドレスの計算、分岐先命令のフェッチ
等が行われる。分岐が行われない場合には、命令キュー
４の保持内容がパージされ、プログラムカウンタ１２ｂ
の値を基に命令のプリフェッチが行われる。
分岐命令が実行される場合、フラグレジスタ１４のフラ
グ状態が、制御部１０に入力されると、制御部１０は、
このフラグ状態に応じてブランチターゲットキャッシュ
５、命令読出し部１の動作を制御する。すなわち、分岐
命令が実行される場合、もしフラグレジスタ１４にフラ
グがセットされている場合には、命令読出し部１に対し
て命令キュー４からの命令読出しを要求し、それを次に
実行する命令とし、分岐先アドレスバッファ３から分岐
先アドレスを読出し、プログラムカウンタ１２ｂを更新
する。また、フラグが立っていない場合には、それはブ
ランチターゲットキャッシュ５においてミスヒットした
ことを意味し、ブランチターゲットキャッシュ５の更
新、命令キュー４の保持内容が無効とされ（パージと称
する）、分岐先アドレスの計算、分岐先命令のフェッチ
等が行われる。分岐が行われない場合には、命令キュー
４の保持内容がパージされ、プログラムカウンタ１２ｂ
の値を基に命令のプリフェッチが行われる。
【００２２】図２には本実施例の動作タイミングが示さ
れる。
れる。
【００２３】ｎ番地の命令がプリフェッチされ（２２
１）、それが、アドレス連想部６に入力される。次のサ
イクルでこのｎ番地の命令がデコードされ（２２３）、
さらに次のサイクルでそれが実行される（２２７）。
尚、このサイクルではブランチターゲットキャッシュ５
の動作は、無効（ＮＯＰ）とされる。上記連想でｎ番地
の命令がヒットした場合には（２２４）、次のサイクル
で、分岐先（ｓ番地）の命令がデコードされるとともに
（２２６）、分岐先（ｓ番地）の次の命令がプリフェッ
チされる（２２５）。そしてこのｓ番地は、分岐先アド
レスバッファ３を介してプログラムカウンタ１２ｂにセ
ットされる。さらに次のサイクルで、分岐先のｓ＋１番
地の命令が制御部１０によりデコードされる（２２
９）。このとき、前サイクルで、デコードされた分岐先
（ｓ番地）の命令が実行される（２３０）。また、分岐
先（ｓ番地）の次の命令は、アドレス連想部６において
ミスヒットとされる（２３１）。そして、次のサイクル
で、上記分岐先の次の命令（ｓ＋１）が実行される（２
３２）。図３に示されるタイミング図と比較して明らか
なように、先読みされた命令をアドレス連想部６で監視
し、それに基づいて先読みアドレスを生成することによ
り、従来方式に比べて、ｎ番地の命令をフェッチしてか
らｓ＋１番地の命令を先読みするまでに要するサイクル
数が１サイクル短くなる。
１）、それが、アドレス連想部６に入力される。次のサ
イクルでこのｎ番地の命令がデコードされ（２２３）、
さらに次のサイクルでそれが実行される（２２７）。
尚、このサイクルではブランチターゲットキャッシュ５
の動作は、無効（ＮＯＰ）とされる。上記連想でｎ番地
の命令がヒットした場合には（２２４）、次のサイクル
で、分岐先（ｓ番地）の命令がデコードされるとともに
（２２６）、分岐先（ｓ番地）の次の命令がプリフェッ
チされる（２２５）。そしてこのｓ番地は、分岐先アド
レスバッファ３を介してプログラムカウンタ１２ｂにセ
ットされる。さらに次のサイクルで、分岐先のｓ＋１番
地の命令が制御部１０によりデコードされる（２２
９）。このとき、前サイクルで、デコードされた分岐先
（ｓ番地）の命令が実行される（２３０）。また、分岐
先（ｓ番地）の次の命令は、アドレス連想部６において
ミスヒットとされる（２３１）。そして、次のサイクル
で、上記分岐先の次の命令（ｓ＋１）が実行される（２
３２）。図３に示されるタイミング図と比較して明らか
なように、先読みされた命令をアドレス連想部６で監視
し、それに基づいて先読みアドレスを生成することによ
り、従来方式に比べて、ｎ番地の命令をフェッチしてか
らｓ＋１番地の命令を先読みするまでに要するサイクル
数が１サイクル短くなる。
【００２４】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２５】ブランチターゲットキャッシュ５によっ
て、命令のプリフェッチアドレスが監視され、もしヒッ
トしたなら、フラグレジスタ１４にフラグが立てられ、
その後、ブランチターゲットキャッシュ５の分岐先アド
レス部８から分岐先アドレスが読出され、これに基づい
て、プリフェッチアドレス生成部２において次の命令先
読みアドレスが生成され、それにより、プログラムが分
岐している場合の命令先読みを行うことができる。実行
部９において分岐命令が実行されると、当該分岐命令に
対するブランチターゲットキャッシュ６によってセット
されたフラグが、実行部９に伝えられる。実行部９は、
このフラグにより、命令先読みについての制御を行う。
すなわち、命令が分岐され、しかもフラグレジスタ１４
にフラグが立っていれば、既に先読みした命令を使用可
能であると判断し、そのとき分岐先アドレスバッファ３
に保持されている値がプログラムカウンタ１２ｂにセッ
トされる。このように、プログラムが分岐する場合で
も、命令の先読みの段階で分岐の可能性を予測すること
が可能とされる。一般に分岐命令は反復処理に用いられ
ることが多いため、命令先読みによって有効な分岐命令
を先読みする頻度が多くなり、分岐時における命令先読
み待ちを原因とする実行待ちを短くすることができる。
て、命令のプリフェッチアドレスが監視され、もしヒッ
トしたなら、フラグレジスタ１４にフラグが立てられ、
その後、ブランチターゲットキャッシュ５の分岐先アド
レス部８から分岐先アドレスが読出され、これに基づい
て、プリフェッチアドレス生成部２において次の命令先
読みアドレスが生成され、それにより、プログラムが分
岐している場合の命令先読みを行うことができる。実行
部９において分岐命令が実行されると、当該分岐命令に
対するブランチターゲットキャッシュ６によってセット
されたフラグが、実行部９に伝えられる。実行部９は、
このフラグにより、命令先読みについての制御を行う。
すなわち、命令が分岐され、しかもフラグレジスタ１４
にフラグが立っていれば、既に先読みした命令を使用可
能であると判断し、そのとき分岐先アドレスバッファ３
に保持されている値がプログラムカウンタ１２ｂにセッ
トされる。このように、プログラムが分岐する場合で
も、命令の先読みの段階で分岐の可能性を予測すること
が可能とされる。一般に分岐命令は反復処理に用いられ
ることが多いため、命令先読みによって有効な分岐命令
を先読みする頻度が多くなり、分岐時における命令先読
み待ちを原因とする実行待ちを短くすることができる。
【００２６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータについて説明したが、本
発明はそれに限定されるものではなく、通信用等に専用
化された各種マイクロプロセッサに広く適用することが
できる。
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータについて説明したが、本
発明はそれに限定されるものではなく、通信用等に専用
化された各種マイクロプロセッサに広く適用することが
できる。
【００２８】本発明は、少なくとも分岐命令を含むプロ
グラムを取扱うことを条件に適用することができる。
グラムを取扱うことを条件に適用することができる。
【００２９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３０】すなわち、命令先読みアドレスが上記分岐
命令の実行履歴にヒットした場合に当該実行履歴に基づ
いて次の命令先読みのためのアドレスが生成され、それ
により、プログラムの分岐時に過渡的に生ずる上記命令
先読み効率の低下が緩和される。
命令の実行履歴にヒットした場合に当該実行履歴に基づ
いて次の命令先読みのためのアドレスが生成され、それ
により、プログラムの分岐時に過渡的に生ずる上記命令
先読み効率の低下が緩和される。
【図１】本発明の一実施例であるマイクロコンピュータ
の構成ブロック図である。
の構成ブロック図である。
【図２】上記マイクロコンピュータの主要動作タイミン
グ図である。
グ図である。
【図３】従来のマイクロコンピュータの主要動作タイミ
ング図である。
ング図である。
【図４】本実施例におけるブランチターゲットキャッシ
ュの構成説明図である。
ュの構成説明図である。
１ 命令読出し部 ２ プリフェッチアドレス生成部 ２ａ プリフェッチポインタ ２ｂ インクリメンタ ３ 分岐先アドレスバッファ ４ 命令キュー ５ ブランチターゲットキャッシュ ６ アドレス連想部 ７ 分岐先命令部 ８ 分岐先アドレス部 ９ 実行部 １０ 制御部 １２ 演算部 １２ａ ＡＬＵ １２ｂ プログラムカウンタ １４ フラグレジスタ １５ 命令バス ＭＰＸ１ マルチプレクサ ＭＰＸ２ マルチプレクサ ＭＰＸ３ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 雅晴 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 黒岩 剛史 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 根岸 清一 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 高窪 加津治 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 橋本 幸治 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (3)
- 【請求項１】 命令の実行部と、この実行部で実行され
る命令を先読みするための命令読出し部とを含むマイク
ロコンピュータにおいて、分岐命令の実行履歴を保持可
能な実行履歴保持手段と、命令先読みアドレスを監視す
るアドレス監視手段と、この命令先読みアドレスが上記
分岐命令の実行履歴にヒットした場合に当該実行履歴に
基づいて次の命令先読みのためのアドレスを生成するア
ドレス生成手段とを含むことを特徴とするマイクロコン
ピュータ。 - 【請求項２】 上記アドレス監視手段は、分岐命令の先
頭アドレスを格納する手段を有し、この手段の保持情報
に基づいて、命令先読みアドレスが分岐命令であるか否
かを判断する請求項１記載のマイクロコンピュータ。 - 【請求項３】 上記アドレス生成手段は、命令先読みア
ドレスが上記分岐命令の実行履歴にヒットした場合に、
当該実行履歴に含まれる分岐先アドレスをインクリメン
トすることによって、分岐先の次の命令を先読みするた
めの命令先読みアドレスを得るインクリメンタを含む請
求項１又は２記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8273693A JPH06274341A (ja) | 1993-03-17 | 1993-03-17 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8273693A JPH06274341A (ja) | 1993-03-17 | 1993-03-17 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06274341A true JPH06274341A (ja) | 1994-09-30 |
Family
ID=13782710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8273693A Withdrawn JPH06274341A (ja) | 1993-03-17 | 1993-03-17 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06274341A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999057642A1 (fr) * | 1998-05-01 | 1999-11-11 | Matsushita Electric Industrial Co., Ltd. | Dispositif et procede de traitement de donnees |
| US8578135B2 (en) | 2004-01-29 | 2013-11-05 | Renesas Electronics Corporation | Apparatus for calculating and prefetching a branch target address |
-
1993
- 1993-03-17 JP JP8273693A patent/JPH06274341A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999057642A1 (fr) * | 1998-05-01 | 1999-11-11 | Matsushita Electric Industrial Co., Ltd. | Dispositif et procede de traitement de donnees |
| US6598147B1 (en) | 1998-05-01 | 2003-07-22 | Matsushita Electric Industrial Co., Ltd. | Data processing device and method |
| US8578135B2 (en) | 2004-01-29 | 2013-11-05 | Renesas Electronics Corporation | Apparatus for calculating and prefetching a branch target address |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |