JPH08115228A

JPH08115228A - 情報処理システム

Info

Publication number: JPH08115228A
Application number: JP6252206A
Authority: JP
Inventors: Osamu Yoshie; 治吉江
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1994-10-18
Filing date: 1994-10-18
Publication date: 1996-05-07

Abstract

(57)【要約】【目的】動作系の記憶装置と待機系の記憶装置の格納
するデータの内容を常に同一に保つようにする。【構成】動作系制御装置２１は、動作系プロセッサ２
１₁と動作系記憶装置２１₂から構成され、待機系制御
装置２２は待機系プロセッサ２２₁と待機系記憶装置２
２₂から構成されている。また、同期化アクセス制御装
置２３は、キャッシ・メモリ２３₁と、これを制御する
同期化制御機構２３₂から構成されている。このような
情報処理システムで、同期化制御機構２３₂は動作系制
御装置２１と待機系制御装置２２の同期をとりながら待
機系記憶装置２２₂にデータの書き込みを行うようにな
っている。すなわち、データが待機系記憶装置２２₂に
格納されるまで動作系記憶装置２１₂には次のデータを
書き込むことができない

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はある種のコンピュータシ
ステムやプリンタあるいはファイル・サーバのようにデ
ータの消失が特に問題とされる装置に使用され、データ
を二重化するようにした情報処理システムに係わり、詳
細には通常の処理が行われる動作系とこの動作系の処理
を反映させて処理内容を保存しておく待機系とを有し、
動作系が処理した内容を先入れ先出しメモリを用いて待
機系へコピーするようにした情報処理システムに関す
る。

【０００２】

【従来の技術】図９は、先入れ先出しメモリ（ＦＩＦＯ
メモリ）を使用した従来の情報処理システムの概要を表
わしたものである。このシステムは、動作系制御装置１
１と待機系制御装置１２と、これらの間に配置されたＦ
ＩＦＯ（先入れ先出し）メモリ１３とによって構成され
ている。動作系制御装置１１には、動作系の制御を行う
動作系プロセッサ１１₁と、これによって処理された内
容を記憶する磁気ディスク等の動作系記憶装置１１₂が
配置されている。待機系制御装置１２にも、待機系の制
御を行う待機系プロセッサ１２₁と、これによって処理
された内容を記憶する磁気ディスク等の待機系記憶装置
１２₂が配置されている。動作系制御装置１１とＦＩＦ
Ｏメモリ１３のデータ入力側は第１のバス１４によって
接続されており、ＦＩＦＯメモリ１３のデータ出力側と
待機系制御装置１２とは第２のバス１５によって接続さ
れている。

【０００３】このような情報処理システムでは、動作系
プロセッサ１１₁がデータの処理を行って動作系記憶装
置１１₂にそのデータを書き込むと、これと同一の内容
がＦＩＦＯメモリ１３に格納される。待機系制御装置１
２は待機系プロセッサ１２₁を用いてこのＦＩＦＯメモ
リ１３の内容を読み出し、これを待機系記憶装置１２ ₂
に書き込んでいく。

【０００４】この従来の情報処理システムでは、動作系
プロセッサ１１₁がＦＩＦＯメモリ１３にデータを格納
し、その空きが無くなると、待機系プロセッサ１２₁が
データの読み出しを進行させて十分な空き領域を設ける
までＦＩＦＯメモリ１３へのデータの格納が一時的に待
ち状態となる。すなわち、動作系プロセッサ１１₁は、
動作系のアクセス処理を行うだけでなく、ＦＩＦＯメモ
リ１３の状態を監視し、これが常に溢れないように保つ
制御を行う必要があり、煩雑であった。そこで、ＦＩＦ
Ｏメモリ１３の管理を行わせるための機構を備えた情報
処理システムが提案されている。

【０００５】図１０は、特開平４−２２５４３５号公報
で提案された情報処理システムの構成の概要を表わした
ものである。このシステムで図９と同一部分には同一の
符号を付しており、これらの説明を適宜省略する。この
提案の情報処理システムは、動作系制御装置１１と待機
系制御装置１２と、これらの間に配置された二重化アク
セス制御装置１６とによって構成されている。動作系制
御装置１１と二重化アクセス制御装置１６とは第１のバ
ス１４によって接続されており、二重化アクセス制御装
置１６と待機系制御装置１２とは第２のバス１５によっ
て接続されている。二重化アクセス制御装置１６は、Ｆ
ＩＦＯメモリ１６₁と、このＦＩＦＯメモリ１６₁の監
視を行うＦＩＦＯ監視装置１６₂と、待機系への読み出
しを制御するための待機系読出回路１６₃から構成され
ている。

【０００６】この提案の情報処理システムでは、動作系
プロセッサ１１₁がデータの処理を行って動作系記憶装
置１１₂にそのデータを書き込むと、これと同一の内容
がＦＩＦＯメモリ１６₁に格納される。ＦＩＦＯ監視装
置１６₂はＦＩＦＯメモリ１６₁のデータ蓄積量を監視
しており、これが所定値を越えると待機系読出回路１６
₃にその読み出しを要求する。待機系読出回路１６
₃は、この要求があると、第１のバス１４を通じてＦＩ
ＦＯメモリ１６₁に対して待機系への読み出しを要求す
る。ＦＩＦＯメモリ１６₁はこの要求に基づいてその格
納されている内容を待機系制御装置１２に対して読み出
し、これが待機系記憶装置１２₂に格納されることにな
る。

【０００７】この提案では、ＦＩＦＯメモリ１６₁が待
機系制御装置１２に対して読み出しを行う期間で、動作
系プロセッサ１１₁が動作系記憶装置１１₂にデータを
書き込む動作が禁止されるようになっている。ＦＩＦＯ
メモリ１６₁に格納されていたデータがすべて処理され
た後に、動作系プロセッサ１１₁が動作系記憶装置１１
₂に対するデータの書き込み動作を可能にするためであ
る。

【０００８】

【発明が解決しようとする課題】このようにこの提案の
情報処理システムでは、ＦＩＦＯ監視装置１６₂がＦＩ
ＦＯメモリ１６₁のデータ蓄積量の監視を行い、所定値
を越えた時点でデータの読み出しを開始し、データの読
み出しを完全に行ってから次のデータの書き込みを可能
にしている。したがって、ＦＩＦＯメモリ１６₁のデー
タ蓄積量がこの所定値に達するまでは動作系から待機系
にデータの読み出しが行われないことになる。このた
め、これまでの期間に動作系に障害が発生しその動作が
停止すると、ＦＩＦＯメモリ１６₁に対するデータの書
き込みが停止するので、待機系におけるデータの更新は
行われないままの状態となる。すなわち、この提案では
動作系と待機系の内容を同一に保つことは不可能であ
る。

【０００９】また、待機系でデータの読み出しの際に障
害が発生した場合には、この時点に読み出されたデータ
よりも動作系の処理が何ステップも進んでしまってい
る。したがって、この場合には動作系でその障害発生時
点まで動作を遡る必要があり、このためには障害発生時
点の動作を記憶するための機能が必要になる。したがっ
てこの提案の手法を採用した場合には、これらの処理を
実行するために障害発生から復旧までの時間、すなわち
停止時間が長くなるという問題があった。

【００１０】そこで本発明の目的は、動作系の記憶装置
と待機系の記憶装置の格納するデータの内容を常に同一
に保つことのできる情報処理システムを提供することに
ある。

【００１１】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）所定の処理を行う動作系プロセッサと、この
処理によって生成されるデータを格納する第１の記憶装
置と、この第１の記憶装置にデータを格納したときこれ
と同一のデータを二重化用の他の記憶装置に二重に格納
させるために送出する二重化用データ送出手段と、この
二重化用データ送出手段によって送出されたデータが前
記した二重化用の他の記憶装置に格納されたことを確認
する確認手段と、この確認手段によってデータの格納が
確認されたとき第１の記憶装置に対する次のデータの格
納を許容するデータ格納許容手段とを備えた動作系制御
装置と、（ロ）所定の処理を行う待機系プロセッサと、
動作系制御装置から二重に格納するためのデータが送ら
れてきたときこれを格納する第２の記憶装置とを備えた
待機系制御装置とを情報処理システムに具備させる。

【００１２】すなわち請求項１記載の発明では、動作系
プロセッサの処理によって生成されるデータを第１の記
憶装置に格納すると共に、データの二重化のためにこれ
を待機系プロセッサ側の第２の記憶装置にも格納しよう
とする情報処理システムにおいて、第１の記憶装置に格
納したデータが第２の記憶装置に送られてこれに正常に
格納されたことを条件として第１の記憶装置による次の
データの格納を許容することにし、第１の記憶装置と第
２の記憶装置が記憶処理の同期をとりながらデータの二
重化処理が行えるようにしたものである。したがって、
請求項１記載の発明では、動作系プロセッサと待機系プ
ロセッサの間にデータの受け渡し用の特別のメモリは必
ずしも必要としない。

【００１３】請求項２記載の発明では、（イ）所定の処
理を行う動作系プロセッサと、この処理によって生成さ
れるデータを格納する第１の記憶装置と、この第１の記
憶装置にデータを格納したときこれと同一のデータを二
重化用の他の記憶装置に二重に格納させるために送出す
る二重化用データ送出手段と、この二重化用データ送出
手段によって送出されたデータが前記した二重化用の他
の記憶装置に格納されたことを確認する確認手段と、こ
の確認手段によってデータの格納が確認されたとき第１
の記憶装置に対する次のデータの格納を許容するデータ
格納許容手段とを備えた動作系制御装置と、（ロ）動作
系制御装置から二重に格納するためのデータが送られて
きたときこれを一時的に格納する第３の記憶装置と、
（ハ）所定の処理を行う待機系プロセッサと、データの
二重化のための第２の記憶装置と、第３の記憶装置にデ
ータが格納されたときこれを読み出して第２の記憶装置
に格納する二重化用データ格納手段とを備えた待機用制
御装置とを情報処理システムに具備させる。

【００１４】すなわち請求項２記載の発明では、動作系
プロセッサの処理によって生成されるデータを第１の記
憶装置に格納すると共に、データの二重化のためにこれ
を待機系プロセッサ側の第２の記憶装置にも格納しよう
とする情報処理システムにおいて、これらのプロセッサ
の間にデータの受け渡し用の第３の記憶装置を用意して
おき、第１の記憶装置に格納したデータはとりあえず第
３の記憶装置に格納するようにしている。そして、第３
の記憶装置にデータが格納されたとき二重化用データ格
納手段を用いてこのデータを第２の記憶装置に格納する
ことにしている。そして、これが正常に格納されたこと
を条件として第１の記憶装置による次のデータの格納を
許容することにし、第１の記憶装置と第２の記憶装置が
記憶処理の同期をとりながらデータの二重化処理が行え
るようにしたものである。

【００１５】請求項３記載の発明では、（イ）所定の処
理を行う動作系プロセッサと、この処理によって生成さ
れるデータを格納する第１の記憶装置と、この第１の記
憶装置にデータを格納したときこれと同一のデータを二
重化用の他の記憶装置に二重に格納させるために送出す
る二重化用データ送出手段と、この二重化用データ送出
手段によって送出されたデータが前記した二重化用の他
の記憶装置に格納されたことを確認する確認手段と、こ
の確認手段によってデータの格納が確認されたとき第１
の記憶装置に対する次のデータの格納を許容するデータ
格納許容手段と、確認手段によってデータの格納が異常
終了したことが判別されたときすでに送出されたデータ
を用いて前記した二重化用の他の記憶装置に対するデー
タの格納を指示する再書込指示手段とを備えた動作系制
御装置と、（ロ）動作系制御装置から二重に格納するた
めのデータが送られてきたときこれを一時的に格納する
第３の記憶装置と、（ハ）所定の処理を行う待機系プロ
セッサと、データの二重化のための第２の記憶装置と、
第３の記憶装置にデータが格納されたときこれを読み出
して第２の記憶装置に格納する二重化用データ格納手段
と、再書込指示手段からデータの格納が指示されたとき
第３の記憶装置に格納されたデータを再度読み出して第
２の記憶装置に格納させる再書込手段とを備えた待機用
制御装置とを情報処理システムに具備させる。

【００１６】すなわち請求項３記載の発明では、動作系
プロセッサの処理によって生成されるデータを第１の記
憶装置に格納すると共に、データの二重化のためにこれ
を待機系プロセッサ側の第２の記憶装置にも格納しよう
とする情報処理システムにおいて、これらのプロセッサ
の間にデータの受け渡し用の第３の記憶装置を用意して
おき、第１の記憶装置に格納したデータはとりあえず第
３の記憶装置に格納するようにしている。そして、第３
の記憶装置にデータが格納されたとき二重化用データ格
納手段を用いてこのデータを第２の記憶装置に格納する
ことにしている。そして、これが正常に格納されたこと
を条件として第１の記憶装置による次のデータの格納を
許容する一方、第２の記憶装置へのデータの格納が異常
状態で終了した場合には、動作系プロセッサから送り出
されて第３の記憶装置に格納された該当するデータを待
機系プロセッサ側の再書込手段が再度読み出して第２の
記憶装置に格納させることにして、第１の記憶装置と第
２の記憶装置が記憶処理の同期をとりながらデータの二
重化処理が行えるようにしたものである。

【００１７】

【実施例】以下実施例につき本発明を詳細に説明する。

【００１８】図１は、本発明の一実施例における情報処
理システムの原理的な構成を表わしたものである。本実
施例の情報処理システムでは、動作系制御装置２１と待
機系制御装置２２の間に同期化アクセス制御装置２３が
配置された構成となっている。動作系制御装置２１は、
動作系プロセッサ２１₁と動作系記憶装置２１₂から構
成され、待機系制御装置２２は待機系プロセッサ２２₁
と待機系記憶装置２２ ₂から構成されている。また、同
期化アクセス制御装置２３は、キャッシ(cache) ・メモ
リ２３₁と、これを制御する同期化制御機構２３₂から
構成されている。動作系制御装置２１と同期化アクセス
制御装置２３は、動作系バス２４によって接続されてお
り、待機系制御装置２２と同期化アクセス制御装置２３
は、待機系バス２５によって接続されている。

【００１９】このような情報処理システムでは、同期化
制御機構２３₂が動作系制御装置２１と待機系制御装置
２２の同期をとりながら待機系記憶装置２２₂にデータ
の書き込みを行うようになっている。すなわち、データ
が待機系記憶装置２２₂に格納されるまで動作系記憶装
置２１₂には次のデータを書き込むことができないよう
になっている。キャッシ・メモリ２３₁が使用されてい
るのは、これが通常の場合、Ｓ・ＲＡＭで構成され、ア
クセスタイムがＤ・ＲＡＭに対して格段に短かいためで
ある。従って、本実施例のキャッシ・メモリ２３₁の代
わりにＳ・ＲＡＭで構成された他のメモリを使用するこ
とも可能である。

【００２０】図２および図３は、本実施例の情報処理シ
ステムの具体的な回路構成を表わしたものである。な
お、図３は図２に示した待機系制御装置の部分の回路構
成を表わしたものである。動作系制御装置２１の動作系
プロセッサ２１₁は、ＣＰＵ（中央処理装置）３１と、
データやプログラムを一時的に格納するためのメモリ３
２ならびに記憶装置命令検出回路３３から構成されてお
り、これらは動作系バス２４に接続されている。動作系
記憶装置２１₂は、図示しないが磁気ディスクの入出力
制御装置を介して磁気ディスクと接続された構成となっ
ている。待機系制御装置２２の待機系プロセッサ２２₁
も、ＣＰＵ４１と、データやプログラムを一時的に格納
するためのメモリ４２ならびに記憶装置命令検出回路４
３から構成されており、これらは待機系バス２５に接続
されている。待機系記憶装置２２₂は、図示しないが磁
気ディスクの入出力制御装置を介して磁気ディスクと接
続された構成となっている。なお、動作系制御装置２１
と待機系制御装置２２のそれぞれの磁気ディスクには、
それぞれデータが格納される他、この情報処理システム
の二重化処理に必要な手順を実行するためのプログラム
が格納されている。

【００２１】同期化アクセス制御装置２３は、２つの記
憶装置命令検出回路３３、４３とデータ・イン・バス４
５とデータ・アウト・バス４６によってそれぞれ接続さ
れたキャッシ・メモリ２３₁と、同期化制御機構２３₂
で構成されている。ここで、同期化制御機構２３₂は、
エッジトリガの第１のＲＳフリップフロップ４８および
第２のＲＳフリップフロップ４９の２つのフリップフロ
ップ回路を備えている。第１のＲＳフリップフロップ４
８のＱ端子の出力Ｑ₁は、動作系および待機系のバス２
４、２５に供給される。第２のＲＳフリップフロップ４
９のＱ端子の出力Ｑ₂も、動作系および待機系のバス２
４、２５に供給されるようになっている。第１のＲＳフ
リップフロップ４８の前段には、第１および第２のオア
ゲート５３、５４が配置されており、これらの出力５
５、５６が第１のＲＳフリップフロップ４８のＳ（セッ
ト）入力端子あるいはＲ（リセット）入力端子に供給さ
れるようになっている。また、第２のＲＳフリップフロ
ップ４９の前段には第３のオアゲート５７が配置されて
おり、その出力５８は第２のＲＳフリップフロップ４９
のＳ入力端子に供給されるようになっている。

【００２２】第１のオアゲート５３の一方の入力端子に
は、動作系バス２４からライト(Write) 信号６１が供給
され、他方の入力端子には待機系バス２５からＮＡＣＫ
（否定応答）信号６２が供給されるようになっている。
また、第２のオアゲート５４の一方の入力端子には、動
作系バス２４からＲＥＡＤＹ（準備完了）信号６３が供
給され、他方の入力端子には待機系バス２５からＡＣＫ
（肯定応答）信号６４が供給されるようになっている。
第３のオアゲート５７の一方の入力端子には、待機系バ
ス２５からＡＣＫ信号６４が供給され、他方の入力端子
には待機系バス２５からＮＡＣＫ信号６２が供給される
ようになっている。更に、第２のＲＳフリップフロップ
４９のＲ入力端子には、動作系バス２４からＲＥＡＤＹ
信号６３が供給されるようになっている。

【００２３】キャッシ・メモリ２３₁は、動作系プロセ
ッサ２１₁の動作系記憶装置２１₂に対する書込命令
を、動作系バス２４とデータ・イン・バス４５を介し、
入力信号として一時的に蓄積し、データ・アウト・バス
４６を介し待機系プロセッサ２２₁の待機系記憶装置２
２₂へ出力するようになっている。

【００２４】図４は、同期化制御機構の各状態を表わし
たものである。ＲＥＡＤＹ信号６３がＨレベルとなるＲ
ＥＡＤＹ状態とは、システムが起動した直後の状態か、
あるいは動作系から待機系へのデータの書き込みが正常
に終了した状態である。この状態では、第１および第２
のＲＳフリップフロップ４８、４９のＲ入力端子がＨ
（ハイ）レベルとなるので、これらのＱ端子から出され
る出力Ｑ₁、Ｑ₂は図４に示したように共に“０”とな
る。

【００２５】ライト(Write) 状態とは、動作系制御装置
２１から待機系制御装置２２に対してデータの書き込み
動作中であることを示す状態である。ＲＥＡＤＹ状態か
らライト時に移行すると、ライト信号６１がＨレベルに
変化するので、第１のＲＳフリップフロップ４８の出力
Ｑ₁は図４に示したように“１”となる。出力Ｑ₂は
“０”のままである。

【００２６】ＡＣＫ状態とは、ライト状態の後に待機系
制御装置２２がデータの書き込みを正常に終了させた状
態を示している。ライト状態の後にＡＣＫ信号６４がＨ
レベルになると、第１のＲＳフリップフロップ４８はリ
セットされ、第２のＲＳフリップフロップ４９はセット
される。この結果、図４に示すように出力Ｑ₁は“０”
に、出力Ｑ₂は“１”となる。

【００２７】ＮＡＣＫ状態とは、ライト状態の後に待機
系制御装置２２がデータの書き込みを異常終了された状
態を示している。ＮＡＣＫ信号６２がＨレベルになる
と、第１および第２のＲＳフリップフロップ４８、４９
がセットされるので、図４に示すように出力Ｑ₁、Ｑ₂
が共に“１”となる。

【００２８】図５は、出力Ｑ₂およびＱ₁の値（以下ス
テータスという。）（Ｑ₂，Ｑ₁）が（０，０）、
（０，１）、（１，０）および（１，１）の各状態をと
る状態遷移の様子を表わしたものである。まず、第１
および第２のＲＳフリップフロップ４８、４９のとるス
テータス（Ｑ₂，Ｑ₁）が（０，０）の状態で、同期化
制御機構２３₂は動作系制御装置２１からライト信号６
１を受けると、ステータス（Ｑ₂，Ｑ₁）は（０，１）
に遷移する。

【００２９】次に、ステータス（Ｑ₂，Ｑ₁）がこの
（０，１）の状態で、同期化制御機構２３₂が待機系制
御装置２２から書き込みの正常終了を示すＡＣＫ信号６
４を受けると、ステータス（Ｑ₂，Ｑ₁）が（１，０）
に遷移する。

【００３０】一方、ステータス（Ｑ₂，Ｑ₁）が先の
（０，１）の状態で、同期化制御機構２３₂が待機系制
御装置２２から書き込みの異常終了を示すＮＡＣＫ信号
６２を受けると、ステータス（Ｑ₂，Ｑ₁）が（１，
１）に遷移する。

【００３１】先のの結果として、ステータス
（Ｑ₂，Ｑ₁）が（１，０）に遷移した状態で、同期化
制御機構２３₂が動作系制御装置２１からＲＥＡＤＹ信
号を受けると、ステータス（Ｑ₂，Ｑ₁）が（０，０）
に遷移する。

【００３２】最後に、先のの結果として、ステータ
ス（Ｑ₂，Ｑ₁）が（１，１）に遷移した状態では、待
機系制御装置２２はキャッシ・メモリ２３₁に蓄積され
たデータに対してリトライ(Retry) を実行する。動作系
制御装置２１は、次の動作系記憶装置２１₂に対してデ
ータの格納命令が発行された時点でリトライを実行して
回復を待つ。これによって正常終了した時点で、第１お
よび第２のＲＳフリップフロップ４８、４９のステータ
ス（Ｑ₂，Ｑ₁）は（１，１）に遷移することになる。

【００３３】遷移による以上のステータス（Ｑ₂，
Ｑ₁）は、動作系および待機系のバス２４、２５に入力
されるようになっているので、動作系プロセッサ３１お
よび待機系プロセッサ４１は各状態を認識し、所定の動
作手順に沿ってデータの二重化処理を行うことになる。

【００３４】図６および図７は、同期化制御機構の同期
動作の様子を表わしたものである。図２を参照しながら
各場合にわけて、動作の様子を説明する。なお、この同
期制御は、動作系制御装置２１および待機系制御装置２
２に用意されたプログラムを実行することによって実現
するようになっている。

【００３５】システムが正常動作を行う場合

【００３６】システムが起動した直後の状態、あるいは
動作系から待機系へのデータの書き込みが正常に終了し
た状態では、ＲＥＡＤＹ状態をとる。この状態では、同
期化制御機構２３₂の第１および第２のＲＳフリップフ
ロップ４８、４９のステータス（Ｑ₂，Ｑ₁）は図４に
示すように（０，０）となる。動作系制御装置２１の記
憶装置命令検出回路３３は、動作系バス２４を常時監視
しており、動作系記憶装置２１₂への書込命令の検出を
行う（図６ステップＳ１０１）。検出が行われたら
（Ｙ）、動作系バス２４に送られてくる同期化制御機構
２３₂のステータスを読み込む（ステップＳ１０２）。
この場合のステータス（Ｑ₂，Ｑ₁）は（０，０）とな
る。

【００３７】次のステップＳ１０３ではステータス（Ｑ
₂，Ｑ₁）が（０，０）であるかどうかを判別している
ので、結果は肯定（Ｙ）となる。そこで、記憶装置命令
検出回路３３はキャッシ・メモリ２３₁に対して、検出
した命令と対応するデータを書き込ませる（ステップＳ
１０４）。この後、記憶装置命令検出回路３３は同期化
制御機構２３₂に対してライト信号６１を発行する。こ
の結果、第１および第２のＲＳフリップフロップ４８、
４９の出力するステータス（Ｑ₂，Ｑ₁）は（０，１）
となる。

【００３８】一方、待機系プロセッサ２２₁の記憶装置
命令検出回路４３は、第１および第２のＲＳフリップフ
ロップ４８、４９の出力するステータス（Ｑ₂，Ｑ₁）
の読み込みを行う（ステップＳ１０６）。そしてこれが
ステータス（０，１）に変化したら（ステップＳ１０
７；Ｙ）、キャッシ・メモリ２３₁に対するデータの書
き込みが終了したので、キャッシ・メモリ２３₁から記
憶装置命令検出回路４３を通じて待機系記憶装置２２₂
へデータの書き込みを実行する（ステップＳ１０８）。

【００３９】この後、データの書き込みが正常に終了し
たかどうかの判別が行われる（図７ステップＳ１０
９）。正常に終了したとすると（Ｙ）、記憶装置命令検
出回路４３は同期化制御機構２３₂に対してＡＣＫ信号
６４を発行する（ステップＳ１１０）。この結果、同期
化制御機構２３₂の第１および第２のＲＳフリップフロ
ップ４８、４９の出力するステータス（Ｑ₂，Ｑ₁）は
（１，０）となる。

【００４０】動作系プロセッサ２１₁の記憶装置命令検
出回路３３は、第１および第２のＲＳフリップフロップ
４８、４９の出力するステータス（Ｑ₂，Ｑ₁）を読み
込み（ステップＳ１１１）、これが（１，０）になるの
を待機している（ステップＳ１１２）。データの書き込
みが正常に終了してこれが（１，０）になると（Ｙ）、
記憶装置命令検出回路３３は同期化制御機構２３₂に対
してレディ信号６３を発行する（ステップＳ１１３）。
これにより、第１および第２のＲＳフリップフロップ４
８、４９の出力するステータス（Ｑ₂，Ｑ₁）は（０，
０）となる。以上で１サイクルの動作が終了するが、動
作系制御装置２１によるデータの書き込みが継続するも
のであれば（ステップＳ１１４；Ｙ）、ステップＳ１０
１に戻って同様の動作が繰り返されることになる。デー
タ処理が終了すると（ステップＳ１１４；Ｎ）、同期化
制御機構２３₂の制御も終了する。

【００４１】待機系記憶装置への書き込みが正常終了し
ない場合

【００４２】次に、待機系記憶装置２２₂へのデータの
書き込みが正常に終了しない場合を例にとり説明を行
う。待機系記憶装置２２₂へのデータの書き込みが正常
に終了しないと、図７のステップＳ１０９の処理が否定
結果（Ｎ）となる。この場合、待機系プロセッサ２２₁
の記憶装置命令検出回路４３は、同期化制御機構２３₂
に対してＮＡＣＫ信号６２を発行する（ステップＳ１１
５）。これにより、第１および第２のＲＳフリップフロ
ップ４８、４９の出力するステータス（Ｑ₂，Ｑ ₁）は
（１，１）となる。

【００４３】待機系プロセッサ２２₁の記憶装置命令検
出回路４３は、このステータス（Ｑ ₂，Ｑ₁）を読み込
む（ステップＳ１１６）。そしてこれが（１，１）とな
った時点で（ステップＳ１１７；Ｙ）、待機系プロセッ
サ２２₁に対してリトライ要求を発行する（ステップＳ
１１８）。動作系プロセッサ２１₁の記憶装置命令検出
回路３３でも、同様に第１および第２のＲＳフリップフ
ロップ４８、４９の出力するステータス（Ｑ₂，Ｑ₁）
を読み込み（ステップＳ１１６）、これが（１，１）と
なったことを確認すると（ステップＳ１１７；Ｙ）、キ
ャッシ・メモリ２３₁に蓄積されたデータを再度、書き
込んで実行するために、記憶装置命令検出回路３３から
同期化制御機構２３₂に対してライト信号を再発行する
（ステップＳ１１８）。この結果、第１および第２のＲ
Ｓフリップフロップ４８、４９の出力するステータス
（Ｑ₂，Ｑ₁）は（０，１）となる。キャッシ・メモリ
２３ ₁に蓄積されたデータは、記憶装置命令検出回路４
３を通じて待機系記憶装置２２₂へ再書き込みされる
（ステップＳ１０８）。

【００４４】この間、動作系プロセッサ２１₁は動作系
制御装置２１に対する次の書込命令の検出を行うことが
できる。この時間帯で、記憶装置命令検出回路３３が書
込命令を検出したものとする（ステップＳ１０１；Ｙ）
と、ステータス（Ｑ₂，Ｑ₁）はまだ（０，０）となっ
ていない（ステップＳ１０３；Ｎ）。このステータス
（Ｑ₂，Ｑ₁）が（１，１）であった場合には（ステッ
プＳ１１９；Ｙ）、記憶装置命令検出回路３３は動作系
プロセッサ２１₁に対してリトライ要求を発行し（ステ
ップＳ１２０）、その動作系記憶装置２１₂への書込命
令が検出されるまで（ステップＳ１０１）回復を待つ。
そして、待機系記憶装置２２₂への書き込みが正常終了
した時点で動作を再開することになる。

【００４５】図８は、幾つかの場合における情報処理シ
ステムの各部の信号のやり取りの様子を表わしたもので
ある。第１のケースでは、動作系が同期化制御機構２３
₂のステータス（Ｑ₂，Ｑ₁）を読み込み、直ちにレデ
ィ信号が発行された場合を示している。この場合には、
キャッシ・メモリ２３₁に書込命令とデータを書き込
み、これが完了した時点でデータが待機系記憶装置２２
₂に書き込まれて正常終了する。これを基にＡＣＫ信号
が発行される。

【００４６】第２のケースの場合では、動作系が同期化
制御機構２３₂のステータス（Ｑ₂，Ｑ₁）を最初に読
み込んだ時点ではレディ信号が発行されないノット・レ
ディの状態だったので、所定の時間待機した後、リトラ
イし、レディ信号が発行され、書き込みが正常終了した
場合を示している。

【００４７】第３のケースでは、レディ信号の発行によ
りデータの書き込みが試みられるが待機系で異常終了し
ている。この場合には、ＮＡＣＫ信号が発行され、リト
ライ要求が行われ、データの書き込みがリトライされて
正常終了している。いずれのケースでも、キャッシ・メ
モリ２３₁に書き込まれたデータが最終的に待機系記憶
装置２２₂に書き込まれることで、動作系と待機系のデ
ータの二重化が完璧に行われたことになる。

【００４８】なお、以上説明した実施例では動作系プロ
セッサと待機系プロセッサがそれぞれ１つずつ備わった
情報処理システムを示したが、これらが複数備えられた
システムにも本発明を適用することができる。また、実
施例では動作系制御装置に対して待機系制御装置が１つ
の場合を示したが、待機系制御装置が複数備えられてい
てもよいことはもちろんである。

【００４９】更に実施例では動作系制御装置から待機系
制御装置にデータを受け渡すためのメモリとしてキャッ
シ・メモリを使用したが、その他のＳ・ＲＡＭを使用し
てもよく、また、動作系制御装置が頻繁にデータの格納
を行わないような場合には比較的低速のメモリを使用す
ることも可能である。この意味で、これらのメモリは半
導体で構成されていることは必ずしも必要とされず、例
えば磁気ディスクによって構成されるようなものであっ
てもよい。この場合には、動作系制御装置から待機系制
御装置に大容量のデータを送信する場合に有効である。

【００５０】

【発明の効果】以上説明したように請求項１記載の発明
では、動作系プロセッサ側の第１の記憶装置に格納され
たデータを待機系プロセッサ側に送出してその第２の記
憶装置に書き込ませ、これが正常に終了した段階で動作
系プロセッサ側が次のデータを第１の記憶装置に書き込
むことを許容することにした。これにより、データは動
作系プロセッサ側と待機系プロセッサ側で同期をとりな
がら二重に格納されることになり、簡単な制御で２つの
系に格納されるデータの同一性を確保することができ
る。

【００５１】また、請求項２記載の発明によれば、動作
系プロセッサ側の装置と待機系プロセッサ側の装置との
間に第３の記憶装置を用意し、第１の記憶装置に格納さ
れたデータを第３の記憶装置に格納し、これを第２の記
憶装置に格納するようにした。したがって、何らかの原
因で第２の記憶装置にデータを格納することができなか
った場合にも、これを第３の記憶装置から第２の記憶装
置に再度格納する動作を行うことが可能であり、データ
の二重化に対する信頼性を高めることができる。また、
動作系プロセッサと待機系プロセッサは第３の記憶装置
を介してデータの受け渡しを行うので、これらの間でデ
ータの受け渡しに厳密な同期をとる必要がないという利
点もある。

【００５２】更に請求項３記載の発明では、第２の記憶
装置にデータが正常に格納されたかどうかを判別し、正
常に格納されたときには第１の記憶装置による次のデー
タの格納を許容する一方、第２の記憶装置へのデータの
格納が異常状態で終了した場合には、動作系プロセッサ
から送り出されて第３の記憶装置に格納された該当する
データを待機系プロセッサ側の再書込手段が再度読み出
して第２の記憶装置に格納させることにした。これによ
り、第２の記憶装置に対するデータの書き込みの信頼性
が向上するという利点がある。

【図面の簡単な説明】

【図１】本発明の一実施例における情報処理システム
の原理的な構成を示した原理図である。

【図２】本実施例の情報処理システムの構成を具体的
に表わした回路図である。

【図３】本実施例の情報処理システムにおける待機系
記憶装置の部分を具体的に表わした回路図である。

【図４】本実施例の同期化制御機構の各状態を表わし
た説明図である。

【図５】本実施例の同期化制御機構の状態遷移の様子
を表わした説明図である。

【図６】本実施例で同期化制御機構の同期動作の様子
の前半部分を表わした流れ図である。

【図７】本実施例で同期化制御機構の同期動作の様子
の後半部分を表わした流れ図である。

【図８】本実施例で幾つかの場合における情報処理シ
ステムの各部の信号のやり取りの様子を表わしたタイミ
ング図である。

【図９】先入れ先出しメモリを使用した従来の情報処
理システムの概要を表わしたシステム構成図である。

【図１０】先に提案された情報処理システムの構成の
概要を表わしたシステム構成図である。

【符号の説明】

２１…動作系制御装置、２１₁…動作系プロセッサ、２
１₂…動作系記憶装置、２２…待機系制御装置、２２₁
…待機系プロセッサ、２２₂…待機系記憶装置、２３…
同期化アクセス制御装置、２３₁…キャッシ・メモリ、
２３₂…同期化制御機構、３３、４３…記憶装置命令検
出回路、４８…第１のＲＳフリップフロップ、４９…第
２のＲＳフリップフロップ

Claims

【特許請求の範囲】

【請求項１】所定の処理を行う動作系プロセッサと、
この処理によって生成されるデータを格納する第１の記
憶装置と、この第１の記憶装置にデータを格納したとき
これと同一のデータを二重化用の他の記憶装置に二重に
格納させるために送出する二重化用データ送出手段と、
この二重化用データ送出手段によって送出されたデータ
が前記二重化用の他の記憶装置に格納されたことを確認
する確認手段と、この確認手段によってデータの格納が
確認されたとき第１の記憶装置に対する次のデータの格
納を許容するデータ格納許容手段とを備えた動作系制御
装置と、所定の処理を行う待機系プロセッサと、動作系制御装置
から二重に格納するためのデータが送られてきたときこ
れを格納する第２の記憶装置とを備えた待機系制御装置
とを具備することを特徴とする情報処理システム。
【請求項２】所定の処理を行う動作系プロセッサと、
この処理によって生成されるデータを格納する第１の記
憶装置と、この第１の記憶装置にデータを格納したとき
これと同一のデータを二重化用の他の記憶装置に二重に
格納させるために送出する二重化用データ送出手段と、
この二重化用データ送出手段によって送出されたデータ
が前記二重化用の他の記憶装置に格納されたことを確認
する確認手段と、この確認手段によってデータの格納が
確認されたとき第１の記憶装置に対する次のデータの格
納を許容するデータ格納許容手段とを備えた動作系制御
装置と、動作系制御装置から二重に格納するためのデータが送ら
れてきたときこれを一時的に格納する第３の記憶装置
と、所定の処理を行う待機系プロセッサと、データの二重化
のための第２の記憶装置と、前記第３の記憶装置にデー
タが格納されたときこれを読み出して第２の記憶装置に
格納する二重化用データ格納手段とを備えた待機用制御
装置とを具備することを特徴とする情報処理システム。
【請求項３】所定の処理を行う動作系プロセッサと、
この処理によって生成されるデータを格納する第１の記
憶装置と、この第１の記憶装置にデータを格納したとき
これと同一のデータを二重化用の他の記憶装置に二重に
格納させるために送出する二重化用データ送出手段と、
この二重化用データ送出手段によって送出されたデータ
が前記二重化用の他の記憶装置に格納されたことを確認
する確認手段と、この確認手段によってデータの格納が
確認されたとき第１の記憶装置に対する次のデータの格
納を許容するデータ格納許容手段と、前記確認手段によ
ってデータの格納が異常終了したことが判別されたとき
すでに送出されたデータを用いて前記二重化用の他の記
憶装置に対するデータの格納を指示する再書込指示手段
とを備えた動作系制御装置と、動作系制御装置から二重に格納するためのデータが送ら
れてきたときこれを一時的に格納する第３の記憶装置
と、所定の処理を行う待機系プロセッサと、データの二重化
のための第２の記憶装置と、前記第３の記憶装置にデー
タが格納されたときこれを読み出して第２の記憶装置に
格納する二重化用データ格納手段と、前記再書込指示手
段からデータの格納が指示されたとき第３の記憶装置に
格納されたデータを再度読み出して第２の記憶装置に格
納させる再書込手段とを備えた待機用制御装置とを具備
することを特徴とする情報処理システム。