JP4790518B2 - 半導体記憶装置及び半導体記憶装置を備えた情報処理装置 - Google Patents

Description

本発明は、半導体記憶装置及び半導体記憶装置を備えた情報処理装置に関する。

ルータやロードバランサ等の通信機器は、万一の故障に備えて二重化（現用／待機）されている。そして、現用装置が故障した場合も待機装置が処理を継続できるように、現用装置と待機装置との間で引継ぎ情報を絶えず転送している。図１は、現用装置であるロードバランサＡと待機装置であるロードバランサＢとの間で、引継ぎ情報が転送されている様子を示した図である。図１では、二重化が行われているため、ロードバランサＡが故障してもロードバランサＢは引き続き処理を継続できる。引継ぎ情報とは、例えば、通信のセッション情報である。

図２は、引継ぎ情報であるセッション情報がロードバランサＡからロードバランサＢに転送される様子を示した図である。現用装置が故障した場合、現用装置と待機装置との間で転送が完了していない情報の通信は、継続できず途切れてしまう。図３では、引継ぎ情報の一部はロードバランサＡからロードバランサＢに転送され、引継ぎ情報の一部はロードバランサＡからロードバランサＢに転送されなかった様子を示している。すなわち、ロードバランサＡの主記憶からロードバランサＢの主記憶へ引継ぎ情報が転送された場合、図３のＸの部分の情報が失われている。この場合、失われる情報は少ないことが望ましい。
特開平８−３６５０１号公報 特許第３４６７７５０号公報 特開２００２−３４２２９８号公報

図４に示すように、従来は、セッション情報の引継ぎ処理をオペレーティングシステム（ＯＳ）やアプリケーションが担当している。アプリケーションやオペレーティングシステム等のソフトウェアが、引継ぎ情報の転送を行う場合、処理が遅いという問題がある。また、本来の仕事（負荷分散等）からすれば、負荷を増やす処理ともなる。

引継ぎ情報のデータの流れを図５に示す。図５に示すように、引継ぎ情報は、現用装置のメモリ（Memory）１からシステム制御部（Chipset）２を通過し、ＮＩＣ（Network Interface Card）３等のインターフェースカードを通じて外部に転送される。また、ＣＰＵ
（Central Processing Unit）４を介さないＮＩＣによるＤＭＡ（Direct Memory Access
）転送では、メモリ１の書き換えが行われたことを認識することはできない。そのため、ＮＩＣ３によるＤＭＡ転送では、機械的なコピー作業しかできないので、転送の無駄が多い。また、ＤＭＡ転送では、システム資源（システムバス、メモリバス等）を使用する。さらに、コピー頻度を上げた場合、ＤＭＡ転送を行っている間は、ＣＰＵ４はメモリ１にアクセスできないため、本来のＣＰＵ４の仕事に影響する。

ハードウェア主導でデータ転送を行う場合、例えば、ＮＩＣ３に転送すべきメモリ範囲を設定し、ＤＭＡ転送を行う方法がある。図６は、ＤＭＡ転送を行う場合の引継ぎ情報のデータの流れを示した図である。図６では、アドレスＡからアドレスＢのメモリ範囲をＮＩＣ３に設定している。この場合、アドレスＡからアドレスＢで指定される引継ぎ情報のデータがＤＭＡ転送される。この方法の場合、ＤＭＡ転送を行うタイミングが問題となる。ＤＭＡ転送を定期的に行えば、制御は簡単になる。しかし、システム資源を無駄に使用
することになる。また、メモリ１の書き換えが行われたか否かにかかわらずＤＭＡ転送を行うため、転送の無駄が多い。

また、例えば、システム制御部に転送すべきメモリ範囲を設定し、ＤＭＡ転送を行う方法がある。この方法は、メモリ１への書き込み動作をスヌープして対象範囲をＮＩＣ３に転送する。図７は、システム制御部２に転送すべきメモリ範囲を設定し、ＤＭＡ転送を行う場合の引継ぎ情報のデータの流れを示した図である。図７では、アドレスＡからアドレスＢのメモリ範囲をシステム制御部に設定している。この場合、システム制御部は、ＣＰＵ４がメモリ１に対して書き込みを行ったアドレスをスヌープする。そして、スヌープしたアドレスがアドレスＡからアドレスＢの範囲内であれば、アドレスＡからアドレスＢで指定される引継ぎ情報のデータがＤＭＡ転送される。システム制御部２は、メモリバスを制御する。そのため、ＣＰＵ４がメモリ１をアクセスしたアドレスのすべてをシステム制御部２は知ることができるので、高度な制御が可能となる。

しかし、ＣＰＵ４のメモリ１に対するデータ書き込み動作がデータの変化（書き換え）を起こしているのかは判らない。そこで、メモリ１の書き換えが行われたかを判定するためには、比較用の別のメモリを用意するか、メモリ１の書き込み前にメモリ１からデータを読み出して比較する必要がある。この場合、物量の増大、メモリバスの無駄使いが生じる。また、進歩の激しいチップセット回りにこれらの機能を組み込むのは、実用面において難しい。

本発明は、ソフトウェアやシステム資源に依存せず、メモリの書き換え内容に基づいて不要なデータを転送しないことにより、高速な転送を目的とする。

本発明は、上記課題を解決するために、以下の手段を採用した。すなわち、本発明の情報処理装置は、複数の情報処理装置が互いに連携して、自装置が保持する情報と相手装置が保持する情報との整合を維持する情報システムを構成可能な１つの情報処理装置であって、所定量の情報を保持するメモリセル及び前記メモリセルが現在保持している情報と前記メモリセルに新たに書き込まれる情報とを比較する比較部を有する記憶部と、前記比較部によって現在保持している情報と新たに書き込まれる情報とが異なると判定されたメモリセルに新たに書き込まれた情報を抽出する抽出部と、前記抽出された情報を自装置と連携する相手装置に送信する送信部とを備える。本発明の情報処理装置によれば、メモリセルに新たに書き込まれた情報とメモリセルが現在保持している情報とが異なる場合に、その異なる情報を検出することができる。その結果、メモリセルに新たに書き込まれた情報のうち、メモリセルが現在保持している情報と異なる部分のみを相手装置に送信することが可能となる。

また、本発明の情報処理装置は、前記比較部が、前記メモリセルが現在保持している情報と前記メモリセルに新たに書き込まれる情報とが異なる場合、所定の信号を出力し、前記抽出部が、前記比較部によって現在保持している情報と新たに書き込まれる情報とが異なると判定されたメモリセルに新たに書き込まれた情報及び前記比較部によって現在保持している情報と新たに書き込まれた情報とが異ならないと判定されたメモリセルに新たに書き込まれた情報を含む複合情報を抽出し、前記所定の信号に基づいて前記複合情報を圧縮する圧縮部を更に備え、前記送信部が、前記圧縮された複合情報を前記相手装置に送信するものでもよい。本発明の情報処理装置によれば、圧縮された情報を相手装置に送信することにより、転送効率をより向上させることが可能となる。

また、本発明の情報処理装置は、前記相手装置が送信する圧縮された複合情報を受信する受信部を更に備え、前記圧縮部は、前記受信部が受信した圧縮された複合情報を復元す
るものでもよい。本発明の情報処理装置によれば、圧縮された情報を受信することにより、圧縮されていない情報を受信するよりも多くの情報を受信することが可能となる。

また、本発明の半導体記憶装置は、複数のビット線と複数のワード線とが、それぞれ異なる位置で交差して配線され、その各交点にメモリセルが配置され、前記ビット線とワード線の両方が指定されることによって、選択されたメモリセルに対して情報の書き込みが行われる半導体記憶装置であって、前記メモリセルが現在保持している情報と前記メモリセルに新たに書き込まれる情報とを比較する比較部を備え、前記比較部は、前記メモリセルが現在保持している情報と前記メモリセルに新たに書き込まれる情報とが異なる場合、所定の信号を出力する。本発明の半導体記憶装置によれば、メモリセルに新たに書き込まれる情報が、メモリセルが現在保持している情報と異なる場合に、その異なる情報を検出することが可能となる。

また、本発明の半導体記憶装置は、前記メモリセルが、互いに極性の異なる第１種類の情報または第２種類の情報を保持する容量部と、情報を入出力するビット線への前記容量部の接続を制御するカラムスイッチ部とを備え、前記比較部が、前記容量部に保持された情報が第１種類であり、かつ、前記ビット線に入力される情報が第１種類の場合に、第３種類の情報を出力し、一方、前記容量部に保持された情報が第１種類であり、かつ、前記ビット線に入力される情報が第２種類の場合に、第３種類の情報とは異なる第４種類の情報を出力し、第１種類の情報から第２種類の情報への変化を検出する第１変化検出部と、前記容量部に保持された情報が第２種類であり、かつ、前記ビット線に入力される情報が第２種類の場合に、第３種類の情報を出力し、一方、前記容量部に保持された情報が第２種類であり、かつ、前記ビット線に入力される情報が第１種類の場合に、第３種類の情報とは異なる第４種類の情報を出力し、第２種類の情報から第１種類の情報への変化を検出する第２変化検出部と、を備えるものでもよい。

また、本発明は、コンピュータその他の装置、機械等が上記いずれかの処理を実行する方法であってもよい。

本発明によれば、ソフトウェアやシステム資源に依存せず、メモリの書き換え内容に基づいて不要なデータを転送しないことにより、高速な転送が可能となる。

以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体記憶装置及び半導体記憶装置を備えた情報処理装置について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。

図８は、本実施形態の概要を示した図である。図８に示すように、メモリ１に記録されたデータに関し、転送対象となる部分について転送処理を行い、転送対象とならない部分については転送処理を行わない。図９は、転送対象となるデータについて現用装置であるロードバランサＡから待機装置であるロードバランサＢに転送処理が行われる様子を示した図である。転送対象となるデータのみを転送すれば、不必要な転送を軽減することができ、高速な転送処理が可能となる。

図１０は、本実施形態のメモリ部５のブロック図である。本実施形態におけるメモリ部５には、メモリ部５内のアドレス指定に使用するアドレス線、ＣＰＵからの制御信号をメモリ部５に伝える制御信号線及びＣＰＵとメモリ部５との間のデータの送受信に使用するデータ線が接続されている。

図１１は、本実施形態の情報処理装置の機能ブロック図である。図１１に示すように、情報処理装置は、データの書き込み及び読み出しを行うメモリ部５、メモリ部５に書き換えが発生したことを判定する比較器６、転送範囲をチェックするフィルタ部７、対象データを格納するバッファ部８、対象データを圧縮・復元する圧縮復元部９及び対象データを送信する転送部１０を備える。本実施形態の情報処理装置は、転送インターフェースを介してデータの送受信を行う。また、本実施形態による情報処理装置は、転送インターフェースを内部に備える構成であってもよい。

次に、本実施形態の情報処理装置の動作について説明する。まず、送り側の動作、すなわち、本実施形態の情報処理装置を備える現用装置Ａの動作について説明する。現用装置Ａが備えるＣＰＵは、メモリ部５に対して書き込みを行う（Ｓ０１）。比較器６は、書き込みデータと書き込みが行われる前の元データとの間に変更があるかを判定する（Ｓ０２）。

フィルタ部７は、書き込みデータが転送対象であるかを判定する（Ｓ０３）。すなわち、フィルタ部７は、メモリ部５の所定のアドレスに対して、書き込みデータが書き込まれたか否かを判定する。そして、フィルタ部７は、メモリ部５の所定のアドレスに対して書き込まれたデータを転送対象データとする。また、フィルタ７部は、書き込みデータがメモリ部５に書き込まれているデータと同一であるか否かを判定する。そして、書き込みデータがメモリ部５に書き込まれているデータと同一である場合、フィルタ部７は、メモリ部５に書き込まれているデータと同一である書き込みデータを転送対象データから除外する。

フィルタ部７は、転送対象データのみをバッファ部８に格納する（Ｓ０４）。圧縮復元部９は、バッファ部８に格納されたデータを圧縮する（Ｓ０５）。転送部１０は、転送インターフェースを介して、圧縮されたデータを送信する（Ｓ０６）。

次に、受け側の動作、すなわち、本実施形態の情報処理装置を備える待機装置Ｂの動作について説明する。転送部１０は、転送インターフェースを介して、圧縮されたデータを受信する（Ｓ０７）。圧縮復元部９は、圧縮されたデータを復元する（Ｓ０８）。圧縮復元部９は、復元したデータをバッファ部８に格納する（Ｓ０９）。フィルタ部７は、バッファ部８に格納されたデータをメモリ部５に書き込む（Ｓ１０）。

図１２は、一般的なＤＲＡＭ（Dynamic Random Access Memory）の例を示した図である。図１２に示すように、アドレス線を介してアドレスが制御回路（Control Circuitry）
１１に入力され、信号線を介して制御信号が制御回路１１に入力される。また、図１２に示すように、データ線を介してデータの入出力が行われる。

図１３は、本実施形態の情報処理装置の構成図である。図１３に示すように、本実施形態の情報処理装置は、メモリ部５、フィルタ部７、バッファ部８、圧縮復元部９及び転送部１０から構成される。

半導体記憶装置であるメモリ部５は、比較器６、制御回路１１、ｗｏｒｄ線２０、ｂｉｔ線２１及びＣｈａｎｇｅ線２２から構成される。図１３に示すように、ｗｏｒｄ線２０とｂｉｔ線２１とが交差して配線されている。そして、ｗｏｒｄ線２０とｂｉｔ線２１との交差上に比較器６が設けられている。また、比較器６とフィルタ部７との間にはＣｈａｎｇｅ線２２が設けられている。フィルタ部７、バッファ部８、圧縮復元部９及び転送部１０は、制御回路１１とバスを介して接続されている。また、図１３においては省略しているが、比較器６及びＣｈａｎｇｅ線２２は、すべてのｗｏｒｄ線２０とｂｉｔ線２１との交差上に設けられている。

図１４は、一般的なＤＲＡＭのメモリセルの構成図である。図１４に示すようにｗｏｒｄ線２０とｂｉｔ線２１とが交差して配線されている。また、ｗｏｒｄ線２０にはトランジスタ２３が接続されている。トランジスタ２３のソース電極またはドレイン電極はコンデンサ２４と接続されている。また、トランジスタ２３のソース電極またはドレイン電極は、ｂｉｔ線２１と接続されている。コンデンサ２４は、接地されている。ｂｉｔ線２１には、ｃｏｌｕｍｎスイッチ２５が設けられている。また、図１４においては、センスアンプ（Sense Amplifier）部及びプリチャージ（precharge）部は省略している。

図１５は、一般的なＤＲＡＭのメモリセルへの書き込み動作の説明図である。まず、メモリセルに“１”という情報を記憶させる場合の動作について説明する。ｂｉｔ線２１に書き込みデータを載せる（１）。すなわち、ｂｉｔ線２１をＨｉｇｈの信号レベルに駆動する。

次に、ｗｏｒｄ線２０を駆動する（２）。すなわち、ｗｏｒｄ線２０をＨｉｇｈの信号レベルに駆動する。ｗｏｒｄ線２０をＨｉｇｈの信号レベルに駆動した場合、トランジスタ２３にはＨｉｇｈの電圧が加わる。トランジスタ２３にＨｉｇｈの電圧が加わると、トランジスタ２３のソース電極とドレイン電極との間は電流が流れる。

そして、ｃｏｌｕｍｎスイッチ２５を閉じる（３）。その結果、ｂｉｔ線２１のデータがコンデンサ２４に記憶される（４）。すなわち、書き込みデータ“１”に対応する電荷がコンデンサ２４に蓄積される。

次に、メモリセルに“０”という情報を書き込む場合の動作について説明する。まず、ｂｉｔ線２１に書き込みデータを載せる（１）。すなわち、ｂｉｔ線２１をＬｏｗの信号レベルに駆動する。次に、ｗｏｒｄ線２０を駆動する（２）。すなわち、ｗｏｒｄ線２０をＨｉｇｈの信号レベルに駆動する。ｗｏｒｄ線２０をＨｉｇｈの信号レベルに駆動した場合、トランジスタ２３にはＨｉｇｈの電圧が加わる。トランジスタ２３にＨｉｇｈの電圧が加わると、トランジスタ２３のソース電極とドレイン電極との間は電流が流れる。

そして、ｃｏｌｕｍｎスイッチ２５を閉じる（３）。コンデンサ２４に書き込みデータ“１”に対応する電荷が蓄積されている場合、コンデンサ２４の電荷は放出される。その結果、メモリセルに“０”という情報が書き込まれる。また、すでにメモリセルに“０”という情報が書き込まれている場合、コンデンサ２４の電荷の放出は発生しない。すなわち、メモリセルに書き込まれた“０”という情報に変化はない。

図１６は、本実施形態のメモリセルの構成図である。図１６に示すようにｗｏｒｄ線２０とｂｉｔ線２１とが交差して配線されている。また、ｗｏｒｄ線２０にはトランジスタ２３が接続されている。トランジスタ２３には、例えばｎＭＯＳトランジスタを使用することができる。

トランジスタ２３にはコンデンサ２４が接続されている。また、トランジスタ２３は、ｂｉｔ線２１と接続されている。コンデンサ２４は、接地されている。ｂｉｔ線２１とトランジスタ２３との間には、ｃｏｌｕｍｎスイッチ２５が設けられている。図１６に示すように、本実施形態のメモリセルには比較器６が設けられている。比較器６は、ｂｉｔ線２１に接続されている。また、比較器６は、トランジスタ２３とコンデンサ２４とを接続する信号線２６に接続されている。

図１６に示すように、比較器６は、トランジスタ２９、トランジスタ３０、トランジスタ３１及びトランジスタ３２により構成されている。トランジスタ２９及びトランジスタ
３０には、例えば、ｎＭＯＳトランジスタを使用することができる。トランジスタ３１及びトランジスタ３２には、例えば、ｐＭＯＳトランジスタを使用することができる。また、図１６においては、センスアンプ（Sense Amplifier）部及びプリチャージ（Precharge）部は省略している。

トランジスタ２９及びトランジスタ３１は、Ｃｈａｎｇｅ線２２に接続されている。トランジスタ３０及びトランジスタ３２は、ｂｉｔ線２１に接続されている。トランジスタ２９とＣｈａｎｇｅ線２２とを接続する信号線２７には、抵抗を介して電源（Ｖｃｃ）が接続されている。また、トランジスタ３１とＣｈａｎｇｅ線２２とを接続する信号線２８には、抵抗を介して電源（Ｖｃｃ）が接続されている。そのため、トランジスタ２９、トランジスタ３０のいずれかがオフで、かつ、トランジスタ３１、トランジスタ３２のいずれかがオフの場合には、Ｃｈａｎｇｅ線２２は、Ｈｉｇｈにプルアップされる。

また、トランジスタ２９とトランジスタ３０とは接続されている。さらに、トランジスタ３０は、接地されている。トランジスタ３１は、Ｃｈａｎｇｅ線２２と接続されている。また、トランジスタ３１とトランジスタ３２とは接続されている。さらに、トランジスタ３２は、接地されている。

比較器６は、コンデンサ２４に記憶されているデータとｂｉｔ線２１に出力されたデータを比較する。比較器６は、コンデンサ２４に記憶されているデータとｂｉｔ線２１に出力されたデータが一致している場合、Ｃｈａｎｇｅ線２２に信号を出力する。

トランジスタ２９のゲート電極にＨｉｇｈの電圧が加えられた場合、トランジスタ２９のソース電極とドレイン電極との間は導通状態となる。トランジスタ３０のゲート電極にＨｉｇｈの電圧が加えられた場合、トランジスタ３０のソース電極とドレイン電極との間は導通状態となる。トランジスタ２９のゲート電極にＨｉｇｈの電圧が加えられ、トランジスタ３０のゲート電極にＨｉｇｈの電圧が加えられた場合、Ｃｈａｎｇｅ線２２は接地された状態となる。すなわち、Ｃｈａｎｇｅ線２２は、トランジスタ２９及びトランジスタ３０を介してＬｏｗになる。

トランジスタ２９のゲート電極にＨｉｇｈの電圧が加えられ、トランジスタ３０のゲート電極にＬｏｗの電圧が加えられた場合、Ｃｈａｎｇｅ線２２は接地された状態にならない。また、トランジスタ２９のゲート電極にＬｏｗの電圧が加えられ、トランジスタ３０のゲート電極にＨｉｇｈの電圧が加えられた場合、Ｃｈａｎｇｅ線２２は接地された状態にならない。

トランジスタ３１のゲート電極にＬｏｗの電圧が加えられた場合、トランジスタ３１のソース電極とドレイン電極との間は導通状態となる。トランジスタ３２のゲート電極にＬｏｗの電圧が加えられた場合、トランジスタ３２のソース電極とドレイン電極との間は導通状態となる。トランジスタ３１のゲート電極にＬｏｗの電圧が加えられ、トランジスタ３２のゲート電極にＬｏｗの電圧が加えられた場合、Ｃｈａｎｇｅ線２２は接地された状態となる。すなわち、Ｃｈａｎｇｅ線２２は、トランジスタ３１及びトランジスタ３２を介してＬｏｗになる。

トランジスタ３１のゲート電極にＨｉｇｈの電圧が加えられ、トランジスタ３２のゲート電極にＬｏｗの電圧が加えられた場合、Ｃｈａｎｇｅ線２２は接地された状態にならない。また、トランジスタ３１のゲート電極にＬｏｗの電圧が加えられ、トランジスタ３２のゲート電極にＨｉｇｈの電圧が加えられた場合、Ｃｈａｎｇｅ線２２は接地された状態にならない。

本実施形態の比較器６は、メモリセルに書き込まれているデータと、メモリセルへの書き込みデータを比較する。そして、メモリセルに書き込まれているデータとメモリセルへの書き込みデータとが一致しない場合、比較器６は、Ｃｈａｎｇｅ線２２にＬｏｗの電流を流す。その結果、Ｃｈａｎｇｅ線２２に接続されているフィルタ部７は、メモリセルに書き込まれているデータと書き込みデータとが一致しているか否かを認識することができる。

本実施形態のメモリ部５は複数のｂｉｔ線２１を備えているので、図１６に示す比較器６を各ｂｉｔ線２１に設けている。すなわち、メモリ部５に配列されたメモリセルすべてに比較器６を設けた構成となる。

図１７は、本実施形態のメモリセルへの書き込み動作の説明図である。まず、メモリセルに“１”というデータを記憶させる場合の動作について説明する。ｂｉｔ線２１に書き込みデータを出力する（１）。すなわち、ｂｉｔ線２１をＨｉｇｈの信号レベルに駆動する。図１７に示すように、本実施形態のメモリセルにおいて、ｃｏｌｕｍｎスイッチ２５は、ｂｉｔ線２１とトランジスタ２３との間に設けられている。したがって、書き込みデータは、ｂｉｔ線２１全体に伝播し、メモリセル内の比較器６にも伝わる。ｂｉｔ線２１がＨｉｇｈの信号レベルに駆動されている場合、トランジスタ３０及びトランジスタ３２には、Ｈｉｇｈの電圧が加わる。

また、コンデンサ２４に記憶されている情報は常時比較器６に伝わる。この場合、コンデンサ２４に蓄積されている電荷に応じて、Ｈｉｇｈ又はＬｏｗの電圧がトランジスタ２９及びトランジスタ３１に加わる。すでに、メモリセルに“１”というデータが記憶されている場合、トランジスタ２９及びトランジスタ３１にＨｉｇｈの電圧が加わる。すでに、メモリセルに“０”というデータが記憶されている場合、トランジスタ２９及びトランジスタ３１にＬｏｗの電圧が加わる。

メモリセルに記憶されているデータ及びｂｉｔ線２１に出力したデータが比較器６に伝わった場合、比較器６はメモリセルに記憶されているデータとｂｉｔ線２１に出力したデータとの比較結果をＣｈａｎｇｅ線２２に出力する（２）。

次に、ｗｏｒｄ線２０を駆動する（３）。すなわち、ｗｏｒｄ線２０をＨｉｇｈの信号レベルに駆動する。ｗｏｒｄ線２０をＨｉｇｈの信号レベルに駆動した場合、トランジスタ２３にはＨｉｇｈの電圧が加わる。トランジスタ２３にＨｉｇｈの電圧が加わると、トランジスタのソース電極とドレイン電極との間は電流が流れる。

そして、ｃｏｌｕｍｎスイッチ２５を閉じる（４）。その結果、ｂｉｔ線２１のデータがコンデンサ２４に記憶される（５）。すなわち、書き込みデータ“１”に対応する電荷がコンデンサ２４に蓄積される。この場合、コンデンサ２４に書き込みデータ“１”に対応する電荷が蓄積されている場合、コンデンサ２４に蓄積される電荷に変化はない。すなわち、メモリセルに書き込まれた“１”というデータに変化はない。

次に、メモリセルに“０”というデータを記憶させる場合の動作について説明する。まず、ｂｉｔ線２１に書き込みデータを出力する（１）。すなわち、ｂｉｔ線２１をＬｏｗの信号レベルに駆動する。この場合、書き込みデータは、ｂｉｔ線２１全体に伝播し、メモリセル内の比較器６にも伝わる。ｂｉｔ線２１がＬｏｗの信号レベルに駆動されている場合、トランジスタ３０及びトランジスタ３２には、Ｌｏｗの電圧が加わる。

また、コンデンサ２４に記憶されている情報は常時比較器６に伝わる。この場合、コンデンサ２４に蓄積されている電荷に応じて、Ｈｉｇｈ又はＬｏｗの電圧がトランジスタ２
９及びトランジスタ３１に加わる。すでに、メモリセルに“１”というデータが記憶されている場合、トランジスタ２９及びトランジスタ３１にＨｉｇｈの電圧が加わる。すでに、メモリセルに“０”というデータが記憶されている場合、トランジスタ２９及びトランジスタ３１にＬｏｗの電圧が加わる。

メモリセルに記憶されているデータ及びｂｉｔ線２１に出力したデータが比較器６に伝わった場合、比較器６はメモリセルに記憶されているデータとｂｉｔ線２１に出力したデータとの比較結果をＣｈａｎｇｅ線２２に出力する（２）。

次に、ｗｏｒｄ線２０を駆動する（３）。すなわち、ｗｏｒｄ線２０をＬｏｗの信号レベルに駆動する。ｗｏｒｄ線２０をＨｉｇｈの信号レベルに駆動した場合、トランジスタ２３にはＨｉｇｈの電圧が加わる。トランジスタ２３にＨｉｇｈの電圧が加わると、トランジスタのソース電極とドレイン電極との間は電流が流れる。

そして、ｃｏｌｕｍｎスイッチ２５を閉じる（４）。コンデンサ２４に書き込みデータ“１”に対応する電荷が蓄積されている場合、コンデンサ２４の電荷は放出される（６）。その結果、メモリセルに“０”というデータが書き込まれる。また、すでにメモリセルに“０”というデータが書き込まれている場合、コンデンサ２４の電荷の放出は発生しない。すなわち、メモリセルに書き込まれた“０”というデータに変化はない。

以上により、本実施形態のメモリ部５は、メモリセルに書き込まれているデータと、メモリセルへの書き込みデータを比較することができる。さらに、本実施形態のメモリ部５は、メモリセルに書き込まれているデータと、メモリセルへの書き込みデータとが一致しない場合、所定の信号を出力する。その結果、メモリセルに書き込まれているデータとメモリセルへの書き込みデータとが一致しないことを、フィルタ部８に認識させることができる。

また、本実施形態のメモリ部５によれば、メモリセルに書き込みデータが書き込まれる前に、メモリセルに書き込まれているデータと、メモリセルへの書き込みデータとが一致するか否かを検出することができる。すなわち、
図１８は、フィルタ部７及びバッファ部８の説明図である。図１６及び図１７で示したｂｉｔ線２１及びＣｈａｎｇｅ線２２がすべて集約されている。図１８に示すように、図１６及び図１７で示したｂｉｔ線２１は、複数本がまとまり、バッファ部８と接続されている。また、図１８に示すように、図１６及び図１７で示したＣｈａｎｇｅ線２２は、複数本がまとまり、Ｃｈａｎｇｅ回路３３を介してフィルタ部７及びバッファ部８と接続されている。

図１８に示すＣｈａｎｇｅ回路３３は、ＯＲ回路である。したがって、複数本がまとまったＣｈａｎｇｅ線２２のすべてにＬｏｗの電流が流れた場合、“０”というデータがＣｈａｎｇｅ回路３３を介してフィルタ部７及びバッファ部８に入力される。一方、複数本がまとまったＣｈａｎｇｅ線２２のうちの少なくとも１本にＨｉｇｈの電流が流れた場合、“１”というデータがＣｈａｎｇｅ回路３３を介してフィルタ部７及びバッファ部８に入力される。本実施形態では、Ｃｈａｎｇｅ線２２は、８本単位でまとまり、Ｃｈａｎｇｅ回路３３を介してフィルタ部７及びバッファ部８と接続されている。そのため、８ビットのデータごとに書き換えの有無を検出することができる。ただし、本実施形態は例示であって、Ｃｈａｎｇｅ線２２をまとめる本数は変更可能である。

図１８の信号線３３を介して、制御回路１１からフィルタ部７及びバッファ部８にはＡｄｄｒｅｓｓが入力される。Ａｄｄｒｅｓｓは、メモリ部５に割り当てられた番地である。Ａｄｄｒｅｓｓは、８バイトごとに異なる値が割り当てられている。そのため、書き込
みデータは、バイト単位で制御される。本実施形態では、変化を管理する単位をバイト単位とし、ワードを８バイトとしている。

フィルタ部７の動作について説明する。フィルタ部７は、書き込みデータが転送対象かどうかのチェックを行う。転送対象かどうかのチェックは、アドレス範囲指定、ページ単位等に基づいて行われる。

また、フィルタ部７は、メモリ部５に対する書き込み動作があっても、全く変化がない場合は転送対象から外す。すなわち、メモリ部５に対する書き込み動作を監視し、メモリ部５に同一のデータが書き込まれた場合は、そのデータを転送対象から除外する。例えば、メモリ部５が“００００００００”というデータを記憶している場合に、メモリ部５に書き込まれた“００００００００”というデータは、転送対象から除外される。

フィルタ部７は、メモリ部５に書き込まれたデータが転送対象である場合、転送対象であるデータをバッファ部８に書き込む。フィルタ部７は、その他、バッファ部８全体の制御（読み出し側との調整等）を行う。本実施形態において、例えばデュアルポートＳＲＡＭをバッファ部８として使用することができる。

図１９は、バッファ部８の使用例を示した図である。図１９に示すように、バッファ部８は、Ａｄｄｒｅｓｓ、ＢｙｔｅＭａｒｋ、Ｂｙｔｅ０、Ｂｙｔｅ１、Ｂｙｔｅ２、Ｂｙｔｅ３、Ｂｙｔｅ４、Ｂｙｔｅ５、Ｂｙｔｅ６及びＢｙｔｅ７の各フィールドを有している。

ＢｙｔｅＭａｒｋは、元データに対して書き換えが行われたかを示すフラグである。元データとは、書き込みデータがメモリセルに書き込まれる前のメモリ部５に記憶されていたデータをいう。

ＢｙｔｅＭａｒｋは、８ビットで構成されている。ＢｙｔｅＭａｒｋの先頭（図１９で示すＢｙｔｅＭａｒｋフィールドの０の値）には、図１８に示すＣｈａｎｇｅＢ０回路から出力された“０”又は“１”の値が格納される。ＢｙｔｅＭａｒｋの２番目（図１９で示すＢｙｔｅＭａｒｋフィールドの１の値）には、図１８に示すＣｈａｎｇｅＢ１回路から出力された“０”又は“１”の値が格納される。ＢｙｔｅＭａｒｋの３番目から７番目（図１９で示すＢｙｔｅＭａｒｋフィールドの２から６の値）には、図１８では省略されているＣｈａｎｇｅＢ２回路、ＣｈａｎｇｅＢ３回路、ＣｈａｎｇｅＢ４回路、ＣｈａｎｇｅＢ５回路、ＣｈａｎｇｅＢ６回路のそれぞれから出力された“０”又は“１”の値が順番に格納される。ＢｙｔｅＭａｒｋの８番目（図１９で示すＢｙｔｅＭａｒｋフィールドの７の値）には、図１８に示すＣｈａｎｇｅＢ７回路から出力された“０”又は“１”の値が格納される。

このように、ＢｙｔｅＭａｒｋには、図１８に示すＣｈａｎｇｅＢ０回路からＣｈａｎｇｅＢ７回路が出力する“０”又は“１”の値が格納される。

Ｂｙｔｅ０からＢｙｔｅ７までの各フィールドには、書き込みデータが記憶される。図１８のＢｙｔｅ０からＢｙｔｅ７が図１９のＢｙｔｅ０からＢｙｔｅ７の各フィールドと対応している。

図２０を参照して、本実施形態におけるバッファ部８への書き込み動作を説明する。バッファ部８への書き込み動作は、フィルタ部７が実行する。

例えば、メモリ部５のＡｄｄｒｅｓｓＦからＬまでを転送対象とするように、制御回路
１１に設定する。この場合、ＡｄｄｒｅｓｓＦからＬまでの転送対象情報は、制御回路１１からフィルタ部７に伝わる。また、メモリ部５のＡｄｄｒｅｓｓＦからＬまでを転送対象とするように、フィルタ部７に設定してもよい。

メモリ部５に対してデータの書き込みを行う場合、ＣＰＵは、ＡｄｄｒｅｓｓＡ，Ｂ，Ｃ，…Ｌ，Ｘ，Ｙ，Ｚの順番に書き込みデータをメモリ部５に書き込む。ＡｄｄｒｅｓｓＡ，Ｂ，Ｃは、転送対象外である。そのため、フィルタ部７は、ＡｄｄｒｅｓｓＡ，Ｂ，Ｃの書き込みデータについては、バッファ部８への格納を行わない。ＡｄｄｒｅｓｓＦ，Ｆ＋１，Ｆ＋２，…Ｌ−２，Ｌ−１，Ｌは、転送対象である。そのため、フィルタ部７は、元データと書き込みデータとの比較を行う。

本実施形態では、Ｃｈａｎｇｅ線２２の８本が集約され、Ｃｈａｎｇｅ回路３３を介してフィルタ部７に入力される。したがって、元データと書き込みデータとの比較は、２進数で８ビットごとに行われる。

図２０に示すように、ＡｄｄｒｅｓｓＦの元データは、“８９ＤＥ６７ＡＡ９０７８ＦＥＤＣ”であり、書き込みデータは、“ＣＣＥＦ５６７８１２９０ＡＣＤＥ”である。ＡｄｄｒｅｓｓＦの元データの先頭の“８”は、２進数で４ビットのデータとなる。また、ＡｄｄｒｅｓｓＦの元データの左から２番目の“９”は、２進数で４ビットのデータとなる。したがって、フィルタ部７は、ＡｄｄｒｅｓｓＦの元データの“８９”、“ＤＥ”、“６７”、“ＡＡ”、“９０”、“７８”、“ＦＥ”、“ＤＣ”ごとに書き込みデータとの比較を行う。

ＡｄｄｒｅｓｓＦの元データとＡｄｄｒｅｓｓＦの書き込みデータとは、すべての箇所が書き換わっている。ＡｄｄｒｅｓｓＦは転送対象であるので、フィルタ部７は、バッファ部８のＡｄｄｒｅｓｓフィールドに“Ｆ”を格納し、ＢｙｔｅＭａｒｋフィールドに“１１１１１１１１”を格納する。また、ＡｄｄｒｅｓｓＦは転送対象であるので、フィルタ部７は、バッファ部８のＤａｔａフィールドに書き込みデータ“ＣＣＥＦ５６７８１２９０ＡＣＤＥ”を格納する。

また、図２０に示すように、ＡｄｄｒｅｓｓＦ＋１の元データは、“９９００８７ＤＥＥＦ３３２１９０”であり、ＡｄｄｒｅｓｓＦ＋１の書き込みデータは、“９９ＡＣ８７ＤＥＥＦ３３２１９０”である。ＡｄｄｒｅｓｓＦ＋１の元データとＡｄｄｒｅｓｓＦの書き込みデータとは、ＡｄｄｒｅｓｓＦ＋１の元データの左から３番目の“Ａ”と４番目の“Ｃ”の箇所が書き換わっている。したがって、フィルタ部７は、バッファ部８のＢｙｔｅＭａｒｋフィールドに“０１００００００”の値を格納する。そして、ＡｄｄｒｅｓｓＦ＋１は、転送対象であるので、フィルタ部７は、バッファ部８のＤａｔａフィールドに書き込みデータ“９９００８７ＤＥＥＦ３３２１９０”を格納する。

また、図２０に示すように、ＡｄｄｒｅｓｓＬの元データは、“０００００００００００００８００”であり、ＡｄｄｒｅｓｓＬの書き込みデータは、“０００００００００００００８００”である。ＡｄｄｒｅｓｓＬの元データとＡｄｄｒｅｓｓＬの書き込みデータとは、書き換わっている箇所がない。すなわち、元データに対して同一のデータが書き込みデータとして書き込まれている。この場合、フィルタ部７は、ＡｄｄｒｅｓｓＬの書き込みデータを転送対象から除外する。すなわち、元データに対して同一の書き込みデータが書き込まれた場合、フィルタ部７は、その書き込みデータについてバッファ部８への格納を行わない。

ＡｄｄｒｅｓｓＸ，Ｙ，Ｚは、転送対象外であり、フィルタ部７は、バッファ部８への格納を行わない。

このように、フィルタ部７は、書き込みデータが転送対象であるかを判定し、転送対象となる書き込みデータをバッファ部８に格納する。また、フィルタ部７は、元データと書き込みデータとの相違点を示すデータであるＢｙｔｅＭａｒｋをバッファ部８に格納する。

図２１は、本実施形態による圧縮の動作例の説明図である。図２１は、圧縮復元部９が、バッファ部８に格納されたＡｄｄｒｅｓｓＦ，Ｆ＋１，Ｆ＋２，…，Ｌ−２，Ｌ−１についての各Ｄａｔａを圧縮する例を示している。

図２１に示すように、圧縮後のアドレス部及びバイトマーク部は、固定長とし、データ部は可変長としている。データ部を可変長とすることにより、データ部を元データと書き込みデータとが異なる部分のみのデータとすることができる。

ＡｄｄｒｅｓｓＦの場合、アドレス部は、“Ｆ”となり、バイトマーク部は、“ＦＦ”となる。図２０に示したように、ＡｄｄｒｅｓｓＦの元データと書き込みデータとは、すべての部分が異なっている。この場合、データ部は、“ＣＣＥＦ５６７８１２９０ＡＣＤＥ”となる。圧縮復元部９は、バッファ部８に格納されている“Ｆ”、“１１１１１１１１”、“ＣＣＥＦ５６７８１２９０ＡＣＤＥ”のデータを、“Ｆ”、“ＦＦ”、“ＣＣＥＦ５６７８１２９０ＡＣＤＥ”というデータにして転送部１０に渡す。

また、ＡｄｄｒｅｓｓＦ＋１の場合、アドレス部は、“Ｆ＋１”となり、バイトマーク部は、“４０”となる。図２０に示したように、ＡｄｄｒｅｓｓＦ＋１の元データと書き込みデータとは、元データの“００”の部分と書き込みデータの“ＡＣ”の部分とが異なっている。そのため、データ部は、“ＡＣ”となる。圧縮復元部９は、バッファ部８に格納されている“Ｆ＋１”、“０１００００００”、“９９ＡＣ８７ＤＥＥＦ３３２１９０”のデータを、“Ｆ＋１”、“４０”、“ＡＣ”というデータにして転送部１０に渡す。

このように、圧縮復元部９が、元データと書き込みデータとが異なる部分のみを変換して、転送部１０に渡すことにより、送信データの圧縮が可能となる。

受け側の情報処理装置が圧縮された送信データを復元する場合、圧縮復元部９は、バイトマーク部のビット数からデータ長を判別する。例えば、アドレス部が“Ｆ”であり、バイトマーク部が“ＦＦ”であるデータ部は、“ＣＣＥＦ５６７８１２９０ＡＣＤＥ”である。この場合、圧縮復元部９は、送信データに含まれる“ＣＣＥＦ５６７８１２９０ＡＣＤＥ”を抽出して、バッファ部８のＤａｔａフィールドに格納する。また、圧縮復元部９は、送信データに含まれるアドレス部の“Ｆ”を、バッファ部８のＡｄｄｒｅｓｓフィールドに格納する。さらに、圧縮復元部９は、送信データに含まれるバイトマーク部の“ＦＦ”を、バッファ部８のＢｙｔｅＭａｒｋフィールドに“１１１１１１１１”として格納する。この場合、バイトマーク部の“ＦＦ”は、２進数で“１１１１１１１１”であるので、圧縮復元部９は、データ部のデータ長を判別できる。

また、例えば、アドレス部が“Ｆ＋１”であり、バイトマーク部が“４０”であるデータ部は、“ＡＣ”である。この場合、圧縮復元部９は、送信データに含まれる“ＡＣ”を抽出して、バッファ部８のＤａｔａフィールドに格納する。また、圧縮復元部９は、送信データに含まれるアドレス部の“Ｆ＋１”を、バッファ部８のＡｄｄｒｅｓｓフィールドに格納する。さらに、圧縮復元部９は、送信データに含まれるバイトマーク部の“４０”を、バッファ部８のＢｙｔｅＭａｒｋフィールドに“０１００００００”として格納する。この場合、バイトマーク部の“４０”は、２進数で“０１００００００”であるので、圧縮復元部９は、データ部のデータ長を判別できる。

このように、圧縮復元部９は、バイトマーク部を参照して、元データと書き込みデータとが異なる部分を判別することができる。そして、圧縮復元部９は、送信データから元データと書き込みデータとが異なる部分のみを抽出することができる。その結果、圧縮復元部９は、元データと書き込みデータとが異なる部分のみをバッファ部８に格納することができる。

図２２は、転送部１０のブロック図である。転送部１０は、送信部及び受信部から構成される。送信部は、送信バッファ４１、フレーム制御部４１及び送信回路４２から構成される。受信部は、受信バッファ４３、フレーム制御部４４及び送信回路４５から構成される。例えば、転送部１０は、ＮＩＣ３等のネットワークインターフェースカードにより実現が可能である。

受け側の情報処理装置が送信データをメモリ部５に書き込む場合、バッファ部８に格納されたデータをフィルタ部７がメモリ部５に書き込む。送り側の情報処理装置のメモリ部５において書き換わった部分のみが受け側の情報処理装置のバッファ部８に格納されている。したがって、受け側の情報処理装置のバッファ部８に格納されているデータのみをメモリ部５に書き込めばよい。

本実施形態によれば、送り側の情報処理装置は、メモリ部５において書き換えが行われたデータのみを受け側の情報処理装置に送信することができる。また、本実施形態によれば、受け側の情報処理装置が、送り側の情報処理装置から受け取ったデータをメモリ部５に書き込むことにより、送り側の情報処理装置のメモリ部５において書き換えが行われたデータのみを受け側の情報処理装置のメモリ部５に反映させることができる。

現用装置であるロードバランサＡと待機装置であるロードバランサＢとの間で、引継ぎ情報が転送されている様子を示した図である。 引継ぎ情報であるセッション情報がロードバランサＡからロードバランサＢに転送される様子を示した図である。 引継ぎ情報の一部はロードバランサＡからロードバランサＢに転送され、引継ぎ情報の一部はロードバランサＡからロードバランサＢに転送されなかった様子を示した図である。 従来のセッション情報の引継ぎ処理の説明図である。 従来の引継ぎ情報のデータの流れを示した図である。 ＤＭＡ転送を行う場合の引継ぎ情報のデータの流れを示した図である。 システム制御部に転送すべきメモリ範囲を設定し、ＤＭＡ転送を行う場合の引継ぎ情報のデータの流れを示した図である。 本実施形態の概要を示した図である。 転送対象データについてロードバランサＡからロードバランサＢに転送処理が行われる様子を示した図である。 本実施形態のメモリ部５のブロック図である。 本実施形態の情報処理装置の機能ブロック図である。 一般的なＤＲＡＭの例を示した図である。 本実施形態の情報処理装置の構成図である。 一般的なＤＲＡＭのメモリセルの構成図である。 一般的なＤＲＡＭのメモリセルへの書き込み動作の説明図である。 本実施形態のメモリセルの構成図である。 本実施形態のメモリセルへの書き込み動作の説明図である。 フィルタ部７及びバッファ部８の説明図である。 バッファ部８の使用例を示した図である。 本実施形態におけるバッファ部８への書き込み動作の説明図である。 本実施形態による圧縮の動作例の説明図である。 転送部１０のブロック図である。

符号の説明

Ａ ロードバランサ
Ｂ ロードバランサ
１ メモリ（Memory）
２ システム制御部（Chipset）
３ ＮＩＣ（Network Interface Card）
４ ＣＰＵ（Central Processing Unit）
５ メモリ部
６ 比較部
７ フィルタ部
８ バッファ部
９ 圧縮復元部
１０ 転送部
１１ 制御回路
２０ ｗｏｒｄ線
２１ ｂｉｔ線
２２ Ｃｈａｎｇｅ線
２３ トランジスタ
２４ コンデンサ
２５ ｃｏｌｕｍｎスイッチ
２６ 信号線
２７ 信号線
２８ 信号線
２９ トランジスタ
３０ トランジスタ
３１ トランジスタ
３２ トランジスタ
４０ 送信バッファ
４１ フレーム制御部
４２ 送信回路
４３ 受信バッファ
４４ フレーム制御部
４５ 受信回路

Claims (5)

1. 複数の情報処理装置が互いに連携して、自装置が保持する情報と相手装置が保持する情報との整合を維持する情報システムを構成可能な１つの情報処理装置であって、
   所定量の情報を保持するメモリセル及び前記メモリセルが現在保持している第１の情報と前記メモリセルに新たに書き込まれる第２の情報とを比較し、前記第１の情報と前記第２の情報とが異なる場合、第１の信号を出力し、前記第１の情報と前記第２の情報とが異ならない場合、前記第１の信号とは異なる第２の信号を出力する比較部を有する記憶部と、
   前記第１の信号及び前記第２の信号に基づいて前記第１の情報及び前記第２の情報を含む複合情報を抽出し、前記複合情報を格納部に格納する抽出部と、
   前記格納部に格納された前記複合情報を前記第１の情報と前記第２の情報とが異なる部分の情報に変換することによって前記複合情報を圧縮するとともに、前記第１の情報と前記第２の情報とが異なる部分を判別するためのフラグを作成する圧縮部と、
   前記圧縮された複合情報及び前記フラグを自装置と連携する相手装置に送信する送信部と、
   を備える情報処理装置。
2. 前記相手装置が送信する圧縮された複合情報及びフラグを受信する受信部を更に備え、
   前記圧縮部は、前記受信部が受信したフラグに基づいて、前記受信部が受信した圧縮された複合情報を復元する請求項１に記載の情報処理装置。
3. 前記記憶部は、複数のビット線と複数のワード線とが、それぞれ異なる位置で交差して配線され、その各交点にメモリセルが配置され、前記ビット線とワード線の両方が指定されることによって、選択されたメモリセルに対して情報の書き込みが行われる、請求項１又は２に記載の情報処理装置。
4. 前記メモリセルは、
   互いに極性の異なる第１種類の情報または第２種類の情報を保持する容量部と、
   情報を入出力するビット線への前記容量部の接続を制御するカラムスイッチ部とを備え、
   前記比較部は、
   前記容量部に保持された情報が第１種類であり、かつ、前記ビット線に入力される情報が第１種類の場合に、前記第１の信号を出力し、一方、前記容量部に保持された情報が第１種類であり、かつ、前記ビット線に入力される情報が第２種類の場合に、前記第２の信号を出力し、第１種類の情報から第２種類の情報への変化を検出する第１変化検出部と、
   前記容量部に保持された情報が第２種類であり、かつ、前記ビット線に入力される情報が第２種類の場合に、前記第１の信号を出力し、一方、前記容量部に保持された情報が第２種類であり、かつ、前記ビット線に入力される情報が第１種類の場合に、前記第２の信号を出力し、第２種類の情報から第１種類の情報への変化を検出する第２変化検出部と、を備える請求項３に記載の情報処理装置。
5. 前記第１変化検出部は、
   前記容量部と接続されたゲート電極を有する第１のトランジスタと、
   前記ビット線と接続されたゲート電極を有する第２のトランジスタと、を含み、
   前記第２変化検出部は、
   前記容量部と接続されたゲート電極を有する第３のトランジスタと、
   前記ビット線と接続されたゲート電極を有する第４のトランジスタと、を含む請求項４に記載の情報処理装置。

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