KR20110007072A

KR20110007072A - 기억 장치

Info

Publication number: KR20110007072A
Application number: KR1020100120376A
Authority: KR
Inventors: 시게마사 시오따; 히로유끼 고또; 히로후미 시부야; 후미오 하라
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2003-02-07
Filing date: 2010-11-30
Publication date: 2011-01-21
Also published as: US20040158778A1; CN100437455C; CN101393541B; US20060239086A1; CN101393541A; US7596041B2; CN101894053B; US7280416B2; CN101894053A; KR20040072055A; KR101054217B1; JP4153802B2; CN1519689A; JP2004240820A; US20080137452A1; TW200415521A; US7072232B2

Abstract

본 발명은 데이터의 전송 처리 중에도, 긴급 정지 요구에 기초하여 데이터를 확실하게 보호하여, 신뢰성을 크게 향상시키는 것을 목적으로 한다. 이를 위해, 메모리 카드 등으로 이루어지는 데이터 기억 장치(1)에서, 데이터의 리드/라이트 전송 처리 중에, 호스트의 정보 처리 장치 PC로부터 긴급 정지를 요구하는 긴급 정지 신호가 입력되면, 컨트롤러 제어 회로(4)는 즉시 전송 처리를 중지하고, 리드 데이터 전송 종료를 정보 처리 장치 PC로 통지한다. 이 때, 리드 데이터 전송 종료의 통지는 정상 종료 또는 이상 종료 중 어느 것이어도 된다. 리드 데이터 전송 종료를 정보 처리 장치 PC로 통지한 후, 다시 정보 처리 장치 PC로부터 리드 데이터의 전송 요구가 있더라도, 컨트롤러(2)는 데이터를 전송하지 않고, 리드 데이터의 전송 불가능을 정보 처리 장치 PC로 통지한다.

Description

기억 장치{MEMORY DEVICE}

본 발명은 기억 장치에서의 신뢰성의 향상 기술에 관한 것으로, 특히 불휘발성 반도체 메모리를 이용하여 구성된 기억 장치에서의 데이터 보호에 적용하기에 유효한 기술에 관한 것이다.

퍼스널 컴퓨터나 다기능 단말기 등의 외부 기억 미디어로서, 예를 들면 CF(Compact Flash) 카드, 스마트 미디어, 메모리 스틱이나 멀티미디어 카드 등의 기억 장치가 널리 알려져 있다.

이러한 기억 장치에서의 데이터의 리드/라이트 처리로는, 메모리 카드로의 데이터의 저장 시, 음성 데이터나 영상 데이터에 대해서는 기입 에러가 발생한 경우라도 재기입은 행하지 않고, 연속하여 수취하는 데이터를 순차 기입함으로써 데이터의 오버 플로우를 방지하고, FAT 데이터 등의 데이터에 대해서는 기입 에러가 발생한 경우에 대체 영역의 검색을 행하여 데이터의 재기입을 행하는 것이 있다(예를 들면, 일본 특허 공개 제2001-334243호 공보 참조).

또한, 호스트가 기억 장치로부터, 손상되어 있는 데이터의 리드 전송 요구를 행한 경우, 상기 기억 장치에 ECC(Error Correcting Code) 등의 정정 기능이 있으며, 또한 정정 가능하면, 상기 기억 장치는 데이터를 정정하여 기억 장치로 재기입한 후 호스트로의 전송을 행한다.

또한, 데이터의 정정이 불가능하거나, 또는 기억 장치에 패리티 체크 등의 오류 검출 기능이 포함되어 있는 경우에는, 에러를 호스트에 통지하여 처리가 종료된다.

그런데, 상기한 바와 같은 기억 장치의 리드/라이트 처리 기술에서는, 다음과 같은 문제점을 본 발명자가 발견하였다.

예를 들면, 퍼스널 컴퓨터 등의 호스트로부터 데이터의 리드/라이트 처리가 행해지고 있을 때에, 어떠한 이유에 의해 외부 전원 전압이 불안정해지면 리드 에러, 또는 라이트 에러가 발생할 우려가 있다.

이 경우, 호스트로부터 기억 장치에 대하여 데이터 전송 처리를 중단하는 리세트 처리에 의해 데이터의 리드/라이트 처리를 중단할 수는 있지만, 상기 리세트 처리가 종료하면 전원 전압이 불안정해질 때에도, 호스트는 리드/라이트 처리를 재접수하게 되기 때문에, 리드 에러/라이트 에러가 발생하게 된다는 문제가 있다.

또한, 호스트에 이상(abnormal) 동작이 발생한 경우, 상기 호스트의 이상을 기억 장치에 통지할 수 없기 때문에, 잘못된 데이터의 재기입 처리일 때에도 기억 장치에 에러 데이터가 기억된다는 문제가 있다.

기억 장치가 ECC 등에 의해 데이터의 정정을 행할 경우, 데이터 정정에 수반되는 처리 시간이 길어지게 되어, 호스트의 대기 시간 등이 커지게 되므로, 리얼 타임성을 악화시킬 우려가 있다.

또한, 음성 데이터나 화상 데이터 등의 전송 시에는 대량의 데이터를 전송할 필요가 있기 때문에, 에러를 통지하는 것보다 다소 에러 데이터(예를 들면, 음성의 도중의 끊김이나 화상의 노이즈 등)가 포함되어 있더라도 해당 데이터를 연속하여 도중에 끊기지 않게 전송하는 것이 요구되는 경우가 있다.

본 발명의 목적은, 데이터의 전송 처리 중에도, 긴급 정지 요구에 기초하여 데이터를 확실하게 보호하여, 신뢰성을 크게 향상시킬 수 있는 기억 장치를 제공하는 것에 있다.

또한, 본 발명의 다른 목적은, 데이터에 따라 에러 정정을 행할지 여부를 판단하여, 효율적으로 데이터 전송을 행할 수 있는 기억 장치를 제공하는 것에 있다.

본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 이하와 같다.

(1) 하나 이상의 반도체 메모리와, 정보 처리부를 포함한 기억 장치로서, 상기 정보 처리부는 외부로부터 긴급 정지 신호가 입력되면, 처리 중인 동작을 정지함과 함께, 외부로부터의 모든 처리 요구에 응답하지 않는 무응답 상태로 되는 것이다.

또한, 본원의 그 밖의 발명의 개요를 간단히 설명한다.

(2) 하나 이상의 반도체 메모리와, 정보 처리부를 포함한 기억 장치로서, 상기 정보 처리부는 에러 데이터의 전송 모드를 설정하는 전송 기능 설정 데이터를 기억하는 전송 모드 기억부를 가지며, 정보 처리부는 리드/라이트 동작 시의 데이터 전송 처리 시에 전송 모드 기억부의 전송 기능 설정 데이터를 참조하여, 전송 기능 설정 데이터의 에러 데이터 전송 기능이 유효로 설정되어 있을 때에는 전송 데이터에 에러 데이터가 포함되어 있어도 전송 처리를 실행하는 것이다.

본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.

(1) 데이터 전송 처리 중에 호스트나 전원 전압 등에 이상이 있어도, 긴급 정지 요구 처리에 의해 에러 데이터의 전송이나 에러 데이터로의 데이터의 재기입 등을 방지할 수 있으므로, 데이터 기억 장치의 신뢰성을 향상할 수 있다.

(2) 또한, 에러 데이터가 포함되어 있는 사용자 데이터이어도, 도중에 끊기지 않고 데이터 전송할 수 있기 때문에 불필요한 대기 시간을 저감할 수 있어서, 기억 장치의 신뢰성을 보다 향상시킬 수 있다.

(3) 또한, 상기 (1) 및 (2)에 의해 기억 장치 등을 이용하여 구성되는 전자 시스템의 성능 및 신뢰성을 크게 향상시킬 수 있다.

도 1은 본 발명의 제1 실시예에 따른 데이터 기억 장치의 블록도.
도 2는 도 1의 데이터 기억 장치에서의 리드 데이터 전송 중의 긴급 정지 요구 처리의 흐름도.
도 3은 도 1의 데이터 기억 장치에서의 라이트 데이터 전송 중에 긴급 정지 신호가 발행되었을 때의 흐름도.
도 4는 도 1의 데이터 기억 장치에 의한 라이트 데이터 전송 중에 긴급 정지 신호가 발행되었을 때의 흐름도.
도 5는 도 1의 데이터 기억 장치에 공급되는 전원 전압의 시퀀스도.
도 6은 본 발명의 제1 실시예에 따른 데이터 기억 장치에서의 리세트 신호의 접속예를 나타내는 블록도.
도 7은 도 6의 데이터 기억 장치에서의 리세트 신호와 긴급 정지 신호의 시퀀스도.
도 8은 본 발명의 제1 실시예에 따른 데이터 기억 장치에서의 리세트 신호의 다른 접속예를 나타내는 블록도.
도 9는 도 8의 데이터 기억 장치를 이용한 신호 처리의 설명도.
도 10은 본 발명의 다른 실시예에 따른 데이터 기억 장치의 일례를 도시하는 블록도.
도 11은 도 10의 데이터 기억 장치에 의한 전원 전압의 시퀀스도.
도 12는 본 발명의 다른 실시예에 따른 데이터 기억 장치의 다른 예를 도시하는 블록도.
도 13은 도 12의 데이터 기억 장치에 의한 동작예를 나타내는 시퀀스도.
도 14는 본 발명의 다른 실시예에 따른 데이터 기억 장치의 일례를 도시하는 블록도.
도 15는 도 14의 데이터 기억 장치에 의한 동작예를 나타내는 시퀀스도.
도 16은 본 발명의 다른 실시예에 따른 데이터 기억 장치의 다른 예를 나타낸 블록도.
도 17은 도 16의 데이터 기억 장치에 의한 동작예를 나타내는 시퀀스도.
도 18은 본 발명의 다른 실시예에 따른 데이터 기억 장치의 일례를 도시하는 블록도.
도 19는 도 18의 데이터 기억 장치에 구비된 정보 처리 장치가 액세스하는 레지스터의 일례를 도시하는 설명도.
도 20은 본 발명의 다른 실시예에 따른 데이터 기억 장치의 다른 예를 도시하는 블록도.
도 21은 도 20의 데이터 기억 장치에 구비된 정보 처리 장치가 액세스하는 레지스터의 일례를 도시하는 설명도.
도 22는 본 발명의 제2 실시예에 따른 데이터 기억 장치의 블록도.
도 23은 도 22의 데이터 기억 장치에서 에러(誤)(errorneous) 데이터 전송 기능이 유효로 설정되어 있을 때의 리드 데이터 전송의 흐름도.
도 24는 도 22의 데이터 기억 장치에서 에러 데이터 전송 기능이 무효로 설정되었을 때의 리드 데이터 전송의 흐름도.
도 25는 도 22의 데이터 기억 장치에서 정정 데이터를 전송하는 에러 데이터 정정 전송 기능이 유효로 설정되어 있을 때의 리드 데이터 전송의 흐름도.
도 26은 도 22의 데이터 기억 장치에 구비된 컨트롤러의 리드 전송 요구 시에서의 흐름도.
도 27은 도 22의 컨트롤러의 리드 전송 요구 시의 다른 동작예를 나타내는 흐름도.
도 28은 본 발명의 제2 실시예에 따른 데이터 기억 장치에 의한 전송 기능 설정 데이터의 변경예의 일례를 나타내는 흐름도.
도 29는 본 발명의 제2 실시예에 따른 데이터 기억 장치에 의한 전송 기능 설정 데이터의 변경예의 다른 예를 나타내는 흐름도.
도 30은 본 발명의 제2 실시예에 따른 데이터 기억 장치에 구비된 반도체 메모리에 전송 기능 설정 데이터를 설정했을 때의 데이터 구조의 일례를 도시하는 설명도.
도 31은 본 발명의 제2 실시예에 따른 데이터 기억 장치에 구비된 반도체 메모리에 전송 기능 설정 데이터를 설정했을 때의 데이터 구조의 다른 예를 도시하는 설명도.
도 32는 본 발명의 제2 실시예에 따른 데이터 기억 장치에 의한 설정 전송 기능 전환의 일례를 나타내는 흐름도.
도 33은 본 발명의 제2 실시예에 따른 반도체 메모리에 전송 기능 설정 데이터를 설정한 데이터 기억 장치의 블록도.
도 34는 도 33의 데이터 기억 장치에 의한 라이트 전송 시의 전송 플래그의 설정 처리를 나타내는 흐름도.
도 35는 도 34에서 전송 모드를 설정한 후의 리드 전송 처리를 나타내는 흐름도.
도 36은 본 발명의 다른 실시예에 따른 데이터 기억 장치의 블록도.

이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다.

(제1 실시예)

도 1은 본 발명의 제1 실시예에 따른 데이터 기억 장치의 블록도이며, 도 2는 도 1의 데이터 기억 장치에서의 리드 데이터 전송 중의 긴급 정지 요구 처리의 흐름도이고, 도 3은 도 1의 데이터 기억 장치에서의 라이트 데이터 전송 중에 긴급 정지 신호가 발행되었을 때의 흐름도이며, 도 4는 도 1의 데이터 기억 장치에 의한 라이트 데이터 전송 중에 긴급 정지 신호가 발행되었을 때의 흐름도이고, 도 5는 도 1의 데이터 기억 장치에 공급되는 전원 전압의 시퀀스도이며, 도 6은 본 발명의 제1 실시예에 따른 데이터 기억 장치에서의 리세트 신호의 접속예를 나타낸 블록도이고, 도 7은 도 6의 데이터 기억 장치에서의 리세트 신호와 긴급 정지 신호와의 시퀀스도이며, 도 8은 본 발명의 제1 실시예에 따른 데이터 기억 장치에서의 리세트 신호의 다른 접속예를 나타낸 블록도이고, 도 9는 도 8의 데이터 기억 장치를 이용한 신호 처리의 설명도이다.

본 발명의 제1 실시예에서, 데이터 기억 장치(1)는 예를 들면, 플래시 메모리 등을 이용하여 구성된 메모리 카드로 이루어지며, 호스트인 정보 처리 장치 PC의 외부 기억 미디어로서 이용된다. 정보 처리 장치 PC는 퍼스널 컴퓨터나 다기능 단말기 등으로 이루어진다.

데이터 기억 장치(기억 장치)(1)는 도 1에 도시한 바와 같이, 컨트롤러(정보 처리부)(2), 및 M개의 반도체 메모리(3)로 구성된다. 여기서는, 반도체 메모리(3)를 M개 구비한 구성으로 하였지만, 상기 반도체 메모리는 1개 이상이면 된다.

컨트롤러(2)는 동작 프로그램에 기초하여 반도체 메모리(3)에 저장된 프로그램이나 데이터 등을 판독하여, 소정의 처리나 데이터의 기입 동작 지시 등을 행한다.

반도체 메모리(3)는 예를 들면, 플래시 메모리 등의 불휘발성 반도체 메모리로 구성되어 있다. 또, 반도체 메모리(3)는 플래시 메모리 이외이어도 되며, SRAM(Static Random Access Memory), DRAM(Dynamic RAM), MRAM(Magnetroresistive RAM), EPROM(Erasable and Programmable Read Only Memory) 등의 데이터를 기억할 수 있는 메모리이면 된다.

본 발명의 실시예에서는, 컨트롤러와 메모리를 분리하고 있지만, 그 2개 및 주변 부품을 1개로 한 혼재 반도체로 하여도 무방하다.

컨트롤러(2)와 반도체 메모리(3)는, 반도체 메모리 버스 MB를 통해 서로 접속되어 있다. 또한, 컨트롤러(2)는 컨트롤러 제어 회로(4) 및 입출력 회로(5) 등으로 구성되어 있다. 컨트롤러 제어 회로(4)는 입출력 회로(5)의 제어를 담당하며, 상기 입출력 회로(5)는 반도체 메모리(3)와 정보 처리 장치 PC와의 데이터 교환의 제어를 행한다.

또한, 정보 처리 장치 PC와 컨트롤러(2)는, 정보 처리 장치 버스 PCB를 통해 서로 접속되어 있다. 이 정보 처리 장치 버스 PCB는 기계적 결합 수단을 가지며, 전기적으로 접속되는 접촉 타입 혹은 전파 등의 정보 전송 매체에 의해 정보를 전달하는 비접촉 타입 중 어느 것이어도 된다.

컨트롤러(2)의 컨트롤러 제어 회로(4)에는 신호선 S가 접속되어 있다. 이 신호선 S도 기계적 결합 수단을 가지며, 전기적으로 접속되는 접촉 타입 혹은 전파 등의 정보 전송 매체에 의해 정보를 전달하는 비접촉 타입 중 어느 것이어도 된다.

이 신호선 S를 통해 컨트롤러 제어 회로(4)에 외부로부터 긴급 정지 신호가 입력된다. 컨트롤러(2)는 긴급 정지 신호를 수신하면 리드/라이트 동작 시의 데이터 전송 처리를 중지한다.

다음으로, 본 실시예에서의 데이터 기억 장치(1)의 작용에 대하여 설명한다.

처음에, 데이터 기억 장치(1)에서의 리드 데이터 전송 중의 긴급 정지 요구 처리에 대하여, 도 2의 흐름도를 이용하여 설명한다.

먼저, 정보 처리 장치 PC로부터 컨트롤러(2)에 대하여 데이터 0∼N의 리드 전송 요구가 있으면(단계 S101), 상기 컨트롤러(2)는 반도체 메모리(3)에 데이터 0∼N(도 1)의 리드 전송 요구를 행한 후(단계 S102), 정보 처리 장치 PC에 리드 데이터 전송 통지를 행한다(단계 S103).

이 리드 데이터 전송 통지에 의해, 반도체 메모리(3)의 데이터가 리드되어, 컨트롤러(2)를 통해 정보 처리 장치 PC에 데이터 0부터 순차적으로 데이터가 전송된다(단계 S104).

이 단계 S104의 처리 중에, 예를 들면 정보 처리 장치 PC에 데이터 K까지의 리드 전송이 종료되었을 때에 긴급 정지를 요구하는 긴급 정지 신호가 신호선 S를 통해 입력되면(단계 S105), 컨트롤러 제어 회로(4)는 긴급 정지 신호를 받아 즉시 전송 처리를 중지하고, 리드 데이터 전송 종료를 정보 처리 장치 PC로 통지한다(단계 S106). 이 때, 리드 데이터 전송 종료의 통지는 정상 종료 또는 이상 종료 중 어느 것이어도 된다.

리드 데이터 전송 종료를 정보 처리 장치 PC로 통지한 후, 다시 정보 처리 장치 PC로부터 리드 데이터의 전송 요구가 있어도(단계 S107), 컨트롤러(2)는 데이터를 전송하지 않고, 리드 데이터의 전송 불가능을 정보 처리 장치 PC로 통지한다(단계 S108).

다음으로, 데이터 기억 장치(1)에서의 라이트 데이터 전송 중에 긴급 정지 신호가 발행되었을 때의 처리 동작에 대하여, 도 3의 흐름도를 이용하여 설명한다.

정보 처리 장치 PC로부터 컨트롤러(2)에 데이터 0∼N의 라이트 전송 요구가 있으면(단계 S201), 상기 컨트롤러(2)는 반도체 메모리(3)에 데이터 0∼N의 라이트 전송 요구를 행한다(단계 S202). 그 후, 정보 처리 장치 PC에 라이트 데이터 전송 통지를 행한다(단계 S203).

이 라이트 데이터 전송 통지에 의해, 정보 처리 장치 PC로부터 반도체 메모리(3)로 라이트 데이터가 순차적으로 전송된다(단계 S204).

그리고, 단계 S204의 처리 중에, 예를 들면 데이터 K까지의 라이트 데이터 전송이 종료되었을 때에 긴급 정지를 요구하는 긴급 정지 신호가 신호선 S를 통해 입력되면(단계 S205), 컨트롤러 제어 회로(4)는 이 긴급 정지 신호를 받아 즉시 전송 처리를 중지하고, 라이트 데이터 전송 종료를 정보 처리 장치 PC로 통지한다(단계 S206). 이 경우에도, 라이트 데이터 전송 종료의 통지는 정상 종료 또는 이상 종료 중 어느 것이어도 된다.

라이트 데이터 전송 종료를 정보 처리 장치 PC로 통지한 후, 다시 정보 처리 장치 PC로부터 데이터 0∼N의 라이트 전송 요구가 있어도(단계 S207), 컨트롤러(2)는 데이터를 전송하지 않고, 라이트 데이터의 전송 불가능을 정보 처리 장치 PC로 통지한다(단계 S208).

다음으로, 데이터 기억 장치(1)에 의한 라이트 데이터 전송 중에 긴급 정지 신호가 발행되었을 때의 다른 처리 동작예를 도 4의 흐름도를 이용하여 설명한다.

정보 처리 장치 PC가 컨트롤러(2)에 데이터 0∼N의 라이트 전송 요구를 행하면(단계 S301), 상기 컨트롤러(2)는 반도체 메모리(3)에 데이터 0∼N의 라이트 전송 요구를 행하고(단계 S302), 계속해서 정보 처리 장치 PC에 라이트 데이터 전송 통지를 행한다(단계 S303).

이 라이트 데이터 전송 통지에 의해, 정보 처리 장치 PC로부터 반도체 메모리(3)로 라이트 데이터가 순차적으로 전송된다(단계 S304).

이 단계 S304의 처리 중에, 예를 들면 데이터 K까지의 라이트 데이터 전송이 종료되었을 때에 긴급 정지를 요구하는 긴급 정지 신호가 신호선 S를 통해 입력되면(단계 S305), 컨트롤러 제어 회로(4)는 이 긴급 정지 신호를 받아 즉시 전송 처리를 중지하고, 정보 처리 장치 PC에 비지(busy) 통지를 행하여(단계 S306), 정보 처리 장치 PC로부터 다음 커맨드가 송신되지 않도록 한다.

또, 도 4에서는 라이트 전송 시의 처리에 대하여 기재하였지만, 리드 전송 시에도 마찬가지의 처리를 행한다.

도 5는 긴급 정지 신호에 의한 긴급 정지 요구 후의 데이터 기억 장치(1)에 공급되는 전원 전압의 시퀀스예를 나타낸 도면이다.

도 5에서는 위쪽부터 아래쪽에 걸쳐, 긴급 정지 신호, 외부 전원 전압 VCC, 및 데이터 기억 장치(1)에 입력되는 컨트롤러 스테이터스의 각각의 시퀀스를 나타내고 있다.

먼저, 데이터 기억 장치(1)가 아이들(idle) 상태일 때 정보 처리 장치 PC로부터 데이터 전송 요구가 있으면, 그것에 기초하여 데이터 기억 장치(1)가 데이터 전송 처리를 행한다. 그 데이터 전송 처리 중에, 액티브(Low 레벨)의 긴급 정지 신호가 입력되면, 데이터 기억 장치(1)가 중단 처리를 실행하여, 어떠한 처리도 접수하지 않는 처리 접수 불가 상태로 된다.

이 처리 접수 불가 상태는, 데이터 기억 장치(1)의 전원 전압 VCC를 Low 레벨(전원 전압 VCC를 OFF)로 하고, 다시 외부 전원 전압을 ON함으로써, 데이터 기억 장치(1)의 리세트 처리가 행해져서 해제된다.

또한, 도 6은 데이터 기억 장치(1)에 정보 처리 장치 PC가 파워 온 리세트 신호를 송신하는 경우의 접속예를 나타낸 블록도이다.

이 경우, 정보 처리 장치 PC와 데이터 기억 장치(1) 사이에는 상기 정보 처리 장치 PC로부터 출력되는 리세트 신호선 RS가 입력되도록 접속되어 있다.

도 7은 도 6의 데이터 기억 장치(1)에서의 파워 온 리세트 신호와 긴급 정지 신호의 동작 처리의 차이를 나타낸 시퀀스도이다.

도 7에서는 위쪽부터 아래쪽에 걸쳐, 긴급 정지 신호, 외부 전원 전압 VCC, 및 데이터 기억 장치(1)에 입력되는 컨트롤러 스테이터스의 각각의 시퀀스를 나타내고 있다.

긴급 정지 신호에 의한 동작 처리는 도 5의 동작 처리와 마찬가지이다. 또한, 정보 처리 장치 PC로부터 파워 온 리세트 신호가 입력된 경우, 액티브(Low 레벨)의 파워 온 리세트 신호가 입력되면, 데이터 기억 장치(1)는 리세트 처리 후, 아이들 상태로 되어 다시 데이터 전송 처리 등의 접수를 개시한다.

즉, 데이터 기억 장치(1)는 리세트 처리 후에는 아이들 상태로 되어, 정보 처리 장치 PC의 데이터 전송 처리를 접수하지만, 긴급 정지 신호에 의한 긴급 정지 처리 후에는 데이터 전송 처리를 접수하지 않는다.

이 때문에, 데이터 전송 처리 도중 등에, 외부 전원 전압 레벨이 불안정해진 경우 등에 긴급 정지 신호에 의해 긴급 정지 처리를 행함으로써, 데이터 기억 장치(1)의 데이터를 보호할 수 있다.

여기서, 데이터 기억 장치(1)에 입력되는 긴급 정지 신호는 도 8에 도시한 바와 같이, 정보 처리 장치 PC로부터 출력되는 구성으로 하여도 된다. 이 경우, 정보 처리 장치 PC로부터 출력되는 긴급 정지 신호는 신호선 S1을 통해 데이터 기억 장치(1)에 입력된다.

이와 같이, 정보 처리 장치 PC로부터 긴급 정지 신호가 출력되는 구성은 예를 들면, 도 9에 도시한 바와 같이, 정보 처리 장치 PC가 멀티 태스크(태스크 A, B)일 때에 유효하다.

태스크 A가 데이터 기억 장치(1)를 점유하고 있을 때에, 상기 데이터 기억 장치(1)의 데이터를 보호할 필요가 생긴 경우, 태스크 B가 정보 처리 장치 버스 PCB와는 별도로 I/O(Input/Output) 포트 등을 통해 데이터 기억 장치(1)에 긴급 정지 신호를 출력할 수 있다.

다음으로, 도 10은 데이터 기억 장치(1a)에서의 다른 예를 나타내는 블록도이다.

이 경우, 데이터 기억 장치(1a)는 도 1의 데이터 기억 장치(1)에, 전원 안정화 IC(전원 전압부)(6), 전압 감시 IC(7, 8)를 새롭게 구비한 구성으로 되어 있다.

전원 안정화 IC(6)는 외부 입력된 외부 전원 전압 VCC로부터 내부 전원 전압 VDD를 생성하여, 내부 전원선 NS를 통해 컨트롤러(2), 반도체 메모리(3), 및 전압 감시 IC(제1 전압 감시부)(7)에 각각 공급한다.

전압 감시 IC(7)는 전원 안정화 IC(6)가 생성한 내부 전원 전압 VDD의 전압 레벨을 감시하여, 이상이 있는 경우에 파워 온 리세트 신호를 컨트롤러 제어 회로(4)로 출력한다. 전압 감시 IC(제2 전압 감시부)(8)에는 외부 전원 전압 VCC가 공급되고 있으며, 상기 외부 전원 전압 VCC에 이상이 있는 경우에 긴급 정지 신호를 컨트롤러 제어 회로(4)로 출력한다.

이 데이터 기억 장치(1a)에서의 동작에 대하여, 도 11의 시퀀스도를 이용하여 설명한다.

이 도 11에서는 위쪽부터 아래쪽에 걸쳐, 외부 전원 전압 VCC, 내부 전원 전압 VDD, 전압 감시 IC(7)로부터 출력되는 파워 온 리세트 신호, 전압 감시 IC(8)로부터 출력되는 긴급 정지 신호, 및 데이터 기억 장치(1)에 입력되는 컨트롤러 스테이터스의 각각의 시퀀스를 나타내고 있다.

이 도면에서는, 외부 전원 전압 VCC가 정규의 전압 레벨(VCC 레벨)에서부터 GND(기준 전위) 레벨까지 저하되며, 다시 VCC 레벨까지 복귀하고 있다.

먼저, 데이터 기억 장치(1a)가 데이터 전송 처리 중에, 외부 전원 전압 VCC가 임의의 전압 레벨까지 저하되면, 전압 감시 IC(8)는 외부 전원 전압 VCC의 전압 저하를 검출하여 긴급 정지 신호를 컨트롤러 제어 회로(4)로 출력한다.

이 긴급 정지 신호를 받아, 데이터 기억 장치(1a)는 중단 처리를 실행하여, 어떠한 처리도 접수하지 않는 처리 접수 불가 상태로 된다.

그 후에도, 외부 전원 전압 VCC의 전압 레벨이 저하되면, 그에 수반하여 내부 전원 전압 VDD도 저하되고, 전압 감시 IC(7)가 전압 저하를 검출하여 파워 온 리세트 신호를 컨트롤러 제어 회로(4)에 출력하며, 계속해서 외부 전원 전압 VCC는 GND 레벨로 된다.

다시, 외부 전원 전압 VCC의 전압 레벨이 상승하면, 그것에 수반하여 내부 전원 전압 VDD의 전압 레벨도 상승한다. 전압 감시 IC(7)는 내부 전원 전압 VDD가 임의의 전압 레벨 이상이 되면 파워 온 리세트 신호를 해제(High 레벨)하여, 데이터 기억 장치(1a)의 리세트 처리가 행해진다.

계속해서, 리세트 처리 중에, 전압 감시 IC(8)는 외부 전원 전압 VCC가 임의의 전압 레벨 이상이 되면 전압 감시 IC(8)는 긴급 정지 신호를 인액티브(High 레벨)로 한다.

여기서, 리세트 처리 중에는 긴급 정지 신호가 무시되고 있기 때문에, 전원 기동 후, 리세트 처리가 종료되면 데이터 기억 장치(1a)는 아이들 상태로 된다.

또한, 도 12의 데이터 기억 장치(1b)는 전원 안정화 IC(6)(도 10) 대신 대용량의 컨덴서(전원 공급부)(9)를 구비하는 경우의 블록도이다.

이 경우, 내부 전원선 NS 사이에 컨덴서(9)가 접속되어 있으며, 상기 내부 전원선 NS에 의해 내부 전원 전압 VDD(=외부 전원 전압 VCC)가 컨트롤러(2), 반도체 메모리(3), 및 전압 감시 IC(7)에 공급되고 있다. 전압 감시 IC(8)에는 내부 전원선 NS를 통하지 않고 직접 외부 전원 전압 VCC가 공급되어 있다. 여기서, 컨덴서(9) 대신 배터리 등을 내부 전원선 NS에 접속하여도 된다.

도 13은 데이터 기억 장치(1b)에서의 동작예를 나타내는 시퀀스도이다.

도 13에서는 위쪽부터 아래쪽에 걸쳐, 외부 전원 전압 VCC, 내부 전원선 NS를 통해 공급되는 내부 전원 전압 VDD, 전압 감시 IC(7)로부터 출력되는 파워 온 리세트 신호, 전압 감시 IC(8)로부터 출력되는 긴급 정지 신호, 및 데이터 기억 장치(1b)에 입력되는 컨트롤러 스테이터스의 각각의 시퀀스를 나타내고 있다.

데이터 기억 장치(1b)가 데이터 전송 처리 중에, 외부 전원 전압 VCC가 임의의 전압 레벨까지 저하되면, 전압 감시 IC(8)가 긴급 정지 신호를 컨트롤러 제어 회로(4)로 출력한다. 이 긴급 정지 신호를 받아, 데이터 기억 장치(1b)는 중단 처리를 실행하여, 처리 접수 불가 상태로 된다.

이 때, 내부 전원선 NS에는 컨덴서(9)가 접속되어 있기 때문에, 상기 내부 전원선 NS를 통해 공급되는 내부 전원 전압 VDD는 외부 전원 전압 VCC보다도 천천히 저하해 가게 된다.

그리고, 전압 감시 IC(7)는 내부 전원 전압 VDD의 전압 저하를 검출하여 파워 온 리세트 신호를 컨트롤러 제어 회로(4)로 출력한다. 다시, 외부 전원 전압 VCC가 GND 레벨로부터 상승하면, 전압 감시 IC(8)는 외부 전원 전압 VCC가 임의의 전압 레벨 이상이 될 때 긴급 정지 신호를 인액티브(High 레벨)로 한다.

그 후, 내부 전원 전압 VDD가 임의의 레벨 이상이 되면, 전압 감시 IC(7)는 파워 온 리세트 신호를 해제(High 레벨)하여, 데이터 기억 장치(1b)의 리세트 처리가 행해져서, 상기 데이터 기억 장치(1b)가 아이들 상태가 된다.

도 14는 다른 구성예를 나타낸 데이터 기억 장치(1c)의 블록도이다.

이 경우, 데이터 기억 장치(1c)는 전압 감시 IC(8) 대신에 긴급 정지 신호를 출력하는 전원 전환 IC(전원 전환부)(10)를 새롭게 구비한 점이 데이터 기억 장치(1b)(도 12)와 상이하다.

전원 전환 IC(10)는 외부 전원 전압 VCC의 전압 레벨을 감시하여, 임의의 전압 레벨 이하가 되면, 내부 전원선 NS를 통한 내부 전원 전압 VDD의 공급원을 컨덴서(9)로 전환함과 함께, 긴급 정지 신호를 컨트롤러 제어 회로(4)로 출력한다. 여기서도, 컨덴서(9)는 대용량 컨덴서가 아니라, 배터리 등이어도 된다.

도 15는 데이터 기억 장치(1c)의 동작예를 나타내는 시퀀스도이다.

도 15에서는 위쪽부터 아래쪽에 걸쳐, 외부 전원 전압 VCC, 내부 전원선 NS를 통해 공급되는 내부 전원 전압 VDD, 전압 감시 IC(7)로부터 출력되는 파워 온 리세트 신호, 전원 전환 IC(10)로부터 출력되는 긴급 정지 신호, 및 데이터 기억 장치(1)에 입력되는 컨트롤러 스테이터스의 각각의 시퀀스를 나타내고 있다.

데이터 기억 장치(1c)가 데이터 전송 처리 중에, 외부 전원 전압 VCC가 저하되면, 전원 전환 IC(10)가 전원 공급원을 외부 전원 전압 VCC로부터 컨덴서(9)로 전환한다. 이것에 의해, 데이터 기억 장치(1c)는 외부 전원 전압 VCC의 영향을 받는 것을 적게 할 수 있다.

또한, 전원 전환 IC(10)는 긴급 정지 신호를 컨트롤러 제어 회로(4)로 출력함과 함께, 전압 감시 IC(7)가 파워 온 리세트 신호를 컨트롤러 제어 회로(4)로 출력한다. 컨트롤러(2)는 긴급 정지 신호를 받아 중단 처리를 실행하여, 처리 접수 불가 상태로 된다.

그 후, 외부 전원 전압 VCC가 임의의 레벨 이상이 되면, 전원 전환 IC(10)가 파워 온 리세트 신호를 해제(High 레벨)함과 함께, 전압 감시 IC(7)가 긴급 정지 신호를 인액티브(High 레벨)로 한다.

이것에 의해, 데이터 기억 장치(1a)의 리세트 처리가 행해져서, 데이터 기억 장치(1b)가 아이들 상태가 된다.

도 16은 긴급 정지 신호와 외부 리세트 신호를 겸용한 경우의 일례를 도시하는 데이터 기억 장치(1d)의 블록도이다.

데이터 기억 장치(1d)는 데이터 기억 장치(1)(도 1)의 구성에, AND(논리곱) 회로(11)를 새롭게 구비한 구성으로 된다.

이 AND 회로(11)의 한쪽 입력부에는 긴급 정지 신호가 입력되며, 다른 쪽의 입력부에는 정보 처리 장치 PC로부터 출력되는 외부 리세트 신호가 입력되도록 접속되어 있다. 또한, AND 회로(11)의 출력 신호는 내부 리세트 신호로 되며, 컨트롤러(2)의 컨트롤러 제어 회로(4)에 입력되도록 접속되어 있다.

이 데이터 기억 장치(1d)에서의 동작에 대하여, 도 17의 시퀀스도를 이용하여 설명한다.

도 17에서는 위쪽부터 아래쪽에 걸쳐, 정보 처리 장치 PC로부터 출력되는 외부 리세트 신호, 긴급 정지 신호, AND 회로(11)로부터 출력되는 외부 리세트 신호, 및 컨트롤러 스테이터스의 각각의 시퀀스를 나타내고 있다.

데이터 기억 장치(1d)가 데이터 전송 처리 중에, 외부 리세트 신호(Low 레벨)가 출력되면, AND 회로(11)의 출력은 Low 레벨로 되기 때문에, 내부 리세트 신호가 액티브로 되어, 데이터 기억 장치(1d)의 리세트 처리가 행해진다.

리세트 처리 후, 다시 데이터 전송 처리 중에, 긴급 정지 신호(Low 레벨)가 출력되면, AND 회로(11)의 출력은 Low 레벨로 되기 때문에, 내부 리세트 신호가 액티브로 되어, 데이터 기억 장치(1d)의 리세트 처리가 행해진다.

이와 같이, 긴급 정지 신호를 외부 리세트 신호와 겸용함으로써, 컨트롤러(2)에 긴급 정지 신호를 입력하기 위한 I/O 핀 등이 불필요해져서, 비용을 억제할 수 있으며, 또한 기능을 간략화할 수 있기 때문에 컨트롤러(2)의 설계를 용이화할 수 있다.

또한, 도 18은 긴급 정지 요구를 정보 처리 장치 버스 PCB를 통해 요구하는 경우의 일례를 도시하는 데이터 기억 장치(1e)의 블록도이다.

데이터 기억 장치(1e)에서는 컨트롤러(2)에 긴급 정지 요구 레지스터(레지스터)(12)가 구비되어 있다. 이 긴급 정지 요구 레지스터(12)는 정보 처리 장치 PC에 의해 직접 액세스될 수 있으므로, 상기 긴급 정지 요구 레지스터(12)에 데이터를 설정함으로써, 긴급 정지 요구를 할 수 있다. 도 19는 컨트롤러(2)에 구비되며, 정보 처리 장치 PC에 의해 액세스될 수 있는 레지스터의 일례를 도시하는 설명도이다.

이 긴급 정지 요구 레지스터(12)를 통함으로써, 데이터 기억 장치(1e)를 처리 접수 불가 상태로부터 아이들 상태 등으로 복귀시킬 때에 리세트 처리 등을 행하지 않더라도, 자유롭게 복귀시킬 수 있다.

또한, 도 20에 도시한 바와 같이, 컨트롤러(2)는 긴급 정지 요구 레지스터(12)를 새롭게 구비하지 않고, 데이터 판독/기입을 요구하는 처리 요구 레지스터(레지스터)(12a) 등의 일부를 이용하여 긴급 정지 요구를 설정하여도 된다. 이 처리 요구 레지스터(12a)는 도 21에 도시한 바와 같이, 정보 처리 장치 PC에 의해 액세스될 수 있는 기존의 레지스터 중 하나이다.

그것에 의해, 본 발명의 제1 실시예에 따르면, 데이터 전송 처리 중에도, 긴급 정지 요구 처리에 의해 에러 데이터의 전송이나 에러 데이터로의 데이터의 재기입 등을 방지할 수 있으므로, 데이터 기억 장치의 신뢰성을 향상할 수 있다.

또한, 본 실시예에서는 리드/라이트의 데이터 전송 처리 시에 대하여 기재하였지만, 예를 들면 데이터를 전송하지 않는 처리 요구, 아이들, 리세트 처리 중, 슬립 상태 등의 그 밖의 어느 경우에도, 긴급 정지 요구의 접수는 가능하다.

(제2 실시예)

도 22는 본 발명의 제2 실시예에 따른 데이터 기억 장치의 블록도이며, 도 23은 도 22의 데이터 기억 장치에서 에러 데이터 전송 기능이 유효로 설정되어 있을 때의 리드 데이터 전송의 흐름도이고, 도 24는 도 22의 데이터 기억 장치에서 에러 데이터 전송 기능이 무효로 설정되었을 때의 리드 데이터 전송의 흐름도이며, 도 25는 도 22의 데이터 기억 장치에서 정정 데이터를 전송하는 에러 데이터 정정 전송 기능이 유효로 설정되어 있을 때의 리드 데이터 전송의 흐름도이고, 도 26은 도 22의 데이터 기억 장치에 구비된 컨트롤러의 리드 전송 요구 시의 흐름도이며, 도 27은 도 22의 컨트롤러의 리드 전송 요구 시의 다른 동작예를 나타내는 흐름도이고, 도 28은 본 발명의 제2 실시예에 따른 데이터 기억 장치에 의한 전송 기능 설정 데이터의 변경예의 일례를 나타내는 흐름도이며, 도 29는 본 발명의 제2 실시예에 따른 데이터 기억 장치에 의한 전송 기능 설정 데이터의 변경예의 다른 예를 나타내는 흐름도이고, 도 30은 본 발명의 제2 실시예에 따른 데이터 기억 장치에 구비된 반도체 메모리에 전송 기능 설정 데이터를 설정했을 때의 데이터 구조의 일례를 도시하는 설명도이며, 도 31은 본 발명의 제2 실시예에 따른 데이터 기억 장치에 구비된 반도체 메모리에 전송 기능 설정 데이터를 설정했을 때의 데이터 구조의 다른 예를 도시하는 설명도이고, 도 32는 본 발명의 제2 실시예에 따른 데이터 기억 장치에 의한 설정 전송 기능 전환의 일례를 나타내는 흐름도이며, 도 33은 본 발명의 제2 실시예에 따른 반도체 메모리에 전송 기능 설정 데이터를 설정한 데이터 기억 장치의 블록도이고, 도 34는 도 33의 데이터 기억 장치에 의한 라이트 전송 시의 전송 플래그의 설정 처리를 나타내는 흐름도이며, 도 35는 도 34에서 전송 모드를 설정한 후의 리드 전송 처리를 나타낸 흐름도이다.

본 발명의 제2 실시예에서, 데이터 기억 장치(기억 장치)(13)는 예를 들면, 플래시 메모리 등을 이용하여 구성된 메모리 카드로 이루어지며, 호스트인 정보 처리 장치 PC의 외부 기억 미디어로서 이용된다. 정보 처리 장치 PC는 퍼스널 컴퓨터나 다기능 단말기 등으로 이루어진다.

데이터 기억 장치(13)는 도 22에 도시한 바와 같이, 컨트롤러(정보 처리부)(14), 및 반도체 메모리(15)로 구성된다. 여기서는 반도체 메모리(15)가 하나이지만, 상기 반도체 메모리는 복수개이어도 된다.

컨트롤러(14)는 동작 프로그램 및 정보 처리 장치 PC의 지시에 기초하여 반도체 메모리(15)에 저장된 프로그램이나 데이터 등을 판독하여, 소정의 처리나 데이터의 기입 동작 지시 등을 행한다.

반도체 메모리(15)는 예를 들면, 플래시 메모리 등의 불휘발성 반도체 메모리로 구성되어 있다. 또, 반도체 메모리(15)는 상기 제1 실시예와 마찬가지로, 플래시 메모리 이외이어도 되며, SRAM(Static Random Access Memory), DRAM(Dynamic RAM), MRAM(Magnetroresistive RAM), EPROM(Erasable and Programmable Read Only Memory) 등 데이터를 기억할 수 있는 메모리이면 된다.

본 실시예에서는 컨트롤러와 메모리를 분리하고 있지만, 그 2개 및 주변 부품을 1개로 한 혼재 반도체로 하여도 무방하다.

이 반도체 메모리(15)에는 어드레스(물리 어드레스) 0∼n에 대응하여, 데이터 기억 영역 및 에러 검출용 데이터 영역이 각각 구비되어 있다. 데이터 기억 영역은 사용자 데이터 (0)∼(n)이 저장되는 영역이다. 에러 검출용 데이터 영역은 사용자 데이터 (0)∼(n)에서의 ECC 코드를 저장하는 영역이다.

컨트롤러(14)와 반도체 메모리(15)는 반도체 메모리 버스 MB1을 통해 서로 접속되어 있다. 정보 처리 장치 PC와 컨트롤러(14)는 정보 처리 장치 버스 PCB를 통해 서로 접속되어 있다.

이 정보 처리 장치 버스 PCB는 기계적 결합 수단을 가지며, 전기적으로 접속되는 접촉 타입 혹은 전파 등의 정보 전송 매체에 의해 정보를 전달하는 비접촉 타입 중 어느 것이어도 된다.

또한, 컨트롤러(14)는 컨트롤러 제어 회로(16), 입출력 회로(17), 전송 모드 전환 참조 메모리(전송 모드 기억부)(18), 및 에러 데이터 검출 정정 회로(에러 데이터 검출 정정부)(19)로 구성되어 있다.

컨트롤러 제어 회로(16)는 입출력 회로(17), 전송 모드 전환 참조 메모리(18), 및 에러 데이터 검출 정정 회로(19)의 제어를 담당한다. 입출력 회로(17)는 데이터 버퍼(17a)를 포함하며, 반도체 메모리(3) 및 정보 처리 장치 PC의 데이터 교환의 제어를 담당한다.

전송 모드 전환 참조 메모리(18)는 에러 데이터를 전송할지 여부를 설정하는 전송 기능 설정 데이터를 저장한다. 전송 모드 전환 참조 메모리(18)는 불휘발성/휘발성 중 어느 메모리이어도 된다. 또는, 랜덤 게이트를 사용하여 구성하는 레지스터이어도 된다.

에러 데이터 검출 정정 회로(19)는 ECC 등에 의해 전송 데이터의 에러를 검출한다. 또한, 에러의 검출은 ECC뿐만 아니라, 예를 들면 CRC(Cyclic Redundancy Check)나 패리티 체크 등의 간이한 검출 기능이어도 된다.

다음으로, 본 실시예에서의 데이터 기억 장치(14)의 작용에 대하여 설명한다.

처음에, 전송 모드 전환 참조 메모리(18)가 에러 데이터 전송 기능을 유효로 하는 설정이 행해지고 있을 때의 리드 데이터의 전송 처리에 대하여, 도 23의 흐름도를 이용하여 설명한다. 여기서는 반도체 메모리(13)에서의 어드레스 k-1에 저장되어 있는 사용자 데이터 (k-1)에 에러 데이터가 있는 것으로 한다.

먼저, 정보 처리 장치 PC로부터 컨트롤러(14)에 대하여 사용자 데이터 (k-1)의 리드 전송 요구가 있으면(단계 S401), 상기 컨트롤러(14)는 반도체 메모리(15)에 어드레스 k-1의 사용자 데이터 (k-1)의 리드 전송 요구를 행하며(단계 S402), 그 후 정보 처리 장치 PC에 리드 데이터 전송 통지를 행한다(단계 S403).

이 리드 데이터 전송 통지에 의해, 반도체 메모리(15)의 사용자 데이터 (k-1)이 리드되어, 컨트롤러(14)를 통해 정보 처리 장치 PC에 데이터 전송된다(단계 S404). 이 경우, 에러 데이터 전송 기능이 유효이기 때문에, 에러 데이터가 포함된 사용자 데이터 (k-1)은 전부 전송되게 된다.

그리고, 사용자 데이터 (k-1)의 전송이 종료되면, 컨트롤러(14)는 리드 데이터 전송 종료를 정보 처리 장치 PC로 통지한다(단계 S405). 이 리드 데이터 전송 종료의 통지는 정상 종료 또는 이상 종료 중 어느 것이어도 된다.

또한, 전송 모드 전환 참조 메모리(18)가 에러 데이터 전송 기능을 무효로 하는 설정으로 되어 있을 때의 리드 데이터의 전송 처리에 대하여, 도 24의 흐름도를 이용하여 설명한다. 여기서도, 반도체 메모리(13)에서의 어드레스 k-1에 저장되어 있는 사용자 데이터 (k-1)에 에러 데이터가 있는 것으로 한다.

정보 처리 장치 PC로부터 컨트롤러(14)에 사용자 데이터 (k-1)의 리드 전송 요구가 있으면(단계 S501), 상기 컨트롤러(14)는 반도체 메모리(15)에 어드레스 k-1의 사용자 데이터 (k-1)의 리드 전송 요구를 행한 후(단계 S502), 컨트롤러(14)에 의해 반도체 메모리(15)의 사용자 데이터 (k-1)이 리드된다(단계 S503). 에러 데이터 검출 정정 회로(19)에 의해 에러 데이터의 체크를 행한다.

에러 데이터 검출 정정 회로(19)가 사용자 데이터 (k-1)의 에러 데이터를 검출하면, 컨트롤러(14)는 정보 처리 장치 PC로 에러 종료를 통지한다(단계 S504).

다음으로, 전송 모드 전환 참조 메모리(18)가 에러 데이터를 정정한 후에 상기 정정 데이터를 전송하는 에러 데이터 정정 전송 기능을 유효로 하는 설정으로 되어 있을 때의 리드 데이터의 전송 처리에 대하여, 도 25의 흐름도를 이용하여 설명한다. 여기서도, 반도체 메모리(13)에서의 어드레스 k-1에 저장되어 있는 사용자 데이터 (k-1)에 에러 데이터가 있는 것으로 한다.

정보 처리 장치 PC로부터 컨트롤러(14)에 사용자 데이터 (k-1)의 리드 전송 요구가 있으면(단계 S601), 상기 컨트롤러(14)가 반도체 메모리(15)에 어드레스 k-1의 사용자 데이터 (k-1)의 리드 전송 요구를 행한다(단계 S602).

그 후, 컨트롤러(14)가 반도체 메모리(15)의 사용자 데이터 (k-1)을 리드하여(단계 S603), 에러 데이터 검출 정정 회로(19)가 사용자 데이터 (k-1)의 체크를 행한다.

그리고, 사용자 데이터 (k-1)에 에러 데이터가 검출되면, 에러 데이터 검출 정정 회로(19)가 에러 데이터의 정정을 행하고, 반도체 메모리(3)에 라이트 전송 요구를 행하고(단계 S604), 정정된 사용자 데이터 (k-1)을 재기입한다(단계 S605).

도 25의 정정 후의 사용자 데이터 (k-1)의 데이터를 어드레스 k-1에 재기입하고 있다. 이 반도체 메모리 내 및 기타 반도체 메모리 내에 대체 영역을 형성하여, 거기에 사용자 데이터 (k-1)의 데이터를 대체하여도 된다.

계속해서, 컨트롤러(14)는 정보 처리 장치 PC로 리드 데이터 전송 통지를 행하고(단계 S606), 정정된 사용자 데이터 (k-1)이 전송된다(단계 S607).

그리고, 사용자 데이터 (k-1)의 전송이 종료되면, 컨트롤러(14)는 리드 데이터 전송 종료를 정보 처리 장치 PC로 통지한다(단계 S608). 이 경우에도, 리드 데이터 전송 종료의 통지는 정상 종료 또는 이상 종료 중 어느 것이어도 된다.

여기서, 리드 전송 요구 시의 컨트롤러(14)의 동작에 대하여, 도 26의 흐름도를 이용하여 설명한다.

먼저, 정보 처리 장치 PC로부터 리드 전송 요구가 있으면, 컨트롤러 제어 회로(16)는 전송 모드 전환 참조 메모리(18)의 전송 기능 설정 데이터를 참조하여, 에러 데이터이어도 전송할지 여부를 판단한다(단계 S701).

에러 데이터이어도 전송하는 경우에는, 반도체 메모리(15)로부터 리드한 데이터를 그대로 정보 처리 장치 PC로 전송한다(단계 S702).

또한, 에러 데이터를 전송하지 않는 경우에는 반도체 메모리(15)로부터 리드한 데이터를 에러 데이터 검출 정정 회로(19)에 전송하고(단계 S703), 에러 데이터가 포함되어 있는지의 여부를 체크한다(단계 S704).

그리고, 에러 데이터가 검출되었을 때에, 상기 에러 데이터가 정정 가능한 경우에는(단계 S705), 에러 데이터 검출 정정 회로(19)가 데이터 정정을 행하여, 정정한 데이터를 정보 처리 장치 PC로 전송한다(단계 S707).

에러 데이터를 정정할 수 없는 경우에는(단계 S705), 정보 처리 장치 PC로 전송 불가 통지를 행한다(단계 S706).

이 경우, 전송 기능 설정 데이터가 에러 데이터이어도 전송하는 기능으로 설정되어 있으면, 에러 데이터의 체크를 행하지 않고 전송하기 때문에, 고속의 전송 처리를 실현할 수 있다.

또한, 리드 전송 요구 시의 컨트롤러(14)의 다른 동작예에 대하여, 도 27의 흐름도를 이용하여 설명한다.

먼저, 정보 처리 장치 PC로부터 리드 전송 요구가 있으면, 반도체 메모리(15)로부터 데이터를 리드하여, 에러 데이터 검출 정정 회로(19)로 전송하고(단계 S801), 에러 데이터가 포함되어 있는지의 여부를 체크한다(단계 S802).

에러 데이터가 포함되어 있지 않는 경우에는, 리드 데이터를 정보 처리 장치 PC로 전송한다(단계 S803). 또한, 에러 데이터가 포함되어 있는 경우, 상기 에러 데이터가 정정 가능한 경우에는(단계 S804), 에러 데이터 검출 정정 회로(19)가 데이터 정정을 행하여, 정정한 데이터를 정보 처리 장치 PC로 전송한다(단계 S805).

에러 데이터를 정정할 수 없는 경우에는(단계 S804), 컨트롤러 제어 회로(16)가 전송 모드 전환 참조 메모리(18)의 전송 기능 설정 데이터를 참조하여, 에러 데이터이어도 전송할지 여부를 판단한다(단계 S806).

에러 데이터를 포함하고 있어도 전송하는 경우에는, 반도체 메모리(15)로부터 리드한 데이터를 그대로 정보 처리 장치 PC로 전송한다(단계 S807). 에러 데이터를 전송하지 않는 경우에는, 컨트롤러(14)가 정보 처리 장치 PC로 전송 불가 통지를 행한다(단계 S808).

이 경우, 전송 기능 설정 데이터가 에러 데이터이어도 전송하는 기능으로 설정되어 있어도, 에러 데이터의 전송이 정정 불가인 경우에 한정되기 때문에, 데이터의 신뢰성을 향상시킬 수 있다.

다음으로, 정보 처리 장치 PC에 의해 전송 모드 전환 참조 메모리(18)의 전송 기능 설정 데이터를 변경하는 경우에 대하여 도 28의 흐름도를 이용하여 설명한다.

여기서는, 데이터 전송 시에, 에러 데이터를 전송하지 않는 설정으로부터 에러 데이터를 전송하는 설정으로 변경하는 경우에 설명한다.

정보 처리 장치 PC로부터, 예를 들면 사용자 데이터 (k-1)의 리드 전송 요구가 있으면(단계 S901), 컨트롤러(14)는 반도체 메모리(15)에 대하여 사용자 데이터 (k-1)의 리드 전송 요구를 행한다(단계 S902).

계속해서, 반도체 메모리(15)의 데이터가 리드되어 컨트롤러(14)에 전송된다(단계 S903).

전송된 사용자 데이터 (k-1)은 에러 데이터를 포함하고 있기 때문에, 컨트롤러(14)는 정보 처리 장치 PC로 에러 종료 통지를 행한다(단계 S904).

에러 종료 통지가 전송되면 정보 처리 장치 PC는 컨트롤러(14)에 전송 기능 설정 데이터를 변경하는 모드 전환 처리를 요구한다(단계 S905). 컨트롤러(14)는 모드 전환 처리 요구를 받아, 전송 모드 전환 참조 메모리(18)의 전송 기능 설정 데이터를 변경함과 함께, 정보 처리 장치 PC에 상기 전송 기능 설정 데이터의 변경이 완료된 것을 통지한다(단계 S906).

계속해서, 정보 처리 장치 PC는 다시 사용자 데이터 (k-1)의 리드 전송 요구를 행하고(단계 S907), 컨트롤러(14)는 반도체 메모리(15)에 사용자 데이터 (k-1)의 리드 전송 요구를 행함과 함께(단계 S908), 정보 처리 장치 PC로 리드 데이터 전송 통지를 전송한다(단계 S909).

그리고, 반도체 메모리(15)의 데이터가 리드되어, 컨트롤러(14)를 통해 정보 처리 장치 PC에 데이터가 전송된다(단계 S910). 모든 리드 데이터의 전송이 종료되면, 컨트롤러(14)가 리드 데이터 전송 종료를 정보 처리 장치 PC로 통지한다(단계 S911).

또한, 전송 기능 설정 데이터는 전송 모드 전환 참조 메모리(18)가 아니라, 예를 들면 반도체 메모리(15)에 설정하는 것도 가능하다.

이 경우의 정보 처리 장치 PC에 의한 전송 기능 설정 데이터의 변경에 대하여 도 29의 흐름도를 이용하여 설명한다.

정보 처리 장치 PC로부터, 사용자 데이터 (k-1)의 리드 전송 요구가 있으면(단계 S1001), 컨트롤러(14)는 반도체 메모리(15)에 대하여 사용자 데이터 (k-1)의 리드 전송 요구를 행한다(단계 S1002).

그 후, 반도체 메모리(15)의 데이터가 리드되어 컨트롤러(14)에 전송된다(단계 S1003). 전송된 사용자 데이터 (k-1)은 에러 데이터를 포함하고 있기 때문에, 컨트롤러(14)는 정보 처리 장치 PC로 에러 종료 통지를 행한다(단계 S1004).

이 에러 종료 통지에 의해, 정보 처리 장치 PC는 컨트롤러(14)에 전송 기능 설정 데이터를 변경하는 모드 전환 처리를 요구한다(단계 S1005). 모드 전환 처리 요구를 받아 컨트롤러(14)는 반도체 메모리(15)의 전송 기능 설정 데이터를 변경함과 함께(단계 S1006), 정보 처리 장치 PC로 상기 전송 기능 설정 데이터의 변경이 완료된 것을 통지한다(단계 S1007).

정보 처리 장치 PC는 다시 사용자 데이터 (k-1)의 리드 전송 요구를 행하고(단계 S1008), 컨트롤러(14)는 반도체 메모리(15)에 사용자 데이터 (k-1)의 리드 전송 요구를 행함과 함께(단계 S1009), 정보 처리 장치 PC로 리드 데이터 전송 통지를 전송한다(단계 S1010).

그리고, 반도체 메모리(15)의 데이터가 리드되어, 컨트롤러(14)를 통해 정보 처리 장치 PC로 데이터가 전송된다(단계 S1011). 모든 리드 데이터의 전송이 종료되면, 컨트롤러(14)가 리드 데이터 전송 종료를 정보 처리 장치 PC로 통지한다(단계 S1012).

본 실시예에서는, 리드 전송마다 반도체 메모리에 기억되어 있는 재기입 플래그를 체크하지는 않는다. 이것은 컨트롤러 내에 전송 플래그를 기억하고 있기 때문이다. 이것에 의해, 정보 처리 장치 PC로부터의 리드 전송 성능을 저하시키지 않고 본 발명을 실현할 수 있다. 반도체 메모리에 기억되어 있는 재기입 플래그는 전원 기동 후의 리세트 중, 및 정보 처리 장치 PC로부터 요구가 있었던 리세트 처리 중에 컨트롤러가 확인한다. 이 반도체 메모리에 기억하는 방식은 메이커의 출하 시, 고객의 요구에 대하여 간단히 대응이 가능하여, 고객이 적응하는 정보 처리 장치 PC는 모드의 전환을 의식할 필요가 없다.

도 30은 반도체 메모리(15)에 에러 데이터 전송 기능을 무효로 한 전송 기능 설정 데이터를 설정했을 때의 데이터 구조를 도시하는 설명도이며, 도 31은 반도체 메모리(15)에 에러 데이터 전송 기능이 유효로 된 전송 기능 설정 데이터를 설정했을 때의 데이터 구조를 도시하는 설명도이다.

도 30 및 도 31에 도시한 바와 같이, 반도체 메모리(15)의 어드레스 n에 대응하는 데이터 기억 영역이 전송 기능 설정 데이터를 설정하는 영역으로 된다. 이 영역에 전송 무효 플래그를 설정하면 에러 데이터 전송 기능이 무효로 되며, 전송 유효 플래그를 설정하면 에러 데이터 전송 기능이 유효로 된다.

전송 기능 설정 데이터의 설정은 반도체 메모리 중 최저 어느 하나로 설정하며, 본 발명인 기억 장치 전체의 기능 설정에 이용하여도 된다. 또한, 반도체 메모리 개별적으로 설정하여도 무방하다. 개별적으로 설정함으로써, 예를 들면 비교적 데이터 신뢰도가 높은 것을 필요로 하는 파일 관리용 데이터와, 예를 들면 화상 음성 데이터 등 비교적 높은 데이터 전송을 필요로 하는 데이터를 각각 반도체 메모리에 구별하여 보존함으로써, 사용성이 좋은 기억 장치를 실현할 수 있다.

도 32는 설정 전송 기능 전환을 리드 전송 요구 시에 커맨드 코드를 바꿈으로써 처리할 때의 흐름도이다.

정보 처리 장치 PC가 커맨드 코드에 의해 사용자 데이터 (k-1)의 에러 데이터 전송 불가 리드 전송 요구를 행하면(단계 S1101), 컨트롤러(14)는 반도체 메모리(15)에 대하여 사용자 데이터 (k-1)의 리드 전송 요구를 행하여(단계 S1102), 반도체 메모리(15)의 리드 데이터가 컨트롤러(14)에 전송된다(단계 S1103).

전송된 사용자 데이터 (k-1)은 에러 데이터를 포함하고 있기 때문에, 컨트롤러(14)는 정보 처리 장치 PC로 에러 종료 통지를 행한다(단계 S1104).

계속해서, 정보 처리 장치 PC가 커맨드 코드에 의해, 사용자 데이터 (k-1)의 에러 데이터 전송 가능 전송 요구를 행하면(단계 S1105), 컨트롤러(14)가 반도체 메모리(15)에 사용자 데이터 (k-1)의 리드 전송 요구를 행함과 함께(단계 S1106), 정보 처리 장치 PC로 리드 데이터 전송 통지를 전송한다(단계 S1107).

그 후, 반도체 메모리(15)의 데이터가 리드되어, 컨트롤러(14)를 통해 정보 처리 장치 PC로 전송된다(단계 S1108). 모든 리드 데이터의 전송이 종료되면, 컨트롤러(14)가 리드 데이터 전송 종료를 정보 처리 장치 PC로 통지한다(단계 S1109).

도 33은 각각의 사용자 데이터 (0)∼(n-1)에 대하여, 개별적으로 전송 기능 설정 데이터를 설정할 수 있는 반도체 메모리(15)의 구성예를 나타낸 설명도이다.

이 경우, 반도체 메모리(15)는 데이터 기억 영역 및 데이터 검출용 데이터 영역 이외에, 각각의 사용자 데이터가 에러 데이터이어도 전송할지 여부를 설정하는 전송 플래그를 저장하는 영역을 구비하고 있다.

이 영역에 에러 데이터 전송 불가 또는 에러 데이터 전송 가능 플래그를 설정함으로써, 전송 모드 전환 참조용 메모리를 불필요하게 할 수 있다. 또한, 에러 데이터의 전송 가능/불가를 사용자 데이터마다 선택하여 설정할 수 있기 때문에, 데이터 스토리지로서의 신뢰성을 향상할 수 있다.

다음으로, 라이트 전송 시에, 반도체 메모리(15)에 전송 플래그를 설정하는 처리에 대하여, 도 34의 흐름도를 이용하여 설명한다. 여기서는 사용자 데이터 (k-1)을 에러 데이터 전송 불가로 설정하며, 사용자 데이터 (k)를 에러 데이터 전송 가능으로 설정하는 것으로 한다.

정보 처리 장치 PC는 커맨드 코드에 의해 사용자 데이터 (k-1)의 에러 데이터 전송 불가 라이트 전송 요구를 행하면(단계 S1201), 컨트롤러(14)는 반도체 메모리(15)에 사용자 데이터 (k-1)의 라이트 전송 요구를 행하여(단계 S1202), 라이트 데이터가 컨트롤러(14)를 통해 반도체 메모리(15)로 전송된다(단계 S1203).

그리고, 컨트롤러(14)는 에러 데이터 전송 불가의 전송 플래그를 반도체 메모리(15)에 설정한 후(단계 S1204), 사용자 데이터 (k-1)의 검출 데이터 (k-1)을 반도체 메모리(15)의 에러 검출용 데이터 영역에 저장한다(단계 S1205).

계속해서, 컨트롤러(14)는 반도체 메모리(15)로 라이트 전송의 정상 종료 통지를 행하고(단계 S1206), 정보 처리 장치 PC로 라이트 전송 종료 통지를 전송한다(단계 S1207).

또한, 정보 처리 장치 PC가 커맨드 코드에 의해 사용자 데이터 (k)의 에러 데이터 전송 가능 라이트 전송 요구를 행하면(단계 S1208), 컨트롤러(14)가 반도체 메모리(15)에 사용자 데이터 (k)의 라이트 전송 요구를 행하여(단계 S1209), 라이트 데이터가 컨트롤러(14)를 통해 반도체 메모리(15)로 전송된다(단계 S1210).

그리고, 컨트롤러(14)는 에러 데이터 전송 가능 전송 플래그를 반도체 메모리(15)에 설정하고(단계 S1211), 사용자 데이터 (k)의 검출 데이터 (k)를 반도체 메모리(15)의 에러 검출용 데이터 영역에 저장한다(단계 S1212).

계속해서, 컨트롤러(14)는 반도체 메모리(15)로 라이트 전송의 정상 종료 통지를 행하고(단계 S1213), 정보 처리 장치 PC로 라이트 전송 종료 통지를 전송한다(단계 S1214).

또한, 도 35는 도 34에서 전송 모드를 설정한 후의 리드 전송 처리를 나타낸 흐름도이다.

정보 처리 장치 PC가 사용자 데이터 (k-1)의 리드 전송 요구를 행하면(단계 S1301), 컨트롤러(14)는 반도체 메모리(15)에 사용자 데이터 (k-1)의 라이트 전송 요구를 행한다(단계 S1302). 이것에 의해, 리드 데이터가 컨트롤러(14)로 전송된다(단계 S1303).

이 사용자 데이터 (k-1)은 에러 데이터를 포함하고 있기 때문에, 컨트롤러(14)는 정보 처리 장치 PC로 에러 종료 통지를 전송한다(단계 S1304).

다시, 정보 처리 장치 PC가 사용자 데이터 (k)의 리드 전송 요구를 행하면(단계 S1305), 컨트롤러(14)는 반도체 메모리(15)에 사용자 데이터 (k)의 리드 전송 요구를 행함과 함께(단계 S1306), 정보 처리 장치 PC에 리드 전송 요구를 행한다(단계 S1307).

사용자 데이터 (k)도 에러 데이터를 포함하고 있지만, 반도체 메모리(15)로부터, 컨트롤러(14)를 통해 리드 데이터가 정보 처리 장치 PC로 전송된다(단계 S1308). 모든 리드 데이터가 전송되면, 컨트롤러(14)는 리드 전송 종료 통지를 정보 처리 장치 PC로 전송한다(단계 S1309).

그것에 의해, 본 발명의 제2 실시예에서는 에러 데이터가 포함되어 있는 사용자 데이터이어도, 도중에 끊기지 않고 데이터를 전송할 수 있으므로, 불필요한 대기 시간 등을 없앨 수 있다.

또한, 데이터가 도중에 끊기지 않고 전송됨으로써, 정보 처리 장치 PC에 대용량의 버퍼 등이 불필요해지기 때문에, 상기 정보 처리 장치 PC의 비용 절감을 실현할 수 있다.

또한, 본 발명의 제2 실시예에서는 에러 데이터 전송 기능의 설정을 정보 처리 장치 PC가 행하는 경우에 대하여 기재하였지만, 예를 들면 도 36에 도시한 바와 같이, 정보 처리 장치 PC 이외의 외부로부터 전송 모드 전환 신호를 컨트롤러(14)의 컨트롤러 제어 회로(16)에 입력하는 구성으로 하여도 된다.

또한, 본 발명의 제2 실시예에서, 에러 정정의 불가란, 현실에서 에러 정정을 할 수 없는 것에만 한정되는 것은 아니며, 미리 결정된 시간 내에 에러 정정이 완료되지 않는 것도 포함하는 것은 물론이다.

예를 들면, 에러 정정 시간을 설정 가능한 레지스터 등을 가지며 데이터의 종류마다 에러 정정 시간을 지정해둠으로써, 예를 들면 데이터의 정확성보다도 전송 시간이 중요한 데이터와, 반대로 데이터의 정확성이 중요한 데이터의 각각에 적절한 시간에 데이터 전송을 행할 수 있게 된다.

또, 본 발명의 제2 실시예에서, 에러 정정이 불가인 경우, 메모리 어레이로부터 판독한 데이터를 에러 정정을 행하지 않고 호스트로 공급하는 것을 기재하고 있지만, 이 경우, 예를 들면 모두 "0" 또는 모두 "1"인 데이터를 호스트로 공급하여도 되는 것은 물론이다.

1 : 데이터 기억 장치(기억 장치)
1a∼1e : 데이터 기억 장치(기억 장치)
2 : 컨트롤러(정보 처리부)
3 : 반도체 메모리
4 : 컨트롤러 제어 회로
5 : 입출력 회로
6 : 전원 안정화 IC(전원 전압부)
7 : 전압 감시 IC(제1 전압 감시부)
8 : 전압 감시 IC(제2 전압 감시부)
9 : 컨덴서(전원 공급부)
10 : 전원 전환 IC(전원 전환부)
11 : AND(논리곱) 회로
12 : 긴급 정지 요구 레지스터(레지스터)
12a : 처리 요구 레지스터(레지스터)
13 : 데이터 기억 장치(기억 장치)
14 : 컨트롤러(정보 처리부)
15 : 반도체 메모리
16 : 컨트롤러 제어 회로
17 : 입출력 회로
18 : 전송 모드 전환 참조 메모리(전송 모드 기억부)
19 : 에러 데이터 검출 정정 회로(에러 데이터 검출 정정부)
MB, MB1 : 반도체 메모리 버스
PC : 정보 처리 장치
PCB : 정보 처리 장치 버스
S, S1 : 신호선
NS : 내부 전원선
VCC : 외부 전원 전압
VDD : 내부 전원 전압

Claims

기억 장치로서,
하나 이상의 반도체 메모리; 및
동작 프로그램에 기초하여 상기 하나 이상의 반도체 메모리에 저장된 데이터를 판독하여, 소정의 처리나 데이터의 기입 동작 지시를 행하는 정보 처리부
를 포함하고,
상기 반도체 메모리로부터의 판독 시, 상기 반도체 메모리로부터 판독한 데이터에 에러가 포함되어 있는지의 여부를 판정하는 에러 판정부를 갖고,
상기 반도체 메모리로부터 판독한 데이터를 상기 에러 판정부에서 에러 유무의 판정을 행하여 출력하는 제1 판독 동작과, 에러 유무의 판정을 행하지 않고 출력하는 제2 판독 동작을 갖는 것을 특징으로 하는 기억 장치.
제1항에 있어서,
상기 에러 판정부는 에러 정정 기능을 갖고, 상기 제1 판독 동작에서 상기 반도체 메모리로부터 판독한 데이터에 에러가 포함되어 있는 것이 검출된 경우, 상기 에러 정정 기능에 의해 에러 정정을 행하는 것을 특징으로 하는 기억 장치.
제2항에 있어서,
상기 제1 판독 동작에서, 상기 에러 판정부는 상기 반도체 메모리로부터 판독한 데이터에 검출된 에러가 상기 에러 정정 기능에 의해 정정 가능한 경우에는 정정을 행하며, 소정 시간 내에 에러 정정이 불가능한 경우에는 에러 정정을 행하지 않는 것을 특징으로 하는 기억 장치.
제3항에 있어서,
상기 제1 판독 동작에서, 상기 에러 판정부는 상기 반도체 메모리로부터 판독한 데이터에 소정 시간 내에 에러 정정이 불가능한 에러를 검출한 경우, 상기 반도체 메모리로부터 판독한 데이터를 에러 정정을 행하지 않고 출력하는 것을 특징으로 하는 기억 장치.