JPH1165946A

JPH1165946A - 演算処理装置

Info

Publication number: JPH1165946A
Application number: JP9226883A
Authority: JP
Inventors: Yoshiharu Ishii; 義晴石井
Original assignee: NEC Home Electronics Ltd; Nippon Electric Co Ltd
Current assignee: NEC Home Electronics Ltd; NEC Corp
Priority date: 1997-08-22
Filing date: 1997-08-22
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】スタティックＲＡＭへのデータ書き込み中は
ＣＰＵのリセット動作が行われないようにし、スタティ
ックＲＡＭへの誤ライトを防止する。【解決手段】主電源を供給され、所要の動作プログラ
ムに従って演算処理を行うＣＰＵ３と、ＣＰＵ３の演算
処理データのうち主電源遮断後もバックアップする必要
のあるデータを保存するＳＲＡＭ４と、主電源電圧が、
リセット要求電圧Ｖｒに近いホールド要求電圧Ｖｈまで
下降したときに、ＣＰＵ３を実行中のバスサイクルを完
結して動作停止するホールド状態とし、主電源電圧がリ
セット要求電圧Ｖｒまで下降したときに、ＣＰＵ３をリ
セットするとともにＳＲＡＭ４をリード／ライト可能状
態からバックアップ状態に切り換える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタティックＲＡ
Ｍへのデータ書き込み中はＣＰＵのリセット動作が行わ
れないようにし、スタティックＲＡＭへの誤ライトを防
止するようにした演算処理装置に関する。

【０００２】

【従来の技術】図４は、従来の演算処理装置の一例を示
す回路構成図である。同図に示した演算処理装置１は、
読み出し専用メモリであるプログラムＲＯＭ５に格納さ
れた動作プログラムに従ってＣＰＵ３が演算或いは各種
命令を実行し、実行過程で必要なデータ、例えば演算前
のデータや演算途中のデータ或いは演算結果のデータ等
をワークＲＡＭ６に読み書きする。また、主電源が遮断
されても必要なデータは不揮発性メモリであるスタティ
ックＲＡＭ（以下、ＳＲＡＭと呼ぶ）４に保存してバッ
クアップできるようにしてあり、このＳＲＡＭ４による
バックアップ動作をメモリバックアップＩＣ２により制
御させる構成をとっている。ＣＰＵ３からは、アドレス
バスとデータバス及びコントロールバスを包括したバス
９が延びており、これらがＳＲＡＭ４とプログラムＲＯ
Ｍ５及びワークＲＡＭ６に接続されている。

【０００３】メモリバックアップＩＣ２は、ＳＲＡＭ４
のチップイネーブルＣＥ１バー入力端子とＣＰＵ３のリ
セット入力ＲＥＳＥＴバー入力端子を制御し、かつまた
主電源Ｖｃｃ（＋５Ｖ）端子か又はバックアップ電池７
が接続されたＶｂａｔｔ端子のいずれかを経由して供給
される電源電圧をＶｏｕｔ端子から出力し、併せその制
御も行う。ＳＲＡＭ４は、ＣＰＵ３の制御演算結果の中
から主電源がＯＦＦしてもバックアップする必要のある
データが記録できるよう、チップイネーブル入力ＣＥ１
入力端子とチップイネーブル入力ＣＥ２バー入力端子を
備えており、ライトサイクル時にＷＥバー・コントロー
ル、ＣＥ１バー・コントロール、ＣＥ２コントロールを
行うことができるようになっているが、ここではＣＥ２
コントロールを例に説明する。バックアップ電池７は、
主電源をＯＦＦしてもＳＲＡＭ４のデータを消失させな
いよう保持するための電源である。メモリバックアップ
ＩＣ２のＴＣ端子に接続したコンデンサ８は、主電源が
ＯＮしてからのリセット期間を設定する時定数設定用の
コンデンサである。

【０００４】主電源をＯＮすると、メモリバックアップ
ＩＣ２、ＣＰＵ３、ＳＲＡＭ４、プログラムＲＯＭ５、
ワークＲＡＭ６のＶｃｃ端子に＋５Ｖが供給され、演算
処理装置１が起動される。主電源をＯＮした後、図５に
詳細回路を示すメモリバックアップＩＣ２内のヒステリ
シス付きオープンコレクタ出力コンパレータ１８とヒス
テリシス付きオープンコレクタ出力コンパレータ２０が
動作開始する。コンパレータ１８は、プラス端子に基準
電圧電源１９により基準電圧が印加されており、マイナ
ス端子には電源電圧Ｖｃｃを抵抗（Ｒ３）１４と抵抗
（Ｒ４）１５で分圧した電圧が印加されている。コンパ
レータ２０は、マイナス端子に基準電圧電源２１により
基準電圧が印加されており、プラス端子に電源電圧Ｖｃ
ｃを抵抗（Ｒ６）１６と抵抗（Ｒ７）１７で分圧した電
圧が印加されている。基準電圧電源１９は３．３Ｖであ
るが、実際にはばらつきがあり３．１５Ｖから３．４５
Ｖの範囲にある。また、基準電圧電源２１は４．２Ｖで
あるが、やはりばらつきがあり４．００Ｖから４．４０
Ｖの範囲にある。

【０００５】ここで、主電源が上昇して行き３．１５Ｖ
から３．４５Ｖの範囲になると、コンパレータ１８は、
抵抗（Ｒ３）１４と抵抗（Ｒ４）１５の分圧値が基準電
圧電源１９の電圧を越えた時点で出力がロウレベルに切
り換わり、ＰＮＰ型トランジスタ（Ｑ１）２８をＯＮす
る。トランジスタ（Ｑ１）２８がＯＮすると、Ｖｏｕｔ
端子の出力電圧はＶｂａｔｔ端子の出力電圧からＶｃｃ
端子の出力電圧に切り換わる。さらに主電源が上昇して
行き４．００Ｖから４．４０Ｖの範囲になると、コンパ
レータ２０は、抵抗（Ｒ６）１６と抵抗（Ｒ７）１７の
分圧値が基準電圧電源２１の電圧を越えた時点で、出力
をオープンとする。ＴＣ端子には、図４に示したリセッ
ト時間を決定するコンデンサ８が接続されているため、
このコンデンサＣ８が定電流電源２２により一定電流で
充電されていく。その結果、ヒステリシス付きバッファ
２３の入力がハイレベルを認識する電圧に上昇した時点
で、バッファ２３の出力はハイレベルに切り換わり、Ｒ
ＥＳＥＴバー出力端子の信号レベルはハイレベルとな
る。図４に示した回路では、この時点でＣＰＵ３のＲＥ
ＳＥＴバー入力端子がハイレベルとなり、リセット解除
状態となり、プログラムＲＯＭ５から動作プログラムを
フェッチして動作を開始する。また、ＲＥＳＥＴバー出
力端子がハイレベルになると、バッファ２４の出力もハ
イレベルとなり、ＮＰＮ型トランジスタ（Ｑ２）２６が
ＯＮするため、ＣＳバー出力端子がロウレベルになる。
図４に示した回路では、この時点でＳＲＡＭ４のＣＥ１
バー入力端子がロウレベルになり、ＳＲＡＭ４はバック
アップ状態からリード／ライト可能状態となる。かくし
て、演算処理装置１は動作可能となり、ＣＰＵ３がプロ
グラムＲＯＭ５からフェッチした動作プログラムに従
い、演算を繰り返し、ワークＲＡＭ６に演算途中のデー
タや演算結果のデータを格納したり、バックアップを必
要とするデータをＳＲＡＭ４に格納する。

【０００６】ところで、演算とデータの格納を行ってい
る時に主電源がＯＦＦされると、主電源は下降し、その
電圧は４．００Ｖから４．４０Ｖの危険電圧範囲にな
る。このとき、メモリバックアップＩＣ２内のコンパレ
ータ２０は、抵抗（Ｒ６）１６と抵抗（Ｒ７）１７の分
圧値が基準電圧電源２１の電圧より下がった時点で、出
力がロウレベルに切り換わる。その結果、ＴＣ端子に接
続されたコンデンサ８の電荷がコンパレータ２０を介し
て放電され、バッファ２３の出力がロウレベルとなって
ＲＥＳＥＴバー出力端子もロウレベルとなる。これによ
り、ＣＰＵ３のＲＥＳＥＴバー入力端子がロウレベルと
なり、ＣＰＵ３はリセット状態となる。また、バッファ
２４の出力もロウレベルとなるため、トランジスタ（Ｑ
２）２６はＯＦＦし、ＣＳバー出力端子は抵抗（Ｒ９）
３０によりＶｏｕｔ端子の電圧に吊られる。

【０００７】また、主電源が上記危険電圧範囲からさら
に下降して３．１５Ｖから３．４５Ｖの異常電圧範囲に
なると、コンパレータ１８は、抵抗（Ｒ３）１４と抵抗
（Ｒ４）１５の分圧値が基準電圧電源１９の電圧より下
がった時点で、出力をオープンとし、トランジスタ（Ｑ
１）２８をＯＦＦする。Ｖｏｕｔ端子の電圧は、電源電
圧Ｖｃｃからバックアップ電池７が接続されたＶｂａｔ
ｔ端子の出力電圧に切り換わり、ここでバックアップ状
態となる。

【０００８】図６（Ａ）〜（Ｆ）は、ＳＲＡＭ４のライ
トバスサイクルにおけるタイミング波形を示すものであ
り、ここではＣＰＵ３のライトバスサイクル実行中にリ
セットが発生した場合を例にとってある。ＳＲＡＭ４は
ＣＥ２コントロールでライトされ、ＣＰＵ３は２クロッ
クで１バスサイクルが可能とする。しかし、ＳＲＡＭ４
のライトバスサイクルでは２ウェイトクロックが挿入さ
れ、図６（Ａ）に示すＣＰＵクロックのように合計４ク
ロックを１バスサイクルとしているが、４クロック目に
入る時点でリセットされている。図６（Ｂ）に示す信号
Ｔ１１は、メモリバックアップＩＣ２のＲＥＳＥＴバー
出力端子から出力されるＲＥＳＥＴバー出力である。図
６（Ｃ）に示すアドレスデータは、ＣＰＵ３のバス９が
包括するアドレスバスのデータであり、ＣＰＵクロック
Ｔ１の立ち下がりから信号Ｔ１１がロウレベルになるＣ
ＰＵクロックのＴＩの立ち下がりまで確定している。信
号Ｔ１４は、ＣＰＵ３のＣＳ出力端子からＳＲＡＭ４の
ＣＥ２入力端子に供給される信号であり、ＣＰＵクロッ
クのＴｗの立ち下がりでハイレベルとなり、信号Ｔ１１
がロウレベルになるＣＰＵクロックのＴＩの立ち下がり
でロウレベルとなる。信号Ｔ１５は、ＣＰＵ３のＷＥバ
ー出力端子からＳＲＡＭ４のＷＥバー入力端子とワーク
ＲＡＭ６のＷＥバー入力端子に供給される信号であり、
ＣＰＵクロックＴ２の立ち上がりでロウレベルとなり、
信号Ｔ１１がロウレベルになるＣＰＵクロックのＴＩの
立ち下がりでハイレベルとなる。図６（Ｆ）に示すデー
タは、ＣＰＵ３のバス９が包括するデータバスのデータ
であり、ＣＰＵクロックＴ２の立ち上がりから信号Ｔ１
１がロウレベルになるＣＰＵクロックＴＩの立ち下がり
までＣＰＵ３が出力する。

【０００９】ＳＲＡＭ４は、アドレスデータのライトサ
イクル時間ｔＷＣ、信号Ｔ１４のチップイネーブル入力
ＣＥ２からＷＥバー・セットまでの時間ｔＣＷ２、信号
Ｔ１５のライトパルス幅ｔＷＰ、データの入力データセ
ット時間ｔＤＷと入力データホールド時間ｔＤＨを、い
ずれも規定値として規格を守る必要がある。しかしなが
ら、従来の演算処理装置１は、ＣＰＵ３がＳＲＡＭ４に
ライトバスサイクルを実行している最中に主電源が低下
してリセットされる可能性があり、ライトサイクル時間
ｔＷＣ、チップイネーブル入力ＣＥ２からＷＥバー・セ
ットまでの時間ｔＣＷ２、ライトパルス幅ｔＷＰ、入力
データセット時間ｔＤＷ、入力データホールド時間ｔＤ
Ｈが規定値を満たすことができないといった欠点を抱え
るものであった。

【００１０】図７は、上記演算処理装置１の欠点を改良
した他の従来の演算処理装置の一例を示す回路構成図で
ある。同図に示す演算処理装置３１は、ＣＰＵ３にシス
テムリセットＩＣ１２を接続したものであり、このシス
テムリセットＩＣ１２が、ＣＰＵ３の立ち上がりエッジ
トリガのノンマスカブル割り込みＮＭＩ入力端子を制御
するようになっている。メモリバックアップＩＣ２、Ｃ
ＰＵ３、ＳＲＡＭ４、プログラムＲＯＭ５、ワークＲＡ
Ｍ６、バックアップ電池７、コンデンサ８、ＣＰＵのア
ドレスバス、データバス、コントロールバス９に関して
は、前記演算処理装置１と同様である。

【００１１】主電源をＯＮすると、システムリセットＩ
Ｃ１２、メモリバックアップＩＣ２、ＣＰＵ３、ＳＲＡ
Ｍ４、プログラムＲＯＭ５、ワークＲＡＭ６のＶｃｃに
＋５Ｖが供給され、システムが起動する。主電源の出力
電圧が上昇し、３．１５Ｖから３．４５Ｖの範囲となる
と、図５に示したトランジスタ（Ｑ１）２８がＯＮし、
Ｖｏｕｔ端子はＶｂａｔｔ端子の出力電圧から電源電源
Ｖｃｃの出力電圧に切り換わる。そして、さらに主電源
の出力電圧が上昇し４．００Ｖから４．４０Ｖの範囲と
なるとリセット解除状態となり、コンデンサ８の充電時
間が経過した後、プログラムＲＯＭ５から動作プログラ
ムをフェッチしたＣＰＵ３が動作を開始する。また、Ｓ
ＲＡＭ４のＣＥ１バー入力端子がロウレベルとなり、Ｓ
ＲＡＭ４はバックアップ状態からリード／ライト可能状
態となる。

【００１２】なお、主電源の出力電圧がさらに上昇して
４．５１Ｖから４．６９Ｖの範囲となると、図８に示し
たコンパレータ３２ａの抵抗（Ｒ１）１０と抵抗（Ｒ
２）１１による分圧値が基準電圧電源１３を越えるた
め、その時点でＩＮＴ出力端子がロウレベルとなる。こ
こでは、ＣＰＵ３のＮＭＩ入力端子がシステムリセット
ＩＣ１２のＩＮＴ出力端子に接続してあるため、ＮＭＩ
入力端子も同時にロウレベルとなる。かくして、上記演
算処理装置３１は、演算処理装置１と同様の立ち上がり
経過を踏んで起動され、起動後にＣＰＵ３がプログラム
ＲＯＭ５からフェッチした動作プログラムに従い、演算
を繰り返し、ワークＲＡＭ６に演算途中のデータや演算
結果のデータを格納したり、バックアップの必要のある
データをＳＲＡＭ４に格納する。

【００１３】ところで、演算とデータの格納を行ってい
る時に主電源がＯＦＦされると、主電源は下降し４．６
９Ｖから４．５１Ｖの範囲となる。このとき、システム
リセットＩＣ１２内のコンパレータ３２ａは、抵抗（Ｒ
１）１０と抵抗（Ｒ２）１１の分圧値が基準電圧電源１
３の電圧より下がった時点で、出力をオープンとし、Ｉ
ＮＴ出力端子は、抵抗（Ｒ１０）３２を介して電源電圧
Ｖｃｃを出力する。ＣＰＵ３は、ＮＭＩ入力端子にて信
号の立ち上がりエッジを受信し、ノンマスカブル割り込
みプログラムを実行を移す。ノンマスカブル割り込みプ
ログラムには、バックアップに必要なデータをＳＲＡＭ
４に転送する転送プログラムが含まれており、この転送
プログラムを実行することによりバックアップを必要と
するデータをＳＲＡＭ４に転送するようになっている。
転送プログラム実行後、ＣＰＵ３はソフトウェアに従っ
てホールド状態に入る。

【００１４】主電源の電圧がさらに下降し４．００Ｖか
ら４．４０Ｖの範囲になると、ＣＰＵ３はリセット状態
となり、ＣＳバー出力端子は抵抗（Ｒ９）３０によりＶ
ｏｕｔ端子に吊り下げられる。そして、主電源がさらに
下降し３．１５Ｖから３．４５Ｖの範囲になると、トラ
ンジスタ（Ｑ１）２８がＯＦＦし、Ｖｏｕｔ端子の電圧
は、電源電圧Ｖｃｃからバックアップ電池７が接続され
たＶｂａｔｔ端子の電圧に切り換わり、バックアップ状
態となる。

【００１５】図９（Ａ）〜（Ｄ）は、主電源ＯＮ時とＯ
ＦＦ時の信号波形を例示するものである。図９（Ａ）に
示すＴＶｃｃは、主電源電圧である。図９（Ｂ）に示す
Ｔ１０は、ＣＰＵ３のＮＭＩ入力端子の電圧である。図
９（Ｃ）に示すＴ１１は、ＣＰＵ３のＲＥＳＥＴバー入
力端子の電圧である。図９（Ｄ）に示すＴ１２は、ＳＲ
ＡＭ４のＣＥ１バー入力端子の電圧である。主電源をＯ
Ｎすると主電源電圧が上昇し、３．１５Ｖから３．４５
Ｖの範囲で、Ｔ１２はＶｂａｔｔ端子の電圧からＶｃｃ
端子の電圧へと切り換わる。主電源電圧が４．００Ｖか
ら４．４０Ｖの範囲では、メモリバックアップＩＣ２の
ＴＣ端子に接続されたコンデンサ８に充電が開始され、
リセット期間後にＴ１１はハイレベルとなり、Ｔ１２は
ロウレベルになる。主電源電圧が４．５１Ｖから４．６
９Ｖの範囲では、Ｔ１０はロウレベルとなる。一方ま
た、主電源をＯＦＦすると主電源電圧は下降し、４．５
１Ｖから４．６９Ｖの範囲でＴ１０はハイレベルとな
り、ＣＰＵ３がノンマスカブル割り込みプログラムを実
行する。主電源電圧が４．００Ｖから４．４０Ｖの範囲
ではＴ１１がロウレベルとなり、ＣＰＵ３はリセットさ
れる。なお、ノンマスカブル割り込みプログラムは、こ
の時点までに終了していなければならず、Ｔ１２はハイ
レベルとなる。さらに、主電源電圧が３．１５Ｖから
３．４５Ｖの範囲では、Ｔ１２はＶｃｃ端子電圧からＶ
ｂａｔｔ端子電圧へと切り換わる。

【００１６】

【発明が解決しようとする課題】上記従来の演算処理装
置３１は、ＣＰＵ３がノンマスカブル割り込みプログラ
ムを実行する時間が、ノンマスカブル割り込みに入って
からリセットされるまでの時間であり、この時間は電源
回路の容量によって左右される。このため、電源回路の
容量が少ない場合は、このノンマスカブル割り込み処理
期間をさほど確保することができず、この期間内にＳＲ
ＡＭ４に転送すべきデータが多数存在する場合は、転送
し切れない場合もあり、バックアップ不全を招くことが
ある等の課題があった。また、主電源電圧が低下してノ
ンマスカブル割り込みプログラムに入り、さらに一旦は
主電源電圧が低下したものの、リセットされる電圧まで
低下することなく主電源電圧が回復した場合、ノンマス
カブル割り込みプログラムによるソフトウェアホールド
を解除し、動作プログラムを最初から実行し直す処理が
必要であり、ＣＰＵ３の動作復帰に時間がかかる等の課
題があった。

【００１７】また、特開昭５９−２０２５２６号「制御
回路における電圧降下保護回路」には、ＣＰＵからのア
クセス信号に応じてＲＡＭに読み書きと動作を行いつつ
ＣＰＵが制御プログラムを実行し、ＣＰＵとＲＡＭに供
給される動作電圧が所定電圧以下となったときに、ＲＡ
Ｍに供給する動作電圧をバックアップ電源に切り換え、
かつまたプログラムの進行を停止させるとともにＲＡＭ
に対する読み書き動作を停止するようにした演算処理装
置が開示されている。この装置は、電源電圧が瞬時低下
して復帰したときに、ＲＡＭに対する読み書きは停止で
きたのにリセットがかからないままＣＰＵがＲＡＭと切
り離された状態で動作を継続するといった不都合を排除
するため、ＣＰＵのプログラムの進行を停止し、同時に
またＲＡＭに対する読み書きを停止するようにしただけ
のものである。このため、ＲＡＭに対してＣＰＵが書き
込み動作を行っている最中に電源が瞬断したようなとき
に、ＣＰＵがプログラムの進行を停止し、ＲＡＭに対す
る読み書きも停止してしまう結果、書き込み中のデータ
の一部がＲＡＭに書き込まれないまま消失する恐れがあ
るといった課題を抱えるものであった。

【００１８】本発明は、上記課題を解決したものであ
り、スタティックＲＡＭへのデータ書き込み中はＣＰＵ
のリセット動作が行われないようにし、スタティックＲ
ＡＭへの誤ライトを防止することを目的とするものであ
る。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、主電源を供給され、所要の動作プログラ
ムに従って演算処理を行うＣＰＵと、該ＣＰＵの演算処
理データのうち前記主電源遮断後もバックアップする必
要のあるデータを保存するスタティックＲＡＭと、前記
主電源の電圧が、リセット要求電圧に近いホールド要求
電圧まで下降したときに、前記ＣＰＵを実行中のバスサ
イクルを完結して動作停止するホールド状態とし、前記
主電源の電圧が前記リセット要求電圧まで下降したとき
に、前記ＣＰＵをリセットするとともに前記スタティッ
クＲＡＭをリード／ライト可能状態からバックアップ状
態に切り換える監視制御手段とを具備することを特徴と
するものである。

【００２０】また、本発明は、前記監視制御手段が、前
記主電源の電圧が、前記ホールド要求電圧まで下降した
ことを検出し、前記ＣＰＵに対し実行中のバスサイクル
を完結して動作停止するホールド状態とするホールド要
求を出力するシステムリセットＩＣと、前記主電源の電
圧が前記リセット要求電圧まで下降したときに、前記Ｃ
ＰＵをリセットするとともに前記スタティックＲＡＭを
リード／ライト可能状態からバックアップ状態に切り換
えるメモリバックアップＩＣとからなることを特徴とす
るものである。

【００２１】また、前記監視制御手段が、前記主電源の
投入後に主電源電圧が前記リセット要求電圧を越えたと
きに、前記ＣＰＵのリセットを解除するとともに前記ス
タティックＲＡＭをバックアップ状態からリード／ライ
ト可能状態に切り換え、前記主電源電圧が前記ホールド
要求電圧を越えたときに、前記ＣＰＵのホールド状態を
解除することを特徴とするものである。

【００２２】さらにまた、前記ＣＰＵは、前記スタティ
ックＲＡＭに保存するバックアップデータとして、同一
データを３個又はそれ以上の奇数個まとめてライトする
ことを特徴とするものである。

【００２３】

【発明の実施の形態】以下、本発明の実施形態を図１な
いし図３を参照して説明する。図１は、本発明の演算処
理装置の一実施形態を示す回路構成図、図２は、図１に
示したシステムリセットＩＣの詳細回路図、図３は、図
１に示した回路各部の信号波形図である。

【００２４】図１に示す演算処理装置５１は、システム
リセットＩＣ５２のＨＯＬＤ要求出力端子をＣＰＵ３の
ＨＯＬＤ要求入力端子に接続したものである。すなわ
ち、システムリセットＩＣ５２は、図２に示したよう
に、ＣＰＵ３のＮＭＩ入力端子ではなくＨＯＬＤ要求入
力端子を制御するものであり、この点が従来装置３１と
異なる。ＣＰＵ３は、ＨＯＬＤ要求入力端子がハイレベ
ルであればホールド状態となり、ロウレベルでホールド
解除状態となる。従って、演算処理装置５１は、システ
ムリセットＩＣ５２を用いてＣＰＵ３をホールド状態に
する点と、システムリセットＩＣ５２よりも監視電圧の
低いメモリバックアップＩＣ２を用いてＣＰＵ３をリセ
ットする点に、最大の特徴がある。

【００２５】ここでは、主電源電圧を、ホールド要求電
圧Ｖｈとリセット要求電圧Ｖｒと電源切り換え電圧Ｖｓ
の３電圧をしきい値に監視しており、本実施形態の場
合、ホールド要求電圧；Ｖｈ＝４．６±０．９Ｖリセット要求電圧；Ｖｒ＝４．２±０．２Ｖ電源切り換え電圧；Ｖｓ＝３．３±０．１５Ｖに設定してある。ただし、ここに使用した「ホールド要
求」や「リセット要求」なる用語は、主電源電圧が定格
電圧から下降していったときのＣＰＵ３に対する要求に
沿って見た電圧を指すものであり、主電源電圧が零から
上昇していく場合には、「ホールド要求」を「ホールド
解除要求」と、また「リセット要求」を「リセット解除
要求」と読み替えた方が理解しやすい。

【００２６】主電源をＯＮすると、システムリセットＩ
Ｃ５２、メモリバックアップＩＣ２、ＣＰＵ３、ＳＲＡ
Ｍ４、プログラムＲＯＭ５、ワークＲＡＭ６のＶｃｃ端
子に＋５Ｖが供給され、システムが起動する。主電源電
圧が上昇し、３．１５Ｖから３．４５Ｖの範囲の電源切
り換え電圧Ｖｓに至ると、図５に示したメモリバックア
ップＩＣ２内のトランジスタ（Ｑ１）２８がＯＮし、Ｖ
ｏｕｔ端子はＶｂａｔｔ端子電圧からＶｃｃ端子電圧に
切り換わる。そして、さらに主電源電圧が上昇し４．０
０Ｖから４．４０Ｖの範囲のリセット要求電圧Ｖｒに至
ると、リセット解除状態となり、プログラムＲＯＭ５か
ら動作プログラムをフェッチしたＣＰＵ３が動作を開始
する。また、ＳＲＡＭ４のＣＥ１バー入力端子がロウレ
ベルとなるため、ＳＲＡＭ４はバックアップ状態からリ
ード／ライト可能状態となる。

【００２７】なお、さらに主電源が上昇して行き４．５
１Ｖから４．６９Ｖの範囲のホールド要求電圧Ｖｈに至
ると、システムリセットＩＣ５２内のコンパレータ５２
ａは、抵抗（Ｒ１）１０と抵抗（Ｒ２）１１の分圧値が
基準電圧電源１３の電圧を越え、その時点でＨＯＬＤ要
求出力端子はロウレベルとなる。ＣＰＵ３のＨＯＬＤ要
求入力端子はシステムリセットＩＣ５２のＨＯＬＤ要求
出力端子に接続されているため、これと同時にＣＰＵ３
のＨＯＬＤ要求入力端子もロウレベルとなる。かくし
て、演算処理装置５１は動作可能となり、ＣＰＵ３がプ
ログラムＲＯＭ５からフェッチした動作プログラムに従
い、演算を繰り返し、ワークＲＡＭ６に演算途中のデー
タや演算結果のデータを格納したり、バックアップの必
要のあるデータをＳＲＡＭ４に格納する。

【００２８】ところで、演算とデータの格納を行ってい
る時に主電源がＯＦＦされると、主電源電圧は下降し
４．６９Ｖから４．５１Ｖの範囲のホールド要求電圧Ｖ
ｈとなる。この場合、システムリセットＩＣ５２内のコ
ンパレータ５２ａは、抵抗（Ｒ１）１０と抵抗（Ｒ２）
１１の分圧値が基準電圧電源１３の電圧よりも下がった
時点で、出力をオープンとする。その結果、ＨＯＬＤ要
求出力端子は、抵抗（Ｒ１０）３２を通して電源電圧Ｖ
ｃｃを出力する。ＨＯＬＤ要求入力端子にハイレベルの
ＨＯＬＤ要求を供給されたＣＰＵ３は、実行中のバスサ
イクルを終了し、バス・アービトレーションを行い、Ｈ
ＯＬＤ要求よりも優先順位の高いバスサイクルがなけれ
ばバスを解放し、ホールド状態となる。すなわち、現在
実行中のライトバスサイクルを完了した上で、ＣＰＵ３
は動作停止状態に至る。

【００２９】主電源電圧がさらに下降して４．００Ｖか
ら４．４０Ｖの範囲のリセット要求電圧Ｖｒになると、
メモリバックアップＩＣ２内のコンパレータ２０は、抵
抗（Ｒ６）１６と抵抗（Ｒ７）１７の分圧値が基準電圧
電源２１の電圧よりも下がった時点で、出力をロウレベ
ルに切り換える。これにより、ＴＣ端子に接続されたコ
ンデンサ８の電荷がコンパレータ２０を介して放電さ
れ、バッファ２３の出力はロウレベルとなり、ＲＥＳＥ
Ｔバー出力端子もロウレベルとなる。その結果、ＣＰＵ
３のＲＥＳＥＴバー入力端子もロウレベルとされ、ＣＰ
Ｕ３はリセット状態となる。一方また、バッファ２４の
出力もロウレベルとなり、トランジスタ（Ｑ２）２６は
ＯＦＦし、ＣＳバー出力端子は抵抗（Ｒ９）３０により
Ｖｏｕｔ端子の電圧となる。このため、ＣＰＵ３のリセ
ットと同時にＳＲＡＭ４に対するリード／ライトは禁止
される。

【００３０】また、主電源電圧がさらに下降して３．１
５Ｖから３．４５Ｖの範囲の電源切り換え電圧Ｖｓにな
ると、コンパレータ１８は、抵抗（Ｒ３）１４と抵抗
（Ｒ４）１５の分圧値が基準電圧電源１９の電圧よりも
下がった時点で、出力をオープンとし、トランジスタ
（Ｑ１）２８をＯＦＦする。Ｖｏｕｔ端子の電圧は、Ｖ
ｃｃ端子電圧からＶｂａｔｔ端子電圧すなわちバックア
ップ電池７の出力電圧に切り換わり、バックアップ状態
となる。

【００３１】図３には、主電源ＯＮ時とＯＦＦ時の信号
波形が例示してある。図３（Ａ）に示すＴＶｃｃは、主
電源電圧である。図３（Ｂ）に示すＴ１０は、ＣＰＵ３
のＨＯＬＤ要求入力端子の電圧である。図３（Ｃ）に示
すＴ１１は、ＣＰＵ３のＲＥＳＥＴバー入力端子の電圧
である。図３（Ｄ）に示すＴ１２は、ＳＲＡＭ４のＣＥ
１バー入力端子の電圧である。主電源をＯＮすると、ま
ず主電源電圧が３．１５Ｖから３．４５Ｖの範囲で、Ｔ
１２のＶｏｕｔ端子電圧がＶｂａｔｔ端子電圧からＶｃ
ｃ端子電圧に切り換わる。主電源電圧が４．００Ｖから
４．４０Ｖの範囲では、メモリバックアップＩＣ２のＴ
Ｃ端子に接続したコンデンサ８に充電が開始され、リセ
ット期間後にＴ１１はハイレベルとなり、Ｔ１２はロウ
レベルになる。主電源電圧が４．５１Ｖから４．６９Ｖ
の範囲では、Ｔ１０はロウレベルとなる。

【００３２】一方また、主電源をＯＦＦすると電圧が低
下して行き、主電源電圧が４．５１Ｖから４．６９Ｖの
範囲でＴ１０はハイレベルとなり、ＣＰＵ３がＨＯＬＤ
要求を受ける。その結果、ＨＯＬＤ要求よりも上位の優
先権のバスサイクルがなければ、ホールド状態に入る。
また、主電源電圧が４．００Ｖから４．４０Ｖの範囲で
は、Ｔ１１がロウレベルとなってＣＰＵ３がリセットさ
れ、Ｔ１２がハイレベルとなり、ＳＲＡＭ４がバックア
ップ状態となる。さらに、主電源電圧が３．１５Ｖから
３．４５Ｖの範囲では、Ｔ１２のＶｏｕｔ端子電圧は、
Ｖｃｃ端子電圧からＶｂａｔｔ端子電圧に切り換わる。

【００３３】このように、上記演算処理装置５１によれ
ば、主電源の電圧が、リセット要求電圧Ｖｒに近いホー
ルド要求電圧Ｖｈまで下降したときに、ＣＰＵ３を実行
中のバスサイクルを完結して動作停止するホールド状態
とし、主電源電圧がリセット要求電圧Ｖｒまで下降した
ときに、ＣＰＵ３をリセットするとともにＳＲＡＭ４を
リード／ライト可能状態からバックアップ状態に切り換
える構成としたから、仮にＳＲＡＭ４に対するライトバ
スサイクル中に主電源電圧がホールド要求電圧まで下降
しても、例えばノンマスカブル割り込みプログラムを実
行し、その間にバックアップデータをＳＲＡＭに転送
し、その後にソフトウェアホールド状態に至るといった
従来装置のように、制約された時間内でＳＲＡＭ４のラ
イトサイクル時間ｔＷＣ、チップイネーブル入力ＣＥ２
からＷＥバー・セットまでの時間ｔＣＷ２、ライトパル
ス幅ｔＷＰ、入力データセット時間ｔＤＷ、入力データ
ホールド時間ｔＤＨに課せられた規定値を確保できない
ために、結局は誤ライトを招くといったことはなく、Ｃ
ＰＵ３は実行中のライトバスサイクルを終えてそのまま
停止状態を維持するため、ＳＲＡＭ４に対するライトバ
スサイクルを確実に完了させてＳＲＡＭ４に対する誤ラ
イトを防止することができ、また主電源電圧が一時的に
ホールド要求電圧Ｖｈを割り込んでも、リセット要求電
圧Ｖｒまで低下しなかった場合は、主電源電圧がホール
ド要求電圧Ｖｈ以上に回復した時点でＣＰＵ３をホール
ド状態からそのまま動作再開させることができ、これに
より動作プログラムの再読み込み等に伴い時間をロスす
るといった不都合を回避し、効率的なＣＰＵ３の利用が
可能である。

【００３４】また、主電源電圧が、ホールド要求電圧Ｖ
ｈまで下降したことを検出し、ＣＰＵ３に対し実行中の
バスサイクルを完結して動作停止するホールド状態とす
るホールド要求を出力するシステムリセットＩＣ５２
と、主電源電圧がリセット要求電圧Ｖｒまで下降したと
きに、ＣＰＵ３をリセットするとともにスタティックＲ
ＡＭ４をリード／ライト可能状態からバックアップ状態
に切り換えるメモリバックアップＩＣ２とにより監視制
御手段を構成したので、システムリセットＩＣ５２のホ
ールド要求出力端子をＣＰＵ３のホールド要求入力端子
に接続し、メモリバックアップＩＣ２のリセット出力端
子をＣＰＵ３のリセット入力端子に接続することで、主
電源が瞬断したときや主電源を切断したときのバックア
ップデータの誤ライトを防止することができる。

【００３５】また、主電源の投入後に主電源電圧が前記
リセット要求電圧Ｖｒを越えたときに、ＣＰＵ３のリセ
ットを解除するとともにＳＲＡＭ４をバックアップ状態
からリード／ライト可能状態に切り換え、主電源電圧が
ホールド要求電圧Ｖｈを越えたときに、ＣＰＵ３のホー
ルド状態を解除するようにしたから、主電源投入時にリ
ード／ライト可能状態に至る前にＣＰＵ３が動作してし
まい、バックアップ状態にあって読み書きのできないＳ
ＲＡＭ４に対しデータを書き込もうとしてしまい、結局
誤ライトが発生するといった不都合を排除することがで
きる。

【００３６】なお、上記実施形態において、ＳＲＡＭ４
への誤ライト排除を徹底するため、ＳＲＡＭ４に書き込
むバックアップデータとして、同一データを３個又はそ
れ以上の奇数個まとめてライトするようＣＰＵ３の動作
ソフトウェアを規定することもできる。奇数個ｎのデー
タをライトするのは、以下の理由による。すなわち、奇
数個ｎのデータを書き換えている途中でホールド要求が
あり、既に書き換え終えたデータがｎ個に満たないｘ個
であったとすると、次に電源を投入した時点での書き換
え前のデータは（ｎ−ｘ）個、書き換え済みのデータが
ｘ個となる。この場合、ｎは奇数であるからｎ−ｘがｘ
に一致することはあり得ず、必ずｎ−ｘ＞ｘか又はｎ−
ｘ＜ｘとなる。このため、電源投入時点でデータ数の多
い方のデータを採用することができ、ＣＰＵ３に課す同
一データを奇数個ライトするソフトウェアでもってＳＲ
ＡＭ４による正確かつ確実なデータバックアップを側面
支援することができる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
主電源の電圧が、リセット要求電圧に近いホールド要求
電圧まで下降したときに、ＣＰＵを実行中のバスサイク
ルを完結して動作停止するホールド状態とし、主電源の
電圧が前記リセット要求電圧まで下降したときに、ＣＰ
ＵをリセットするとともにスタティックＲＡＭをリード
／ライト可能状態からバックアップ状態に切り換える構
成としたから、仮にスタティックＲＡＭに対するライト
バスサイクル中に主電源電圧がホールド要求電圧まで下
降しても、例えばノンマスカブル割り込みプログラムを
実行し、その間にバックアップデータをスタティックＲ
ＡＭに転送し、その後にソフトウェアホールド状態に至
るといった従来装置のように、制約された時間内でスタ
ティックＲＡＭのライトサイクル時間ｔＷＣ、チップイ
ネーブル入力ＣＥ２からＷＥバー・セットまでの時間ｔ
ＣＷ２、ライトパルス幅ｔＷＰ、入力データセット時間
ｔＤＷ、入力データホールド時間ｔＤＨに課せられた規
定値を確保することができず、結局は誤ライトを招くと
いったことはなく、ＣＰＵは実行中のライトバスサイク
ルを終えてそのまま停止状態を維持するため、スタティ
ックＲＡＭに対するライトバスサイクルを確実に完了さ
せてスタティックＲＡＭに対する誤ライトを防止するこ
とができ、また主電源電圧が一時的にホールド要求電圧
を割り込んでも、リセット要求電圧まで低下しなかった
場合は、主電源電圧がホールド要求電圧以上に回復した
時点でＣＰＵをホールド状態からそのまま動作再開させ
ることができ、これにより動作プログラムの再読み込み
等に伴い時間をロスするといった不都合を回避し、効率
的なＣＰＵの利用が可能である等の効果を奏する。

【００３８】また、本発明は、前記監視制御手段が、前
記主電源の電圧が、前記ホールド要求電圧まで下降した
ことを検出し、前記ＣＰＵに対し実行中のバスサイクル
を完結して動作停止するホールド状態とするホールド要
求を出力するシステムリセットＩＣと、前記主電源の電
圧が前記リセット要求電圧まで下降したときに、前記Ｃ
ＰＵをリセットするとともに前記スタティックＲＡＭを
リード／ライト可能状態からバックアップ状態に切り換
えるメモリバックアップＩＣとからなるため、システム
リセットＩＣのホールド要求出力端子をＣＰＵのホール
ド要求入力端子に接続し、メモリバックアップＩＣのリ
セット出力端子をＣＰＵのリセット入力端子に接続する
ことで、主電源が瞬断したときや主電源を切断したとき
のバックアップデータの誤ライトを防止することができ
る等の効果を奏する。

【００３９】さらにまた、ＣＰＵは、スタティックＲＡ
Ｍに保存するバックアップデータとして、同一データを
３個又はそれ以上の奇数個まとめてライトするようにし
たから、奇数個のデータを書き換えている途中でホール
ド要求があり、既に書き換え終えたデータが全数に満た
ない数であった場合、書き換え前のデータと書き換え済
みのデータが一致することはあり得ず、必ずどちらか一
方のデータ数が他方のデータ数を上回るため、次の電源
投入時点でデータ数の多い方のデータを迷わず採用する
ことができ、ＣＰＵに課すソフトウェアをもってスタテ
ィックＲＡＭによる正確かつ確実なデータバックアップ
を側面支援することができる等の効果を奏する。

【図面の簡単な説明】

【図１】本発明の演算処理装置の一実施形態を示す回路
構成図である。

【図２】図１に示したシステムリセットＩＣの詳細回路
図である。

【図３】図１に示した回路各部の信号波形図である。

【図４】従来の演算処理装置の一例を示す回路構成図で
ある。

【図５】図４に示したメモリバックアップＩＣの詳細回
路図である。

【図６】図４に示した回路各部の信号波形図である。

【図７】従来の演算処理装置の他の一例を示す回路構成
図である。

【図８】図７に示したシステムリセットＩＣの詳細回路
図である。

【図９】図７に示した回路各部の信号波形図である。

【符号の説明】

１，３１，５１演算処理装置２メモリバックアップＩＣ３ＣＰＵ４ＳＲＡＭ５プログラムＲＯＭ６ワークＲＡＭ７バックアップ電池８リセット時間を決定するコンデンサ９バス

Claims

【特許請求の範囲】

【請求項１】主電源を供給され、所要の動作プログラ
ムに従って演算処理を行うＣＰＵと、該ＣＰＵの演算処
理データのうち前記主電源遮断後もバックアップする必
要のあるデータを保存するスタティックＲＡＭと、前記
主電源の電圧が、リセット要求電圧に近いホールド要求
電圧まで下降したときに、前記ＣＰＵを実行中のバスサ
イクルを完結して動作停止するホールド状態とし、前記
主電源の電圧が前記リセット要求電圧まで下降したとき
に、前記ＣＰＵをリセットするとともに前記スタティッ
クＲＡＭをリード／ライト可能状態からバックアップ状
態に切り換える監視制御手段とを具備することを特徴と
する演算処理装置。
【請求項２】前記監視制御手段は、前記主電源の電圧
が、前記ホールド要求電圧まで下降したことを検出し、
前記ＣＰＵに対し実行中のバスサイクルを完結して動作
停止するホールド状態とするホールド要求を出力するシ
ステムリセットＩＣと、前記主電源の電圧が前記リセッ
ト要求電圧まで下降したときに、前記ＣＰＵをリセット
するとともに前記スタティックＲＡＭをリード／ライト
可能状態からバックアップ状態に切り換えるメモリバッ
クアップＩＣとからなることを特徴とする請求項１記載
の演算処理装置。
【請求項３】前記監視制御手段は、前記主電源の投入
後に主電源電圧が前記リセット要求電圧を越えたとき
に、前記ＣＰＵのリセットを解除するとともに前記スタ
ティックＲＡＭをバックアップ状態からリード／ライト
可能状態に切り換え、前記主電源電圧が前記ホールド要
求電圧を越えたときに、前記ＣＰＵのホールド状態を解
除することを特徴とする請求項１記載の演算処理装置。
【請求項４】前記ＣＰＵは、前記スタティックＲＡＭ
に保存するバックアップデータとして、同一データを３
個又はそれ以上の奇数個まとめてライトすることを特徴
とする請求項１記載の演算処理装置。