JP2006195565A - 半導体記憶装置の制御方法、メモリカード、及びホスト機器 - Google Patents
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Abstract
【解決手段】第1の論理ブロックに複数の第2の論理ブロックが設定され、前記第2の論理ブロックにデータを書き込むとき、現在の第2の論理ブロックのアドレスの次のアドレスを期待値として書き込み待ちとし、書き込み済みの前記第2の論理ブロックのデータを保護する場合、前記次のアドレスをスキップし、別のアドレスを期待値とする。
【選択図】図1
Description
次に、図1、図12を参照して、本実施形態の動作について説明する。
Claims (6)
- 複数のブロックを有し、前記ブロックを消去単位としてデータを消去可能な半導体記憶装置の制御方法であって、
書き込み済みのデータを保護する場合、前記書き込み済みのデータが格納されたアドレスと同一のメモリセルを共有するアドレスをスキップして別のアドレスを期待値とし、
データ書き込み時に、その書き込み対象のアドレスが前記期待値かどうかを判別し、
前記書き込み対象のアドレスが前記期待値と異なる場合、前記書き込み済みのデータが格納されたブロックとは別のブロックに、書き込み対象のデータを格納する
ことを特徴とする半導体記憶装置の制御方法。 - 前記メモリセルは、1つのメモリセルに少なくとも2ページの同一カラムのデータを記憶することを特徴とする請求項1記載の半導体記憶装置の制御方法。
- 電源が投入されたとき、電源が遮断される直前に書き込まれた論理ブロックの論理ブロックアドレスを検出し、
前記検出された第1の論理ブロックアドレスの次の第2の論理ブロックアドレスをスキップし、第3の論理ブロックアドレスを期待値として書き込み待ち状態とすることを特徴とする半導体記憶装置の制御方法。 - FAT(File Allocation Table)のデータの書き込みを検出し、
前記FATデータの書き込みが検出されたとき、前記FATデータの書き込み直前に第1の記憶領域に書き込まれた論理ブロックの第1の論理ブロックアドレスの次の第2の論理ブロックアドレスをスキップし、第3の論理ブロックアドレスを期待値として書き込み待ち状態とすることを特徴とする半導体記憶装置の制御方法。 - 請求項1,2,3,4のいずれかに記載の制御方法を実行する制御部を有することを特徴とするメモリカード。
- 請求項1,2,3,4のいずれかに記載の制御方法を実行する制御部を有することを特徴とするホスト機器。
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