JP2012256407A

JP2012256407A - 記憶装置

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Publication number: JP2012256407A
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Authority: JP
Inventors: Daisuke Matsubayashi; 大介松林
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2011-04-15
Filing date: 2012-04-10
Publication date: 2012-12-27
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Abstract

【課題】回路面積を小さくする。
【解決手段】記憶データとしてデータを記憶するメモリセルと、出力信号線と、電圧が与えられる配線と、を具備し、メモリセルは、記憶データと検索データの比較演算を行い、演算結果に応じて導通状態又は非導通状態になる比較回路と、記憶データの書き込み及び保持を制御する電界効果トランジスタと、を備え、比較回路が導通状態のときに、出力信号線の電圧値が配線の電圧と同等の値になる記憶装置。
【選択図】図１

Description

本発明の一態様は、記憶装置に関する。

近年、データの書き換えが可能な記憶装置の開発が進められている。

上記記憶装置としては、例えば連想メモリなどが挙げられる。

連想メモリとは、データの書き換えだけではなく、検索データに対して、メモリセルに記憶されているデータがどのようなデータであるかを判別することが可能な記憶装置である。

連想メモリは、例えばセットアソシアティブ方式のキャッシュメモリなどに用いられる。セットアソシアティブ方式とは、複数のタグにより構成されるデータ格納構造であり、該タグとして連想メモリが用いられる。上記キャッシュメモリに連想メモリを用いることにより、ＣＰＵとキャッシュメモリとのデータ通信を速くすることができる。

また、連想メモリにおけるメモリセルは、例えばデータを保持する記憶回路、該記憶回路に記憶されたデータと特定のデータを比較する複数の比較回路を用いて構成される（例えば特許文献１）。

特許文献１では、大小比較回路及び一致検出回路により複数ビットのデータについてもデータの判別が可能である。

特開２００４−２９５９６７号公報

従来の連想メモリでは、各メモリセルにおける回路面積が大きいといった問題があった。例えば、特許文献１に示す連想メモリでは、各メモリセルのトランジスタの数が１１個と多く、回路面積が大きい。

また、従来の連想メモリでは、オフ状態におけるトランジスタのリーク電流により、保持状態におけるメモリセルに記憶されたデータが変動してしまうといった問題があった。例えば、特許文献１に示す連想メモリでは、電源の供給を停止すると、トランジスタのリーク電流などによりデータが消失してしまう。そのため、データを保持している間は電源を供給し続けなければならず、消費電力が高くなってしまう。

本発明の一態様では、回路面積を小さくすること、及び保持状態におけるメモリセルに記憶されたデータの変動を抑制することの一つ又は複数を課題の一つとする。

本発明の一態様では、メモリセルに記憶されたデータと検索データを比較する比較回路と、該メモリセルに記憶されたデータの設定を制御する制御トランジスタを用いてメモリセルを構成することにより、メモリセルにおけるトランジスタの数を減らし、回路面積の縮小を図る。

また、本発明の一態様では、上記制御トランジスタとして、酸化物半導体などのワイドギャップ半導体を用いたチャネル形成層を含む電界効果トランジスタを用いることにより、オフ状態における制御トランジスタのリーク電流を低減し、制御トランジスタがオフ状態のときの、メモリセルに記憶されたデータの変動の抑制を図る。メモリセルに記憶されたデータの変動を抑制することにより、例えばメモリセルにデータを保持させながら電源供給を適宜停止することができるため、消費電力を低減することもできる。

本発明の一態様は、記憶データとしてデータを記憶するメモリセルと、出力信号線と、電圧が与えられる配線と、を具備し、メモリセルは、記憶データと検索データの比較演算を行い、記憶データの値が検索データの値よりも小さいときに導通状態になり、記憶データの値が検索データと一致するとき、又は記憶データの値が検索データの値よりも大きいときに非導通状態になる比較回路と、記憶データの書き込み及び保持を制御する電界効果トランジスタと、を備え、比較回路が導通状態のときに、出力信号線の電圧値が配線の電圧と同等の値になる記憶装置である。

本発明の一態様は、記憶データとしてデータを記憶するメモリセルと、出力信号線と、電圧が与えられる配線と、を具備し、メモリセルは、記憶データと検索データの比較演算を行い、記憶データの値が検索データの値よりも大きいときに導通状態になり、記憶データの値が検索データと一致するとき、又は記憶データの値が検索データの値よりも小さいときに非導通状態になる比較回路と、記憶データの書き込み及び保持を制御する電界効果トランジスタと、を備え、比較回路が導通状態のときに、出力信号線の電圧値が配線の電圧と同等の値になる記憶装置である。

また、本発明の一態様は、それぞれが記憶データとして１ビットのデータを記憶するＮ段（Ｎは２以上の自然数）のメモリセルと、第１の出力信号線と、第２の出力信号線と、電圧供給線と、第１乃至第Ｎ−１の接続配線と、を有し、Ｎ段のメモリセルのそれぞれは、１ビットの記憶データと１ビットの検索データの第１の比較演算を行い、１ビットの記憶データの値が１ビットの検索データの値よりも小さいときに導通状態になり、１ビットの記憶データの値が１ビットの検索データと一致するとき、又は１ビットの記憶データの値が１ビットの検索データの値よりも大きいときに非導通状態になる第１の比較回路と、１ビットの記憶データと１ビットの検索データの第２の比較演算を行い、１ビットの記憶データの値が１ビットの検索データの値よりも小さいとき、又は１ビットの記憶データの値が１ビットの検索データの値と一致するときに導通状態になり、１ビットの記憶データの値が１ビットの検索データの値よりも大きいときに非導通状態になる第２の比較回路と、１ビットの記憶データの書き込み及び保持を制御する電界効果トランジスタと、を備え、１段目のメモリセルの第１の比較回路は、導通状態又は非導通状態になることにより、電圧供給線と第１の出力信号線との電気的接続を制御する機能を有し、１段目のメモリセルの第２の比較回路は、導通状態又は非導通状態になることにより、電圧供給線と第１の接続配線との電気的接続を制御する機能を有し、Ｋ段目（Ｋは２以上Ｎ−１以下の自然数）のメモリセルの第１の比較回路は、導通状態又は非導通状態になることにより、第Ｋ−１の接続配線と第１の出力信号線との電気的接続を制御する機能を有し、Ｋ段目のメモリセルの第２の比較回路は、導通状態又は非導通状態になることにより、第Ｋ−１の接続配線と第Ｋの接続配線との電気的接続を制御する機能を有し、Ｎ段目のメモリセルの第１の比較回路は、導通状態又は非導通状態になることにより、第Ｎ−１の接続配線と第１の出力信号線との電気的接続を制御する機能を有し、Ｎ段目のメモリセルの第２の比較回路は、導通状態又は非導通状態になることにより、第Ｎ−１の接続配線と第２の出力信号線との電気的接続を制御する機能を有する記憶装置である。

また、本発明の一態様は、それぞれが記憶データとして１ビットのデータを記憶するＮ段（Ｎは２以上の自然数）のメモリセルと、第１の出力信号線と、第２の出力信号線と、電圧供給線と、第１乃至第Ｎ−１の接続配線と、を有し、Ｎ段のメモリセルのそれぞれは、１ビットの記憶データと１ビットの検索データの第１の比較演算を行い、１ビットの記憶データの値が１ビットの検索データの値よりも大きいときに導通状態になり、１ビットの記憶データの値が１ビットの検索データと一致するとき、又は１ビットの記憶データの値が１ビットの検索データの値よりも小さいときに非導通状態になる第１の比較回路と、１ビットの記憶データと１ビットの検索データの第２の比較演算を行い、１ビットの記憶データの値が１ビットの検索データの値よりも大きいとき、又は１ビットの記憶データの値が１ビットの検索データの値と一致するときに導通状態になり、１ビットの記憶データの値が１ビットの検索データの値よりも小さいときに非導通状態になる第２の比較回路と、１ビットの記憶データの書き込み及び保持を制御する電界効果トランジスタと、を備え、１段目のメモリセルの第１の比較回路は、導通状態又は非導通状態になることにより、電圧供給線と第１の出力信号線との電気的接続を制御する機能を有し、１段目のメモリセルの第２の比較回路は、導通状態又は非導通状態になることにより、電圧供給線と第１の接続配線との電気的接続を制御する機能を有し、Ｋ段目（Ｋは２以上Ｎ−１以下の自然数）のメモリセルの第１の比較回路は、導通状態又は非導通状態になることにより、第Ｋ−１の接続配線と第１の出力信号線との電気的接続を制御する機能を有し、Ｋ段目のメモリセルの第２の比較回路は、導通状態又は非導通状態になることにより、第Ｋ−１の接続配線と第Ｋの接続配線との電気的接続を制御する機能を有し、Ｎ段目のメモリセルの第１の比較回路は、導通状態又は非導通状態になることにより、第Ｎ−１の接続配線と第１の出力信号線との電気的接続を制御する機能を有し、Ｎ段目のメモリセルの第２の比較回路は、導通状態又は非導通状態になることにより、第Ｎ−１の接続配線と第２の出力信号線との電気的接続を制御する機能を有する記憶装置である。

上記本発明の一態様において、電界効果トランジスタをチャネルが形成される酸化物半導体層を含む構成にしてもよい。

本発明の一態様により、メモリセルにおけるトランジスタの数を少なくし、回路面積を小さくすることができる。また、本発明の一態様により、制御トランジスタがオフ状態のときの、メモリセルに記憶されたデータの変動を抑制することができる。

記憶装置の例を説明するための図。記憶装置の例を説明するための図。記憶装置の例を説明するための図。記憶装置の例を説明するための図。トランジスタの構造例を示す断面模式図。トランジスタの作製方法例を説明するための断面模式図。記憶装置の構造例を説明するための図。演算処理装置の例を説明するための図。電子機器の例を説明するための図。酸化物材料の結晶構造を説明する図。酸化物材料の結晶構造を説明する図。酸化物材料の結晶構造を説明する図。計算によって得られた移動度のゲート電圧依存性を説明する図。計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。計算に用いたトランジスタの断面構造を説明する図。トランジスタの特性を示す図。トランジスタの特性を示す図。トランジスタの特性を示す図。トランジスタの特性を示す図。トランジスタの特性を示す図。酸化物材料のＸＲＤスペクトルを示す図。トランジスタの特性を示す図。半導体装置の断面図及び平面図。半導体装置の断面図及び平面図。

本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。

なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。

また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。

（実施の形態１）
本実施の形態では、記憶されたデータの判別が可能な記憶装置の例について説明する。

本実施の形態における記憶装置は、メモリセルと、出力信号線と、を具備する。メモリセルは、記憶されたデータ（記憶データともいう）と検索データの比較演算を行うことにより記憶されたデータを判別する機能を有し、例えばメモリセルアレイに設けられる。なお、メモリセルは、複数でもよい。また、記憶データ及び検索データのそれぞれとしては、１ビットのデータを用いることができる。また、出力信号線は、メモリセルにおける比較演算に応じて電圧値が設定される配線である。上記出力信号線の電圧が出力信号となる。

さらに、メモリセルの例について図１及び図２を用いて説明する。

図１及び図２（Ａ）に示すように、メモリセルは、比較回路１０１（Ｃｏｍｐ１ともいう）と、比較回路１０２（Ｃｏｍｐ２ともいう）と、トランジスタ１３１と、を備える。なお、必ずしも比較回路１０２を設けなくてもよいが、例えば記憶装置が複数のメモリセルを具備する場合、比較回路１０２を設けることにより、複数ビットのデータの判別を行う記憶装置を構成することができる。このとき、比較回路１０２は、図１及び図２（Ａ）に示すメモリセルと他のメモリセルとの導通状態を制御する。

なお、トランジスタとしては、例えば電界効果トランジスタを用いることができる。

比較回路１０１は、メモリセルに記憶された記憶データ（データＤｍともいう）と、検索データ（データＤｓｃｈともいう）を用いて第１の比較演算を行い、演算結果に応じて出力信号線ＯＵＴの電圧値を変化させるか否かを制御する機能を有する。例えば、比較回路１０１は、データＤｍの値がデータＤｓｃｈの値より小さいときに出力信号線ＯＵＴの電圧値を変化させる機能、又はデータＤｍの値がデータＤｓｃｈの値より大きいときに出力信号線ＯＵＴの電圧値を変化させる機能を有する。

比較回路１０１は、トランジスタを用いて構成することができる。例えば、図２（Ａ）に示すように、比較回路１０１は、トランジスタ１１１と、トランジスタ１１２と、を備える。このとき、トランジスタ１１１は、Ｎチャネル型トランジスタであり、トランジスタ１１２は、Ｐチャネル型トランジスタである。トランジスタ１１１のソース及びドレインの一方には、電圧Ｖｘが与えられ、トランジスタ１１１のゲートの電圧がデータＤｓｃｈとなる。また、トランジスタ１１２のソース及びドレインの一方は、トランジスタ１１１のソース及びドレインの他方に電気的に接続され、トランジスタ１１２のソース及びドレインの他方は、出力信号線ＯＵＴに電気的に接続され、トランジスタ１１２のゲートの電圧がデータＤｍとなる。

比較回路１０２は、メモリセルに記憶された記憶データ（データＤｍ）と、検索データ（データＤｓｃｈ）を用いて第２の比較演算を行う機能を有する。

比較回路１０２は、トランジスタを用いて構成することができる。例えば、図２（Ａ）に示すように、比較回路１０２は、トランジスタ１２１と、トランジスタ１２２と、を備える。このとき、トランジスタ１２１は、Ｎチャネル型トランジスタであり、トランジスタ１２２は、Ｐチャネル型トランジスタである。トランジスタ１２１のソース及びドレインの一方には、電圧Ｖｘが与えられ、トランジスタ１２１のゲートの電圧がデータＤｓｃｈとなる。また、トランジスタ１２２のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１２２のソース及びドレインの他方は、トランジスタ１２１のソース及びドレインの他方に電気的に接続され、トランジスタ１２２のゲートの電圧がデータＤｍとなる。電圧Ｖｘの値は、比較回路１０１及び比較回路１０２におけるトランジスタの極性に応じて適宜設定される。

トランジスタ１３１は、データＤｍの書き込み及び保持を制御する機能を有する。例えば、トランジスタ１３１のソース及びドレインの一方には、データ信号が入力され、トランジスタ１３１のソース及びドレインの他方は、トランジスタ１１２（比較回路１０１）のゲート及びトランジスタ１２２（比較回路１０２）のゲートに電気的に接続される。トランジスタ１３１を制御トランジスタともいう。なお、メモリセルに容量素子を設け、トランジスタ１３１のソース及びドレインの他方に容量素子の一対の電極の一方を電気的に接続させてもよい。このとき、容量素子の一対の電極の他方の電圧は、接地電位と同等の値又は任意の値の電圧となる。

トランジスタ１３１としては、例えばチャネルが形成される酸化物半導体層を含むトランジスタなどを用いることができる。上記酸化物半導体層は、シリコンよりバンドギャップが高く、例えば２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。

さらに、上記酸化物半導体層を含むトランジスタは、オフ電流が低く、チャネル幅１μｍあたり１０ａＡ（１×１０^−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０^−１８Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０^−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０^−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０^−２２Ａ）以下である。

さらに、例えば図１及び図２（Ａ）に示すように、本実施の形態における記憶装置は、データ線Ｄａｔａと、ワード線Ｗｏｒｄと、を具備する。

データ線Ｄａｔａは、メモリセルとのデータのやりとりを行うための配線である。データ線Ｄａｔａには、データ信号が入力される。例えば、図２（Ａ）に示すデータ線Ｄａｔａは、トランジスタ１１１のゲート、トランジスタ１２１のゲート、並びにトランジスタ１３１のソース及びドレインの一方に電気的に接続される。これにより、配線数を少なくすることができる。なお、トランジスタ１３１のソース及びドレインの一方を、データ線Ｄａｔａの代わりに別の配線に電気的に接続させてもよい。このとき、データ線Ｄａｔａには、第１のデータ信号が入力され、別の配線には、第２のデータ信号が入力される。上記別の配線をビット線ともいう。

ワード線Ｗｏｒｄは、メモリセルにおけるデータの書き込み及び保持を制御する信号が入力される配線である。ワード線Ｗｏｒｄは、トランジスタ１３１のゲートに電気的に接続される。

また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。

次に、本実施の形態における記憶装置の駆動方法例として、図２（Ａ）に示す記憶装置の駆動方法例について説明する。ここでは、一例としてデータ信号を、ハイレベル及びローレベルとなる２値のデジタル信号とし、電圧Ｖｘの値がハイレベルのときにおける上記デジタル信号の電圧と同等の値とする。また、ハイレベルのときのデータ信号の電圧がデータ（１）を表し、ローレベルのときのデータ信号の電圧がデータ（０）を表すとする。なお、これに限定されず、ハイレベルのときのデータ信号の電圧がデータ（０）を表し、ローレベルのときのデータ信号の電圧がデータ（１）を表してもよい。

本実施の形態における記憶装置の駆動方法例では、まずトランジスタ１３１をオン状態にし、データ信号により、トランジスタ１１２及びトランジスタ１２２のゲートの電圧、つまりデータＤｍの値を設定する。これにより、メモリセルにデータが書き込まれる。その後、トランジスタ１３１をオフ状態にすることにより、トランジスタ１１２及びトランジスタ１２２のゲートの電圧（データＤｍの値）が保持される。よって、メモリセルにデータが記憶される。なお、このときメモリセルへの電圧Ｖｘの供給を停止してもよい。これにより消費電力を低減することができる。例えば、スイッチなどを用いることにより電圧Ｖｘの供給を制御することができる。

次に、データ信号により、トランジスタ１１１及びトランジスタ１２１のゲートの電圧、つまりデータＤｓｃｈを設定する。

このとき、データＤｍの値とデータＤｓｃｈの値によって、比較回路１０１及び比較回路１０２の状態が変化する。それぞれの状態について、図２（Ｂ）を用いて説明する。図２（Ｂ）は、データＤｍの値、データＤｓｃｈの値、比較回路１０１、及び比較回路１０２の状態を示す図である。

図２（Ｂ）に示すように、データＤｍの値が（０）であり、且つデータＤｓｃｈの値が（１）のとき、つまりデータＤｍの値がデータＤｓｃｈの値より小さいとき、トランジスタ１１１及びトランジスタ１１２がオン状態になり、比較回路１０１は導通状態（状態ｐａｓｓともいう）になり、それ以外のときはトランジスタ１１１及びトランジスタ１１２の少なくとも一つがオフ状態になり、比較回路１０１は非導通状態（状態×ともいう）になる。比較回路１０１が導通状態のとき、出力信号線ＯＵＴの電圧値が変化し、電圧Ｖｘと同等の値になる。また、比較回路１０１が非導通状態のとき、出力信号線ＯＵＴの電圧値は変化しない。よって、出力信号線ＯＵＴの電圧値が変化するか否かによって、データＤｍの値がデータＤｓｃｈの値より小さいか否かを判別することができる。

また、データＤｍの値が（１）であり、且つデータＤｓｃｈの値が（０）のとき、つまりデータＤｍの値がデータＤｓｃｈの値より大きいとき、トランジスタ１２１及びトランジスタ１２２がオフ状態になり、比較回路１０２は非導通状態になり、それ以外のときはトランジスタ１２１及びトランジスタ１２２の少なくとも一つがオン状態になり、比較回路１０２は導通状態になる。例えば、記憶装置が複数のメモリセルを具備する場合、比較回路１０２が導通状態のとき、自身が設けられたメモリセルと他のメモリセルとの間が導通状態になり、比較回路１０２が非導通状態のとき、自身が設けられたメモリセルと他のメモリセルとの間が非導通状態になる。

以上が本実施の形態における記憶装置の駆動方法例の説明である。

なお、メモリセルの構成は図２（Ａ）に示す構成に限定されず、メモリセルの構成を、例えば図３（Ａ）に示すように、トランジスタ１１１をＰチャネル型トランジスタとし、トランジスタ１１２をＮチャネル型トランジスタとし、トランジスタ１２１をＰチャネル型トランジスタとし、トランジスタ１２２をＮチャネル型トランジスタとしてもよい。このとき、図３（Ｂ）に示すように、データＤｍの値がデータＤｓｃｈの値より大きいときに比較回路１０１は導通状態になり、それ以外のときに非導通状態になる。また、データＤｍの値がデータＤｓｃｈの値より小さいときに比較回路１０２は非導通状態になり、それ以外のときに導通状態になる。よって、出力信号線ＯＵＴの電圧値が変化するか否かによって、データＤｍの値がデータＤｓｃｈの値より大きいか否かを判別することができる。なお、比較回路１０１及び比較回路１０２の構成は、図２（Ａ）及び図３（Ａ）に示す構成に限定されず、同等の機能を有することができるのであれば他の構成でもよい。

図１乃至図３を用いて説明したように、本実施の形態における記憶装置の例では、比較回路と、メモリセルに記憶されたデータの値の設定を制御する制御トランジスタを用いて、データの判別が可能なメモリセルを構成することにより、メモリセルにおけるトランジスタの数を少なくすることができるため、回路面積を小さくすることができる。

また、本実施の形態における記憶装置の例では、上記制御トランジスタとして、チャネルが形成される酸化物半導体層を含むトランジスタを用いることにより、オフ状態におけるトランジスタのリーク電流を低減することができる。よって、制御トランジスタがオフ状態のときの、メモリセルに記憶されたデータの変動を抑制することができる。さらに、メモリセルに記憶されたデータの変動を抑制することにより、メモリセルにデータを保持させながら電源供給を適宜停止することができるため、消費電力を低減することもできる。

（実施の形態２）
本実施の形態では、複数ビットのデータの判別が可能な記憶装置の例について説明する。

本実施の形態における記憶装置の例について、図４を用いて説明する。

図４に示す記憶装置は、Ｎ段（Ｎは２以上の自然数）のメモリセル２０１（メモリセル２０１＿１乃至メモリセル２０１＿Ｎ）と、出力信号線ＯＵＴ１と、出力信号線ＯＵＴ２と、接続配線ＣＬ＿１乃至ＣＬ＿Ｎ−１と、電圧が与えられる配線ＶＬと、トランジスタ２０２と、トランジスタ２０３と、バッファ２０４と、バッファ２０５と、を具備する。なお、Ｎ段のメモリセル２０１を用いて構成される回路を一行分の記憶回路として、該記憶回路を複数設けて複数行の記憶回路を具備する構成にしてもよい。

Ｎ段のメモリセル２０１のそれぞれとしては、図１に示す構成のメモリセルを適用することができ、Ｎ段のメモリセル２０１のそれぞれは、比較回路１０１、比較回路１０２、及びトランジスタ１３１と、を備える。例えば、Ｎ段のメモリセル２０１のそれぞれは、記憶データとして１ビットのデータを記憶する。

Ｎ段のメモリセル２０１のそれぞれにおいて、比較回路１０１は、１ビットの記憶データ（データＤｍ）と、１ビットの検索データ（データＤｓｃｈ）の第１の比較演算を行い、演算結果に応じて出力信号線ＯＵＴ１の電圧値を変化させるか否かを制御する機能を有する。例えば、比較回路１０１は、データＤｍの値がデータＤｓｃｈの値よりも小さいときに導通状態になり、データＤｍの値がデータＤｓｃｈの値と一致するとき、又はデータＤｍの値がデータＤｓｃｈの値よりも大きいときに非導通状態になる機能を有する。なお、これに限定されず、比較回路１０１が、データＤｍの値がデータＤｓｃｈの値よりも大きいときに導通状態になり、データＤｍの値がデータＤｓｃｈの値と一致するとき、又はデータＤｍの値がデータＤｓｃｈの値よりも小さいときに非導通状態になる機能を有していてもよい。また、比較回路１０１（トランジスタ１１２のソース及びドレインの他方）は、出力信号線ＯＵＴ１に電気的に接続される。

また、Ｎ段のメモリセル２０１のそれぞれにおいて、比較回路１０２は、１ビットの記憶データ（データＤｍ）と、１ビットの検索データ（データＤｓｃｈ）の第２の比較演算を行う機能を有する。例えば、Ｋ段目（Ｋは２以上Ｎ−１以下の自然数）のメモリセル２０１＿Ｋにおいて、比較回路１０２は、データＤｍの値がデータＤｓｃｈの値より小さいときにＫ−１段目のメモリセル２０１＿Ｋ−１とＫ＋１段目のメモリセル２０１＿Ｋ＋１の間を非導通状態にする機能、又はデータＤｍの値がデータＤｓｃｈの値より大きいときにＫ−１段目のメモリセル２０１＿Ｋ−１とＫ＋１段目のメモリセル２０１＿Ｋ＋１の間を非導通状態にする機能を有する。例えば、比較回路１０２は、データＤｍの値がデータＤｓｃｈの値よりも小さいとき、又はデータＤｍの値がデータＤｓｃｈの値と一致するときに導通状態になり、データＤｍの値がデータＤｓｃｈの値よりも大きいときに非導通状態になる機能を有する。なお、これに限定されず、比較回路１０２が、データＤｍの値がデータＤｓｃｈの値よりも大きいとき、又はデータＤｍの値がデータＤｓｃｈの値と一致するときに導通状態になり、データＤｍの値がデータＤｓｃｈの値よりも小さいときに非導通状態になる機能を有していてもよい。また、Ｋ段目のメモリセル２０１＿Ｋにおける比較回路１０２は、Ｋ−１段目のメモリセル２０１＿Ｋ−１における比較回路１０２及びＫ＋１段目のメモリセル２０１＿Ｋ＋１における比較回路１０２に接続される。

また、１段目のメモリセル２０１＿１の比較回路１０１は、導通状態又は非導通状態になることにより、配線ＶＬと出力信号線ＯＵＴ１との電気的接続を制御する機能を有する。

また、１段目のメモリセル２０１＿１の比較回路１０２は、導通状態又は非導通状態になることにより、配線ＶＬと第１の接続配線ＣＬ＿１との電気的接続を制御する機能を有する。

また、Ｋ段目のメモリセル２０１＿Ｋの比較回路１０１は、導通状態又は非導通状態になることにより、第Ｋ−１の接続配線ＣＬ＿Ｋ−１と出力信号線ＯＵＴ１との電気的接続を制御する機能を有する。

また、Ｋ段目のメモリセル２０１＿Ｋの比較回路１０２は、導通状態又は非導通状態になることにより、第Ｋ−１の接続配線ＣＬ＿Ｋ−１と第Ｋの接続配線ＣＬ＿Ｋとの電気的接続を制御する機能を有する。

また、Ｎ段目のメモリセル２０１＿Ｎの比較回路１０１は、導通状態又は非導通状態になることにより、第Ｎ−１の接続配線ＣＬ＿Ｎ−１と出力信号線ＯＵＴ１との電気的接続を制御する機能を有する。

また、Ｎ段目のメモリセル２０１＿Ｎの比較回路１０２は、導通状態又は非導通状態になることにより、第Ｎ−１の接続配線ＣＬ＿Ｎ−１と出力信号線ＯＵＴ２との電気的接続を制御する機能を有する。

Ｎ段のメモリセル２０１のそれぞれにおいて、トランジスタ１３１のソース及びドレインの一方は、互いに異なるデータ線Ｄａｔａに電気的に接続され、互いに異なるデータ線を介して互いに異なるデータ信号が入力される。トランジスタ１３１のゲートは、共通のワード線Ｗｏｒｄに電気的に接続される。

また、１段目のメモリセル２０１＿１において、比較回路１０１（トランジスタ１１１のソース及びドレインの一方）及び比較回路１０２（トランジスタ１２１のソース及びドレインの一方、並びにトランジスタ１２２のソース及びドレインの一方）には、配線ＶＬを介して電圧Ｖａが与えられる。よって、出力信号線ＯＵＴ２は、Ｎ段のメモリセル２０１のそれぞれにおける比較回路１０２を介して電圧Ｖａが与えられる配線に接続される。電圧Ｖａは、メモリセル２０１を構成するトランジスタの極性に応じて適宜設定される。

また、出力信号線ＯＵＴ１及び出力信号線ＯＵＴ２は、Ｎ段のメモリセル２０１のそれぞれにおける比較演算に応じて電圧値が設定される配線である。出力信号線ＯＵＴ２は、Ｎ段目のメモリセル２０１＿Ｎ（トランジスタ１２１のソース及びドレインの他方、並びにトランジスタ１２２のソース及びドレインの他方）に電気的に接続される。

なお、その他の構成要素の説明は、実施の形態１における説明を適宜援用する。

トランジスタ２０２は、出力信号線ＯＵＴ１の電圧を基準電圧に設定するか否かを制御する機能を有する。例えば、トランジスタ２０２のソース及びドレインの一方には、基準電圧が与えられ、トランジスタ２０２のソース及びドレインの他方が出力信号線ＯＵＴ１に電気的に接続され、トランジスタ２０２のゲートには、制御信号が入力される。なお、基準電圧の値は、例えば記憶装置におけるトランジスタの極性に応じて適宜設定される。

トランジスタ２０３は、出力信号線ＯＵＴ２の電圧を基準電圧に設定するか否かを制御する機能を有する。例えば、トランジスタ２０３のソース及びドレインの一方には、基準電圧が与えられ、トランジスタ２０３のソース及びドレインの他方が出力信号線ＯＵＴ２に電気的に接続され、トランジスタ２０３のゲートには、制御信号が入力される。なお、制御信号及び基準電圧は、トランジスタ２０２と同じでもよい。

バッファ２０４は、出力信号線ＯＵＴ１における電圧値を調整し、調整した電圧を出力信号として出力する機能を有する。なお、必ずしもバッファ２０４を設けなくてもよい。

バッファ２０５は、出力信号線ＯＵＴ２における電圧値を調整し、調整した電圧を出力信号として出力する機能を有する。なお、必ずしもバッファ２０５を設けなくてもよい。

次に、本実施の形態における記憶装置の駆動方法例として、図４に示す記憶装置の駆動方法例について説明する。ここでは、一例としてデータ信号を、ハイレベル及びローレベルとなる２値（１ビット）のデジタル信号とし、ハイレベルのときのデータ信号の電圧がデータ（１）を表し、ローレベルのときのデータ信号の電圧がデータ（０）を表すとする。

まず、第１のデータ信号乃至第Ｎデータ信号により、メモリセル２０１＿１乃至メモリセル２０１＿Ｎのそれぞれにデータを書き込み、それぞれのメモリセル２０１に記憶されるデータＤｍの値を設定する。ここでは、各メモリセル２０１に１ビット毎のデータを書き込むことにより、メモリセル２０１＿１乃至メモリセル２０１＿ＮにＮビットのデータを書き込む。なお、このとき１段目のメモリセル２０１＿１への電圧Ｖａの供給を停止してもよい。これにより消費電力を低減することができる。例えば、スイッチなどを用いることにより電圧Ｖａの供給を制御することができる。

次に、トランジスタ２０２をオン状態にして出力信号線ＯＵＴ１及び出力信号線ＯＵＴ２の電圧を基準電圧に設定する。

次に、第１のデータ信号乃至第Ｎのデータ信号により、メモリセル２０１＿１乃至メモリセル２０１＿ＮのそれぞれにおけるデータＤｓｃｈを設定する。各メモリセル２０１のデータＤｓｃｈを１ビット毎のデータに設定することにより、メモリセル２０１＿１乃至メモリセル２０１＿Ｎにおいて、Ｎビットの検索データを設定することができる。

このとき、各メモリセル２０１において、データＤｍの値とデータＤｓｃｈの値によって、比較回路１０１及び比較回路１０２の状態が変化する。

例えば、データＤｍの値がデータＤｓｃｈの値より小さいとき、比較回路１０１は導通状態になり、それ以外のときには、比較回路１０１は非導通状態になる。比較回路１０１が導通状態のとき、出力信号線ＯＵＴ１の電圧値が変化する。また、比較回路１０１が非導通状態のとき、出力信号線ＯＵＴ１の電圧値は変化しない。

また、データＤｍの値がデータＤｓｃｈの値より大きいとき、比較回路１０２は非導通状態になり、それ以外のときは、比較回路１０２は導通状態になる。例えば、Ｋ段目のメモリセル２０１＿Ｋにおける比較回路１０２が導通状態のとき、Ｋ段目のメモリセル２０１＿ＫとＫ＋１段目のメモリセル２０１＿Ｋ＋１の間が導通状態になり、Ｋ段目のメモリセル２０１＿Ｋにおける比較回路１０２が非導通状態のとき、Ｋ段目のメモリセル２０１＿ＫとＫ＋１段目のメモリセル２０１＿Ｋ＋１の間が非導通状態になる。

上記動作を一例として示すように、各メモリセル２０１に記憶された記憶データＤｍからなるＮビットのデータの値が各メモリセル２０１において設定されたデータＤｓｃｈからなるＮビットのデータの値より大きいとき、又は小さいときには、出力信号線ＯＵＴ１の電圧値が変化し、それ以外のときには、出力信号線ＯＵＴ１の電圧値は変化しない。

また、各メモリセル２０１に記憶されたデータＤｍからなるＮビットのデータの値が各メモリセル２０１において設定されたデータＤｓｃｈからなるＮビットのデータの値より小さいとき、又は大きいときには、隣り合う段のメモリセル２０１の間が非導通状態になり、Ｎ段のメモリセル２０１のそれぞれにおいて、各メモリセル２０１に記憶されたデータＤｍからなるＮビットのデータの値が各メモリセル２０１において設定されたデータＤｓｃｈからなるＮビットのデータの値が等しいときには、出力信号線ＯＵＴ２の電圧値が変化する。

さらに、各メモリセル２０１における比較演算によって、出力信号線ＯＵＴ１及び出力信号線ＯＵＴ２の電圧値がそれぞれ設定されることにより、各メモリセル２０１に記憶されたデータＤｍからなるＮビットのデータが判別される。

例えば、出力信号線ＯＵＴ１の電圧値がデータ（１）を表す値であり、出力信号線ＯＵＴ２の電圧値がデータ（１）又はデータ（０）を表す値であるとき、各メモリセル２０１に記憶されたデータＤｍからなるＮビットのデータは、検索データとなるＮビットのデータより小さいと判定される。

また、出力信号線ＯＵＴ１の電圧値がデータ（０）を表す値であり、出力信号線ＯＵＴ２の電圧値がデータ（１）を表す値であるとき、各メモリセル２０１に記憶されたデータＤｍからなるＮビットのデータは、検索データとなるＮビットのデータと等しいと判定される。例えば、Ｎ段のメモリセル２０１のそれぞれにおいて、データＤｍの値がデータＤｓｃｈの値と等しいときに、出力信号線ＯＵＴ２の電圧値がデータ（１）を表す値となる。

また、出力信号線ＯＵＴ１の電圧値がデータ（０）を表す値であり、出力信号線ＯＵＴ２の電圧値がデータ（０）を表す値であるとき、各メモリセル２０１に記憶されたデータＤｍからなるＮビットのデータは、検索データとなるＮビットのデータより大きいと判定される。

なお、実施の形態１に示す記憶装置と同様に各メモリセル２０１において、比較回路１０１及び比較回路１０２におけるトランジスタの極性を逆にし、電圧Ｖａの値を変えれば出力信号線ＯＵＴ１及び出力信号線ＯＵＴ２の電圧値と判定結果の大小関係は逆になる。

以上のように、出力信号線ＯＵＴ１及び出力信号線ＯＵＴ２の電圧値が変化するか否かによって、各メモリセル２０１に記憶されたデータＤｍからなるＮビットのデータを判別することができる。

なお、Ｎ段のメモリセル２０１を用いて構成される記憶回路を複数具備する場合、全てのメモリセル２０１のそれぞれにおけるデータＤｓｃｈの設定動作は、同時に行われてもよい。

図４を用いて説明したように、実施の形態１に示す構成のメモリセルを用いて複数段のメモリセルを備える記憶装置を構成することにより、複数ビットのデータの判別が可能な記憶装置を提供することができる。

（実施の形態３）
本実施の形態では、上記実施の形態に示す記憶装置のトランジスタに適用可能な酸化物半導体層を含むトランジスタの例について説明する。

上記酸化物半導体層を含むトランジスタの構造例について、図５を用いて説明する。図５は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。

図５（Ａ）に示すトランジスタは、導電層６０１＿ａと、絶縁層６０２＿ａと、半導体層６０３＿ａと、導電層６０５ａ＿ａと、導電層６０５ｂ＿ａと、絶縁層６０６＿ａと、導電層６０８＿ａと、を含む。

導電層６０１＿ａは、被素子形成層６００＿ａの上に設けられる。

絶縁層６０２＿ａは、導電層６０１＿ａの上に設けられる。

半導体層６０３＿ａは、絶縁層６０２＿ａを介して導電層６０１＿ａに重畳する。

導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａのそれぞれは、半導体層６０３＿ａの上に設けられ、半導体層６０３＿ａに電気的に接続される。

絶縁層６０６＿ａは、半導体層６０３＿ａ、導電層６０５ａ＿ａ、及び導電層６０５ｂ＿ａの上に設けられる。

導電層６０８＿ａは、絶縁層６０６＿ａを介して半導体層６０３＿ａに重畳する。

なお、必ずしも導電層６０１＿ａ及び導電層６０８＿ａの一方を設けなくてもよい。また、導電層６０８＿ａを設けない場合には、絶縁層６０６＿ａを設けなくてもよい。

図５（Ｂ）に示すトランジスタは、導電層６０１＿ｂと、絶縁層６０２＿ｂと、半導体層６０３＿ｂと、導電層６０５ａ＿ｂと、導電層６０５ｂ＿ｂと、絶縁層６０６＿ｂと、導電層６０８＿ｂと、を含む。

導電層６０１＿ｂは、被素子形成層６００＿ｂの上に設けられる。

絶縁層６０２＿ｂは、導電層６０１＿ｂの上に設けられる。

導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂのそれぞれは、絶縁層６０２＿ｂの一部の上に設けられる。

半導体層６０３＿ｂは、導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂの上に設けられ、導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂに電気的に接続される。また、半導体層６０３＿ｂは、絶縁層６０２＿ｂを介して導電層６０１＿ｂに重畳する。

絶縁層６０６＿ｂは、半導体層６０３＿ｂ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂの上に設けられる。

導電層６０８＿ｂは、絶縁層６０６＿ｂを介して半導体層６０３＿ｂに重畳する。

なお、必ずしも導電層６０１＿ｂ及び導電層６０８＿ｂの一方を設けなくてもよい。導電層６０８＿ｂを設けない場合には、絶縁層６０６＿ｂを設けなくてもよい。

図５（Ｃ）に示すトランジスタは、導電層６０１＿ｃと、絶縁層６０２＿ｃと、半導体層６０３＿ｃと、導電層６０５ａ＿ｃと、導電層６０５ｂ＿ｃと、を含む。

半導体層６０３＿ｃは、領域６０４ａ＿ｃ及び領域６０４ｂ＿ｃを含む。領域６０４ａ＿ｃ及び領域６０４ｂ＿ｃは、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ＿ｃ及び領域６０４ｂ＿ｃの間の領域がチャネル形成領域になる。半導体層６０３＿ｃは、被素子形成層６００＿ｃの上に設けられる。なお、必ずしも領域６０４ａ＿ｃ及び領域６０４ｂ＿ｃを設けなくてもよい。

導電層６０５ａ＿ｃ及び導電層６０５ｂ＿ｃは、半導体層６０３＿ｃの上に設けられ、半導体層６０３＿ｃに電気的に接続される。また、導電層６０５ａ＿ｃ及び導電層６０５ｂ＿ｃの側面は、テーパ状である。

また、導電層６０５ａ＿ｃは、領域６０４ａ＿ｃの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ａ＿ｃを領域６０４ａ＿ｃの一部に重畳させることにより、導電層６０５ａ＿ｃ及び領域６０４ａ＿ｃの間の抵抗値を小さくすることができる。また、導電層６０５ａ＿ｃに重畳する半導体層６０３＿ｃの領域の全てが領域６０４ａ＿ｃでもよい。

また、導電層６０５ｂ＿ｃは、領域６０４ｂ＿ｃの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ｂ＿ｃを領域６０４ｂ＿ｃの一部に重畳させることにより、導電層６０５ｂ＿ｃ及び領域６０４ｂ＿ｃの間の抵抗を小さくすることができる。また、導電層６０５ｂ＿ｃに重畳する半導体層６０３＿ｃの領域の全てが領域６０４ｂ＿ｃでもよい。

絶縁層６０２＿ｃは、半導体層６０３＿ｃ、導電層６０５ａ＿ｃ、及び導電層６０５ｂ＿ｃの上に設けられる。

導電層６０１＿ｃは、絶縁層６０２＿ｃを介して半導体層６０３＿ｃに重畳する。絶縁層６０２＿ｃを介して導電層６０１＿ｃと重畳する半導体層６０３＿ｃの領域がチャネル形成領域になる。

また、図５（Ｄ）に示すトランジスタは、導電層６０１＿ｄと、絶縁層６０２＿ｄと、半導体層６０３＿ｄと、導電層６０５ａ＿ｄと、導電層６０５ｂ＿ｄと、を含む。

導電層６０５ａ＿ｄ及び導電層６０５ｂ＿ｄは、被素子形成層６００＿ｄの上に設けられる。また、導電層６０５ａ＿ｄ及び導電層６０５ｂ＿ｄの側面は、テーパ状である。

半導体層６０３＿ｄは、領域６０４ａ＿ｄ及び領域６０４ｂ＿ｄと、を含む。領域６０４ａ＿ｄ及び領域６０４ｂ＿ｄは、互いに離間し、それぞれドーパントが添加された領域である。また、領域６０４ａ＿ｄ及び領域６０４ｂ＿ｄの間の領域がチャネル形成領域になる。半導体層６０３＿ｄは、例えば導電層６０５ａ＿ｄ、導電層６０５ｂ＿ｄ、及び被素子形成層６００＿ｄの上に設けられ、導電層６０５ａ＿ｄ及び導電層６０５ｂ＿ｄに電気的に接続される。なお、必ずしも領域６０４ａ＿ｄ及び領域６０４ｂ＿ｄを設けなくてもよい。

領域６０４ａ＿ｄは、導電層６０５ａ＿ｄに電気的に接続される。

領域６０４ｂ＿ｄは、導電層６０５ｂ＿ｄに電気的に接続される。

絶縁層６０２＿ｄは、半導体層６０３＿ｄの上に設けられる。

導電層６０１＿ｄは、絶縁層６０２＿ｄを介して半導体層６０３＿ｄに重畳する。絶縁層６０２＿ｄを介して導電層６０１＿ｄと重畳する半導体層６０３＿ｄの領域がチャネル形成領域になる。

さらに、図５（Ａ）乃至図５（Ｄ）に示す各構成要素について説明する。

被素子形成層６００＿ａ乃至被素子形成層６００＿ｄとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００＿ａ乃至被素子形成層６００＿ｄとして用いることもできる。

導電層６０１＿ａ乃至導電層６０１＿ｄのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。

導電層６０１＿ａ乃至導電層６０１＿ｄとしては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層６０１＿ａ乃至導電層６０１＿ｄの形成に適用可能な材料の層の積層により、導電層６０１＿ａ乃至導電層６０１＿ｄを構成することもできる。

絶縁層６０２＿ａ乃至絶縁層６０２＿ｄのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。

絶縁層６０２＿ａ乃至絶縁層６０２＿ｄとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、絶縁層６０２＿ａ乃至絶縁層６０２＿ｄに適用可能な材料の層の積層により絶縁層６０２＿ａ乃至絶縁層６０２＿ｄを構成することもできる。

また、絶縁層６０２＿ａ乃至絶縁層６０２＿ｄとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層６０３＿ａ乃至半導体層６０３＿ｄが第１３族元素を含む場合に、半導体層６０３＿ａ乃至半導体層６０３＿ｄに接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。

第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ_２Ｏ_ｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ_２Ｏ_ｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａ_ｘＡｌ_２−ｘＯ_３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。

また、絶縁層６０２＿ａ乃至絶縁層６０２＿ｄに適用可能な材料の層の積層により絶縁層６０２＿ａ乃至絶縁層６０２＿ｄを構成することもできる。例えば、複数のＧａ_２Ｏ_ｘで表記される酸化ガリウムを含む層の積層により絶縁層６０２＿ａ乃至絶縁層６０２＿ｄを構成してもよい。また、Ｇａ_２Ｏ_ｘで表記される酸化ガリウムを含む絶縁層及びＡｌ_２Ｏ_ｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２＿ａ乃至絶縁層６０２＿ｄを構成してもよい。

半導体層６０３＿ａ乃至半導体層６０３＿ｄのそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。半導体層６０３＿ａ乃至半導体層６０３＿ｄに適用可能な酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、二元系金属酸化物、又は単元系金属酸化物などを用いることができる。

酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。

三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。

二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｏ系金属酸化物、又はＩｎ−Ｇａ−Ｏ系金属酸化物などを用いることができる。

単元系金属酸化物としては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。

なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物とは、ＩｎとＧａとＺｎを主成分として有する金属酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

Ｉｎ−Ｚｎ−Ｏ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１乃至Ｉｎ_２Ｏ_３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１乃至Ｉｎ_２Ｏ_３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２乃至Ｉｎ_２Ｏ_３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ−Ｏ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｓ：Ｕ：Ｒのとき、Ｒ＞１．５Ｓ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。

また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物に用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、又はＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとなる酸化物ターゲットを用いる。

また、酸化物半導体としては、ＩｎＬＯ_３（ＺｎＯ）_ｍ（ｍは０より大きい数、且つ、ｍは整数でない）で表記される材料を用いることもできる。ＩｎＬＯ_３（ＺｎＯ）_ｍのＬは、Ｇａ、Ｆｅ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_３ＳｎＯ_５（ＺｎＯ）_ｎ（ｎは０より大きい数、且つ、ｎは整数）で表記される材料を用いることもできる。

また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつきなど）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度などを適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳＢ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて評価可能である。なお、測定面とは、全測定データの示す面であり、三つのパラメータ（ｘ，ｙ，ｚ）から成り立っており、ｚ＝Ｆ（ｘ，ｙ）で表される。なお、ｘの（及びｙ）の範囲は０乃至ｘＭＡＸ（及びｙＭＡＸ）であり、ｚの範囲はｚＭＩＮ乃至ｚＭＡＸである。

また、半導体層６０３＿ａ乃至半導体層６０３＿ｄの少なくともチャネルが形成される領域は、結晶性を有し、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に垂直な方向から見て金属原子が層状に配列した相、又はｃ軸方向に垂直な方向から見て金属原子と酸素原子が層状に配列した相を有してもよい。上記相を有する材料をＣＡＡＣ（ｃａｘｉｓａｌｉｇｎｅｄｃｒｙｓｔａｌともいう）ともいう。

また、トランジスタのチャネル長３０ｎｍとしたとき、半導体層６０３＿ａ乃至半導体層６０３＿ｄの厚さを例えば５ｎｍ程度にしてもよい。このとき、半導体層６０３＿ａ乃至半導体層６０３＿ｄがＣＡＡＣの酸化物半導体層であれば、トランジスタにおける短チャネル効果を抑制することができる。

領域６０４ａ＿ｃ、領域６０４ｂ＿ｃ、領域６０４ａ＿ｄ、及び領域６０４ｂ＿ｄは、Ｎ型又はＰ型の導電型を付与するドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域６０４ａ＿ｃ、領域６０４ｂ＿ｃ、領域６０４ａ＿ｄ、及び領域６０４ｂ＿ｄにドーパントを添加することにより導電層との接続抵抗を小さくすることができるため、トランジスタを微細化することができる。

導電層６０５ａ＿ａ乃至導電層６０５ａ＿ｄ、及び導電層６０５ｂ＿ａ乃至導電層６０５ｂ＿ｄのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。

導電層６０５ａ＿ａ乃至導電層６０５ａ＿ｄ、及び導電層６０５ｂ＿ａ乃至導電層６０５ｂ＿ｄとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層６０５ａ＿ａ乃至導電層６０５ａ＿ｄ、及び導電層６０５ｂ＿ａ乃至導電層６０５ｂ＿ｄを構成することができる。また、導電層６０５ａ＿ａ乃至導電層６０５ａ＿ｄ、及び導電層６０５ｂ＿ａ乃至導電層６０５ｂ＿ｄに適用可能な材料の層の積層により、導電層６０５ａ＿ａ乃至導電層６０５ａ＿ｄ、及び導電層６０５ｂ＿ａ乃至導電層６０５ｂ＿ｄを構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層６０５ａ＿ａ乃至導電層６０５ａ＿ｄ、及び導電層６０５ｂ＿ａ乃至導電層６０５ｂ＿ｄを構成することができる。

また、導電層６０５ａ＿ａ乃至導電層６０５ａ＿ｄ、及び導電層６０５ｂ＿ａ乃至導電層６０５ｂ＿ｄとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層６０５ａ＿ａ乃至導電層６０５ａ＿ｄ、及び導電層６０５ｂ＿ａ乃至導電層６０５ｂ＿ｄに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。

絶縁層６０６＿ａ及び絶縁層６０６＿ｂとしては、絶縁層６０２＿ａ乃至絶縁層６０２＿ｄに適用可能な材料の層を用いることができる。また、絶縁層６０６＿ａ及び絶縁層６０６＿ｂに適用可能な材料の積層により、絶縁層６０６＿ａ及び絶縁層６０６＿ｂを構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより絶縁層６０６＿ａ及び絶縁層６０６＿ｂを構成してもよい。例えば、酸化アルミニウム層を用いることにより、半導体層６０３＿ａ及び半導体層６０３＿ｂへの不純物の侵入抑制効果をより高めることができ、また、半導体層６０３＿ａ及び半導体層６０３＿ｂ中の酸素の脱離抑制効果を高めることができる。

導電層６０８＿ａ及び導電層６０８＿ｂのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタが導電層６０１＿ａ及び導電層６０８＿ａの両方、又は導電層６０１＿ｂ及び導電層６０８＿ｂの両方を含む構造である場合、導電層６０１＿ａ及び導電層６０８＿ａの一方、又は導電層６０１＿ｂ及び導電層６０８＿ｂの一方を、バックゲート、バックゲート電極、又はバックゲート配線ともいう。ゲートとしての機能を有する導電層を、チャネル形成層を介して複数設けることにより、トランジスタの閾値電圧を制御しやすくすることができる。

導電層６０８＿ａ及び導電層６０８＿ｂとしては、例えば導電層６０１＿ａ乃至導電層６０１＿ｄに適用可能な材料の層を用いることができる。また、導電層６０８＿ａ及び導電層６０８＿ｂに適用可能な材料の層の積層により導電層６０８＿ａ及び導電層６０８＿ｂを構成してもよい。

なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層６０２＿ａ乃至絶縁層６０２＿ｄに適用可能な材料の層を用いることができる。また、絶縁層６０２＿ａ乃至絶縁層６０２＿ｄに適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。

また、被素子形成層６００＿ａ乃至被素子形成層６００＿ｄの上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層６０２＿ａ乃至絶縁層６０２＿ｄに適用可能な材料の層を用いることができる。また、絶縁層６０２＿ａ乃至絶縁層６０２＿ｄに適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が半導体層６０３＿ａ乃至半導体層６０３＿ｄを介して脱離するのを抑制することができる。

さらに、本実施の形態におけるトランジスタの作製方法例として、図５（Ａ）に示すトランジスタの作製方法例について、図６を用いて説明する。図６は、図５（Ａ）に示すトランジスタの作製方法例を説明するための断面模式図である。

まず、図６（Ａ）に示すように、被素子形成層６００＿ａを準備し、被素子形成層６００＿ａの上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層６０１＿ａを形成する。

例えば、スパッタリング法を用いて導電層６０１＿ａに適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、第１の導電膜に適用可能な材料の膜を積層させ、第１の導電膜を形成することもできる。

なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。

なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分などの不純物を脱離することができる。

また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。

また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。上記真空ポンプを用いることにより、不純物を含む排気の逆流を低減することができる。

また、上記導電層６０１＿ａの形成方法のように、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。

また、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を用いることにより、フォトマスクが不要になるため、製造コストを低減することができる。また、透過率の異なる複数の領域を有する露光マスク（多階調マスクともいう）を用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジストマスクの数を低減することができる。

次に、図６（Ｂ）に示すように、導電層６０１＿ａの上に第１の絶縁膜を形成することにより絶縁層６０２＿ａを形成する。

例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層６０２＿ａに適用可能な材料の膜を形成することにより第１の絶縁膜を形成することができる。また、絶縁層６０２＿ａに適用可能な材料の膜を積層させることにより第１の絶縁膜を形成することもできる。また、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層６０２＿ａに適用可能な材料の膜を形成することにより、絶縁層６０２＿ａを緻密にすることができ、絶縁層６０２＿ａの絶縁耐圧を向上させることができる。

次に、図６（Ｃ）に示すように、絶縁層６０２＿ａの上に酸化物半導体膜を形成し、その後酸化物半導体膜の一部をエッチングすることにより半導体層６０３＿ａを形成する。

例えば、スパッタリング法を用いて半導体層６０３＿ａに適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。また、半導体層６０３＿ａとしてＣＡＡＣである酸化物半導体層を形成する場合、スパッタリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を１００℃以上５００℃以下、好ましくは２００℃以上３５０℃以下にして酸化物半導体膜を形成する。このとき、スパッタリング装置内の水素又は水などの不純物の濃度が極めて低いことが好ましい。例えば、酸化物半導体膜の形成前に熱処理を行うことにより、スパッタリング装置内の水素又は水などの不純物の濃度を低くすることができる。また、このとき、絶縁層６０２＿ａは平坦であることが好ましい。例えば、絶縁層６０２＿ａの平均面粗さは、０．５ｎｍ未満、さらには０．１ｎｍ以下であることが好ましい。

また、スパッタリングターゲットとして、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。また、例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。

また、スパッタリング法を用いる場合、例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する。このとき、希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する場合には、希ガスの量に対して酸素の量が多い方が好ましい。

次に、図６（Ｄ）に示すように、絶縁層６０２＿ａ及び半導体層６０３＿ａの上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａを形成する。

例えば、スパッタリング法などを用いて導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａに適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａに適用可能な材料の膜を積層させることにより第２の導電膜を形成することもできる。

次に、図６（Ｅ）に示すように、半導体層６０３＿ａに接するように絶縁層６０６＿ａを形成する。

例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層６０６＿ａに適用可能な膜を形成することにより、絶縁層６０６＿ａを形成することができる。スパッタリング法を用いて絶縁層６０６＿ａを形成することにより、トランジスタのバックチャネルとしての機能を有する半導体層６０３＿ａの部分における抵抗の低下を抑制することができる。また、絶縁層６０６＿ａを形成する際の基板温度は、室温以上３００℃以下であることが好ましい。

また、絶縁層６０６＿ａを形成する前にＮ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している半導体層６０３＿ａの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層６０６＿ａを形成することが好ましい。

さらに、図５（Ａ）に示すトランジスタの作製方法の一例では、例えば６００℃以上７５０℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第２の導電膜を形成した後、第２の導電膜の一部をエッチングした後、又は絶縁層６０６＿ａを形成した後に上記加熱処理を行う。

なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置などのＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。

また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ_２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ_２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ_２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ_２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ_２Ｏガスの作用により、半導体層６０３＿ａに酸素が供給され、半導体層６０３＿ａ中の酸素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度のＮ_２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。

また、絶縁層６０２＿ａ形成後、酸化物半導体膜形成後、ソース電極又はドレイン電極となる導電層形成後、ソース電極又はドレイン電極となる導電層の上の絶縁層形成後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層６０２＿ａ及び絶縁層６０６＿ａの一方又は両方を、化学量論的組成比より酸素が多い状態にする。

半導体層６０３＿ａに接する絶縁層中の酸素を過剰にすることにより、半導体層６０３＿ａに供給されやすくなる。よって、半導体層６０３＿ａ中、又は絶縁層６０２＿ａ及び絶縁層６０６＿ａの一方又は両方と、半導体層６０３＿ａとの界面における酸素欠陥を低減することができるため、半導体層６０３＿ａのキャリア濃度をより低減することができる。また、これに限定されず、製造過程により半導体層６０３＿ａに含まれる酸素を過剰にした場合であっても、半導体層６０３＿ａに接する上記絶縁層により、半導体層６０３＿ａからの酸素の脱離を抑制することができる。

例えば、絶縁層６０２＿ａ及び絶縁層６０６＿ａの一方又は両方として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａ_２Ｏ_ｘにすることができる。

また、絶縁層６０２＿ａ及び絶縁層６０６＿ａの一方又は両方として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌ_２Ｏ_ｘにすることができる。

また、絶縁層６０２＿ａ及び絶縁層６０６＿ａの一方又は両方として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａ_ｘＡｌ_２−ｘＯ_３＋αとすることができる。

以上の工程により、半導体層６０３＿ａから、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ半導体層６０３＿ａに酸素を供給することにより、酸化物半導体層を高純度化させることができる。

さらに、上記加熱処理とは別に、絶縁層６０６＿ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。

さらに、図６（Ｅ）に示すように、絶縁層６０６＿ａの上に第３の導電膜を形成し、第３の導電膜の一部をエッチングすることにより導電層６０８＿ａを形成する。

例えば、スパッタリング法を用いて導電層６０８＿ａに適用可能な材料の膜を形成することにより第３の導電膜を形成することができる。また、第３の導電膜に適用可能な材料の膜を積層させ、第３の導電膜を形成することもできる。

なお、図５（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例えば図５（Ｂ）乃至図５（Ｄ）に示す各構成要素において、名称が図５（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図５（Ａ）に示す各構成要素と同じであれば、図５（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。

また、図５（Ｃ）及び図５（Ｄ）に示すように、領域６０４ａ＿ｃ及び領域６０４ａ＿ｄ、又は領域６０４ｂ＿ｃ乃至領域６０４ｂ＿ｄを形成する場合には、ゲートとしての機能を有する導電層が形成される側からゲート絶縁層としての機能を有する絶縁層を介して半導体層にドーパントを添加することにより、自己整合で領域６０４ａ＿ｃ及び領域６０４ａ＿ｄ、及び領域６０４ｂ＿ｃ及び領域６０４ｂ＿ｄを形成する。

例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。

図５及び図６を用いて説明したように、本実施の形態におけるトランジスタの一例は、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構造である。

上記チャネルが形成される酸化物半導体層は、高純度化させることによりＩ型又は実質的にＩ型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満にすることができる。また、上記構造にすることにより、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０^−１７Ａ）以下にすること、さらにはチャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０^−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０^−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０^−２１Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１００ｙＡ（１×１０^−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約１０^−３０Ａ／μｍであると見積もられる。

本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における記憶装置における制御トランジスタに用いることにより、メモリセルにおけるデータの保持期間を長くすることができる。

（実施の形態４）
本実施の形態では、上記実施の形態における記憶装置の構造例について説明する。

本実施の形態における記憶装置は、チャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタと、チャネルが形成される酸化物半導体層を含むトランジスタを用いて構成される。このとき、チャネルが形成される酸化物半導体層を含むトランジスタは、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタの上に積層させることができる。元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタは、例えば図１における比較回路１０１及び比較回路１０２におけるトランジスタに適用される。

元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタの上にチャネルが形成される酸化物半導体層を含むトランジスタを積層する例について、図７に示す。なお、図７では、実際の寸法と異なる構成要素を含む。

図７では、半導体層７８０と、絶縁層７８４ａと、絶縁層７８４ｂと、導電層７８５ａと、導電層７８５ｂと、絶縁層７８６ａと、絶縁層７８６ｂと、絶縁層７８６ｃと、絶縁層７８６ｄと、絶縁層７８８と、半導体層７５３と、導電層７５４ａと、導電層７５４ｂと、絶縁層７５５と、導電層７５６と、絶縁層７５７ａと、絶縁層７５７ｂと、絶縁層７５８と、絶縁層７５９と、導電層７６０ａと、導電層７６０ｂと、により元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むＰチャネル型トランジスタ（例えば図２（Ａ）に示すトランジスタ１１２に相当）及びＮチャネル型トランジスタ（例えば図２（Ａ）に示すトランジスタ１１１に相当）とチャネルが形成される酸化物半導体層を含むトランジスタ（例えば図２（Ａ）に示すトランジスタ１３１に相当）が構成される。

さらに、半導体層７８０は、領域７８２ａ、領域７８２ｂ、領域７８２ｃ、及び領域７８２ｄを有する。また、半導体層７８０は、絶縁領域７８１ａ乃至絶縁領域７８１ｃにより、各トランジスタが電気的に分離されている。

半導体層７８０としては、例えば半導体基板を用いることができる。また、別の基板の上に設けられた半導体層を半導体層７８０として用いることもできる。

なお、半導体層７８０において、複数のメモリセル間の領域に絶縁分離領域を設けてもよい。

領域７８２ａ及び領域７８２ｂは、互いに離間して設けられ、Ｐ型の導電型を付与するドーパントが添加された領域である。領域７８２ａ及び領域７８２ｂは、上記Ｐチャネル型トランジスタのソース領域又はドレイン領域としての機能を有する。例えば、領域７８２ａ及び領域７８２ｂのそれぞれは、別途設けられた導電層に電気的に接続されてもよい。

領域７８２ｃ及び領域７８２ｄは、互いに離間して設けられ、Ｎ型の導電型を付与するドーパントが添加された領域である。領域７８２ｃ及び領域７８２ｄは、上記Ｎチャネル型トランジスタのソース領域又はドレイン領域としての機能を有する。例えば、領域７８２ｃ及び領域７８２ｄのそれぞれは、別途設けられた導電層（例えばデータ線としての機能を有する導電層）に電気的に接続されてもよい。

なお、領域７８２ａ乃至領域７８２ｄの一部に低濃度領域を設けてもよい。このとき低濃度領域の深さは、それ以外の領域７８２ａ乃至領域７８２ｄの領域の深さより小さくてもよいが、これに限定されない。

絶縁層７８４ａは、絶縁領域７８１ａ及び絶縁領域７８１ｂに挟まれた半導体層７８０の領域の上に設けられる。絶縁層７８４ａは、上記Ｐチャネル型トランジスタのゲート絶縁層としての機能を有する。

絶縁層７８４ｂは、絶縁領域７８１ｂ及び絶縁領域７８１ｃに挟まれた半導体層７８０の領域の上に設けられる。絶縁層７８４ｂは、上記Ｎチャネル型トランジスタのゲート絶縁層としての機能を有する。

絶縁層７８４ａ及び絶縁層７８４ｂとしては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）などの材料の層を用いることができる。また、絶縁層７８４ａ及び絶縁層７８４ｂに適用可能な材料の積層により絶縁層７８４ａ及び絶縁層７８４ｂを構成してもよい。

導電層７８５ａは、絶縁層７８４ａを介して半導体層７８０に重畳する。導電層７８５ａに重畳する半導体層７８０の領域が上記Ｐチャネル型トランジスタのチャネル形成領域になる。導電層７８５ａは、上記Ｐチャネル型トランジスタのゲートとしての機能を有する。

導電層７８５ｂは、絶縁層７８４ｂを介して半導体層７８０に重畳する。導電層７８５ｂに重畳する半導体層７８０の領域が上記Ｎチャネル型トランジスタのチャネル形成領域になる。導電層７８５ｂは、上記Ｎチャネル型トランジスタのゲートとしての機能を有する。

導電層７８５ａ及び導電層７８５ｂとしては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層７８５ａ及び導電層７８５ｂに適用可能な材料の積層により、導電層７８５ａ及び導電層７８５ｂを構成することもできる。

絶縁層７８６ａは、絶縁層７８４ａの上に設けられ、導電層７８５ａにおける、互いに対向する一対の側面の一方に接する。

絶縁層７８６ｂは、絶縁層７８４ａの上に設けられ、導電層７８５ａにおける、互いに対向する上記一対の側面の他方に接する。

絶縁層７８６ｃは、絶縁層７８４ｂの上に設けられ、導電層７８５ｂにおける、互いに対向する一対の側面の一方に接する。

絶縁層７８６ｄは、絶縁層７８４ｂの上に設けられ、導電層７８５ｂにおける、互いに対向する上記一対の側面の他方に接する。

絶縁層７８８は、絶縁層７８６ａ、絶縁層７８６ｂ、絶縁層７８６ｃ、及び絶縁層７８６ｄの上に設けられる。

絶縁層７８６ａ乃至絶縁層７８６ｄ、及び絶縁層７８８としては、絶縁層７８４ａ及び絶縁層７８４ｂに適用可能な材料のうち、絶縁層７８４ａ及び絶縁層７８４ｂに適用した材料と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層７８６ａ乃至絶縁層７８６ｄ、及び絶縁層７８８に適用可能な材料の積層により、絶縁層７８６ａ乃至絶縁層７８６ｄ、及び絶縁層７８８を構成することもできる。

半導体層７５３は、絶縁層７８８の上に設けられる。半導体層７５３は、領域７５２ａ及び領域７５２ｂを含む。領域７５２ａ及び領域７５２ｂはドーパントが添加された領域であり、ソース領域又はドレイン領域としての機能を有する。ドーパントとしては、上記実施の形態における酸化物半導体層を含むトランジスタに適用可能なドーパントを適宜用いることができる。

半導体層７５３としては、例えば図５（Ａ）に示す半導体層６０３＿ａに適用可能な材料の層を用いることができる。

絶縁層７５５は、半導体層７５３の上に設けられる。

絶縁層７５５は、トランジスタのゲート絶縁層としての機能を有する。

絶縁層７５５としては、例えば図５（Ａ）に示す絶縁層６０２＿ａに適用可能な材料の層を用いることができる。また、絶縁層７５５に適用可能な材料の積層により絶縁層７５５を構成してもよい。

導電層７５６は、絶縁層７５５を介して半導体層７５３に重畳する。導電層７５６は、トランジスタのゲートとしての機能を有する。

導電層７５６としては、例えば図５（Ａ）に示す導電層６０１＿ａに適用可能な材料の層を用いることができる。また、導電層７５６に適用可能な材料の積層により導電層７５６を構成してもよい。

絶縁層７５７ａ及び絶縁層７５７ｂは、導電層７５６の側面に接して絶縁層７５５の上に設けられる。

導電層７５４ａは、半導体層７５３に接して電気的に接続される。また、導電層７５４ａは、導電層７８５ａに電気的に接続される。導電層７５４ａは、上記酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。

導電層７５４ｂは、半導体層７５３に接して電気的に接続される。また、導電層７５４ｂは、導電層７８５ｂに電気的に接続される。導電層７５４ｂは、上記酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。

導電層７５４ａ及び導電層７５４ｂとしては、例えば図５（Ａ）に示す導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａに適用可能な材料の層を用いることができる。また、導電層７５４ａ及び導電層７５４ｂに適用可能な材料の積層により導電層７５４ａ及び導電層７５４ｂを構成してもよい。

絶縁層７５８は、導電層７５６、絶縁層７５７ａ、絶縁層７５７ｂ、導電層７５４ａ、及び導電層７５４ｂの上に設けられる。

絶縁層７５８としては、例えば図５（Ａ）に示す絶縁層６０２＿ａに適用可能な材料の層を用いることができる。また、絶縁層７５８に適用可能な材料の積層により絶縁層７５８を構成してもよい。絶縁層７５８は、不純物の侵入を抑制する保護層としての機能を有する。

絶縁層７５９は、絶縁層７５８の上に設けられる。

絶縁層７５９としては、例えば図５（Ａ）に示す絶縁層６０２＿ａに適用可能な材料の層を用いることができる。また、絶縁層７５９に適用可能な材料の積層により絶縁層７５９を構成してもよい。

導電層７６０ａは、絶縁層７５８及び絶縁層７５９に設けられた開口部を介して導電層７５４ａに電気的に接続される。導電層７６０ａは、酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。

導電層７６０ｂは、絶縁層７５８及び絶縁層７５９に設けられた開口部を介して導電層７５４ｂに電気的に接続される。導電層７６０ｂは、酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。

導電層７６０ａ及び導電層７６０ｂとしては、例えば図５（Ａ）に示す導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａに適用可能な材料の層を用いることができる。また、導電層７６０ａ及び導電層７６０ｂに適用可能な材料の積層により導電層７６０ａ及び導電層７６０ｂを構成してもよい。

以上が図７に示す記憶装置の構造例の説明である。

図７を用いて説明したように、本実施の形態における記憶装置の構造例では、異なる材料の半導体層を用いたトランジスタを積層させて記憶装置を構成することにより、回路面積を小さくすることができる。

（実施の形態５）
本実施の形態では、ＣＰＵなどの演算処理装置の例について説明する。

本実施の形態における演算処理装置の例について、図８を用いて説明する。

図８に示す演算処理装置は、バスインターフェース（ＩＦともいう）８０１と、制御装置（ＣＴＬともいう）８０２と、キャッシュメモリ（ＣＡＣＨともいう）８０３と、Ｍ個（Ｍは３以上の自然数）のレジスタ（Ｒｅｇｉともいう）８０４（レジスタ８０４＿１乃至レジスタ８０４＿Ｍ）と、命令デコーダ（ＩＤｅｃｏｄｅｒともいう）８０５と、演算論理ユニット（ＡＬＵともいう）８０６と、を具備する。

バスインターフェース８０１は、外部との信号のやりとり、及び演算処理装置内の各回路との信号のやりとりなどを行う機能を有する。

制御装置８０２は、演算処理装置内の各回路の動作を制御する機能を有する。

キャッシュメモリ８０３は、制御装置８０２により制御され、演算処理装置における動作時のデータを一時的に保持する機能を有する。なお、例えば、１次キャッシュ及び２次キャッシュとして、演算処理装置にキャッシュメモリ８０３を複数設けてもよい。例えば、上記実施の形態における記憶装置を連想メモリとしてキャッシュメモリ８０３に用いることができる。

Ｍ個のレジスタ８０４は、制御装置８０２により制御され、演算処理に用いられるデータを記憶する機能を有する。例えばあるレジスタ８０４を演算論理ユニット８０６用のレジスタとし、別のレジスタ８０４を命令デコーダ８０５用のレジスタとしてもよい。

命令デコーダ８０５は、読み込んだ命令信号を翻訳する機能を有する。翻訳された命令信号は、制御装置８０２に入力され、制御装置８０２は命令信号に応じた制御信号を演算論理ユニット８０６に出力する。

演算論理ユニット８０６は、制御装置８０２により制御され、入力された命令信号に応じて演算処理を行う機能を有する。

図８を用いて説明したように、本実施の形態における演算処理装置では、キャッシュメモリの面積を小さくすることにより演算処理装置の面積を小さくすることができる。

また、本実施の形態における演算処理装置の一例では、キャッシュメモリに上記実施の形態の記憶装置を用いることにより、検索データに応じてキャッシュメモリに記憶されたデータを出力するか否かを選択する機能を該キャッシュメモリに付加させることができる。

また、本実施の形態における演算処理装置では、電源電圧の供給を停止した場合であっても、キャッシュメモリにおいて、電源電圧の供給を停止する直前の内部データの一部を保持することができ、電源電圧の供給を再開したときに演算処理装置の状態を電源電圧の供給を停止する直前の状態に戻すことができる。よって、電源電圧の供給を選択的に停止して消費電力を低減させた場合であっても、電源電圧の供給を再開してから通常動作を開始するまでの時間を短くすることができる。

（実施の形態６）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸においては金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸又はｂ軸の向きが異なる（ｃ軸を中心に回転した）相を含む酸化物（ＣＡＡＣを含む酸化物）について説明する。

ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形又は正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を含む酸化物をいう。

ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。

ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。又は、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。

ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。

このようなＣＡＡＣの例として、膜状に形成され、膜表面又は支持する基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子（又は窒素原子）の層状配列が認められる結晶を挙げることもできる。

ＣＡＡＣに含まれる結晶構造の一例について図１０乃至図１２を用いて詳細に説明する。なお、特に断りがない限り、図１０乃至図１２は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１０において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。

図１０（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１０（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１０（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１０（Ａ）に示す小グループは電荷が０である。

図１０（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１０（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１０（Ｂ）に示す構造をとりうる。図１０（Ｂ）に示す小グループは電荷が０である。

図１０（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１０（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。また、図１０（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１０（Ｃ）に示す小グループは電荷が０である。

図１０（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１０（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１０（Ｄ）に示す小グループは電荷が＋１となる。

図１０（Ｅ）に、２個のＺｎを含む小グループを示す。図１０（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１０（Ｅ）に示す小グループは電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図１０（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎ又はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（Ｇａ又はＩｎ）又は４配位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。

図１１（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１１（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１１（Ｃ）は、図１１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図１１（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１１（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１１（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。

図１１（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。

ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１０（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。

具体的には、図１１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０又は自然数。）とする組成式で表すことができる。

また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系金属酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物や、Ｉｎ−Ｇａ−Ｏ系金属酸化物、一元系金属の酸化物であるＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、Ｚｎ−Ｏ系金属酸化物などを用いた場合も同様である。

例えば、図１２（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。

図１２（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。

図１２（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１２（Ｃ）は、図１２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１２（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。

（実施の形態７）
本実施の形態では、トランジスタの電界効果移動度に関して説明する。

酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。

半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定すると、以下の式で表現できる。

ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。

ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の式となる。

ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、さらに両辺の対数を取ると、以下のようになる。

数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。

このようにして求めた欠陥密度などをもとに数２及び数３よりμ_０＝１２０ｃｍ^２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ^２／Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。

ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からｘだけ離れた場所における移動度μ_１は、以下の式で表される。

ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。Ｂ及びＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ_１は低下することがわかる。

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ_２を計算した結果を図１３に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。

さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。

図１３で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（ＡｔｏｍｉｃＬａｙｅｒＦｌａｔｎｅｓｓ）が望ましい。

このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１４乃至図１６に示す。なお、計算に用いたトランジスタの断面構造を図１７に示す。図１７に示すトランジスタは酸化物半導体層にｎ^＋の導電型を呈する半導体領域２１０３ａ及び半導体領域２１０３ｃを有する。半導体領域２１０３ａ及び半導体領域２１０３ｃの抵抗率は２×１０^−３Ωｃｍとする。

図１７（Ａ）に示すトランジスタは、下地絶縁層２１０１と、下地絶縁層２１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成される。トランジスタは半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域２１０３ｂと、ゲート２１０５を有する。ゲート２１０５の幅を３３ｎｍとする。

ゲート２１０５と半導体領域２１０３ｂの間には、ゲート絶縁層２１０４を有し、また、ゲート２１０５の両側面には側壁絶縁物２１０６ａ及び側壁絶縁物２１０６ｂ、ゲート２１０５の上部には、ゲート２１０５と他の配線との短絡を防止するための絶縁物２１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域２１０３ａ及び半導体領域２１０３ｃに接して、ソース２１０８ａ及びドレイン２１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。

図１７（Ｂ）に示すトランジスタは、下地絶縁層２１０１と、酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成され、半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれた真性の半導体領域２１０３ｂと、幅３３ｎｍのゲート２１０５とゲート絶縁層２１０４と側壁絶縁物２１０６ａ及び側壁絶縁物２１０６ｂと絶縁物２１０７とソース２１０８ａ及びドレイン２１０８ｂを有する点で図１７（Ａ）に示すトランジスタと同じである。

図１７（Ａ）に示すトランジスタと図１７（Ｂ）に示すトランジスタの相違点は、側壁絶縁物２１０６ａ及び側壁絶縁物２１０６ｂの下の半導体領域の導電型である。図１７（Ａ）に示すトランジスタでは、側壁絶縁物２１０６ａ及び側壁絶縁物２１０６ｂの下の半導体領域はｎ^＋の導電型を呈する半導体領域２１０３ａ及び半導体領域２１０３ｃであるが、図１７（Ｂ）に示すトランジスタでは、真性の半導体領域２１０３ｂである。すなわち、半導体領域２１０３ａ（半導体領域２１０３ｃ）とゲート２１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物２１０６ａ（側壁絶縁物２１０６ｂ）の幅と同じである。

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用した。図１４は、図１７（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。

図１４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１４（Ｂ）は１０ｎｍとしたものであり、図１４（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。

図１５は、図１７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１５（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１５（Ｂ）は１０ｎｍとしたものであり、図１５（Ｃ）は５ｎｍとしたものである。

また、図１６は、図１７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１６（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１６（Ｂ）は１０ｎｍとしたものであり、図１６（Ｃ）は５ｎｍとしたものである。

いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。

なお、移動度μのピークは、図１４では８０ｃｍ^２／Ｖｓ程度であるが、図１５では６０ｃｍ^２／Ｖｓ程度、図１６では４０ｃｍ^２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。

（実施の形態８）
本実施の形態では、酸化物半導体としてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体を用いたトランジスタについて説明する。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、あるいは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。

例えば、図１８（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。

図１８（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ^２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図１８（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ^２／Ｖｓｅｃが得られている。

電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図１８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ^２／Ｖｓｅｃが得られている。

基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ^２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。

基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図１８（Ａ）と図１８（Ｂ）の対比からも確認することができる。

なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。

意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜しあるいは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。

また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。

実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。

まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。

同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。

試料１のプラスＢＴ試験の結果を図１９（Ａ）に、マイナスＢＴ試験の結果を図１９（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２０（Ａ）に、マイナスＢＴ試験の結果を図２０（Ｂ）に示す。

試料１のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、試料２のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。試料１及び試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。

熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、又は減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。

酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０^１６／ｃｍ^３以上２×１０^２０／ｃｍ^３以下とすれば、結晶に歪みなどを与えることなく酸化物半導体中に含ませることができる。

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。

実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、ＢｒｕｋｅｒＡＸＳ社製Ｘ線回折装置Ｄ８ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。

ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。

脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。

Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。

次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。

図２３に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。

このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、あるいは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。

図２４に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。

具体的には、図２４に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０^−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０^−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。

もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。

また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。

測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。

図２１に、Ｉｄ（実線）及び電界効果移動度（点線）のＶｇ依存性を示す。また、図２２（Ａ）に基板温度としきい値電圧の関係を、図２２（Ｂ）に基板温度と電界効果移動度の関係を示す。

図２２（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。

また、図２２（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。

上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ^２／Ｖｓｅｃ以上、好ましくは４０ｃｍ^２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ^２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。

以下に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について説明する。

図２５は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図及び断面図である。図２５（Ａ）にトランジスタの上面図を示す。また、図２５（Ｂ）に図２５（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。

図２５（Ｂ）に示すトランジスタは、基板１２００と、基板１２００上に設けられた下地絶縁層１２０２と、下地絶縁層１２０２の周辺に設けられた保護絶縁膜１２０４と、下地絶縁層１２０２及び保護絶縁膜１２０４上に設けられた高抵抗領域１２０６ａ及び低抵抗領域１２０６ｂを有する酸化物半導体膜１２０６と、酸化物半導体膜１２０６上に設けられたゲート絶縁層１２０８と、ゲート絶縁層１２０８を介して酸化物半導体膜１２０６と重畳して設けられたゲート電極１２１０と、ゲート電極１２１０の側面と接して設けられた側壁絶縁膜１２１２と、少なくとも低抵抗領域１２０６ｂと接して設けられた一対の電極１２１４と、少なくとも酸化物半導体膜１２０６、ゲート電極１２１０及び一対の電極１２１４を覆って設けられた層間絶縁膜１２１６と、層間絶縁膜１２１６に設けられた開口部を介して少なくとも一対の電極１２１４の一方と接続して設けられた配線１２１８と、を有する。

なお、図示しないが、層間絶縁膜１２１６及び配線１２１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１２１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。

また、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。

図２６は、トランジスタの構造を示す上面図及び断面図である。図２６（Ａ）はトランジスタの上面図である。また、図２６（Ｂ）は図２６（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。

図２６（Ｂ）に示すトランジスタは、基板１６００と、基板１６００上に設けられた下地絶縁層１６０２と、下地絶縁層１６０２上に設けられた酸化物半導体膜１６０６と、酸化物半導体膜１６０６と接する一対の電極１６１４と、酸化物半導体膜１６０６及び一対の電極１６１４上に設けられたゲート絶縁層１６０８と、ゲート絶縁層１６０８を介して酸化物半導体膜１６０６と重畳して設けられたゲート電極１６１０と、ゲート絶縁層１６０８及びゲート電極１６１０を覆って設けられた層間絶縁膜１６１６と、層間絶縁膜１６１６に設けられた開口部を介して一対の電極１６１４と接続する配線１６１８と、層間絶縁膜１６１６及び配線１６１８を覆って設けられた保護膜１６２０と、を有する。

基板１６００としてはガラス基板を、下地絶縁層１６０２としては酸化シリコン膜を、酸化物半導体膜１６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極１６１４としてはタングステン膜を、ゲート絶縁層１６０８としては酸化シリコン膜を、ゲート電極１６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１６２０としてはポリイミド膜を、それぞれ用いた。

なお、図２６（Ａ）に示す構造のトランジスタにおいて、ゲート電極１６１０と一対の電極１６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１６０６に対する一対の電極１６１４のはみ出しをｄＷと呼ぶ。

（実施の形態９）
本実施の形態では、上記実施の形態における演算処理装置を備えた電子機器の例について説明する。

本実施の形態における電子機器の構成例について、図９（Ａ）乃至図９（Ｄ）を用いて説明する。

図９（Ａ）に示す電子機器は、携帯型情報端末の例である。図９（Ａ）に示す携帯型情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。

なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、図９（Ａ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。

図９（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。

図９（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。

図９（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図９（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。

また、図９（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。

なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、図９（Ｂ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。

また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。

図９（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図９（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。

図９（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。

図９（Ｃ）に示す電子機器は、設置型情報端末の例である。図９（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。

なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。

また、図９（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図９（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。

さらに、図９（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。

図９（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。

図９（Ｄ）は、設置型情報端末の例である。図９（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。

なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、図９（Ｄ）に示す設置型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。

また、図９（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備えてもよい。なお、図９（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。

図９（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。

上記実施の形態の演算処理装置は、図９（Ａ）乃至図９（Ｄ）に示す電子機器のＣＰＵとして用いられる。

図９を用いて説明したように、本実施の形態における電子機器の一例は、ＣＰＵとして上記実施の形態における演算処理装置を具備する構成である。

上記構成にすることにより、電源を供給しない場合であっても電子機器内の情報を一定期間保持することができるため、電源を供給してから通常動作を開始するまでの時間が速くなり、また、消費電力を低減することができる。

１０１比較回路
１０２比較回路
１１１トランジスタ
１１２トランジスタ
１２１トランジスタ
１２２トランジスタ
１３１トランジスタ
２０１メモリセル
２０２トランジスタ
２０３トランジスタ
２０４バッファ
２０５バッファ
６００被素子形成層
６０１導電層
６０２絶縁層
６０３半導体層
６０４ａ領域
６０４ｂ領域
６０５ａ導電層
６０５ｂ導電層
６０６絶縁層
６０８導電層
７５１導電層
７５２絶縁層
７５２ａ領域
７５２ｂ領域
７５３半導体層
７５４ａ導電層
７５４ｂ導電層
７５５絶縁層
７５６導電層
７５７ａ絶縁層
７５７ｂ絶縁層
７５８絶縁層
７５９絶縁層
７６０ａ導電層
７６０ｂ導電層
７６１ａ絶縁層
７６１ｂ絶縁層
７８０半導体層
７８１ａ絶縁領域
７８１ｂ絶縁領域
７８１ｃ絶縁領域
７８２ａ領域
７８２ｂ領域
７８２ｃ領域
７８２ｄ領域
７８３ａ領域
７８３ｂ領域
７８４ａ絶縁層
７８４ｂ絶縁層
７８５ａ導電層
７８５ｂ導電層
７８６ａ絶縁層
７８６ｂ絶縁層
７８６ｃ絶縁層
７８６ｄ絶縁層
７８８絶縁層
８０１バスインターフェース
８０２制御装置
８０３キャッシュメモリ
８０４レジスタ
８０５命令デコーダ
８０６演算論理ユニット
１００１ａ筐体
１００１ｂ筐体
１００１ｃ筐体
１００１ｄ筐体
１００２ａ表示部
１００２ｂ表示部
１００２ｃ表示部
１００２ｄ表示部
１００３ａ側面
１００３ｂ側面
１００３ｃ側面
１００３ｄ側面
１００４筐体
１００５表示部
１００６軸部
１００７側面
１００８甲板部
１２００基板
１２０２下地絶縁層
１２０４保護絶縁膜
１２０６酸化物半導体膜
１２０６ａ高抵抗領域
１２０６ｂ低抵抗領域
１２０８ゲート絶縁層
１２１０ゲート電極
１２１２側壁絶縁膜
１２１４電極
１２１６層間絶縁膜
１２１８配線
１６００基板
１６０２下地絶縁層
１６０６酸化物半導体膜
１６０８ゲート絶縁層
１６１０ゲート電極
１６１４電極
１６１６層間絶縁膜
１６１８配線
１６２０保護膜
２１０１下地絶縁層
２１０２絶縁物
２１０３ａ半導体領域
２１０３ｂ半導体領域
２１０３ｃ半導体領域
２１０４ゲート絶縁層
２１０５ゲート
２１０６ａ側壁絶縁物
２１０６ｂ側壁絶縁物
２１０７絶縁物
２１０８ａソース
２１０８ｂドレイン

Claims

記憶データとしてデータを記憶するメモリセルと、
出力信号線と、
電圧が与えられる配線と、を具備し、
前記メモリセルは、
前記記憶データと検索データの比較演算を行い、前記記憶データの値が前記検索データの値よりも小さいときに導通状態になり、前記記憶データの値が前記検索データと一致するとき、又は前記記憶データの値が前記検索データの値よりも大きいときに非導通状態になる比較回路と、
前記記憶データの書き込み及び保持を制御する電界効果トランジスタと、を備え、
前記比較回路が導通状態のときに、前記出力信号線の電圧値が前記配線の電圧と同等の値になる記憶装置。
記憶データとしてデータを記憶するメモリセルと、
出力信号線と、
電圧が与えられる配線と、を具備し、
前記メモリセルは、
前記記憶データと検索データの比較演算を行い、前記記憶データの値が前記検索データの値よりも大きいときに導通状態になり、前記記憶データの値が前記検索データと一致するとき、又は前記記憶データの値が前記検索データの値よりも小さいときに非導通状態になる比較回路と、
前記記憶データの書き込み及び保持を制御する電界効果トランジスタと、を備え、
前記比較回路が導通状態のときに、前記出力信号線の電圧値が前記配線の電圧と同等の値になる記憶装置。
それぞれが記憶データとして１ビットのデータを記憶するＮ段（Ｎは２以上の自然数）のメモリセルと、
第１の出力信号線と、
第２の出力信号線と、
第１乃至第Ｎ−１の接続配線と、
電圧が与えられる配線と、を有し、
前記Ｎ段のメモリセルのそれぞれは、
１ビットの前記記憶データと１ビットの検索データの第１の比較演算を行い、前記１ビットの記憶データの値が前記１ビットの検索データの値よりも小さいときに導通状態になり、前記１ビットの記憶データの値が前記１ビットの検索データと一致するとき、又は前記１ビットの記憶データの値が前記１ビットの検索データの値よりも大きいときに非導通状態になる第１の比較回路と、
前記１ビットの記憶データと前記１ビットの検索データの第２の比較演算を行い、前記１ビットの記憶データの値が前記１ビットの検索データの値よりも小さいとき、又は前記１ビットの記憶データの値が前記１ビットの検索データの値と一致するときに導通状態になり、前記１ビットの記憶データの値が前記１ビットの検索データの値よりも大きいときに非導通状態になる第２の比較回路と、
前記１ビットの記憶データの書き込み及び保持を制御する電界効果トランジスタと、を備え、
１段目のメモリセルの前記第１の比較回路は、前記導通状態又は前記非導通状態になることにより、前記配線と第１の出力信号線との電気的接続を制御する機能を有し、
１段目のメモリセルの前記第２の比較回路は、前記導通状態又は前記非導通状態になることにより、前記配線と第１の接続配線との電気的接続を制御する機能を有し、
Ｋ段目（Ｋは２以上Ｎ−１以下の自然数）のメモリセルの前記第１の比較回路は、前記導通状態又は前記非導通状態になることにより、第Ｋ−１の接続配線と前記第１の出力信号線との電気的接続を制御する機能を有し、
Ｋ段目のメモリセルの前記第２の比較回路は、前記導通状態又は前記非導通状態になることにより、第Ｋ−１の接続配線と第Ｋの接続配線との電気的接続を制御する機能を有し、
Ｎ段目のメモリセルの前記第１の比較回路は、前記導通状態又は前記非導通状態になることにより、第Ｎ−１の接続配線と前記第１の出力信号線との電気的接続を制御する機能を有し、
Ｎ段目のメモリセルの前記第２の比較回路は、前記導通状態又は前記非導通状態になることにより、第Ｎ−１の接続配線と前記第２の出力信号線との電気的接続を制御する機能を有する記憶装置。
それぞれが記憶データとして１ビットのデータを記憶するＮ段（Ｎは２以上の自然数）のメモリセルと、
第１の出力信号線と、
第２の出力信号線と、
第１乃至第Ｎ−１の接続配線と、
電圧が与えられる配線と、を有し、
前記Ｎ段のメモリセルのそれぞれは、
１ビットの前記記憶データと１ビットの検索データの第１の比較演算を行い、前記１ビットの記憶データの値が前記１ビットの検索データの値よりも大きいときに導通状態になり、前記１ビットの記憶データの値が前記１ビットの検索データと一致するとき、又は前記１ビットの記憶データの値が前記１ビットの検索データの値よりも小さいときに非導通状態になる第１の比較回路と、
前記１ビットの記憶データと前記１ビットの検索データの第２の比較演算を行い、前記１ビットの記憶データの値が前記１ビットの検索データの値よりも大きいとき、又は前記１ビットの記憶データの値が前記１ビットの検索データの値と一致するときに導通状態になり、前記１ビットの記憶データの値が前記１ビットの検索データの値よりも小さいときに非導通状態になる第２の比較回路と、
前記１ビットの記憶データの書き込み及び保持を制御する電界効果トランジスタと、を備え、
１段目のメモリセルの前記第１の比較回路は、前記導通状態又は前記非導通状態になることにより、前記配線と第１の出力信号線との電気的接続を制御する機能を有し、
１段目のメモリセルの前記第２の比較回路は、前記導通状態又は前記非導通状態になることにより、前記配線と第１の接続配線との電気的接続を制御する機能を有し、
Ｋ段目（Ｋは２以上Ｎ−１以下の自然数）のメモリセルの前記第１の比較回路は、前記導通状態又は前記非導通状態になることにより、第Ｋ−１の接続配線と前記第１の出力信号線との電気的接続を制御する機能を有し、
Ｋ段目のメモリセルの前記第２の比較回路は、前記導通状態又は前記非導通状態になることにより、第Ｋ−１の接続配線と第Ｋの接続配線との電気的接続を制御する機能を有し、
Ｎ段目のメモリセルの前記第１の比較回路は、前記導通状態又は前記非導通状態になることにより、第Ｎ−１の接続配線と前記第１の出力信号線との電気的接続を制御する機能を有し、
Ｎ段目のメモリセルの前記第２の比較回路は、前記導通状態又は前記非導通状態になることにより、第Ｎ−１の接続配線と前記第２の出力信号線との電気的接続を制御する機能を有する記憶装置。
前記電界効果トランジスタは、チャネルが形成され、バンドギャップエネルギーが２．０ｅＶ以上である酸化物半導体層を有し、
前記酸化物半導体層は、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に垂直な方向から見て金属原子が層状に配列した相、又はｃ軸方向に垂直な方向から見て金属原子と酸素原子が層状に配列した相を有する請求項１乃至４のいずれか一項に記載の記憶装置。