JPH0519238B2 - - Google Patents

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JPH0519238B2
JPH0519238B2 JP59229512A JP22951284A JPH0519238B2 JP H0519238 B2 JPH0519238 B2 JP H0519238B2 JP 59229512 A JP59229512 A JP 59229512A JP 22951284 A JP22951284 A JP 22951284A JP H0519238 B2 JPH0519238 B2 JP H0519238B2
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Hachiro Yamada
Tsunesuke Takahashi
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Nippon Electric Co Ltd
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Publication of JPS61107596A publication Critical patent/JPS61107596A/ja
Publication of JPH0519238B2 publication Critical patent/JPH0519238B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
    • G06F16/90—Details of database functions independent of the retrieved data types
    • G06F16/903—Querying
    • G06F16/90335—Query processing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F16/90—Details of database functions independent of the retrieved data types
    • G06F16/903—Querying
    • G06F16/90335—Query processing
    • G06F16/90339—Query processing by using parallel associative memories or content-addressable memories

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は連想記憶装置すなわち記憶内容に基
づいて番地づけを行なうことのできる記憶装置に
関する。
〔従来技術とその問題点〕
この種の連想記憶装置は電子計算機の一つの構
成要素として使われる重要な装置である。連想記
憶装置の応用例は「大型プロジエクトによる超高
性能電子計算機」（通商産業省工業技術院編集、
日本産業技術振興協会発行47年７月発行）の
PP45〜48に述べられている。これによると連想
記憶装置は、バツフアメモリのセクタが主記憶装
置のどのアドレスに対応するかを記憶し、論理ア
ドレスから物理アドレスへのアドレス変換を内容
探索によつて高速に行なうことを可能にする。
また、日経エレクトロニクス（1980.10.27発
行）の102〜136ページには、リスト処理、画像処
理、データベースへの応用が記載されている。
この種の連想記憶装置に使われる連想記憶素子
については既に多くの文献にたとえば「情報処理
ハンドブツク」に掲載されている「論理記憶」
（47年５月オーム社発行、情報処理学会編集、
PP13〜96〜PP13〜99）などに紹介されている。
これによると、この種の連想記憶装置は情報を記
憶しうる各記憶素子ごとに記憶内容と探索情報と
の一致を調べる一致検出回路を設けた構成の連想
記憶素子を必要とする。従つて所望のデータの格
納位置を示すアドレスを供給することによりアク
セスされる通常の記憶装置に使われる記憶素子に
比べ、従来の連想記憶素子は構成が複雑であり、
そのビツト当りコストが数十倍におよぶという欠
点を有していた。
この欠点を除去するため、情報を記憶する部分
に通常の記憶素子を用い、ワード単位に一致検出
回路を設けた連想記憶装置が従来考えられてい
た。しかし、この連想記憶装置の探索にはビツト
数に対応した回数の探索動作が必要である欠点を
有していた。
さらに、探索情報をアドレス入力とし、データ
情報を記憶する第１の通常の記憶素子と、データ
情報あるいは第１の通常の記憶素子の読取り出力
をアドレス入力とし、探索情報を記憶する第２の
通常の記憶素子とを用いた連想記憶装置が特開昭
49−73039に開示されている。しかし、この連想
記憶装置は通常の記憶素子で構成できる利点を有
しているが、探索情報あるいはデータ情報のビツ
ト数が多くなると、必要とする記憶素子数が著し
く増大し、価格上昇をもたらす欠点を有してい
る。
また、パタン認識や自然言語処理への応用とし
て、データ間の関連の度合いをハミング距離で表
わし、一定のハミング距離内の探索が可能な、あ
いまい性を有する連想記憶装置が求められてい
た。従来の連想記憶装置ではあいまい性を持たせ
るためにエラー訂正符号を導入していたが、この
ために構成が複雑となり価格上昇をもたらしてい
た。
〔発明の目的〕
本発明の目的は上記従来の連想記憶装置の欠点
を容易に解決し、アドレスを供給することにより
アクセスされる通常の記憶素子で構成され、高
速、大容量、低価格、高機能な連想記憶装置を提
供することにある。
また、本発明の他の目的は探索情報の一部をマ
スクしての探索動作や多重整合処理が可能で容易
に記憶容量を増大できる連想記憶装置を提供する
ことにある。
さらに、本発明の他の目的は探索情報と一定の
ハミング距離内にある記憶情報の探索、すなわち
あいまい性を有する連想記憶装置を提供すること
にある。
〔発明の構成〕
従つて、本発明によれば以下の連想記憶装置が
得られる。すなわち、記憶素子が行列状に配置さ
れた記憶手段と、入力データが供給され、出力が
記憶手段の各行選択線につながる行選択手段と、
登録アドレスを入力とし、出力が記憶手段の各列
選択線につながる列選択手段と、入力データが供
給され、入力データから指定ハミング距離離れた
又は以下の全てのデータで指定される行のみ反転
するデータを記憶手段の各行への書込みデータ線
に供給する書込みデータ発生手段と、記憶手段の
１対の列からの読取り出力のいずれかを選択的に
出力する切換えスイツチと、この出力につながる
エンコード手段とを備えた連想記憶装置と、入力
データの入力数を計数する計数手段と、記憶素子
が行列状に配置された記憶手段と、入力データと
の計数手段の出力とを入力とし、出力が記憶手段
の各行選択線につながる行選択手段と、登録アド
レスを入力とし、出力が記憶手段の各列選択線に
つながる列選択手段と、入力データが供給され、
指定ハミング距離離れた又は以下の全てのデータ
で指定される行のみ反転するデータを記憶手段の
各行への書込みデータ線に供給する書込みデータ
発生手段と、入力データが与えられる毎に記憶手
段の読取り出力を逐次入力し、複数の入力データ
として与えられる探索情報と記憶手段に格納され
た登録情報とのハミング距離を求め、その結果が
与えられた探索条件を満たすか否かを判定する探
索処理手段と、これにつながるエンコード手段と
を備えた連想記憶装置と、また、記憶素子が行列
状に配置された複数の記憶手段と、入力データが
供給され、出力が各記憶手段の各行選択線につな
がる行選択手段と、登録アドレスを入力とし、出
力が前記複数の記憶手段の列選択線に共通につな
がる列選択手段と、入力データが供給され、入力
データから指定ハミング距離離れた又は以下の全
てのデータで指定される行のみ反転するデータを
各記憶手段の各行への各書込みデータ線に供給す
る書込みデータ発生手段と、前記複数の記憶手段
の読取り出力を一斉に入力し、複数の入力データ
に分けて与えられる探索情報と前記複数の記憶手
段に格納された登録情報とのハミング距離を求
め、その結果が与えられた探索条件を満たすか否
かを判定する探索処理手段と、探索処理手段の出
力を一時記憶する一時記憶手段と、これに接続さ
れ、探索アドレスを出力するエンコード手段と、
前記探索アドレスで指定された前記一時記憶手段
にリセツト信号を供給するデコード手段とを備え
た連想記憶装置と、さらに、入力データの入力数
を計数する計数手段と、記憶素子が行列状に配置
された記憶手段と、入力データが供給され、出力
が記憶手段の各行選択線につながる行選択手段
と、計数手段の出力と答録アドレスとを入力と
し、出力が記憶手段の各列選択線につながる列選
択手段と、入力データが供給され、入力データか
ら指定ハミング距離離れた又は以下の全てのデー
タで指定される行のみ反転するデータとを選択的
に記憶手段の各行への書込みデータ線に供給する
書込みデータ発生手段と、複数の入力データとし
て与えられる探索情報と記憶手段の複数列に格納
された登録情報とのハミング距離を記憶手段の読
取り出力から求め、その結果が与えられた探索条
件を満たすか否かを判定する探索処理手段と、こ
れに接続され探索アドレスを発生するエンコード
手段とを備えた連想記憶装置が得られる。
〔実施例〕
以下、図面を用いて本発明のさらに詳細な説明
を行なう。
第１図は本発明による連想記憶装置の一実施例
の説明図である。この連想記憶装置は入力データ
１０１と探索条件１０２とを入力とし、探索条件
１０２を満たすデータが格納されている探索アド
レス１６２を出力するものである。このための連
想記憶装置は記憶素子が行列状に配置れさた記憶
手段１１０と、これと行選択線１２１でつなが
り、登録動作時に全ての行選択線１２１を並列に
駆動し、探索動作時に入力データ１０１で指定さ
れた行選択線１２１を選択的に駆動する行選択手
段１２０と、記憶手段と各列選択線１３１，１３
１′でつながり、登録動作時に登録アドレス１３
２と一致列選択信号１３３とで指定された隣接す
る２列の列選択線１３１，１３１′を一致列選択
信号１３３により１列毎に選択的に駆動し、探索
動作時に全ての列選択線１３１，１３１′を並列
に駆動する列選択手段１３０と、記憶手段１１０
の各行の記憶素子への書込みデータを供給する書
込みデータ線１４１で記憶手段１１０とつなが
り、入力データ１０１で指定された行のみ反転す
るデータと入力データ１０１とハミング距離が１
だけ離れたデータで指定された行のみ反転するデ
ータとを一致選択信号１３３により選択的に書込
みデータとして書込みデータ線１４１に供給する
書込みデータ発生手段１４０と、記憶手段１１０
の偶数列と奇数列の読取り信号１５１，１５１′
を入力とし、いずれか一方を探索条件信号１０２
により選択的に出力する切換えスイツチ１５０
と、この出力を入力とし、その中に“１”が含ま
れていれば“１”の整合信号１６１と共に“１”
の位置を示す探索アドレス１６２とを出力するエ
ンコード手段１６０とを備えている。
記憶手段１１０は所望のデータとその格納位置
を示すアドレスを与えることによりアクセスされ
る通常の記憶素子で構成される。この記憶手段１
１０を用いてＮワードＭビツトの連想記憶装置を
得るためには記憶手段１１０に2M行２・Ｎ列の記
憶セルを用いる必要がある。
この連想記憶装置の基本的動作は登録動作と探
索動作とからなる。入力データ１０１は登録動作
時には登録情報、探索動作時には探索情報として
与えられる。また、探索条件を示す探索条件信号
１０２は“０”で一致条件を示し、“１”で探索
情報とハミング距離が１だけ離れた記憶情報の探
索を示す。以下に登録動作と探索動作について順
次に説明を行なう。
登録動作において、登録動作を示す“１”の動
作モード信号１０３と登録アドレス１３２及び入
力データ１０１として登録情報が与えられる。さ
らに、“０”，“１”の順序で一致列選択信号１３
３が与えられる。“１”の動作モード信号１０３
により、行選択手段１２０は記憶手段１１０の全
ての行選択線１２１を並列に駆動する。登録アド
レス１３２は記憶手段１１０の隣接する２列を指
定し、一致列選択信号１３３は論理値“０”と
“１”により２列内の１列を指定する。“０”の一
致列選択信号１３３は２列内の左側の偶数列の列
選択線１３１を選択し、“１”の一致列選択信号
１３３は２列内の右側となる奇数列の列選択線１
３３′を選択する。一致列選択信号１３３は
“０”，“１”の順序で与えられるので、列選択手
段１３０は登録アドレス１３２で指定される記憶
手段１１０の２列内の偶数列、奇数列の列選択線
１３１，１３１′を順次に駆動する。
第２図は記憶手段１１０の記憶内容の説明図で
あり、また書込みデータ発生手段１４０により発
生される書込みデータ１４１の説明図も兼ねてい
る。左側の列が偶数列、右側の列が奇数列であ
り、左側の数字がワードあるいは行番号を示す。
第２図を用いて第１図中の書込みデータ発生手段
１４０の説明を行なう。書込みデータ発生手段１
４０は登録情報となる入力データ１０１を入力と
し、一致列選択信号１３３で指定される書込みデ
ータ１４１を発生し、記憶手段１１０に供給す
る。一例として、登録情報を数値３とすると、書
込みデータ発生手段１４０は“０”の一致列選択
信号１３３の入力時に、第２図の左側の偶数列に
対応する書込みデータ１４１、すなわち３行のみ
“１”となる書込みデータ１４１を発生する。次
に、“１”の一致列選択信号133を与えると、書込
みデータ発生手段１４０は登録情報とハミング距
離が１だけ離れた全てのデータで指定される行が
“１”となる書込みデータを書込みデータ１４１
に発生する。図の例では記憶手段１１０の行数を
８行、入力データ１０１として与えられる登録情
報のビツト数を３ビツトとし、数値３すなわち２
進数の“011”を登録している。この場合、この
登録情報とハミング距離が１だけ離れたデータは
各ビツトを反転させた“010”，“001”，“111”と
なる。従つて、書込みデータ発生手段140は２行、
１行、７行を“１”とする第２図の右側の奇数列
に対応する書込みデータを書込みデータ線１４１
に供給する。これらの書込みデータは書込みパル
ス信号１０４により、第２図に示すように登録ア
ドレス１３２で指定される記憶手段１１０の隣接
する２列に順次格納される。
以上の動作により登録動作がなされる。探索動
作に際しては、探索動作を示す“０”の動作モー
ド信号１０３と共に入力データ１０１として探索
情報が与えられる。さらに、切換えスイツチ１５
０に探索条件信号１０２が供給される。“０”の
動作モード信号１０３により、行選択手段１２０
は探索情報で指定される記憶手段１１０の１行を
選択的に駆動し、列選択手段１３０は記憶手段１
１０の全ての列の並列駆動を行なう。しがつて、
記憶手段１１０からは探索情報で指定される記憶
手段１１０の１行の内容が偶数列と奇数列の読取
り信号１５１と１５１′として出力される。記憶
手段１１０には第２図に示すように情報が格納さ
れているので、探索情報に一致する登録情報が格
納されている隣接する偶数列、奇数列の読取り信
号１５１，１５１′は（１，０）となる。また、
探索情報と１ビツトあるいは２ビツト以上異なる
登録情報が格納されている２列の読取り信号１５
１，１５１′の値はそれぞれ（０，１），（０，０）
となる。
記憶手段１１０の各２列からの各２ビツトの読
取り信号１５１，１５１′は切換えスイツチ１５
０に供給される。各切換えスイツチ１５０は
“０”あるいは“１”の探索条件信号１０２によ
り、偶数列の読取り信号１５１あるいは奇数列の
読取り信号１５１′を選択的に探索結果信号１５
２としてエンコード手段１６０に供給する。
第３図は偶数列と奇数列の読取り信号１５１，
１５１′とハミング距離Ｈとの関係を示す。ハミ
ング距離Ｈ＝０は記憶手段１１０内の記憶情報と
探索情報とが一致していることを示し、ハミング
距離Ｈ＝１あるいはＨ＞２は記憶情報と探索情報
とがそれぞれ１ビツトあるいは２ビツト以上異な
つていることを示す。従つて、偶数列の読取り信
号１５１は記憶情報と探索情報とが一致している
か否かを示し、奇数列の読取り信号１５１′は記
憶情報と探索情報とが１ビツトだけ異なつている
か否かを示す。この探索条件は探索条件信号１０
２により選択され、探索結果は切換えスイツチ１
５０により探索結果信号１５２として出力され
る。“１”の探索結果信号１５２は探索条件が満
たされたことを示す。
エンコード手段１６０は探索結果信号１５２を
入力とし、その中に“１”の探索結果信号１５２
が含まれていれば、整合信号１６１と共に“１”
の探索結果信号１５２の位置を示す探索アドレス
１６２を外部機器に出力する。整合信号１６１は
探索情報と探索条件を満たす情報が記憶手段１１
０に格納されていることを示し、そのアドレスす
なわち列は探索アドレス１６２で示される。
なお、探索情報と探索条件を満たす複数の情報
が登録されている場合の多重整合時には、複数の
切換えスイツチ１５０から“１”の探索結果信号
１５２が発生する。この場合、探索結果信号１５
２を取込むレジスタを切換えスイツチ１５０とエ
ンコード手段１６０との間に設け、さらに探索ア
ドレス１６２を入力とし、それで指定されるビツ
ト位置のレジスタにリセツト信号を供給するデコ
ーダを設けることで、探索条件を満たす複数の探
索アドレス１６２を求めることができる。
以上説明したように、この連想記憶装置は2Mワ
ード行2Nビツト列の記憶セルの安価な通常の記
憶手段１１０を用いて、ＮワードＭビツトの連想
記憶装置を構成でき、その価格低下をもたらす。
また、探索動作や登録動作は１回のメモリアクセ
スでなされ、高速動作が可能である。さらに、探
索情報とハミング距離が１だけ離れた記憶情報の
探索動作が可能であり、高機能な連想記憶装置を
提供する。
第４図は第１図の連想記憶装置に用いられた行
選択手段１２０の一実施例の説明図である。この
行選択手段１２１は登録情報や探索情報となる入
力データ１０１を入力とするデコーダ４１０と、
その各出力と動作モード信号１０３との論理和を
行ない記憶手段１１０の行選択線１２１を駆動す
るオアゲート４２０とからなる。
登録動作を示す“１”の動作モード信号１０３
が供給されている場合のオアゲート４２０の各出
力は全て“１”になり、全ての行選択線１２１が
並列に駆動される。しかし、探索動作を示す
“０”の動作モード信号１０３が供給された場合
には、探索情報となる入力データ１０１で指定さ
れる行選択線１２１のみ選択的に駆動される。こ
れにより、登録動作時には記憶手段１１０の全て
の行が並列に駆動され、探索動作時には探索情報
で指定される行のみ選択的に駆動される。
第５図は第１図の連想記憶装置に用いられた列
選択手段１３０の一実施例の説明図である。この
列選択手段は登録アドレス１３２と一致列選択信
号１３３とを各々上位と下位の入力とするデコー
ダ５１０と、動作モード信号１０３を反転させる
インバータ５２０と、インバータ５２０の出力と
デコーダ５１０の各出力との論理和を行ない、記
憶手段１１０の列選択線１３１を駆動するオアゲ
ート５３０とからなる。
登録動作時には“１”の動作モード信号１０３
が供給され、デコーダ５１０はオアゲート５３０
を介して登録アドレス１３２と一致列選択信号１
３３とで指定される記憶手段１１０の列選択線１
３１を選択的に駆動する。一致列選択信号１３３
はデコーダ５１０の下位入力に供給され、記憶手
段１１０の偶数列あるいは奇数列のいずれか一方
を選択する。登録動作時に一致列選択信号１３３
は“０”，“１”と変化するので、登録アドレス１
３２で指定される記憶手段１１０の特定の偶数列
と奇数列への書込みを許す。探索動作時には
“０”の動作モード信号１０３が供給され、オア
ゲート５３０はデコーダ５１０の出力に影響され
ずに全ての列選択線１３１，１３１′を並列に駆
動する。従つて、記憶手段１１０の全ての列の並
列読取りを可能にする。
第６図は第１図の連想記憶装置に用いられた書
込みデータ発生手段１４０の一実施例の説明図で
ある。この書込みデータ発生手段は登録情報とな
る入力データ１０１を入力とするデコーダ６１０
と、オアゲート６２０と、切換えスイツチ６３０
とから構成される。この書込み発生手段は、第２
図に示した記憶手段１１０の左側の偶数列あるい
は奇数列に対応する書込みデータを“０”あるい
は“１”の一致列選択信号１３３により書込みデ
ータ線１４１に選択的に供給する。
すなわち、“０”の一致列選択信号１３３が供
給されると、各切換えスイツチ６３０はデコーダ
６１０の各出力を選択的に出力し、登録情報で指
定される書込みデータ線１４１のみ“１”となる
書込みデータが発生する。
“１”の一致列選択信号１３３が供給される
と、切換えスイツチ６３０はオアゲート６２０の
出力を選択し、書込みデータ線１４１に供給す
る。オアゲート６２０は入力データ１０１とハミ
ング距離が１だけ離れたデータで指定される行を
“１”とする書込みデータを発生する。最上位に
位置するオアゲート６２０を第０番目とし、下位
方向に順次に番号づけすると、例えばデコーダ６
１０の第３の出力は第１，第２，第７番目のオア
ゲート６２０につながつている。従つて、“011”
の入力データ１０１が供給されると第１，第２，
第７行が“１”となる書込みデータがオアゲート
６３０から出力される。これは、入力データ１０
１と１ビツト異なるデータ、すなわちハミング距
離が１だけ離れたデータ“001”，“010”，“111”
で指定される行が“１”となる書込みデータとな
る。
第７図は本発明による連想記憶装置の一実施例
の説明図である。この連想記憶装置は、第１図に
示した連想記憶装置に比べよりビツト数の多い探
索情報を取扱うことができ、探索情報の一部をマ
スキングしての探索が可能である。このため、第
１図の連想記憶装置に探索処理手段７１０と、入
力データ１０１の計数手段となるカウンタ720と
が追加されている。
この連想記憶装置の記憶構成をＮワードＭ×Ｋ
ビツトとすると、記憶手段１１０は2M×Ｋ行２×
Ｎ列の行列状に配置された記憶セルで構成され
る。すなわち、記憶手段１１０の記憶構成は2M×
Ｋワード２×Ｎビツトとなる。また、カウンタ７
２０のビツト数はKg2Ｋビツトとなる。従つて第
１図における2M行２×Ｎ列の記憶手段１１０をブ
ロツクとすると、この記憶手段１１０はＫ個のブ
ロツクで構成されることになり、ブロツクの指定
はカウンタ７２０により行なわれる。Ｍ×Ｋビツ
トの探索情報や登録情報はＭビツトの入力データ
１０１毎に分割し、Ｋ回に分けて上位から順次に
行選択手段１２０や書込みデータ発生手段１４０
に送られる。Ｋ個の入力データ１０１として送ら
れる登録情報は入力データ１０１毎に記憶手段１
１０の各ブロツクに格納される。例えば、４個の
ＭビツトデータA0，A1，A2，A3からなる登録情
報Ａは記憶手段１１０の第０ブロツクにデータ
A0、第１ブロツクにデータA1、第２ブロツクに
データA2、第３ブロツクにデータA3が各々第２
図に示したように格納される。
さらに詳細に登録動作について説明する。ま
ず、先に示した４個のＭビツトデータA0，A1，
A2，A3からなる登録情報ＡをアドレスＪに登録
する登録動作について説明する。ここで、データ
A0が登録情報Ａの上位部分であり、データA3が
最下位部分であるとし、上位データA0から順次
に供給する。次に同じ情報による探索動作につい
て説明する。両動作とも開始時に初期設定信号７
１１を供給し、探索処理手段７１０とカウンタ７
２０の初期値設定をしておく。
登録動作の場合、初期設定信号７１１を与える
と共に登録動作を示す“１”の動作モード信号１
０３とアドレスＪの登録アドレス１３２とをまず
供給する。これにより、カウンタ７２０の内容は
クリアされ、記憶手段１１０の第０ブロツクを指
定する。次に登録情報Ａの上位部分であるデータ
A0を入力データ１０１として供給すると共に、
“０”の一致列選択信号１３３と書込みパルス信
号１０４を供給すると、記憶手段１１０の2J列目
の第０ブロツクにデータA0のデコード結果が格
納される。さらに、“１”の一致列選択信号１３
３と共に負パルス信号のクロツク信号７１２と書
込みパルス信号１０４を供給することにより、第
１図の連想記憶装置と同様に記憶手段１１０の
（2J＋１）列目の第０ブロツクにデータA0と１ビ
ツト異なる全てのデータで指定される行が“１”
となる書込みデータが格納される。カウンタ７２
０はクロツク信号７１２の立上り時に増加するた
め、この書込み終了時にカウンタ７２０の内容は
増加し、記憶手段１１０の第０ブロツクを指定す
る。
以上の動作により、登録情報Ａの部分データ
A0の書込みがなされる。このように部分データ
の書込み動作は入力データ１０１、書込みパルス
信号１０４，“０”の一致列選択信号１３３とを
供給する前半の動作と、入力データ１０１、書込
みパルス信号１０４，“１”の一致列選択信号１
３３、クロツク信号８１２とを供給する後半の動
作とによりなされる。登録情報Ａの答録は、デー
タA0，A1，A2，A3を入力データ１０１として４
回の上記部分データの書込み動作を行なうことに
よりなされる。
第８図は第７図の連想記憶装置に用いられた記
憶手段１１０の記憶内容の説明図である。以上の
説明に用いた４個の部分データA0，A1，A2，A3
からなる登録情報Ａを登録アドレスＪに登録した
場合の記憶手段１１０の内容を示す。この例では
ブロツク内のワード数を８ワードとし、部分デー
タA0，A1，A2，A3としてそれぞれ数値３，５，
１，０を与えている。この登録情報の登録を行な
うと、記憶手段１１０の2J列と（2J＋１）列に同
図に示すようなデータが格納される。すなわち、
偶数列となる2J列には第０ブロツクの第３行、第
１ブロツクの第５行、第２ブロツクの第１行、第
３ブロツクの第０行に“１”が格納される。奇数
列となる（2J＋１）列の各ブロツクには、第２図
に示したと同様に各々部分データ３，５，１，０
とハミング距離が１離れた行に“１”が格納され
る。
このように、この連想記憶装置の登録動作にお
ける各部分データの書込み動作は第１図に示した
連想記憶装置と同様に行なわれる。
次に登録情報ＡがアドレスＪに登録されている
状態で同じ探索情報Ａで探索した場合の動作につ
いて説明する。
探索動作では“０”の動作モード信号１０３を
供給する。また、初期設定信号７１１を与え、カ
ウンタ７２０と探索処理手段７１０の内容を初期
値設定しておく。次に探索情報Ａの部分データ
A0，A1，A2，A3を入力データ１０１として順次
に負パルス信号のクロツク信号７１２と共に入力
する。これにより、カウンタ７２０の内容はクロ
ツク信号７１２が入力される毎に増加し、行選択
手段１２０は順次に記憶手段１１０の第０ブロツ
クのデータA0、第１ブロツクのデータA1、第２
ブロツクのデータA2、第３ブロツクのデータA3
で指定される行選択線１２１を駆動する。この行
選択線１２１につながる記憶手段１１０の内容は
ブロツク毎にクロツク信号７１２に同期して偶数
列、奇数列の読取り信号１５１，１５１′として
出力され、探索処理手段７１０に供給される。記
憶手段１１０には第８図に示した内容が格納され
ているので、データA0，A1，A2，A3の入力に対
する2J列と（2J＋１）列の読取り信号１５１，１
５１′は（１，０）となる。
次に、探索情報ＡがＫ個のＭビツトの部分デー
タA0，A1，…，Ai，…，Ak−1（A0が上位）に
分割されて入力データ１０１として供給されると
する。各部分データAiに対する記憶手段１１０
読取り信号１５１，１５１′は、記憶手段１１０
の隣接する２列に書込み発生手段１４０によりコ
ード化されて格納された登録情報の部分データと
探索情報Ａの部分データAiとの比較結果を示す。
偶数列の各読取り信号１５１は一致結果を示し、
奇数列の読取り信号１５１′はその列に格納され
た登録情報の部分データが探索情報の部分データ
を１ビツト反転させた情報に一致するか否かを示
す。各部分データAiに対する偶数列と奇数列の
読取り信号１５１，１５１′を各々EVi，0Di（ｉ
＝０〜Ｋ−１）とすると、探索情報Ａと記憶手段
１１０の各２列に格納された登録情報とが一致し
ていることを示す一致結果Ｅと前者が後者と１ビ
ツト異なることを示すハミング結果Ｈは各々(1)，
(2)式により、Ｅ＝Ek-1，Ｈ＝Hk-1とすることで
求まる。
Ei＝Ei-1・EVi ……(1) Hi＝Ei-1・0Di＋Hi-1・EVi ……(2) ここで、ｉは部分データAiの番号、ｉ＝０〜
Ｋ−１，E-1＝１，H-1＝０である。初期設定信
号７１１はｉ＝０，E-1＝１，H-1＝０を行なう。
一致結果Ｅは全ての部分データに対し一致してい
るか否かを(1)式で調べることで求まる。(2)式の第
１項は記憶手段１１０に格納された登録情報が探
索情報の部分データA0〜Ai-1に対し一致し、部
分データAiと１ビツト異なるかを調べている。
(2)式の第２項は部分データA0〜Ai-1と１ビツト
異なり、部分データAiと一致するかを調べてい
る。両者を調べることにより、ハミング結果Ｅが
求まる。
探索処理手段７１０は各部分データに対する読
取り信号１５１，１５１′をクロツク信号７１２
に同期して取込み、(1)，(2)式の論理演算を逐次実
行している。さらに、探索条件信号１０２により
一致結果Ｅあるいはハミング結果Ｈを選択し、探
索結果信号１５２として出力している。
この探索結果信号１５２を入力とするエンコー
ド手段１６０は第１図の連想記憶装置と同様に動
作し、探索条件を満たす登録情報が格納されてい
るか否かを示す整合信号１６１と格納位置を示す
探索アドレス１６２とを発生する。
以上の探索動作の説明は探索情報にマスキング
を施さない動作について説明した。この連想記憶
装置は探索情報を部分データ毎にマスキングして
探索が可能である。これはマスクする部分データ
を入力する時期に与えられたクロツク信号７１２
を探索処理手段７１０に印加することを禁止する
ことで行なわれる。部分データAiの入力時に探
索処理手段７１０へのクロツク信号７１２がマス
キングされると、前記(1)，(2)式においてEVi，
0Diが取除かれ、部分データAiをマスキングして
の比較結果が求まる。
以上説明したように、本発明によればＮワード
Ｍ×Ｋビツトの連想記憶装置を2M×Ｋワード2N
ビツトの通常の記憶手段１１０を用いて構成でき
る。第１図に示した連想記憶装置では記憶手段１
１０として2M×Kワード2Nビツトの通常の記憶素
子を必要としたのに比べ、この連想記憶装置はよ
り小容量の記憶素子で構成でき、低価格化をもた
らす。また、探索条件として一致関係だけでなく
ハミング距離１の探索や、探索情報の一部をマス
キングしての探索も可能である。
第９図は第７図に示した連想記憶装置に用いら
れる探索処理手段７１０の一実施例の説明図であ
る。この探索処理手段は第１，第２のレジスタ９
１０，９２０と、５個のアンドゲート９３０，９
３１，９３２，９３３，９３４と、２個のオアゲ
ート９４０，９４１と、インバータ９５０とで構
成される。
この探索処理手段は前記(1)，(2)式の論理演算に
より、一致結果Ｅとハミング結果Ｈを求め、それ
らを探索条件信号１０２により選択的に探索結果
信号１５２として出力している。
第１のレジスタ９１０とアンドゲート９３０は
(1)式の論理演算を実行し、第２のレジスタ９２０
とアンドゲート９３１，９３２とオアゲート９４
０及び第１のレジスタ９１０は(2)式の論理演算を
クロツク信号７１２に同期して実行する。初期設
定信号７１１は第１のレジスタ９１０のセツトと
第２のレジスタ９２０のリセツト、すなわち、
(1)，(2)式におけるE-1＝１とH-1＝０を行なう。
第１のレジスタ９１０と第２のレジスタ９２０に
は途中の比較結果EiとHiが保持され、全ての部
分データに対する読取り信号１５１，１５１′が
入力されると、第１，第２のレジスタ９１０，９
２０には一致結果Ｅとハミング結果Ｈが格納され
る。
これらの結果はアンドゲート９３３，９３４と
インバータ９５０とオアゲート９４１による切換
えスイツチにより、選択的に探索結果信号１５２
として出力される“０”の探索条件信号１０２の
入力時には第１のレジスタ９１０内の一致結果Ｅ
が出力され、“１”の探索条件信号１０２の入力
時には第２のレジスタ９２０内のハミング結果Ｈ
が出力される。
第１０図は本発明による連想記憶装置の一実施
例の説明図である。この連想記憶装置は第１図の
連想記憶装置に比べ、よりビツト数の多い探索情
報や登録情報を取扱うことができ、また第７図の
連想記憶装置に比べより高速に探索動作や登録動
作が可能であり、また多重整合処理も可能であ
る。このために第１図の連想記憶装置において、
ブロツク毎に分割された複数の記憶手段１１０
と、複数の行選択手段１２０と、複数の書込みデ
ータ発生手段１４０と、複数の記憶手段１１０の
偶数列と奇数列の読取り信号１５１，１５１′を
入力し、それらが探索条件データ１０２で決めら
れる探索条件を満たすか否かを求める探索処理手
段１０１０と、これから供給される探索結果信号
１５２を一時記憶するレジスタ１０２０と、エン
コード手段１６０と、デコーダ１０３０と、登録
アドレス１３２を入力とし、複数の記憶手段１１
０の列選択線１３１を選択的に駆動する列選択手
段１３０とからなる。行選択手段１２０、列選択
手段１３０、書込みデータ発生手段１４０は第１
図の連想記憶装置と同じものを利用できる。
この連想記憶装置の記憶構成をＮワードＭ×Ｋ
ビツトとすると、各記憶手段１１０は2M行2N列
の記憶素子すなわち2Mワード2Nビツトとなり、
その数はＫ個となる。第７図の連想記憶装置はビ
ツト数の拡張を記憶手段１１０のワード数の拡張
により行なつたが、この連想記憶装置では記憶手
段１１０の個数を増すことでビツト数を拡張して
いる。従つて、第７図の連想記憶装置における記
憶手段１１０のブロツクはこの連想記憶装置にお
ける各記憶手段１１０に対応する。Ｍ×Ｋビツト
の探索情報や登録情報はＫ個のＭビツトの入力デ
ータ１０１に分割され、各々Ｋ個の行選択手段１
２０や書込みデータ発生手段１４０に並列に供給
される。第１０図ではＫ＝３としている。
登録動作に際して、３個の入力データ１０１で
供給される登録情報は入力データ１０１毎に第２
図に示したように各記憶手段１１０に格納され、
登録される。
探索動作に際して、探索情報として供給される
各入力データ１０１で指定される各記憶手段１１
０の内容は偶数列と奇数列の読取り信号１５１，
１５１′として探索処理手段１０１０に供給され
る。探索処理手段１０１０は読取り信号１５１，
１５１′が探索条件データ１０２で決められた探
索条件を満すか否かを調べ、結果を探索結果信号
１５２としてＮビツトのレジスタ１３２０に供給
する。レジスタ１０２０はこの探索結果信号１５
２をクロツク信号７１２に同期して取込む。レジ
スタ１０２０の内容は記憶手段１１０の各２列に
格納されている登録情報が入力データ１０１とし
て与えられる探索情報と探索条件データ１０２と
して与えられる探索条件に整合したか否かを
“１”，“０”で示す。整合したことを示す“１”
の内容をレジスタ１０２０が保持していること
と、そのビツト位置はエンコード手段１６０によ
り整合信号１６１と探索アドレス１６２として出
力される。この探索アドレス１６２が探索条件を
満たす登録情報が格納されているアドレスを示
す。
複数のアドレスで整合する場合の多重整合時に
は、レジスタ１３２０内の複数のビツトが“１”
を保持する。この場合、リセツト信号１０３１を
印加する。デコード手段１０３０はリセツト信号
１０３１を探索アドレス１６２で指定されるレジ
スタ１０２０のビツトのリセツト入力に供給す
る。これにより、先に出力した探索アドレス１６
２に対応するレジスタ１０２０のビツトはリセツ
トされる。従つて、エンコード手段１６０は次の
探索アドレス１６２を出力する。外部機器は整合
信号１６１を監視し、それが“０”になるまでリ
セツト信号１０３１を与えることで、多重整合時
の全ての探索アドレス１６２を求めることができ
る。
このように、この連想記憶装置は探索情報や登
録情報のビツト数を記憶手段１１０の記憶容量を
余り増加させずに拡張できる。また、一致条件だ
けでなく、ハミング距離１の探索条件による探索
動作や多重整合処理も可能である。さらに、第７
図の連想記憶装置では登録情報や探索動作を複数
回に分けて入力していたが、この連想記憶装置で
は並列に入力できる。したがつて、１回の記憶手
段１１０のアクセスで探索動作を行なえ、高速化
されている。
第１１図は第１０図の連想記憶装置に用いられ
た探索処理手段１０１０の一実施例の説明図であ
る。この探索処理手段は６個のアンドゲート１１
１０〜１１６０と、２個のオアゲート１１７０，
１１８０と、インバータ１１９０とを備えてい
る。この探索処理手段は各記憶手段の偶数の同一
列の読取り信号１５１と奇数列の同一列の読取り
信号１５１′と、外部から探索条件信号１０２と
が入力される。第１１図の連想記憶装置では記憶
手段１１０の２列毎にこの探索処理手段が設けら
れている。
Ｋ個の記憶手段１１０の特定の偶数列の読取り
信号１５１をEV0〜EVi〜EVK-1とし、それに隣
接する奇数列のＫ個の読取り信号１５１′を0D0
〜0Di〜0DK-1とすると、一致結果Ｅ、ハミング
結果Ｈはそれぞれ(1)，(2)式により求まる。ここ
で、記憶手段１１０の個数を第１０図に示すよう
にＫ＝３とすると、一致結果Ｅとハミング結果Ｈ
は(3)，(4)式で求まる。
Ｅ＝EV0・EV1・EV2 ……(3) Ｈ＝EV0・EV1・0D2＋EV0・0D1・EV2＋
0D0・EV1・EV2 ……(4) (3)式の論理演算を実行するアンドゲート１１１
０は一致結果Ｅを求め、(4)式を実行するアンドゲ
ート１１２０，１１３０，１１４０とオアゲート
１１７０はハミング結果Ｈを求める。これらの結
果はアンドゲート１１５０，１１６０とオアゲー
ト１１８０とインバータ１１９０による切換えス
イツチで探索条件信号１０２により選択的に探索
結果信号１５２として出力される。
第９図の探索処理手段がクロツク信号７１２に
同期して逐次(1)，(2)式の論理演算を実行していた
のに対し、この探索処理手段は(3)，(4)式に示すよ
うに並列に実行している。
第１２図は本発明による一実施例の説明図であ
る。第７図あるいは第１０図の連想記憶装置はビ
ツト数の拡張を記憶手段１１０のワード数の拡張
あるいは記憶手段１１０の個数の拡張により行な
つているが、この連想記憶装置は記憶手段１１０
の列数すなわちビツト数の拡張により行なつい
る。このため、第７図の連想記憶装置に比べ記憶
手段１１０の列数を２・Ｎ・Ｋと増し、拡張され
た列選択手段１２１０を導入し、入力データの入
力数の計数手段となるカウンタ７２０を列選択手
段１２１０に接続している。
この連想記憶装置の記憶構成をＮワードＭ×Ｋ
ビツトとすると、記憶手段１１０は2M行２×Ｎ×
Ｋ列の行列状に配置された通常の記憶素子で構成
される。すなわち、記憶手段１１０の記憶構成は
2Nワード２×Ｎ×Ｋビツトとなる。また、カウン
タ１２１０のビツト数はKg2Ｋビツトとなる。記
憶手段１１０は破線で区切られた2K列をブロツ
クとすると、Ｎ個のブロツクで構成される。この
ブロツクは連想記憶装置のワードに対応し、登録
アドレス１３２で指定される。Ｍ×Ｋビツトの探
索情報や登録情報はＭビツトの入力データ１０１
毎に分割し、Ｋ回に分けて上位から順次に入力さ
れる。Ｋ個の入力データ１０１として送られる登
録情報は登録アドレス１３２で指定されるブロツ
ク内の各２列を対にして、第２図に示すように格
納される。
この連想記憶装置の登録動作及び探索動作は登
録情報の部分データを記憶手段１１０の列方向に
格納することと、探索情報の部分データに対する
読取り信号１５１，１５１′を記憶手段１１０の
列方向に走査して得ていることが異なるだけで、
第７図の連想記憶装置と同様に行なわれる。カウ
ンタ７２０は列選択手段１２１０を介して記憶手
段１１０の各ブロツク内の２列を指定する。入力
データ１０１として部分データが入力され終る毎
にカウンタ７２０の内容は増加する。従つて、列
選択手段１２１０は登録動作時に登録アドレス１
３２で指定されるブロツク内の偶数列と奇数列の
列選択線１３１，１３１′を１列毎に順次に駆動
する動作を、部分データが入力される毎に隣接す
る２列に移動させて行なう。探索動作時には全て
のブロツク内のカウンタ７２０で指定された偶数
列と奇数列の列選択線１３１，１３１′を並列に
駆動する動作を、部分データが入力される毎に隣
接する２列に移動させて行なう。列選択線１３
１，１３１′が駆動されていない列の読取り出力
はハイインピーダンス状態になるので、探索情報
の部分データが入力される毎に隣接する２列の内
容が読取り信号１５１，１５１′として順次に出
力される。
この連想記憶装置の行選択手段１２０、書込み
データ発生手段１４０、探索処理手段７１０、エ
ンコード手段１６０は第７図の連想記憶装置と同
じ手段を利用できる。
以上説明したように、本発明によればＮワード
Ｍ×Ｋビツトの連想記憶装置を2Mワード2NKビ
ツトの通常の記憶手段を用いて構成できる。第１
図の連想記憶装置では記憶手段１１０として2M×K
ワード2Nビツトの通常の記憶素子を必要とした
のに比べ、この連想記憶装置はより小容量の記憶
素子で構成でき、低価格化をもたらす。また、一
致関係による探索だけでなく、ハミング距離が１
離れた記憶情報の探索も可能である。
第１３図は第１２図の連想記憶装置に用いられ
た列選択手段１２１０の一実施例の説明図であ
る。この列選択手段は登録アドレス１３２を入力
とするブロツクデコーダ１３１０と、カウンタ７
２０の出力１７５を入力とする列デコーダ１３２
０と、動作モード信号１０３を反転させるインバ
ータ１３３０と、この出力とブロツクデコーダ１
３１０の出力とを入力とするオアゲート１３４０
と、一致列選択信号１３３を反転させるインバー
タ１３５０と、オアゲート１３６０，１３７０
と、オアゲート１３４０の出力と列デコーダ１３
２０の出力とオアゲート１３６０あるいは１３７
０の出力とを入力とし、記憶手段１１０の列選択
線１３１，１３１′を駆動するアンドゲート１３
８０とからなる。破線で囲まれたアンドゲート１
３８０の各出力は記憶手段１１０のブロツク内の
列選択線につながる。破線で囲まれた各アンドゲ
ート１３８０の第１の入力にはブロツクデコーダ
１３１０の各出力がつながり、第２の入力には列
デコーダ１３２０の各出力がつながる。また、第
３の入力にはオアゲート１３６０あるいは１３７
０の出力がつながる。オアゲート１３６０，１３
７０はそれぞれ記憶手段１１０の偶数列と奇数列
の列選択線１３１，１３１′の選択に用いられる。
探索動作時には“０”の動作モード信号１０３
が供給されるため、オアゲート１３４０，１３６
０，１３７０の各出力は“１”となり、記憶手段
１１０の各ブロツク内の列デコーダ１３２０で指
定された２列の列選択線１３１，１３１′が並列
に駆動される。
登録動作時には“１”の動作モード信号１０３
が供給されるため、ブロツクデコーダ１３１０、
列デコーダ１３２０、オアゲート１３６０あるい
は１３７０により、登録アドレス１３２とカウン
タ７２０の出力１７５と一致列選択信号１３３と
で指定される１本の列選択線１３１が選択的に駆
動される。従つて、その列への書込みが許可され
る。
第１４図は本発明による連想記憶装置の一実施
例の説明図である。この連想記憶装置はより大容
量化を目指し、第１図、第７図、第１０図、第１
２図に示した連想記憶装置に対応する連想記憶ユ
ニツト１４１０を複数個利用し、それにつながる
複数の出力手段１４２０と、各出力手段１４２０
につながるエンコード手段１４３０と、各連想記
憶ユニツト１４１０に書込みパルス信号１０４を
印加するデコード手段１４４０とから構成され
る。各連想記憶ユニツト１４１０には並列にクロ
ツク信号７１２、探索条件信号１０２、初期設定
信号７１１、入力データ１０１、動作モード信号
１０３、登録アドレス１３２、一致列選択信号１
３３が供給される。
この連想記憶装置は探索情報と探索条件を満た
す記憶情報が複数個登録されている場合の多重整
合処理が可能である。しかし、第１図、第７図、
第１２図の連想記憶装置では特に多重整合処理に
ついて説明しなかつた。連想記憶ユニツト１４１
０としてこれらの連想記憶装置を用いる場合に
は、若干の部品の追加が必要である。まず、第１
図の連想記憶装置では探索結果信号１５２を取込
むレジスタを設ける必要がある。さらに、第１
図、第７図、第１２図の連想記憶装置では、探索
アドレス１６２を入力とし、それで指定されるレ
ジスタあるいは探索処理手段７１０にリセツト信
号を供給するデコーダを設ける必要がある。多重
整合時にデコーダを介してリセツト信号をレジス
タあるいは探索処理手段７１０に供給すれば、今
まで出力していた探索アドレス１６２に対応する
探索結果信号１５２はクリアされる。その結果、
エンコード手段１６０は次の探索アドレス１６２
を発生し、多重整合処理が可能となる。このよう
にして多重整合処理が可能になつた連想記憶装置
が連想記憶ユニツト１４１０として用いられる。
登録時には各連想記憶ユニツト１４１０に登録
動作を示す“１”の動作モード信号１０３、初期
設定信号７１１、一致列選択信号１３３、クロツ
ク信号７１２入力データ１０１、登録アドレス１
３２とを第１図、第７図、第１０図、第１２図の
連想記憶装置と同様に供給される。登録アドレス
１３２はこの連想記憶装置の下位アドレスとな
り、上位アドレスは上位登録アドレス１４４１と
してデコード手段１４４０は供給される。上位登
録アドレス１４４１は連想記憶ユニツト１４１０
を指定し、登録アドレス１３２は連想記憶ユニツ
ト１４１０内のワードを指定する。連想記憶装置
への書込みを指示する書込み信号１４４２はデコ
ード手段１４４０に供給される。デコード手段１
４４０は書込み信号１４４２を上位登録アドレス
１４４１で指定される連想記憶ユニツト１４１０
に書込みパルス信号１０４として選択的に供給す
る。このデコード手段１４４０により、登録情報
は上位登録アドレス１４４１で選択された連想記
憶ユツニト１４１０に登録される。
探索時にはクロツク信号７１２、探索条件信号
１０２、初期設定信号７１１、入力データ１０
１、動作モード信号１０３を各連想記憶ユニツト
１４１０に並列に供給する。入力データ１０１と
して与えられた探索情報と探索条件信号１０２と
して与えられた探索条件に適合した情報が登録さ
れている連想記憶ユニツト１４１０からは“１”
の整合信号１６１と共に探索アドレス１６２とが
出力される。出力手段１４２０は複数の連想記憶
ユニツト１４１０から“１”の整合信号１６１が
発生した場合に左側に位置する連想記憶ユニツト
１４１０の優先順位を高くし、優先順位の高い連
想記憶ユニツト１４１０からの探索アドレス１６
２を下位探索アドレス１４２１として出力させ
る。連想記憶ユニツト１４１０に優先順位をつけ
るために、左側から右側の出力手段１４２０にイ
ネーブル信号１４２２を供給する。“０”のイネ
ーブル信号１４２２を供給された出力手段１４２
０は内部の探索アドレス１６２の出力バツフアを
ハイインピーダンス状態にすると共に“０”のイ
ネーブル信号１４２２を発生する。“１”のイネ
ーブル信号と“１”の整合信号１６１とが供給さ
れた出力手段１４２０は、探索アドレス１６２を
出力すると共に“０”のイネーブル信号１４２２
を発生する。従つて、その出力手段１４２０より
右側に位置する出力手段１４２０内の出力バツフ
アはハイインピーダンス状態にされる。探索アド
レス１６２を出力した出力手段１４２０からは整
合信号１６１を第１の整合信号１４２３として出
力し、それより右側に位置する出力手段１４２０
は“０”の第１の整合信号１４２３を発生する。
エンコード手段１４３０は第１の整合信号１４２
３を入力とし、“１”の第１の整合信号１４２３
が入力されたか否かを示す第２の整合信号１４３
１と“１”の第１の整合信号１４２３の位置を示
す上位探索アドレス１４３２とを外部機器に出力
する。第２の整合信号１４３１はこの連想記憶装
置内に探索情報と探索条件を満たす情報が登録さ
れていることを示し、上位探索アドレス１４３２
は登録されている連想記憶ユニツト１４１０の位
置を示す。また、下位探索アドレス１４２１はそ
の連想記憶ユニツト１４１０の探索アドレス１６
２、すなわち、記憶手段１１０の列を示す。
外部機器は第２の整合信号１４３１を監視し、
上位探索アドレス１４３２と下位探索アドレス１
４２１とを読取り、さらに第１のリセツト信号１
４２４を各出力手段１４２０に印加する。第１の
リセツト信号１４２４は連想記憶装置内に整合す
る複数の情報が登録されている場合に、次に優先
順位の高い情報に対する探索アドレスを求めるた
めに利用される。探索アドレス１６２を出力した
出力手段１４２０は、第１のリセツト信号１４２
４をリセツト信号１０３１として連想記憶ユニツ
ト１４１０に供給し、それに次の探索アドレス１
６２を出力させる。
このように、この連想記憶装置は第１図、第７
図、第１０図、第１２図に示した連想記憶装置を
用いて構成され、ワード数の拡張が容易に行な
え、大容量の連想記憶装置となる。
第１５図は第１４図の連想記憶装置に用いられ
た出力手段１４２０の一実施例の説明図である。
この出力手段は出力バツフア１５１０と、３個の
アンドゲート１５２０，１５３０，１５４０と、
インバータ１５５０とで構成される。
探索アドレス１６２は左側の出力手段１４２０
からイネーブル入力端子１５６０に入力されたイ
ネーブル信号１４２２と整合信号１６１とが共に
“１”の場合に出力バツフア１５１０を介して、
下位探索アドレス１４２１として出力される。こ
の場合、整合信号１６１はアンドゲート１５３０
を介して第１の整合信号１４２３として出力され
る。また、イネーブル出力端子１５７０からは
“０”のイネーブル信号１４２２が出力される。
従つて、このイネーブル出力端子１５７０につな
がる右側の出力手段１４２０の出力バツフア１５
１０はハイインピーダンス状態になる。また、第
１のリセツト信号１４２４はアンドゲート１５２
０を介してリセツト信号１０３１として連想記憶
ユニツト１４１０に供給される。“１”の第１の
整合信号１４２３を発生する出力手段１４２０の
両側に位置する出力手段１４２０に与えられた第
１のリセツト信号１４２４はアンドゲート１５２
０を通過せず、リセツト信号１０３１を出力しな
い。
〔発明の効果〕
以上説明したように本発明による連想記憶装置
は所望のデータの格納位置を示すアドレスを供給
することによりアクセスされる安価な通常の記憶
素子を用いて構成できる。ＮワードＭビツトの第
１図の連想記憶装置は、記憶手段１１０として2M
ワード2Nビツトの通常の記憶素子で構成でき、
ＮワードＭ×Ｋビツトの第７図、第１０図あるい
は第１２図の連想記憶装置は2M×Ｋワード2Nビ
ツトの通常の記憶素子、2Mワード2Nビツトの通
常の記憶素子Ｋ個あるいは2Mワード2NKビツト
の通常の記憶素子で構成できる。従つて、１メガ
ビツトの半導体技術を用いれば、一例として512
ワード10ビツトの第１図の連想記憶装置、あるい
は入力データ１０１のビツト数を６ビツト、探索
情報の分割数Ｋ＝８とすると、１キロワード48ビ
ツト構成の48キロビツトの第７図、第１０図、第
１２図の連想記憶装置を１チツプで実現できる。
一般に市販されている半導体連想メモリ、例えば
シグネテイツクス（Signetics）社の連想メモリ
IC8.220は４ワード２ビツトであるのに比較し、
本発明による連想記憶装置は極めて大容量である
といえる。
また、この連想記憶装置の探索動作や登録動作
は１回ないし数回の通常の記憶素子のアクセスで
終了でき、従来のワードシリアル・ビツトパラレ
ルあるいはワードパラレル・ビツトシリアルの連
想記憶装置に比べ高速である。
さらに、探索情報の一部をマスクしての探索動
作や複数のアドレスで整合した場合の多重整合処
理が可能であり、容易に記憶容量を拡張できる。
また、一致条件による探索だけでなく一定のハ
ミング距離内の探索も可能である。
すなわち、本発明によれば高速、大容量、低価
格、高機能な連想記憶装置を実現できる。このよ
うな連想記憶装置が情報処理システムの記憶装置
に利用されると、データベース、パタン認識、人
口知能などにおける連想処理や比較演算処理を高
速に実行する情報処理システムを実現できる。
なお、以上の説明において記憶手段１１０の偶
数列に登録情報で指定される行のみ“１”を格納
させ、奇数列に登録情報とハミング距離が１だけ
離れたデータで指定される行に“１”を格納させ
ていた。これは格納方法の一例であり、種々のハ
ミング距離を選べ、また任意のハミング距離以内
のデータで指定される行に“１”を格納させた
り、複数の列に異なるハミング距離のデータを格
納することも可能である。さらに、登録時にハミ
ング距離を指定することも可能である。また、登
録情報を記憶手段１１０の隣接する２列に格納さ
せていたが、特に隣接する２列に格納させなくて
も構成できる。したがつて、書込みデータ発生手
段１４０、探索処理手段７１０、列選択手段１３
０，１２１０は種々の変形を取り得る。
また登録アドレス１３２と探索アドレス１６２
とを共通にし、入出力端子数を削減することも可
能である。
したがつて、以上の説明は本発明の特許請求の
範囲を限定するものではない。
【図面の簡単な説明】
第１図は第１の発明による連想記憶装置の一実
施例の説明図、第２図は記憶手段１１０の記憶内
容の説明図、第３図は読取り信号とハミング距離
との関係を示す説明図、第４図は第１図の行選択
手段１２０の一実施例の説明図、第５図は第１図
の列選択手段１３０の一実施例の説明図、第６図
は第１図の書込みデータ発生手段１４０の一実施
例の説明図、第７図は第２の発明による連想記憶
装置の一実施例の説明図、第８図は第７図の記憶
手段１１０の記憶内容の説明図、第９図は第７図
の探索処理手段７１０の一実施例の説明図、第１
０図は第３の発明による連想記憶装置の一実施例
の説明図、第１１図は第１０図の探索処理手段１
０１０の一実施例の説明図、第１２図は第４の発
明による連想記憶装置の一実施例の説明図、第１
３図は第１２図の列選択手段１２１０の一実施例
の説明図、第１４図はさらに他の発明による連想
記憶装置の一実施例の説明図、第１５図は第１４
図の出力手段１４２０の一実施例の説明図であ
る。 １１０……記憶手段、１２０……行選択手段、
１３０，１２１０……列選択手段、１４０……書
込みデータ発生手段、１５０，６３０……切換え
スイツチ、１６０，１４３０……エンコード手
段、４１０，５１０，６１０……デコーダ、７１
０……探索処理手段、７２０……カウンタ、９１
０……第１のレジスタ、９２０……第２のレジス
タ、１０３０，１４４０……デコード手段、１３
１０……ブロツクデコーダ、１３２０……列デコ
ーダ、１４１０……連想記憶ユニツト、１４２０
……出力出段、１５１０……出力バツフア。

Claims (1)

  1. 【特許請求の範囲】 １ 記憶素子が行列状に配置された記憶手段と、
    入力データが供給され、出力が記憶手段の各行選
    択線につながる行選択手段と、登録アドレスを入
    力とし、出力が記憶手段の各列選択線につながる
    列選択手段と、入力データが供給され、入力デー
    タと指定ハミング距離離れた又はそれ以下の全て
    のデータで指定される行のみ反転するデータとを
    記憶手段の各行への書込みデータ線に供給する書
    込みデータ発生手段と、記憶手段の１対の列から
    の読取り出力のいずれかを選択的に出力する切換
    えスイツチと、この出力につながるエンコード手
    段とを備えたことを特徴とする連想記憶装置。 ２ 前記行選択手段が登録動作時に記憶手段の入
    力データで指定可能な全ての行選択線を並列に駆
    動し、探索動作時に入力データで指定された行選
    択線を選択的に駆動することを特徴とする特許請
    求の範囲第１項に記載の連想記憶装置。 ３ 前記列選択手段が登録動作時に登録アドレス
    で指定された列選択線を選択的に駆動し、探索動
    作時に全ての列選択線を並列に駆動することを特
    徴とする特許請求の範囲第１項に記載の連想記憶
    装置。 ４ 前記書込みデータ発生手段が入力データで指
    定される記憶手段の行のみ反転するデータと入力
    データから一定のハミング距離以内あるいは離れ
    た全てのデータで指定される行のみ反転するデー
    タとを記憶手段の各行への書込みデータ線に順次
    に供給することを特徴とする特許請求の範囲第１
    項に記載の連想記憶装置。 ５ 入力データの入力数を計数する計数手段と、
    記憶素子が行列状に配置された記憶手段と、入力
    データと計数手段の出力とを入力とし、出力が記
    憶手段の各行選択線につながる行選択手段と、登
    録アドレスを入力とし、出力が記憶手段の各列選
    択線につながる列選択手段と、入力データが供給
    され、入力データから指定ハミング距離離れた又
    はそれ以下の全てのデータで指定される行のみ反
    転するデータを記憶手段の各行への書込みデータ
    線に供給する書込みデータ発生手段と、入力デー
    タが与えられる毎に記憶手段の読取り出力を逐次
    入力し、複数の入力データとして与えられる探索
    情報と記憶手段に格納された登録情報とのハミン
    グ距離を求め、その結果が与えられた探索条件を
    満たすか否かを判定する探索処理手段と、これに
    つながるエンコード手段とを備えたことを特徴と
    する連想記憶装置。 ６ 前記行選択手段が登録動作時に記憶手段の入
    力データで指定可能な全ての行選択線を並列に駆
    動し、探索動作時に入力データで指定された行選
    択線を選択的に駆動することを特徴とする特許請
    求の範囲第５項に記載の連想記憶装置。 ７ 前記列選択手段が登録動作時に登録アドレス
    で指定された列選択線を選択的に駆動し、探索動
    作時に全ての列選択線を並列に駆動することを特
    徴とする特許請求の範囲第５項に記載の連想記憶
    装置。 ８ 前記書込みデータ発生手段が入力データで指
    定される記憶手段の行のみ反転するデータと入力
    データから一定のハミング距離以内あるいは離れ
    た全てのデータで指定される行のみ反転するデー
    タとを記憶手段の各行への書込みデータ線に順次
    に供給することを特徴とする特許請求の範囲第５
    項に記載の連想記憶装置。 ９ 記憶素子が行列状に配置された複数の記憶手
    段と、入力データが供給され、出力が各記憶手段
    の各行選択線につながる行選択手段と、登録アド
    レスを入力とし、出力が前記複数の記憶手段の列
    選択線に共通につながる列選択手段と、入力デー
    タが供給され、入力データから指定ハミング距離
    離れた又はそれ以下の全てのデータで指定される
    行のみ反転するデータを各記憶手段の各行への各
    書込みデータ線に供給する書込みデータ発生手段
    と、前記複数の記憶手段の読取り出力を一斉に入
    力し、複数の入力データに分けて与えられる探索
    情報と前記複数の記憶手段に格納された登録情報
    とのハミング距離求め、その結果が与えられた探
    索条件を満たすか否かを判定する探索処理手段
    と、探索処理手段の出力を一時記憶する一時記憶
    手段と、これに接続され、探索アドレスを出力す
    るエンコード手段と、前記探索アドレスで指定さ
    れた前記一時記憶手段にリセツト信号を供給する
    デコード手段とを備えたことを特徴とする連想記
    憶装置。 １０ 前記行選択手段が登録動作時に記憶手段の
    入力データで指定可能な全ての行選択線を並列に
    駆動し、探索動作時に入力データで指定された行
    選択線を選択的に駆動することを特徴とする特許
    請求の範囲第９項に記載の連想記憶装置。 １１ 前記列選択手段が登録動作時に登録アドレ
    スで指定された列選択線を選択的に駆動し、探索
    動作時に全ての列選択線を並列に駆動することを
    特徴とする特許請求の範囲第９項に記載の連想記
    憶装置。 １２ 前記書込みデータ発生手段が入力データで
    指定される記憶手段の行のみ反転するデータと入
    力データから一定のハミング距離以内あるいは離
    れた全てのデータで指定される行のみ反転するデ
    ータとを記憶手段の各行への書込みデータ線に順
    次に供給することを特徴とする特許請求の範囲第
    ９項に記載の連想記憶装置。 １３ 入力データの入力数を計数する計数手段
    と、記憶素子が行列状に配置された記憶手段と、
    入力データが供給され、出力が記憶手段の各行選
    択線につながる行選択手段と、計数手段の出力と
    登録アドレスとを入力とし、出力が記憶手段の各
    列選択線につながる列選択手段と、入力データが
    供給され、入力データから指定ハミング距離離れ
    た又は以下の全てのデータで指定される行のみ反
    転するデータを記憶手段の各行への書込みデータ
    線に供給する書込みデータ発生手段と、複数の入
    力データとして与えられる探索情報と記憶手段の
    複数列に格納された登録情報とのハミング距離を
    記憶手段の読取り出力から求め、その結果が与え
    られた探索条件を満たすか否かを判定する探索処
    理手段と、これに接続され、探索アドレスを発生
    するエンコード手段とを備えたことを特徴とする
    連想記憶装置。 １４ 前記行選択手段が登録動作時に記憶手段の
    入力データで指定可能な全ての行選択線を並列に
    駆動し、探索動作時に入力データで指定された行
    選択線を選択的に駆動することを特徴とする特許
    請求の範囲第１３項に記載の連想記憶装置。 １５ 前記書込みデータ発生手段が入力データで
    指定される記憶手段の行のみ反転するデータと入
    力データから一定のハミング距離以内あるいは離
    れた全てのデータで指定される行のみ反転するデ
    ータとを記憶手段の各行への書込みデータ線に順
    次に供給することを特徴とする特許請求の範囲第
    １３項に記載の連想記憶装置。
JP59229512A 1984-10-31 1984-10-31 連想記憶装置 Granted JPS61107596A (ja)

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