JPS61107596A - 連想記憶装置 - Google Patents

連想記憶装置

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JPS61107596A
JPS61107596A JP59229512A JP22951284A JPS61107596A JP S61107596 A JPS61107596 A JP S61107596A JP 59229512 A JP59229512 A JP 59229512A JP 22951284 A JP22951284 A JP 22951284A JP S61107596 A JPS61107596 A JP S61107596A
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山田　八郎
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    • G06F16/90335—Query processing
    • G06F16/90339—Query processing by using parallel associative memories or content-addressable memories

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 コ この発明は連想記憶装置すなわち記憶内容に基づいて番
地っけを行なうことのできる記憶装置に関する。
〔従来技術とその問題点〕
この種の連想記憶装置は電子計算機の一つの構成要素と
して使われる重要な装置である。連想記憶装置の応用例
は［大型プロジェクトによる超高性能電子計算機」（通
商産業省工業技術院編集。
日本産業技術振興協会発行４７年７月発行）のＰＰ４５
〜４８に述べられている。これによると連想記憶装置は
、バッファメモリのセクタが主記憶装置のどのアドレス
に対応するかを記憶し、論理アドレスから物理アドレス
へのアドレス変換を内容探索によって高速に行なうこと
を可能にする。
また１日経エレクトロニクス（１９８０，１０，２７発
行）の１０２〜１３６ページには、リスト処理９画像処
理、データベースへの応用が記載されている。
この種の連想記憶装置に使われる連想記憶素子について
は既に多くの文献にたとえば「情報処理ハンドブ、り」
に掲載されている「論理記憶」、。
（４７年５月オーム社発行、情報処理学会編集。
ＰＰ１３〜９６〜ＰＰ１３〜９ｇ）などに紹介されてい
る、これによると、この種の連想記憶装置は情報を記憶
しつる各記憶素子ごとに記憶内容と探索情報との一致を
調べる一致検出回路を設けた構成の連想記憶素子を必要
とする。従って所望のデータの格納位置を示すアドレス
を供給することによりアクセスされる通常の記憶装置に
使われる記憶素子に比べ、従来の連想記憶素子は構成が
複雑であり。
そのビット当りのコストが数十倍におよぶという欠点を
有していた。
この欠点を除去するため、情報を記憶する部分に通常の
記憶素子を用い、ワード単位に一致検出回路を設けた連
想記憶装置が従来考えられていた。
しかし、この連想記憶装置の探索にはビット数に対応し
た回数の探索動作が必要である欠点を有していた。
゛さらに、探索情報をアドレス入力とし、データ情報を
記憶する第１の通常の記憶素子と、データ情報あるいは
第１の通常の記憶素子の読取り出力をアドレス入力とし
、探索情報を記憶する第２の通常の記憶素子とを用いた
連想記憶装置が特開昭４９−７３０３９に開示されてい
る。し力）シ、この連想記憶装置は通常の記憶素子で構
成できる利点を有しているが、探索情報あるいはデータ
情報のビ、ト数が多くなると、必要とする記憶素子数が
著しく増大し、価格上昇をもたらす欠点を有している。
また、バタン認識や自然言語処理への応用として、デー
タ間の関連の度合いをハミング距離で表わし、一定のハ
ミング距離内の探索が可能な、あいまい性を有する連想
記憶装置が求められていた。
従来の連想記憶装置ではあいまい性を持たせるためにエ
ラー訂正符号を導入していたが、このために構成が複雑
となり価格上昇をもたらしていた。
〔発明の目的〕
本発明の目的は上記従来の連想記憶装置の欠点を容易に
解決し、アドレスを供給することによりアクセスされる
通常の記憶素子で構成され、高速。
大容量、低価格、高機能な連想記憶装置を提供すること
にある。
また、本発明の他の目的は探索情報の一部をマスクして
の探索動作や多重整合処理が可能で容易に記憶容量を増
大できる連想記憶装置を提供することにある。
さらに１本発明の他の目的は探索情報と一定のハミング
距離内にある記憶情報の探索、すなわちあいまい性を有
する連想記憶装置を提供することにある。
〔発明の構成〕
従って１本発明によれば以下の連想記憶装置が得られる
。すなわち、記憶素子が行列状に配置された記憶手段と
、入力データが供給され、出力が記憶手段の各行選択線
につながる行選択手段と。
登録アドレスを入力とし、出力が記憶手段の各列選択線
につながる列選択手段と、入力データが供給され、入力
データから指定ハミング距離離れた又は以下の全てのデ
ータで指定される行のみ反転するデータを記憶手段の各
行への書込みデータ線に供給する書込みデータ発生手段
と、記憶手段の１対の列からの読取り出力のいずれかを
選択的に出力する切換えスイッチと、この出力につなが
るエンコード手段とを備えた連想記憶装置と、入力デー
タの入力数を計数する計数手段と、記憶素子が行列状に
配置された記憶手段と、入力データと計数手段の出力と
を入力とし、出力が記憶手段の各行選択線につながる行
選択手段と、登録アドレスを入力とし、出力が記憶手段
の各列選択線につながる列選択手段と、入力データが供
給され、指定ハミング距離離れた又は以下の全てのデー
タで指定される行のみ反転するデータを記憶手段の各行
への書込みデータ線に供給する書込みデータ発生手段と
、入力データが与えられる毎に記憶手段の読取り出力を
逐次入力し、複数の入力データとして与えられる探索情
報と記憶手段に格納された登録情報とのハミング距離を
求め、その結果が与えられた探索条件を満たすか否かを
判定する探索処理手段と、これにつながるエンコード手
段とを備えた連想記憶装置と、また、記憶素子が行列状
に配置された複数の記憶手段と、入力データが供　　　
　　、給され、出力が各記憶手段の各行選択線につなか
る行選択手段と、登録アドレスを入力とし、出力が前記
複数の記憶手段の列選択線に共通につなかる列選択手段
と、入力データが供給され、入力データカ）ら指定ハミ
ング距離離れた又は以下の全てのデータで指定される行
のみ反転するデータを各記憶手段の各行への各書込みデ
ータ線に供給する書込みデータ発生手段と、前記複数の
記憶手段の読取り出力を一斉に入力し、複数の入力デー
タに分けて与えられる探索情報と前記複数の記憶手段に
格納された登録情報とのハミング距離を求め、その結果
が与えられた探索条件を満たすか否かを判定する探索処
理手段と、探索処理手段の出力を一時記憶する一時記憶
手段と、これに接続され。
探索アドレスを出力するエンコード手段と、前記探索ア
ドレスで指定された前記一時記憶手段にリセット信号を
供給するデコード手段とを備えた連想記憶装置と、さら
に、入力データの入力数を計敬する計数手段と、記憶素
子が行列状に配置された記゛憶手段と、入力データが供
給され、出力が記憶手段の各行選択線につながる行選択
手段と、計数手段の出力と答録アドレスとを入力とし、
出力が記憶手段の各列選択線につながる列選択手段と。
入力データが供給され、入力データから指定ハミング距
離離れた又は以下の全てのデータで指定される行のみ反
転するデータとを選択的に記憶手段の各行への書込みデ
ータ線に供給する書込みデータ発生手段と、複数の入力
データとして与えられる探゛索情報と記憶手段の複数列
に格納された登録情報とのハミング距離を記憶手段の読
取り出力から求め、その結果が与えられた探索条件を満
たすか否かを判定Ｔる探索処理手段と、これにｆｆｌ続
され探索アドレスを発生するエンコード手段とを備えた
連想記憶装置が得られる。
〔実施例〕
以下１図面を用いて本発明のさらに詳細な説明を行なう
。
第１図は本発明による連想記憶装置の一実施例の説明図
である。この連想記憶装置は入力データ１０１と探索条
１１＋１０２とを入力とし、探索条件１０２を満たすデ
ータが格納されている探索アドレス１６２を出力するも
のである。このための連想記憶装置は記憶素子が行列状
に配置された記憶手段１１０と、これと行選択線１２１
でつながり、登録動作時に全ての行選択線１２１を並列
に駆動し、探索動作時に入力データ１０１で指定された
行″選択線１２１を選択的に駆動する行選択手段１２０
と、記憶手段と各列選択線１３１．１３１’でつながり
、登録動作時に登録アドレス１３２と一致列選択信号１
３３とで指定された隣接する２列の列選択線１３１，１
３１’を一致列選択信号１３３により１列毎に選択的に
駆動し、探索動作時に全ての列選択線１３１，１３１’
を並列に駆動する列選択手段１３０と、記憶手段１１０
の各行の記憶素子への書込みデータを供給する書込みデ
ータ線１４１で記憶手段１１０とつながり、入力データ
１０１で指定された行のみ反転するデータと入力データ
１０１とハミング距離が１だけ離れたデータで指定され
た行のみ反転するデータとを一致遍択信号１３３により
選択的に書込みデータとして書込みデータ線１４１に供
給する書込みデータ発生手段１４０と、記憶手段１１０
の偶数列と奇数列の読取り信号１５１　、１５１’を入
力とし、いずれか一方を探索条件信号１０２　＋こより
選択的に出力する切換えスイ。
チ１５０と、この出力を入力とし、その中に１１“が含
まれていれば１１“の整合信号１６１と共に１１“の位
置を示す探索アドレス１６２とを出力するエンコード手
段１６０とを備えている。
記憶手段１１０は所望のデータとその格納位置を示すア
ドレスを与えることによりアクセスされる通常の記憶素
子で構成される。この記憶手段１１０を用いてＮワード
間ビットの連想記憶装置を得るためには記憶手段１１０
に２Ｍ行２・Ｎ列の記憶セルを用いる必要がある。
この連想記憶装置の基本的動作は登録動作と探索動作と
からなる。入力データ１０１は登録動作時には登録情報
、探索動作時には探索情報として与えられる。また、探
索条件を示す探索条件信号１０２は１０“で一致条件を
示し、′１“で探索情報とハミング距離が１だけ離れた
記憶情報の探索を示す、以下に登録動作と探索動作につ
いて順次に説　　　　　　　、、１、明を行なう。
登録動作において、登録動作を示す１１“の動作モード
信号１０３と登録アドレス１３２及び入力データ１０１
として登録情報が与えられる。さらに、′０“。
１１“の順序−で−数列選択信号１３３が与えられる。
１１“の動作モード信号１０３により１行選択手段１２
０は記憶手段１１０の全ての行選択線１２１を並列に駆
動する。登録アドレス１３２は記憶手段１１０の隣接す
る２列を指定し、−数列選択信号１Δ３は論理値′Ｏ“
と１”により２列内の１列を指定する。
１０“の−数列選択信号１３３は２列内の左側の偶数列
の列選択線１３１を選択し、′１“の−数列選択信号１
３３は２列内の右側となる奇数列の列選択線１３１′を
選択する。−数列選択信号１３３は１０“、′１“の順
序で与えられるので、列選択手段１３０は登録アドレス
１３２で指定される記憶手段１１０の２列内の偶数列、
奇数列の列選択線１３１，１３１’を順次に駆動する。
第２図は記憶手段１１０の記憶内容の説明図であり、ま
た書込みデータ発生手段１４０により発生される書込み
データ１４１の説明図も兼ねている。左側の列が偶数列
、右側の列が奇数列であり、左側の数字がワードあるい
は行番号を示す、第２図を用いて第１図中の書込みデー
タ発生手段１４０の説明を行なう、書込みデータ発生手
段１４０は登録情報となる入力データ１０１を入力とし
、−数列選択信号１３３で指定される書込みデータ１４
１を発生し、記憶手段１１０に供給する。−例として、
登録情報を畔値３とすると、書込みデータ発生手段１４
０は１０“の−数列選択信号１３３の久方時に、第２図
の左側の偶数列に対応する書込みデータ１４１．すなわ
ち３行のみ１１“となる書込みデータ１４１を発生する
０１次に、′１“の−数列選択信号１３３を与えると、
書込みデータ発生手段１４０は登録情報とハミング距離
が１だけ離れた全てのデータで指定される行が１１“と
なる書込みデータを書込みデータ１４１に発生する１図
の例では記憶手段１１０の行数を８行、入力データ１０
１として与えられる登録情報のビット数を３ビツトとし
、数値３すなわち２進数の′Ｏ１１“を登録している。
この場合、との登録情報とハミング距離が１だけ離れた
データは各ビットを反転させた″０１０“、’００１“
、’１１１“となる、従って、書込みデータ発生手段１
４０は２行、１行、７行を１１″とする第２図の右側の
奇数列に対応する書込みデータを書込みデータ線１４１
に供給する。これらの書込みデータは書込みパルス信号
１０４により、第２図に示すように登録アドレス１３２
で指定される記憶手段１１０の隣接する２列に順次格納
される。
以上の動作により登録動作がなされる。探索動作に際し
ては、探索動作を示す１０“の動作モード信号１０３と
共に入力データ１０１として探索情報が与えられる。さ
らに、切換えスイッチ１５０に探索条件信号１０２が供
給される。′０“の動作モード信号１０３により１行選
択手段１２０は探索情報で指定される記憶手段１１０の
１行を選択的に駆動し１列選択手段１３０は記憶手段１
１０の全ての列の並列駆動−を行なう、したがって、記
憶手段１１０からは探索情報で指定される記憶手段１１
０の１行の内容が偶数列と奇数列の読取り信号１５１と
１５１′として出力きれる。記憶手段１１０には第２図
に示すように情報が格納されているので、探索情報に一
致する登録情報が格納されている隣接する偶数列、奇数
列の読取り信号１５１，１５１’は（１、０）となる、
また、探索情報と１ビツトあるいは２ビ、ト以上異なる
登録情報が格納されている２列の読取り信号１５１．１
５１’の値はそれぞれ（０，１）、（０，０）となる。
記憶手段１１０の各２列からの各２ビツトの読取り信号
１５１，１５１’は切換えスイッチ１５０に供給される
。各切換えスイッチ１５０はｗ″０″あるいは１１”の
探索条件信号１０２により、偶数列の読破り信号１５１
あるいは奇数列の読取り信号１５１′を選択的に探索結
果信号１５２としてエンコード手段１６０に供給する。
第３図は偶数列と奇数列の読取り信号１５１．１５１’
とハミング距離Ｈとの関係を示す。ハミング距離Ｈ＝Ｏ
は記憶手段１１０内の記憶情報と探索情報とが一致して
いることを示し、ハミング距離Ｈ＝１あるいはＨ＞２は
記憶情報と探索情報とがそれぞ゛パ、ｉ れ１ビツトあるいは２ビツト以上異なっていることを示
す。従って、偶数列の読取り信号１５１は記憶情報と探
索情報とが一致している力）否かを示し。
奇数列の読取り信号１５１′は記憶情報と探索情報とが
１ビヴトだけ異なっているか否かを示す、この探索条件
は探索条件信号１０２により選択され、探索結果は切換
えスイッチ１５０により探索結果信号１５２として出力
される。′１“の探索結果信号１５２は探索条件が満た
されたことを示す。
エンコード手段１６０は探索結果信号１５２を入力とし
、その中に′１“の探索結果信号１５２が含まれていれ
ば、整合信号１６１と共に１“の探索結果信号１５２の
位置を示す探索アドレス１６２を外部機器に出力する。
整合信号１６１は探索情報と探索条件を満たす情報が記
憶手段１１０に格納されていることを示し、そのアドレ
スすなわち列は探索アドレス１６２で示される。
なお、探索情報と探索条件を満たす複数の情報が登録さ
れている場合の多重整合時には、複数の切換えスイッチ
１５０から１１“の探索結果信号１５２が発生する。こ
の場合、探索結果信号１５２を取込むレジスタを切換え
スイッチ１５０とエンコード手段１６０との間に設け、
さらに探索アドレス１６２をを入力とし、それで指定さ
れるビット位置のレジスタにリセット信号を供給するデ
コーダを設けることで、探索条件を満たす複数の探索ア
ドレス１６２を求めることができる。
以上説明したように、この連想記憶装置は２Ｍワード行
２Ｎビット列の記憶セルの安価な通常の記憶手段１１０
を用いて、Ｎワード間ビットの連想記憶装置を構成でき
、その価格低下をもたらす。
また、探索動作や登録動作は１回のメモリアクセスでな
され、扁速動作が５ｒ能である。さらに、探索情報とハ
ミング距離が１だけ離れた記憶情報の探索動作が可能で
あり、高機能な連想記憶装置を提供する。
第４図は第１図の連想記憶装置に用いられた行選択手段
１２０の一実施例の説明図である。この行選択手段１２
１は登録情報や探索情報となる入力データ１０１を入力
とするデコーダ４１０と、その各出力と動作モード信号
１０３との論理和を行ない記憶手段１１０の行選択線１
２１を駆動するオアゲート４２０とからなる。
登録動作を示す１“の動作モード信号１０３が供給され
ている場合のオアゲート４２０の各出力は全て１１“に
なり、全ての行選択線１２１が並列に駆動される。しか
し、探索動作を示す１０“の動作モード信号１０３が供
給された場合には、探索情報となる入力データ１０１で
指定される行選択線１２１のみ選択的に駆動される。こ
れにより、登録動作時には記憶手段１１０の全ての行が
並列に駆動され、探索動作時には探索情報で指定される
行のみ選択的に駆動される。
第５図は第１図の連想記憶装置に用いられた列選択手段
１３０の一実施例の説明図である。この列選択手段は登
録アドレス１３２と一致列選択信号１３３とを各々上位
と下位の入力とするデコーダ５１０と、動作モード信号
１０３を反転させるインバータ５２０と、インバータ５
２０の出力とデコーダ５１Ｏの各出力との論理和を行な
い、記憶手段１１０の列選択線１３１を７ｇ動するオア
ゲート５３０とからなる。
登録動作時には１１“の動作モード信号１０３が供給さ
れ、デコーダ５１０はオアゲート５３０を介して登録ア
ドレス１３２と一致列選択信号１３３とで指定される記
憶手段１１０の列選択線１３１を選択的に駆動する。−
数列選択信号１３３はデコーダ５１０の下位入力に供給
され、記憶手段１１０の偶数列あるいは奇数列のいずれ
か一方を選択する。登録動作時に一致列選択信号１３３
は１ｏ“、′１“と変化するので、登録アドレス１３２
で指定される記憶手段１１０の特定の偶数列と奇数列へ
の書込みを許す、探索動作時には１０“の動作モード信
号１０３が供給され。
オアゲート５３０はデコーダ５１０の出力に影響されず
に全ての列選択線１３１，１３１’を並列に駆動する。
従って、記憶手段１１０の全ての列の並列読取りを可能
にする。
第６図は第１図の連想記憶装置に用いられた書込みデー
タ発生手段１４０の一実施例の説明図である。この書込
みデータ発生手段は登録情報となる入力データ１０１を
入力とするデコーダ６１０と、オアゲート６２０と、切
換えスイッチ６３０とから構成される。この書込み発生
手段は、第２図に示した記憶手段１１０の左側の偶数列
あるいは奇数列に対応する書込みデータを０“あるいは
１１“の−数列選択信号１３３により書込みデータ線１
４１に選択的に供給する。
すなわち、′０“の−数列選択信号１３３が供給される
と、各切換えスイ、チロ３０はデコーダ６１０の各出力
を選択的に出力し、登録情報で指定される書込みデータ
線１４１のみゝ１“となる書込みデータが発生する。
ゝ１“の−数列選択信号１３３が供給されると、切換え
スイ、チロ３０はオアゲート６２ｏの出力を選択し、書
込みデータ線１４１に供給する。オアゲート６２０は入
力データ１０１とハミング距離が１だけ離れたデータで
指定される行を１１“とする書込みデータを発生する。
最上位に位置するオアゲート６２０を第１番目とし、下
位方向に順次に番号づけすると、例えばデコーダ６１０
の第３の出力は第１゜第２．第７番目のオアゲー）　６
２０につながっている。従って、′０１１“の入力デー
タ１０１が供給されると第１．第２．第７行が１１“と
なる書込みデータがオアゲート６３０から出力される。
これは、入力データ１０１と１ビツト異なるデータ、す
なわちハミング距離が１だけ離れたデータ’００１“。
１０１０“、’１１１“で指定される行が１１“となる
書込みデータとなる。
第７図は本発明による連想記憶装置の一実施例の説明図
である。この連想記憶装置は、第１図に示した連想記憶
装置ｉζ比べよりビット数の多い探索情報を取扱うこと
ができ、探索情報の一部をマスキングしての探索が可能
である。このため、第１図の連想記憶装置に探索処理手
段７１０と、入力データ１０１の計数手段となるカウン
タ７２０とが追加されている。
この連想記憶装置の記憶構成をＮワードＭｘＫビットと
すると、記憶手段１１０は２ＭＸＫ行２ＸＮ列の行列状
に配置された記憶セルで構成される。
すなわち、記憶手段１１０の記憶構成は２ＭＸＫワード
２ＸＮビットとなる。また、カウンタ７２０のビット数
はｌｏｇ、にビットとなる。従って第１図における２Ｍ
行２ＸＮ列の記憶手段１１０をプロ、りとすると、この
記憶手段１１０はに個のブロックで構成されることにな
り、プロ、りの指定はカウンタ７２０により行なわれる
。ＭＸＫビットの探索情報や登録情報はＭビ、トの入力
データ１０１毎に分割し。
Ｋ回に分けて上位から順次に行選択手段１２０や書込み
データ発生手段１４０　ｔζ送られる。に個の入力デー
タ１０１として送られる登録情報は入力データ１０１毎
に記憶手段１１０の各ブロックに格納される。
例えば、４個のＭビットデータ搗ｅ　Ａｔ　ｅ　４　ｅ
人。
からなる登録情報人は記憶手段１１０の第１ブロツクに
データＡｏ、第１ブロックにデータＡ１．第２ブロツク
にデータム、第３ブロツクにデータム。
虚ζ第２図に示したように格納される。
さらに詳細に登録動作について説明する。まず。
先に示した４個のＭビ、トデータ搗＝　Ａｔ　−）ｋ−
＊　−Ａｓからなる登録情報人をアドレスＪに登録する
登録コ　　　　　　　動作について説明する。ここで、
データムが登録情報人の上位部分であり、データム、が
最下位部分であるとし、上位データムから順次に供給す
る０次に同じ情報ｉζよる探索動作について説明する０
同動作とも開始時に初期設定信号７１１を供給し、探索
処理手段７１０とカウンタ７２０の初期値設定をしてお
く。
登録動作の場合、初期設定信号７１１を与えると共に登
録動作を示す１１“の動作モード信号１０３とアドレス
Ｊの登録アドレス１３２とをまず供給する。
これにより、カウンタ７２０の内容はクリアされ。
記憶手段１１０の第Ｏブロックを指定する０次に登録情
報人の上位部分であるデータＡ０を入力データ１０１と
して供給すると共に、′０“の−数列選択信号１３３と
書込みパルス信号１０４を供給すると。
記憶手段１１０の２Ｊ列目の第ＯブロックにデータＡ０
　のデコード結果が格納される。さらＩζ、ｑ″１“の
−数列選択信号１３３と共に負パルス信号のクロック信
号７１２と書込みパルス信号１０４を供給することによ
り、第１図の連想記憶装置と同様に記憶手段１１０の（
２Ｊ＋１）列目の第Ｏブロックにデータム〇と１ビ、ト
異なる全てのデータで指定される行が１１“となる書込
みデータが格納される。
カウンタ７２０はクロック信号７１２の立上り時に増加
するため、この書込み終了時にカウンタ７２０の内容は
増加し、記憶手段１１０の第Ｏブロックを指定する。
以上の動作により、登録情報人の部分データム。
の書込みがなされる。このように部分データの書込み動
作は入力データ１０１．書込みパルス信号１０４、’０
“の−数列選択信号１３３とを供給する前半の動作と、
入力データ１０１．書込みパルス信号１０４、’１“の
−数列選択信号１３３．クロヅク信号８１２とを供給す
る後半の動作とによりなされる。
登録情報人の答録は、データ４　、　ＡＩ　、　Ａ２　
、　Ａ３を入力データ１０１として４回の上記部分デー
タの書込み動作を行なうことによりなされる。
第８図は第７図の連想記憶装置に用いられた記憶手段１
１０の記憶内容の説明図である０以上の説明に用いた４
個の部分データＡ０９人１９人１．Ａ、からなる登録情
報人を登録アドレスＪに登録した場合の記憶手段１１０
の内容を示す、この例ではブロック内のワード数を８ワ
ードとし、部分データＡ（１、Ａ１．人２２人、として
それぞれ数値３．５，１゜Ｏを与えている。この登録情
報の登録を行なうと。
記憶手段１１０の２Ｊ列と（２Ｊ＋１）列に同図に示す
ようなデータが格納される。すなわち、偶数列となる２
Ｊ列には第０ブロツクの第３行、第１ブロツクの第５行
、第２ブロヴクの第１行、第３ブロツクの第０行にゝ１
“が格納される。奇数列となる（２Ｊ＋１）列の各ブロ
ックには、第２図に示したと同様に各々部分データ３，
５，１，０とハミング距離が１離れた行に１１“が格納
される。
このように、この連想記憶装置の登録動作における各部
分データの書込み動作は第１図に示した連想記憶装置と
同様に行なわれる。
次に登録情報人がアドレスＪに登録されている状態で同
じ探索情報Ａで探索した場合の動作について説明する。
探索動作では１０“の動作モード信号１０３を供給する
。また、初期設定信号７１１を与え、カウンタ７２０と
探索処理手段７１０の内容を初期値設定してオ＜０次に
探索情報Ａの部分データム。１人１　ｅ　ＡＩ　ｅＡ３
　　を入力データ１０１として順次に負パルス信号のク
ロック信号７１２と共に入力する。これにより。
カウンタ７２０の内容はクロック信号７１２が入力され
る毎に増加し１行選択手段１２０は順次に記憶手段１１
０の第０ブロツクのデータへ〇、第４ブロックのデータ
Ａ１．第２ブロツクのデータ人３．第３ブロックのデー
タ人、で指定される行選択線１２１を駆動する。この行
選択線１２１につながる記憶手段１１０の内容はブロッ
ク毎にクロック信号７１２に同期して偶数列、奇数列の
読取り信号１５１，１５１’として出力され、探索処理
手段７１０に供給される。
°記憶手段１１０には第８図に示した内容が格納されて
いるので、データＡ−ｏ　、　Ａｔ　−Ａｔ−人、の入
力に対する２Ｊ列と（２Ｊ＋１）列の読取り信号１５１
．１５１’は（１，０）となる。
次に、探索情報人かに個のＭビットの部分データ人Ｏｅ
　Ａｌ　ｔ　””　＊人ｉｅ　””　ｐ　Ａｋ−Ｊ　（
Ａ６が上位）に分割されて入力データ１０１として供給
されるとする。各部分データＡｉに対する記憶手段１１
０読取り信号１５１，１５１’は、記憶手段１１０の隣
接する２列に書込み発生手段１４０によりコード化され
て格納された登録情報の部分データと探索情報人の部分
データＡｉとの比較結果を示す、偶数列の各読取り信号
１５１は一致結果を示し、奇数列の読取り信号１５１／
はその列に格納された登録情報の部分データが探索情報
の部分データを１ビット反転させた情報に一致するか否
かを示す、各部分データＡｉに対する偶数列と奇数列の
読取り信号１５１，１５１’を各々ＥＶｉｙ　０Ｄｉ（
１＝Ｏ−に−１）　とすると。
探索情報人と記憶手段１１０の各２列に格納された登録
情報とが一致していることを示す一致結果Ｅと前者が後
者と１ビツト異なることを示すハミング結果Ｈは各々（
１）　、　＋２１式により、　Ｅ＝Ｅｋ−、。
Ｈ＝Ｈｋ−、とすることで求まる。
Ｅｉ　＝　Ｅｉ−１・ＲＶｉ　　　　　　　　　・・・
・＝（１）Ｈｉ　＝Ｅｉ−ｓ　・ｏＩ）ｔ　＋Ｈｉ−，
＊　ｇｖｉ　　・−・・・・（２）ここで、ｉは部分デ
ータＡｉの番号　１＝Ｑ−に−１゜Ｅ−、＝ｌ　、　ｌ
、　＝Ｑ　　である、初期設定信号７１１は１＝Ｏ１Ｅ
−１＝１．Ｈ−１＝０　を行なう、一致結果Ｅは全ての
部分データに対し一致しているか否かを（１）式で調べ
ることで求まる。（２）式の第１項は記憶手段１１０に
格納された登録情報が探索情報の部分データＡｏ−Ａｉ
−，に対し一致し、部分データ人ｉと１ビツト異なるか
を調べている。（２）式の第２項は部分データＡ０〜Ａ
ｉ−＊　　と１ビツト異なり１部分データＡｉと一致す
るかを調べている。
両者を調べることにより、ハミング結果Ｅが求まる。
探索処理手段７１０は各部分データに対する読取り信号
１５１，１５１’をクロック信号７１２に同期して取込
み、　［１）　、　（２）式の論理演算を逐次実行して
いる。
さらに、探索条件信号１０２により一致結果Ｅあるいは
ハミング結果Ｈを選択し、探索結果信号１５２として出
力している。
この探索結果信号１５２を入力とするエンコード手段１
６０は第１図の連想記憶装置と同様に動作し、探索条件
を満たす登録情報が格納されているか否かを示す葺合信
号１６１と格納位置を示す探索アドレス１６２とを発生
する。
以上の探索動作の説明は探索情報にマスキングを施さな
い動作について説明した。この連想記憶装置は探索情報
を部分データ毎にマスキングしての探索が可能である。
これはマスクする部分データを入力する時期に与えられ
たクロック信号７１２を探索処理手段７１０に印加する
ことを禁止することで行なわれる０部分データＡｉの入
力時に探索処理手段７１０へのクロック信号７１２がマ
スキング’；ｊｔｔＬルｔ！：、、　前記（１）　、　
（２）式ニオイｒ　ｇｖｉ　、　□Ｄｉカ取除かれ、部
分データＡｉをマスキングしての比較結果が求まる。
以上説明したように１本発明によればＮワード２Ｎビツ
トの連想記憶装置を２ＭＸＫ　ワード２Ｎビ、トの通常
の記憶手段１１０を用いて構成できる。第１図に示した
連想記憶装置では記憶手段１ｉ０として２　Ｍ　Ｘ　Ｋ
ワード２Ｎビ、トの通常の記憶素子を必要としたのに比
べ、この連想記憶装置はより小容量の記憶素子で構成で
き、低価格化をもたら′す、また、探索条件として一致
関係だけでなくハミング距［１の探索や、探索情報の一
部をマスキツプしての探索も可能である。
第９図は第７図に示した連想記憶装置に用いられる探索
処理手段７１０の一実施例の説明図である。
この探索処理手段は第１．第２のレジスタ９１０゜９２
０と、５個のアンドゲート９３０，９３１，９３２，９
３３゜９３４と、２個のオアゲー）　９４０，９４１と
、インバータ９５０とで構成される。
この探索処理手段は前記（１）　、　＋２）式の論理演
算により、一致結果Ｅとハミング結果Ｈを求め、それら
を探索条件信号１０２により選択的に探索結果信号１５
２として出力している。
第１のレジスタ９１０とアンドゲート９３０は（１）式
の論理演算を実行し、第２のレジスタ９２０とアンドゲ
ート９３１，９３２とオアゲート９４０及び第１のレジ
スタ９１０は（２）式の論理演算をクロック信号７１２
に同期して実行する。初期設定信号７１１は第１のレジ
スタ９１０のセットと第２のレジスタ９２０のリセット
、すなわち、　（１）　、　（２）式におけるＥ−、＝
ｌとＨ−１＝０を行なう、第１のレジスタ９１０と第２
のレジスタ９２０には途中の比較結果ＥｉとＨｉ　　が
保持され、全ての部分データに対する読取り信号１５１
．１５１’が入力されると、第１．第２のし、ジスタ９
１０．９２０には一致結果Ｅとハミング結果Ｈが格納さ
れる。
これらの結果はアンドゲート９３３，９３４とインバー
タ９５０とオアゲート９４１による切換えスイッチによ
り１選択的に探索結果信号１５２として出力される′０
“の探索条件信号１０２の入力時には第１のレジスタ９
１０内の一致結果Ｅが出力され、′１“の探索条件信号
１０２の入力時には第２のレジスタ９２０内のハミング
結果Ｈが出力される。
第１０図は本発明による連想記憶装置の一実施例の説明
図である。この連想記憶装置は第１図の連想記憶装置に
比べ、よりビット数の多い探索情報や登録情報を取扱う
ことができ、また第７図の連想記憶装置に比べより高速
に探索動作や登録動作が可能であり、また多重整合処理
も可能である。　　　　　　。
このために第１図の連想記憶装置において、ブロック毎
に分割された複数の記憶手段１１０と、複数の行選択手
段１２０と、複数の誉込みデータ発生手段１４０と、複
数の記憶手段１１０の偶数列と奇数列の読取り信号１５
１，１５１’を入力とし、それらが探索条件データ１０
２で決められる探索条件を満たすか否かを求める探索処
理手段１０１０と、これから供給される探索結果信号１
５２を一時記憶するレジスタ１０２０と、エンコード手
段１６０と、デコーダ１ｏ３０と、登録アドレス１３２
を入力とし、複数の記憶手段１１０の列選択線１３１を
選択的に駆動する列選択子＆　１３０とからなる０行選
択手段１２０２列選択手段１３０．ｆ込みデータ発生手
段１４０は第１図の連想記憶装置と同じものを利用でき
る。
この連想記憶装置の記憶構成をＮワードＭＸＫビットと
すると、各記憶手段１１０は２Ｍ行２Ｎ列の記憶素子す
なわち２Ｍワード２Ｎビツトとなり。
その数はに個となる。第７図の連想記憶装置はビット数
の拡張を記憶手段１１０のワード数の拡張により行なっ
たが、この連想記憶装置では記憶手段１１０の個数を増
すことでビット数を拡張している。
従って、第７図の連想記憶装置における記憶手段１１０
のブロックはこの連想記憶装置における各記憶手段１１
０に対応する。ＭＸＫビットの探索情報や登録情報はに
個のＭビットの入力データ１０１に分割され、各々に個
の行選択手段１２０や書込みデータ発生手段１４０に並
列に供給される。第１０図ではに＝３としている。
登録動作に際して、３個の入力データ１０１で供給され
る登録情報は入力データ１０１毎に第２図に示したよう
に各記憶手段１１０に格納され、登録される。
探索動作に際して、探索情報として供給される各入力デ
ータ１０１で指定される谷記憶手段１１０の内容は偶数
列と奇数列の読取り信号１５１．１５１’として探索処
理手段１０１０に供給される。探索処理手段１０１０は
読取り信号１５１．１５１’が探索条件データ１０２で
決められた探索条件を満すか否かを調べ。
結果を探索結果信号１５２としてＮビ、トのレジスタ１
３２０に供給する。レジスタ１０２０はこの探索結果信
号１５２をクロック信号７１２に同期して取込む、レジ
スタ１０２０の内容は記憶手段１１０の各２列に格納さ
れている登録情報が入力データ１０１として与えられる
探索情報と探索条件データ１０２として与えられる探索
条件に整合したか否かを１１“。
ゝ０“で示す、整合したことを示す１１＃の内容をレジ
スタ１０２０′が保持していることと、そのビット位置
はエンコード手段１６０により整合信号１６１と探索ア
ドレス１６２として出力される。この探索アドレス１６
２が探索条件を満たす登録情報が格納されているアドレ
スを示す。
複数のアドレスで整合する場合の多重整合時には、レジ
スタ１３２０内の複数のビットが１１“を保持する。こ
の場合、リセット信号１０３１を印加する。デコード手
段１０３０はリセット信号１０３１を探索アドレス１６
２で指定されるレジスタ１０２０のビットのリセット入
力に供給する。これにより。
先に出力した探索アドレス１６２に対応するレジスタ１
０２０のビットはリセットされる。従って、エンコード
手段１６０は次の探索アドレス１６２を出力１　　　　
　　する、外部機器は整合信号１６１を監視し、それが
ゝＯ“になるまでリセット信号１０３１を与えることで
、多重整合時の全ての探索アドレス１６２を求めること
ができる。
このように、この連想記憶装置は探索情報や登録情報の
ビット数を記憶手段１１０の記憶容量を余り増加させず
に拡張できる。また、一致条件だけでなく、ハミング距
離１の探索条件による探索動作や多重整合処理も可能で
ある。さらに、第７図の連想記憶装置では登録情報や探
索動作を複数回に分けて入力していたが、この連想記憶
装置では並列に入力できる。したがって、１回の記憶手
段１１０のアクセスで探索動作を行なえ、高速化されて
いる。
第１１図は第１θ図の連想記憶装置に用いられた探索処
理手段１０１０の一実施例の説明図である。この探索処
理手段は６個のアントゲ−）　１１１０〜１１６０と、
２個のオアゲート　１１７０，１１８０　　と、インバ
ータ１１９０　とを備えている。この探索処理手段は各
記憶手段の偶数の同一列の読取り信号１５１と奇数列の
同一列の読取り信号１５１′と、外部から探索条件信号
１０２とが入力される。第１１図の連想記憶装置では記
憶手段１１０の２列毎にこの探索処理手段が設けられて
いる。
Ｋ個の記憶手段１１０の特定の偶数列の読取り信号１５
１　’ｒ　ＥＶｏ　〜ＥＶ　ｉ　”　”ｖｋ−１トＬＴ
、　ｅ　しＩＣ隣８する奇数列のに個の読取り信号１５
１′をＯＤｏ　＝　ＯＤｉ〜０Ｄｋ−１とすると、一致
結果Ｅ、ハミング結果Ｈはそれぞれ＋１）　、　＜２）
式により求まる。ここで、記憶手段１１０の個数を第１
０図に示すようにに＝３とすると、一致結果Ｅとハミン
グ結果Ｈは（３）　、　（４）式％式％（３） （３）式の論理演算を実行するアントゲ−）　１１１０
は一致結果Ｅを求め、（４）式を実行するアントゲ−１
−１１２０，１１３０，１１４０とオアゲート１１７０
　はハミング結果Ｈを求める。これらの結果はアンドゲ
ート１１５０．１１６０　　とオアゲート１１８０　と
インバータ１１９０による切換えスイッチで探索条件信
号１０２により選択的に探索結果信号１５２として出力
される。
第９図の探索処理手段がクロック信号７１２に同期して
逐次（１）　、　（２）式の論理演算を実行していたの
に対し、この探索処理手段は（３）　、　（４）式に示
すように並列に実行している。
第１２図は本発明による一実施例の説明図である。
第７図あるいは第１Ｏ図の連想記憶装置はビット数の拡
張を記憶手段１１０のワード数の拡張あるいは記憶手段
１１０の個数の拡張により行なっているが。
この連想記憶装置は記憶手段１１０の列数すなわちビッ
ト数の拡張により行なっている。このため。
第７図の連想記憶装置に比べ記憶手段１１０の列数を２
・Ｎ−にと増し、拡張された列選択手段１２１０を導入
し、入力データの入力数の計数手段となるカウンタ７２
０を列選択手段１２１０に接続している。
この連想記憶装置の記憶構成をヘワードＭＸＫビットと
すると、記憶手段１１０は２Ｍ行ＺＸＮＸＫ列の行列状
に配置された通常の記憶素子で構成される。すなわち、
記憶手段１１０の記憶構成は２Ｎワード２ＸＮＸＫビツ
トとなる。また、カウンタ１２１０のビット数は−２に
ビットとなる。記憶手段１１０は破線で区切られた２に
列をブロックとすると、Ｎ個のブロックで構成される。
このブロックは連想記憶装置のワードに対応し、登録ア
ドレス１３２で指定される。ＭｘＫビットの探索情報や
登録情報はＭビットの入力データ１０１毎に分割し、Ｋ
回に分けて上位から順次に入力される。に個の入力デー
タ１０１として送られる登録情報は登録アドレス１３２
で指定されるブロック内の各２列を対にして、第２図に
示すように格納される。
この連想記憶装置の登録動作及び探索動作は登録情報の
部分データを記憶手段１１０の列方向に格納することと
、探索情報の部分データに対する読敗り信号１５１，１
５１’を記憶手段１１０の列方向に走査して得ているこ
とが異なるだけで、第７図の連想記憶装置と同様に行な
われる。カウンタ７２０は列選択手段１２１０を介して
記憶手段１１０の各ブロック内の２列を指定する。入力
データ１０１として部分データが入力され終る毎にカウ
ンタ７２０の内容は増加する。従って１列選択手段１２
１０は登録動作時に登録アドレス１３２で指定されるブ
ロック内の偶数列と奇数列の列選択線１３１　、１３１
’を１列毎に順次に駆動する動作を１部分データが入力
される毎に隣接する２列に移動させて行なう。探索動作
時には全てのプロ、り内のカウンタ７２０で指定された
偶数列と奇数列の列選択線１３１，１３１’を並列に駆
動する動作を１部分データが入力される毎に隣接する２
列に移動させて行なう１列選択線１３１゜１３１′が駆
動されていない列の読取り出力はハイインピーダンス状
態になるので、探索情報の部分データが入力される毎に
隣接する２列の内容が読取り信号１５１，１５１’とし
て順次に出力される。
この連想記憶装置の行選択手段１２０．書込みデータ発
生手段１４０．探索処理手段７１０．エンコード手段１
６０は第７図の連想記憶装置と同じ手段を利用できる。
以上説明したように、本発明によればＮワードＭＸＫビ
ットの連想記憶装置を２Ｍワード２ＮＫ　　　　　　　
′ビットの通常の記憶手段を用いて構成できる。第１図
の連想記憶装置では記憶手段１１０として２ＭＸＫワー
ド２Ｎビットの通常の記憶素子を必要としたのに比べ、
この連想記憶装置はより小容量の記憶素子で構成でき、
低価格化をもたらす、また、一致関係による探索だけで
なく、ハミング距離が１離れた記憶情報の探索も可能で
ある。
第１３図は第１２図の連想記憶装置に用いられた列選択
手段１２１０の一実施例の説明図である。この列選択手
段は登録アドレス１３２を入力とするプロ、クデコーダ
１３１０と、カウンタ７２０の出力１７５を入力とする
列デコーダ１３２０と、動作モード信号１０３を一転さ
せるインバータ１３３０　と、この出力ドブロックデコ
ーダ１３１０の出力とを入力とするオアゲート１３４０
　と、−数列選択信号１３３を反転させるインバータ１
３５０　と、オアゲート１３６０゜１３７０　　と、オ
アゲート１３４０　の出力と列デコーダ１３２０　の出
力とオアゲート１３６０　　あるいは１３７０の出力と
を入力とし、記憶手段１１０の列選択線１３１．１３１
’を駆動するアンドゲート１３８０　　とからなる、破
線で囲まれたアンドゲート１３８０　　の各出力は記憶
手段１１０のブロック内の列選択線につながる。破線で
囲まれた各アントゲ−）　１３８０　　の第１の入力に
はブロックデコーダ１３１０の各出力がつながり、第２
の入力には列デコーダ１３２０の各出力がつながる。ま
た、第３の入力にはオアゲート１３６０　あるいは１３
７０の出力がつながる。オアゲート１３６０．１３７０
　　はそれぞれ記憶手段１１０の偶数列と奇数列の列選
択線１３１．１３１’の選択に用いられる。
探索動作時には１０“の動作モード信号１０３が供給さ
れるため、オアゲート１３４０．１３６０．１３７０の
各出力は１１”となり、記憶手段１１０の各ブロック内
の列デコーダ１３２０　で指定された２列の列選択線１
３１．１３１’が並列に１駆動される。
登録動作時には１１“の動作モード信号１０３が供給さ
れるため、ブロックデコーダ１３１０　　、列デコータ
１３２０　　、オアゲート１３６０　　あるいは１３７
０　により、登録アドレス１３２とカウンタ７２０の出
力１７５と一致列選択信号１３３とで指定される１本の
列選択線１３１が選択的に駆動される。従って、その列
への書込みが許可される。
第１４図は本発明による連想記憶装置の一実施例の説明
図である。この連想記憶装置はより大容量化を目指し、
第１図、第７図、ｇｔｏ図、第１２図に示した連想記憶
装置に対応する連想記憶ユニット１４１０　を複数個利
用し、それにつながる複数の出力手段１４２０と、各出
力手段１４２０につながるエンコード手段１４３０と、
各連想記憶ユニッ）−１４１０に書込みパルス信号１０
４を印加するデコード手段１４４０　　とから構成され
る。各連想記憶ユニット１４１０　には並列にクロック
信号７１２．探索条件信号１０２．初期設定信号７１１
．入力データ１０１．動作モード信号１０３．登録アド
レス１３２．−数列選択信号１３３が供給される。
この連想記憶装置は探索情報と探索条件を満たす記憶情
報が複数個登録されている場合の多重整合処理が可能で
ある。しかし、第１図、８７図。
Ｊ　　　　　　第１２図の連想記憶装置では特に多重整
合処理について説明しなかった。連想記憶ユニツ）　１
４１０　　としてこれらの連想記憶ｆｊ＆を用いる場合
には、若干の部品の追加が必要である。まず、第１図の
連想記憶装置では探索結果信号１５２を取込むレジスタ
を設ける必要がある。さらに、第１図、第７図。
第１２図の連想記憶装置では、探索アドレス１６２を入
力とし、それで指定されるレジスタあるいは探索処理手
段７１０にリセット信号を供給するデコーダを設ける必
要がある。多重整合時にデコーダを介してリセット信号
をレジスタあるいは探索処理手段７１０に供給すれば、
今まで出力していた探索アドレス１６２に対応する探索
結果信号１５２はクリアされる。その結果、エンコード
手段１６０は次の探索アドレス１６２を発生し、多重整
合処理が可能となる。このようにして多重整合処理が可
能になった連想記憶装置が連想記憶ユニｙ　）　１４１
０として用いられる。
登録時には告連想記憶ユニット１４１０　に登録動作を
示す１１“の動作モード信号１０３．初期設定信号７１
１．−数列選択信号１３３．クロック信号７１２人カデ
ータ１０１．登録アドレス１３２とを第１図。
第７図、第１０図、第１２図の連想記憶装置と同様に供
給される。登録アドレス１３２はこの連想記憶装置の下
位アドレスとなり、上位アドレスは上位登録アドレス１
４４１としてデコード手段１４４０に供給される。上位
登録アドレス１４４１は連想記憶ユニッｌ−１４１０を
指定し、登録アドレス１３２は連想記憶ユニット１４１
０内のワードを指定する。連想記憶装置への書込みを指
示する書込み信号１４４２はデコード手段１４４０に供
給される。デコード手段１４４０　は書込み信号１４４
２を上位登録アドレス１４４１　　で指定される連想記
憶ユニｙ　ト１４１０　　に書込みパルス信号１０４と
して選択的に供給する。このデコード手段１４４０によ
り、登録情報は上位登録アドレス１４４１　で選択され
た連想記憶ユニ、ト１４１０　　に登録される。
探索時にはクロック信号７１２．探索条件信号１０２、
初期設定信号７１１．入力データ１０１．動作モード信
号１０３を各連想記憶ユニツ）　１４１０　　に並列に
供給する。入力データ１０１として与えられた探索情報
と探索条件信号１０２として与えられた探索条件に適合
した情報が登録されている連想記憶ユニット１４１０か
らは１“の整合信号１６１と共に探索アドレス１６２と
が出力される。出力手段１４２゜は複数の連想記憶ユニ
ット１４１ｏから１１“の整合信号１６１が発生した場
合に左側に位置する連想記憶ユニｙ　ト１４１０の優先
順位を高くシ、優先順位の高い連想記憶ユニット１４１
０からの探索アドレス１６２を下位探索アドレス１４２
１　　として出力させる。
連想記憶ユニット１４１０に優先順位をつけるために、
左側から右側の出力手段１４２ｏ　にイネーブル信号１
４２２　を供給する。′Ｏ“のイネーブル信号１４２２
　を供給された出力手段工４２０は内部の探索アドレス
１６２の出カバ、ファをハイインピーダンス状態にする
と共に″Ｏ“のイネーブル信号１４２２を発生する。′
１“のイネーブル信号と１１“の整合信号１６１とが供
給された出力手段１４２ｏ　は、探索アドレス１６２を
出力すると共に１０“のイネーブル信号１４２２を発生
する。従って、その出力手段１４２０　より右側に位置
する出力手段１４２ｏ　内の出力バッファはハイインピ
ーダンス状態にされる。
探索アドレス１６２を出力した出力手段１４２ｏからは
整合信号１６１を第１の整合信号１４２３　として出力
し、それより右側に位置する出力手段１４２０　は１０
”の第１の整合信号１４２３を発生する。エンコード手
段１４３０は第１の整合信号１４２３を入力とし、′１
“の第１の整合信号１４２３が入力されたか否かを示す
第２の整合信号１４３１　　と１１“の第１の整合信号
１４２３の位置を示す上位探索アドレス１４３２　とを
外部機器に出力する。第２の整合信号１４３１　はこの
連想記憶装置内に探索情報と探索条件を満たす情報が登
録されていることを示し、上位探索アドレス１４３２は
登録されている連想記憶ユニツ）　１４１０の位置を示
す、また、下位探索アドレス１４２１　はその連想記憶
ユニッ）　１４１０の探索アドレス１６２．すなわち、
記憶子Ｒ１１０の列を示す。
外部機器は第２の整合信号１４３１を監視し、上位探索
アドレス１４３２と下位探索アドレス１４２１１　　　
　　　　とを読取り、さらに第１のリセット信号１４２
４を各出力手段１４２０　に印加する。第１のリセット
信号１４２４　は連想記憶装置門に整合する複数の情報
が登録されている場合に、次に優先順位の高い情報に対
する探索アドレスを求めるために利用される。探索アド
レス１６２を出力した出力手段１４２゜は、Ｗｃｌのリ
セット信号１４２４をリセット信号１０３１　　として
連想記憶ユニツ）　１４１０に供給し、それに次の探索
アドレス１６２を出力させる。
このように、この連想記憶装置は第１図、第７図、ｇｔ
ｏ図、第１２図に示した連想記憶装置を用いて構成され
、ワード数の拡張が容易に行なえ、大容量の連想記憶装
置となる。
第１５図は第１４図の連想記憶装置に用いられた出力手
段１４２０の一実施例の説明図である。この出力手段は
出力バッファ１５１０　と、３個のアントゲ−ト１５２
０，１５３０．１５４０　　と、インバータ１５５０と
で構成される。
探索アドレス１６２は左側の出力手段１４２０　からイ
ネーブル入力端子１５６０　Ｉζ入力されたイネーブル
信号１４２２と整合信号１６１とが共に１１“の場合に
出力バッファ１５１０を介して、下位探索アドレス１４
２１　として出力される。この場合、整合信号１６１は
アントゲ−１’　１５３０　　を介して第１の整合倍信
号１４２３　として出力される。また、イネーブル出力
端子１５７０　からは１０“のイネーブル信号１４２２
が出力される。従って、このイネーブル出力端子１５７
０　につながる右側の出力手段１４２０の出力バッファ
１５１０　はハイインピーダンス状態になる。
また、第１のリセット信号１４２４はアンドゲート１５
２０　を介してリセット信号１０３１　として連想記憶
ユニ、　ト１４１０に供給される。′１“の第１の整合
信号１４２３　を発生する出力手段１４２０の両側に位
置する出力手段１４２０に与えられた第１のリセット信
号１４２４はアンドゲート１５２０を通過せず。
リセット信号１０３１　を出力しない。
〔発明の効果〕
以上説明したように本発明による連想記憶装置は所望の
データの格納位置を示すアドレスを供給することにより
アクセスされる安価な通常の記憶素子を用いて構成でき
る。Ｎワード間ビットの第１図の連想記憶装置は、記憶
手段１１０として２Ｍワード２Ｎビツトの通常の記憶素
子で構成でき。
ＮワードＭｘＫビ、トの第７図、第１０図あるいは第１
２図の連想記憶＊＃は２ＭＸＫワード２Ｎビ、トの通常
の記′憶素子　２Ｍワード２Ｎ　ビットの通常の記憶素
子に個あるいは２Ｍワード２ＮＫビツトの通常の記憶素
子で構成できる。従りて、１メガビツトの半導体技術を
用いれば、−例として５１２ワードｌＯビツトの第１図
の連想記憶装置、あるいは入力データ１０１のビット数
を６と、ト、探索情報の分割数に＝＝ｇとすると、１キ
ロワード侶ビツト構成の絽キロビットの第７図、第１０
図、第１２図の連想記憶装置を１チツプで実現できる。
一般に市販されている半導体連想メモリ、例えばシダネ
ティックス（８ｉｇｎｅｔｉｃｓ　）社の連想メモリＩ
Ｃ８，２２０は４ワード２ビツトであるのに比較し１本
発明による連想記憶装置は極めて大容量であるといえる
。
また、この連想記憶装置の探索動作や登録動作は１回な
いし数回の通常の記憶素子のアクセスで終了でき、従来
のワードシリアル・ビットパラレルあるいはワードパラ
レル・ビットシリアルの連想記憶装置Ｃζ比べ高速であ
る。
さらに、探索情報の一部をマスクしての探索動作や複数
のアドレスで整合した場合の多重整合処理が可能であり
、容易に記憶容量を拡張できる。
また、一致条件による探索だけでなく一定のノーミング
距離内の探索も可能である。
すなわち１本発明によれば高速、大容量、低価格、高機
能な連想記憶装置を実現できるにのような連想記憶装置
が情報処理システムの記憶製蓋に利用されると、データ
ベース、バタン認識１入工知能などにおける連想処理や
比較演算処理を高速に興行する情報処理システムを実現
できる。
なお１以上の説明において記憶手段１１０の偶数列に登
録情報で指定される行のみ１１“を格納させ。
奇数列に登録情報とハミング距離が１だけ離れたデータ
で指定される行に′１“を格納させていた。
これは格納方法の一例であり、稿々のノｈミング距離を
選べ、また任意のハミング距離以内のデータで指定され
る行に１１“を格納させたり、複数の列に異なるハミン
グ距離のデータを格納することも可能である。さらに、
登録時にハミング距離を指定することも可能である。ま
た、登録情報を記憶手段１１０の隣接する２列に格納さ
せていたが、特に隣接する２列に格納させなくても構成
できる。
したがって、書込みデータ発生手段１４０．探索処理手
段７１０１列選択手段１３０．１２１０　は種々の変形
を取り得る。
また登録アドレス１３２と探索アドレス１６２とを共通
にし、入出力端子数を削減することも可能である。
したがって、以上の説明は本発明の特許請求の範囲を限
定するものではない。
【図面の簡単な説明】
第４図は第１の発明による連想記憶装置の一実施例の説
明図、第２図は記憶手段１１０の記憶内容の説明図、第
３図は読取り信号とハミング距離との関係を示す説明図
、第４図は第１図の行選択手段１２０の一実施例の説明
図、Ｋ５図は第１図の列選択手段１３０の一実施例の説
明図、第６図は第１図の書込みデータ発生手段１４０の
一実施例の説明図、第７図は第２の発明による連想記憶
装置の一実施例の説明図、第８図の第７図の記憶手段１
１０の記憶内容の説明図、第９図は第７図の探索処理手
段７１０の一実施例の説明図、第１０図は第３の発明に
よる連想記憶装置の一実施例の説明図、第１１図は第１
０図の探索処理手段１０１０の一実施例の説明図、第１
２図は第４の発明による連想記憶装置の一実施例の説明
図、第１３図は第１２図の列選択手段１２１０　の一実
施例の説明図、第１４図はさら゛に他の発明による連想
記憶装置の一実施例の説明図、第１５図は第１４図の出
力手段１４２０の一実施例の説明図である。 １１０・・・記憶手段、１２０・・・行選択手段、１３
０．１２１０・・・列選択手段、　　１４０・・・書込
みデータ発生手段。 １５０．６３０・・・切換えスイッチ、１６０．１４３
０・・・エンコード手段、４１０，５１０．６１０・・
・デコーダ、７１０・・・探索処理手段、７２０・・・
カウンタ、９１０・・・第１のレジスタ、９２０・・・
第２のレジスタ、１０３０，１４４０・・・デコード手
段、１３１０・・・ブロックデコーダ、　　１３２０・
・・列デコーダ、　　１４１０・・・連想記憶ユニット
、　　１４２０・・・出力出段、　　１５１０・・・出
力バッファ。 ｙＡ１図 男２図　　　　　第３図 千４図　　　　　　第５図 第６図 第７図 第８図　　　　　第９図 第１０図 第１１図 第１２図 第１３図 墓Ｉ４図 菫１５図

Claims (15)

    【特許請求の範囲】
  1. （１）記憶素子が行列状に配置された記憶手段と、入力
    データが供給され、出力が記憶手段の各行選択線につな
    がる行選択手段と、登録アドレスを入力とし、出力が記
    憶手段の各列選択線につながる列選択手段と、入力デー
    タが供給され、入力データと指定ハミング距離離れた又
    はそれ以下の全てのデータで指定される行のみ反転する
    データとを記憶手段の各行への書込みデータ線に供給す
    る書込みデータ発生手段と、記憶手段の１対の列からの
    読取り出力のいずれかを選択的に出力する切換えスイッ
    チと、この出力につながるエンコード手段とを備えたこ
    とを特徴とする連想記憶装置。
  2. （２）前記行選択手段が登録動作時に記憶手段の入力デ
    ータで指定可能な全ての行選択線を並列に駆動し、探索
    動作時に入力データで指定された行選択線を選択的に駆
    動することを特徴とする特許請求の範囲第１項に記載の
    連想記憶装置。
  3. （３）前記列選択手段が登録動作時に登録アドレスで指
    定された列選択線を選択的に駆動し、探索動作時に全て
    の列選択線を並列に駆動することを特徴とする特許請求
    の範囲第１項に記載の連想記憶装置。
  4. （４）前記書込みデータ発生手段が入力データで指定さ
    れる記憶手段の行のみ反転するデータと入力データから
    一定のハミング距離以内あるいは離れた全てのデータで
    指定される行のみ反転するデータとを記憶手段の各行へ
    の書込みデータ線に順次に供給することを特徴とする特
    許請求の範囲第１項に記載の連想記憶装置。
  5. （５）入力データの入力数を計数する計数手段と、記憶
    素子が行列状に配置された記憶手段と、入力データと計
    数手段の出力とを入力とし、出力が記憶手段の各行選択
    線につながる行選択手段と、登録アドレスを入力とし、
    出力が記憶手段の各列選択線につながる列選択手段と、
    入力データが供給され、入力データから指定ハミング距
    離離れた又はそれ以下の全てのデータで指定される行の
    み反転するデータを記憶手段の各行への書込みデータ線
    に供給する書込みデータ発生手段と、入力データが与え
    られる毎に記憶手段の読取り出力を逐次入力し、複数の
    入力データとして与えられる探索情報と記憶手段に格納
    された登録情報とのハミング距離を求め、その結果が与
    えられた探索条件を満たすか否かを判定する探索処理手
    段と、これにつながるエンコード手段とを備えたことを
    特徴とする連想記憶装置。
  6. （６）前記行選択手段が登録動作時に記憶手段の入力デ
    ータで指定可能な全ての行選択線を並列に駆動し、探索
    動作時に入力データで指定された行選択線を選択的に駆
    動することを特徴とする特許請求の範囲第５項に記載の
    連想記憶装置。
  7. （７）前記列選択手段が登録動作時に登録アドレスで指
    定された列選択線を選択的に駆動し、探索動作時に全て
    の列選択線を並列に駆動することを特徴とする特許請求
    の範囲第５項に記載の連想記憶装置。
  8. （８）前記書込みデータ発生手段が入力データで指定さ
    れる記憶手段の行のみ反転するデータと入力データから
    一定のハミング距離以内あるいは離れた全てのデータで
    指定される行のみ反転するデータとを記憶手段の各行へ
    の書込みデータ線に順次に供給することを特徴とする特
    許請求の範囲第５項に記載の連想記憶装置。
  9. （９）記憶素子が行列状に配置された複数の記憶手段と
    、入力データが供給され、出力が各記憶手段の各行選択
    線につながる行選択手段と、登録アドレスを入力とし、
    出力が前記複数の記憶手段の列選択線に共通につながる
    列選択手段と、入力データが供給され、入力データから
    指定ハミング距離離れた又はそれ以下の全てのデータで
    指定される行のみ反転するデータを各記憶手段の各行へ
    の各書込みデータ線に供給する書込みデータ発生手段と
    、前記複数の記憶手段の読取り出力を一斉に入力し、複
    数の入力データに分けて与えられる探索情報と前記複数
    の記憶手段に格納された登録情報とのハミング距離求め
    、その結果が与えられた探索条件を満たすか否かを判定
    する探索処理手段と、探索処理手段の出力を一時記憶す
    る一時記憶手段と、これに接続され、探索アドレスを出
    力するエンコード手段と、前記探索アドレスで指定され
    た前記一時記憶手段にリセット信号を供給するデコード
    手段とを備えたことを特徴とする連想記憶装置。
  10. （１０）前記行選択手段が登録動作時に記憶手段の入力
    データで指定可能な全ての行選択線を並列に駆動し、探
    索動作時に入力データで指定された行選択線を選択的に
    駆動することを特徴とする特許請求の範囲第９項に記載
    の連想記憶装置。
  11. （１１）前記列選択手段が登録動作時に登録アドレスで
    指定された列選択線を選択的に駆動し、探索動作時に全
    ての列選択線を並列に駆動することを特徴とする特許請
    求の範囲第９項に記載の連想記憶装置。
  12. （１２）前記書込みデータ発生手段が入力データで指定
    される記憶手段の行のみ反転するデータと入力データか
    ら一定のハミング距離以内あるいは離れた全てのデータ
    で指定される行のみ反転するデータとを記憶手段の各行
    への書込みデータ線に順次に供給することを特徴とする
    特許請求の範囲第９項に記載の連想記憶装置。
  13. （１３）入力データの入力数を計数する計数手段と、記
    憶素子が行列状に配置された記憶手段と、入力データが
    供給され、出力が記憶手段の各行選択線につながる行選
    択手段と、計数手段の出力と登録アドレスとを入力とし
    、出力が記憶手段の各列選択線につながる列選択手段と
    、入力データが供給され、入力データから指定ハミング
    距離離れた又は以下の全てのデータで指定される行のみ
    反転するデータを記憶手段の各行への書込みデータ線に
    供給する書込みデータ発生手段と、複数の入力データと
    して与えられる探索情報と記憶手段の複数列に格納され
    た登録情報とのハミング距離を記憶手段の読取り出力か
    ら求め、その結果が与えられた探索条件を満たすか否か
    を判定する探索処理手段と、これに接続され、探索アド
    レスを発生するエンコード手段とを備えたことを特徴と
    する連想記憶装置。
  14. （１４）前記行選択手段が登録動作時に記憶手段の入力
    データで指定可能な全ての行選択線を並列に駆動し、探
    索動作時に入力データで指定された行選択線を選択的に
    駆動することを特徴とする特許請求の範囲第１３項に記
    載の連想記憶装置。
  15. （１５）前記書込みデータ発生手段が入力データで指定
    される記憶手段の行のみ反転するデータと入力データか
    ら一定のハミング距離以内あるいは離れた全てのデータ
    で指定される行のみ反転するデータとを記憶手段の各行
    への書込みデータ線に順次に供給することを特徴とする
    特許請求の範囲第１３項に記載の連想記憶装置。
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