JPS5927037B2 - 連想記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル（２進）形式で与えられるデータで
サーチ演算および論理演算を行なう装置、詳細には連想
記憶装置に係る。

この発明は情報検索計算機や高速度装置に用いることが
できるものである。

技術的に公知されている連想記憶装置はアドレス記憶モ
ジユールを備えている（米国特許第３６０２８９９、Ｆ
ｉｇ．２および米国特許第３８０６８８９、Ｆｉｇ．４
参照）。

このアドレス記憶モジユールは、それらに記憶されてい
るデータを記録かつ選択するのに用いられるアドレス母
線およびディジツト母線付きの記憶素子を備えており（
上記米国特許第３６０２８９９、Ｆｉｇ．４ａ〜４ｄ参
照）、２進データを記憶するものでぁる。上記連想記憶
装置はまた２進属性（Ｂｉｎａｒｙａｔｔｒｉｂｕｔｅ
ｓ）の所与の集合を有するデータの記憶場所を検出する
のに用いられる検出器を備えており、それらの検出器の
入力はアドレス記憶モジユールのそれぞれのデイジツト
母線に電気的に結合されている。更にまた上記連想記憶
装置は２進数（２進指示）の所与の接合すなわち質問コ
ードを記憶するのに用いられる質問レジスタを備えてい
て、この質問レジスタは質問コード中の２進数と同数の
一つまたはそれ以上のフリツプ・フロツプを備えており
、質問レジスタのそれらフリツプ・フロツプの出力がそ
れぞれのアドレス記憶モジユールのアドレス母線に電気
的に結合されている。この連想記憶装置における連想サ
ーチ演算プロセスは質問コードとこの記憶装置に変換コ
ードの一形態である反相コードの形式で記憶された連想
語のコードとの間の等性もしくは不等性の原理を基礎に
している。反相コード（パラフエーズコード）によれば
１ビツトのデータを記憶するのに二つの記憶素子が用い
られる。ここでいうかつ以下にでてくる不等性原理は非
反転質問コードと連想語の反転コードとが、或いは、反
転質問コードと連想語の非反転コードとが同一の場合に
質問コードと所与の連想語のコードとが一致したことを
検出器に登録するものである。等性原理は非反転質問コ
ードと連想語の非反転コードとが、或いは、反転質問コ
ードと連想語の反転コードとが一致した場合に検出器に
登録すべきことを意味する。等性原理または不等性原理
に従つて設計された従来の装置においては、連想語の非
反転コードを記憶するためにアドレス記憶モジユールの
１つの群が用いられ、連想語の反転コードを記憶するた
めにアドレス記憶モジユールの他の１つの群が用いられ
る。

アドレス記憶モジユールの各群の質問母線（アドレス母
線）の数および各連想語のビツト対の数はそれぞれ質問
コード中のビツト数と等しい。不等性原理に従つてサー
チが行われる場合、質問レジスタのフリツプ・フロツプ
の反転出力はアドレス記憶モジユールの第１の群の対応
する質問母線に接続され、一方、質問レジスタのフリツ
プ・フロツプの非反転出力すなわち真の出力はアドレス
記憶モジユールの第２の群の対応する質問母線に接続さ
れる。反転質問コード及び非反転質問コードと連想語の
非反転コード及び反転コードとの一致をそれぞれ示すた
めに、１つのしかも同一の連想悟に対応する第１および
第２の群のアドレス記憶モジユールの出力母線は論理和
を取る検出器に結合されなくてはならな（）従来の連想
記憶装置は、本願発明による質問変換器を有していない
ので、質問コードは上記の如く直接アドレス母線に供給
されていた。

この場合、選択された連想語の出力母線上に生ずる最大
擾乱の見地から、最悪の場合にアドレス記憶モジユール
の第１の群または第２の群のすべてのあるいは殆んどす
べてＱ質問母線が励起されることがある。例えば、等性
原理に基づくサーチ動作で１本のデイジツト母線を選択
する場合であつて、この選択されるデイジツト母線に対
応する連想セルに格納されているビツトがすべて「０］
の場合について考察する。このとき、質問コード１１１
・・・・・・１が質問レジスタに供給されると、質問レ
ジスタのフリツプ・フロツプの非反転出力に信号「１」
が現われ、それによりアドレス記憶モジユールの第２の
群のすべての質問母線が励起されるが、連想語のどのビ
ツトも質問コード中のビツトと一致しないので、デイジ
ツト母線には不一致信号が得られる筈である。しかしな
がら、選択されたデイジツト母線に接続されている記憶
素子のすべてが信号「Ｏ」を発生すると、記憶素子の閾
値電圧の和によつてデイジツト母線が「１」に切り替わ
ることがある。このことは検出器において誤り検出をも
たらす。すなわち、検出器に不一致信号［０」を供給す
るかわりに、一致信号「１」が供給されることになる。
不等性原理においては、同様にして、一致信号「０」が
検出器に供給されるかわりに不一致信号「１」が供給さ
れることになる。検出器のこの誤動作により非反転質問
コードと連想語の反転コードとの一致を登録することが
できなくなる。従つて、かかる公知装置の短所は、等性
またぱ不等性の原理に基づいてサーチ演算を行なうのに
その公知装置の検出器は全アドレス母線（あるいは質問
母線）がＮ個のデイジツト・コードでの質問中に励起さ
れることがあるので、干渉に対し高不感度でなければな
らない点にある。

上記短所は公知の連想記憶装置の能力と速度とに実質的
な限度を与えてその装置を非実用的にしてしまうもので
ある。

その他の連想記憶装置も公知されており、それらは不等
性原理が記憶モジユール内部で実現されることを特徴と
する特別の連想記憶モジユールを用いている（例えば米
国シグネテイクス社の８２２０または米国インテル社の
３１０４）。

上記の連想記憶装置の短所はそれらの特別な連想記憶モ
ジユールの構造が複雑でしかも制御が難しくこのためそ
れらの製造が難しくかつ高費用につくことにある。例え
ば上記８２２０または３１０４は８〜１６ビツトの容量
を持つのに対し、米国フエアチヤイルドの１００４１５
や日本の・アドレス記憶モジユールは１０２４ピツト以
上の容量を持つている。このように容量が少ないのは、
モジユールの素子の構造が複雑であることに起因してい
る。従つて本発明の目的は上記の短所を除くことにある
。

このため本発明の主目的は非破壊読出式の簡単かつ低廉
なアドレス記憶モジユールを用いて連想サーチ演算を行
なうことを可能にする連想記憶装置を提供することにあ
る。

本発明の上記目的を達成するために提供される連想記憶
装置の先行技術としては、属性情報すなわちマルチデイ
ジツト連想２進語の形式で与えられるデータ、換言すれ
ば、複数の連想２進指示からなみ東合の形式で表わされ
るデータに関してサーチ演算および論理演算を行う連想
記憶装置がある（前述の米国特許第３６０２８９９、Ｆ
ｉｇ．ｌ参照）。

本発明による連想記憶装置は、アドレス記憶モジユール
と検出器と質問レジスタに加えて質問変換機を備えてい
る。上記アドレス記憶モジユールは２進データを記憶す
るものであり、上記アドレス記憶モジユール中にデータ
を記憶させるアドレス母線と記録されたデータを選択す
るデイジツト母線とによつて相互接続された記憶素子を
備えている。上記検出器は連想２進指示の所望の集合に
よりデータ記憶場所を検出するものであつてその入力が
アドレス記憶モジユールのそれぞれのデイジツト母線と
電気的に結合されている。また上記質問レジスタ・は、
質問コードを表わす連想２進指示の所与の集合を記憶す
るものであつて質問コード中Ｏ連想２進指示と同様のフ
リツプ・フロツプを備え、この質問レジスタのフリツプ
・フロツプの出力が上記それぞれのアドレス記憶モジユ
ールのアドレス母線と電気的に結合されている。また更
に本発明によつて追備された上記質問変換器は質問コー
ドを２進位置コードから一定数の「１」をもつたコード
に変換するものである。上記質問レジスタのフリツプ・
フロツプは群に分割されていて上記各質問変換器の入カ
カ演問レジスタのフリツプ・フロツプの各群の出力と電
気的に結合されている。一方、各質問変換器の出力はそ
れぞれのアドレス記憶モジユールのアドレス母線と電気
的に結合されている。質問変換器は、２進位置コードを
単一の［１」を持つたコードに変換する質問デコーダと
して構成され、各検出器は質問レジスタのフリツプ・フ
ロツプ群と同数の入力を備えた一致回路として構成され
ることが好ましい。

上記質問変換器ぱ、２進位置コードを一定数の「１」を
もったコードに変換する読出し専用モジユール（長時間
記憶モジユール）を具備し、かつこれらモジユールに記
憶されたコードを選択するアドレス母線およびデイジツ
ト母線が与えられ、各長時間記憶モジユールのアドレス
母線のほうをそれぞれの質問デコーダの出力と結合させ
また各長時間記憶モジユールのデイジツト母線をそれぞ
れのアドレス記憶モジユールのアドレス母線と結合させ
ることが更に好ましい。

また、質問レジスタのフリツプ・フロツプの各群を多数
の集合に分割して質問変換器にモジユロ２加算器を具備
させ、上記重合の第１集合を単一フリツプ・フロツプを
各々に備えたサブ群で構成し、その他の集合を二つ以上
のフリツプ・フロツプを各々に備えたサブ群で構成する
一方、質問デコーダおよびモジユロ２加算器をそれぞれ
のサブ群を構成する集合に分割し、各サブ群の質問デコ
ーダの出力を同群のモジユロ２加算器の第１入力と接続
させ、各モジユロ２加算器の出力を次の集合のサブ群の
うちの１サブ群中のモジユロ２加算器の第２入力と結合
させ、かつ最終の集合中のモジユロ２加算器の出力を対
応するアドレス記憶モジユールのアドレス母線と接続さ
せるのも好ましい。

連想記憶装置は「１」および［０」の位置が、行なわる
べきサーチ演算とは無関係な質問コードの連想指示を示
すようにした、マスキング２進コードを記憶するマスク
・レジスタを具備し、更に上記マスク・レジスタに質問
コード中の連想２進指示と同数の一つまたはそれ以上の
フリツプ・フロツプを備え、さらに第１入力がそれぞれ
のマスク・レジスタのフリツプ・フロツプの「１」また
は「０」出力のいずれかに接続され、第２入力がそれぞ
れの質問レジスタのフリツプ・フロツプの出力に接続さ
れかつ出力がそれぞれの質問変換器の入力に接続されて
いる論理和回路を備えていることが好ましい。

更に、連想記憶装置は多入力論理和回路と、それぞれの
アドレス記憶モジユールから読出されたデータを受ける
ものであつて質問コード中の連想２進指示と同数の一つ
またはそれ以上のフリツプ゜フロツプからなる出力レジ
スタとを具備し、この出力JャWスタは一つまたはそれ以
上のフリツプ・フロツプからなる群に分割されており、
出力レジスタの各フリツプ・フロツプ群の入力はそれぞ
れの多入力論理和回路の出力と接続されており、上記回
路の入力ぱアドレス記憶モジユールのそれぞれのディジ
ツト母線と接続されており、質問レジスタおよびマスク
・レジスタ中のフリツプ・フロツプは更に、出力レジス
タ群中のフリツプ・フロツプと同数のフリツプ・フロツ
プからなる群に分割されているのが好ましい。

また更に好ましくは、上記連想記憶装置は、マルチデイ
ジツト２進コードをアドレス記憶モジユールに記憶され
ている連想語のうちいずれかの語のコードと共に任意の
所与の論理演算に供することができるようにしたマルチ
デイジツト２進コードを記憶する入力レジスタを具備し
、上記入力レジスタを質問コード中の連想２進指示と同
数の一つまたはそれ以上のフリツプ・フロツプで構成し
かつ一つまたはそれ以上のフリツプ・フロツプからなる
群に分割し、更にこの連想記憶装置には第１人力がそれ
ぞれの入力レジスタ群中のフリツプ・フロツプの「１」
または「０」出力に接続されている二致回路と、実行中
の論理演算および入力レジスタに記憶されているコード
によつて非反転コードあるいは反転コードのいずれかで
入力レジスタのフリツプ・フロツプの出力から関係デー
タが転送されることに対処するためにデータを質問レジ
スタおよび出力レジスタ−転送するようになされた演算
デコーダとを備えており、この演算デコーダのそれぞれ
の出力は一致回路の第２人力と接続されており、一致回
路のうち一部分の回路の出力は質問レジスタのフリツプ
・フロツプからなるそれぞれの群の入力と接続されてお
りかつ一致回路のうち残部の回路の出力はそれぞれの多
入力論理和回路の入力と接続されている。

また、人力レジスタおよび出力レジスタのフリップ・フ
ロツプ群でシフト・レジスタを構成する一方、マスク・
レジスタのフリツプ・フロツプ群でリング・シフト・レ
ジスタを構成することも勧められる。

また、連想記憶装置に各々が幾つかの検出器の機能を遂
行する付加デコーダと、マルチデイジツト選択過程にお
いてすなわち幾つかの連想語が同時に選択される時に予
設定シーケンスでかつ連想２進指示の所望の集合に従つ
て検出器を選択するようになされかつ入力が上記付加デ
コーダ全部の第１出力と接続された優先回路と、「０」
信号一致回路および「１」信号一致回路とを具備せしめ
、ｍデイジツトの連想２進指示を記憶するｍ個のモジユ
ールの集合をアドレス記憶モジユールで構成してこれに
より、ｍ個のデイジツト母線付きのｍ個のモジユールか
らなる集合に最大２ｍ−１個の様々な連想指示を、すな
わち２ｍ−１個の様々な連想語を書込みできるようにな
し、アドレス記憶モジユールの各集合中の同様なデイジ
ツト母線を特定の集合に対応した「０」信号一致回路お
よび「１」信号一致回路の入力と接続させる一方、各集
合の一致回路の出力をそれぞれの付加デコーダの入力と
接続させることもできる。

この発明の目的はまた、アドレス母線と読出しおよび書
込みデイジツト母線とによつて相互接続されかつＫデイ
ジツト・セル（語）に配設された記憶素子からなるデー
タ記憶ユニツトを連想記憶装置に具備せしめ、このデー
タ記憶装置ユニツトはデータ指示を記憶する上記記憶ユ
ニツトを構成するアドレス記憶モジユールに記憶された
連想２進指示の特定の集合に全語が対応しているデータ
を記憶するようになし、更にこの連想記憶装置に上記デ
ータ記憶ユニツトのセルにおけるデイジツトと同数のフ
リツプ・フロツプからなるデータ・レジスタを設け、デ
ータ記憶ユニツトの読出しデイジツト母線をそれぞれの
データ・レジスタのフリツプ・フロツプの入力と接続さ
せ、書込みデイジツト母線をそれぞれのデータ・レジス
タのフリップ・フロツプの出力と接続させかつ上記ゼー
タ記憶ユニツトのアドレス母線をそれぞれの検出器の出
力と電気的に結合させることによつても達成できる。

上記データ記憶ユニツトの各セル（語）は好ましくは、
そのデータ記憶ユニツトの所定セルに従つて置かれた連
想語のコードを記録するのに用いることのできる付加記
憶素子を含んでおり、またゼータ・レジスタはデータ記
憶ユニツトに記憶さるべき、質問レジスタからのコード
を記憶するあるいはデータ記憶ユニツトからのコードを
受容する一つあるいはそれ以上の付加フリツプ・フロツ
プを具備し、データ記憶ユニツトの各セル中の上記付加
記憶素子の数および上記データ・レジスタの付加フリツ
プ・フロツプの数は質問レジスタのフリツプ・フロツプ
の数に等しく、またデータ．レジスタの付加フリツプ・
フロツプの第２入力は質問レジスタの同様なフリツプ・
フロツプの出力と接続されかつ質問レジスタのフリツプ
・フロツプの入力はデータ・レジスタの同様な付加フリ
ツプ・フロツプの出力と接続されるのが好ましＸ，Σま
た更に好ましくは、連想記憶装置には第１入力群が質問
レジスタのそれぞれのフリツプ・フロツプの出力と接続
しており、他方第２人力群がデータ・レジスタのそれぞ
れの付加フリツプ・フロツプの出力と接続しているデイ
ジツト逐一比較回路を構成要素として含める。

更に、連想記憶装置は励起された検出器の個数がデータ
記憶ユニツトの一つまたぱそれ以上のアドレス母線の個
数と一致しているか否か（この場合、呼出し過程は選択
信号の一致にもとづく）を決定するコード変換器を備え
、このコード変換器の入力が全検出器の出力と、またそ
の変換器の出力がデータ記憶ユニツトのそれぞれのアド
レス母線と接続されているのが好ましい。

本発明を実施する連想記憶装置は簡単なアドレス呼出し
記憶モジユールを用いることにより並列連想サーチ演算
の実行を可能にするものであつて高容量と高レスポンス
とを特徴としている。

これに加えて、本発明の連想記憶装置は、一連の有限数
の論理演算およびサーチ演算の形式で示すことのできる
論理演算、複雑なサーチ演算多数の四則演算および非四
則演算を容易に実行できる。実際、装置効率は一つの連
想表示ビツト、すなわち１デイジツトの連想語であれば
１乃至２個の記憶素子しか必要としないレベルに達し得
る。次に本発明を、例としてのその好適実施例を挙げて
添付図面にもとづいて更に詳述する。

本発明の連想記憶装置はアドレス母線２とデイジツト母
線３とによつて相互接続された記憶素子１１を有するア
ドレス記憶モジユール１（第１図参照）を備えており、
上記デイジツト母線３は検出器４の人力と接続されてお
り、これら母線３と結合されたアドレス記憶モジユール
１の記憶素子１１は、上記検出器４に対応した連想語の
コードを記憶するのに用いられる。

更に連想記憶装置はアドレス記憶モジユール１のそれぞ
れのアドレス母線２と電気的に結合された出力を有する
一つまたはそれ以上のフリツプ・フロツプ６を備えた質
問レジスタ５を有している。本発明によれば連想記憶装
置は更に質問変換器７を有しており、質問レジスタ５の
フリツブ・フロツプ６は一つまたはそれ以上のフリツプ
゜フロツプ６からなる群８に分割されている。

各質問変換器７の入力ゆ上記それぞれの群８のフリツプ
・フロツプ６の出力と、また上記質問変換器７の出力は
上記それぞれのアドレス記憶モジユール１のアドレス母
線２と、それぞれ電気的に結合されている。群８の個数
は質問レジスタ５のフリツプ・フロツプ６とアドレス記
憶モジユール１に入力されるアドレス母線２との個数比
率によつて決まる。例えば質問レジスタ５のフリツプフ
ロツプが６個あり、アドレス記憶モジユール１の各々の
アドレス母線が３本の場合、質問レジスタ５は、それぞ
れ３個のフリツプフロツプからなる２つの群８に分割さ
れる。ここで質問変換器７の第１の実施例について、第
２図にこれを質問デコーダ９、すなわち通常の２進コー
ドをＮ個の可能な状態（ここで説明している例ではＮ−
８）のうち単一の励起状態をもつコードに変換する装置
として示したものによつて考察を行なう。

この例では、各質問変換器７は８個の３入力付き一致回
路１０からなる質問デコーダ９として形成され、上記各
入力は質問レジスタ５（第１図参照）の中の対応する１
つの群８の三つのフリツプ・フロツプ６のうちのいずれ
か一つの非反転出力あるいは反転出力に接続されている
。また更に、通常の２進コードを一定数の［１」からな
るコードに変換する質問変換器７の第２の実施例につい
て説明する。第２の実施例においては、第３図を見れば
判るように質問変換器７は更に、アドレス母線１２とデ
イジツト母線１３とに接続された読出し専用（長時間記
憶）モジユール１１を有しており、質問デコーダ９の出
力が上記読出し専用モジユール１１のアドレス母線１２
と接続されまた上記デイジツト母線１３のほうはアドレ
ス記憶モジユール１（第１図参照）のそれぞれのアドレ
ス母線２と接続されている。記憶モジユール１は、例え
ば、米国特許第３６１１３１８号（第１図および第２図
）に示されており、読出し専用モジユール１１は、例え
ば、米国特許第３５２９２９９号（第１図および第２図
）と米国特許第３６４１５１６号（第１図）に示されて
いる。

また、米国特許第３６０２８９９、コラム２、第２４〜
２５行には、読出し専用モジユールとして記述されてい
る。これらの参照文献は情報を与えるものであり、本発
明の主題には直接関係しない。更に、２進位置コードを
１より大の一定数の［１」からなるコードに変換する質
問変換器７の第３の実施例について第４図を参照して説
明する。

この例の場合、上記質問変換器７はモジユロ２加算器１
４を有している。また、質問レジスタ５（第１図参照）
のフリツプ・フロツプ６からなる各群８、従つて質問デ
コーダ９は集合１５Ａ，１５Ｂ，１５Ｃ（第４図参照）
に分割されている。第１の集合１５Ａは各々が単一フリ
ツプ・フロツプからなるサブ群１６からなり、その一方
後続の集合１５Ｂ，１５Ｃ中のサブ群１６ば各自二つ以
上のフリツプ・フロツプおよびそれぞれの質問デコーダ
９を有している。第１の集合１５Ａを除く集合中の各サ
ブ群１６中の質問デコーダ９の出力は上記サブ群に属す
るモジユロ２加算器１４の第１入力と接続され、第１の
集合１５Ａ内の各フリツプフロツプ６の出力は２番目の
集合１５Ｂ内のモジユロ２加算器１４の第２入力と接続
され、各モジユロ２加算器１４の出力が後続の集合１５
Ｃのサブ群のうちの１サブ群中のモジユロ２加算器１４
の第２入力と結合されか９最終の集合１５Ｃ中のモジユ
ロ２加算器１４の出力はそれぞれのアドレス記憶モジユ
ール１（第１図参照）のアドレス母線２と接続されてい
る。第４図においては、モジユロ２加算器１４はサブ群
１６を示す点線矩形で囲まれていないが、モジユロ２加
算器１４は、第１の集合１５Ａのサブ群を除くすべての
サブ群１６内に含まれ得る。

各サブ群内のモジユロ２加算器１４の数は１つのデコー
ダ９の出力数、すなわち２ｅに等しい。ただし、ｅは１
つのサブ群内の質問７リツプフロツプ６の数である。各
集合１５Ｂまたは１５Ｃ内のモジユロ２加算器１４の数
は、その集合内のデコーダ９の数と１つのサブ群１６に
接続されるモジユロ２加算器の数との積に等しい。本発
明の連想記憶装置の第４の実施例を第５図に示す。

この第４の実施例においては、連想記憶装置はサーチ演
算のみならず、マスキング演算、論理演算全ての集合（
２つのオペランドに関する１６の論理演算の集合）およ
び、サーチ演算と論理演算との限られた集合で示すこと
のできる全ての演算を実行することもできる。

本発明のこの連想記憶装置の実施例は第５図に示される
ように、マスキング・コードを記憶するようになされた
付加マスク・レジスタ１７を有し、上記マスキングコー
ド中の「０］の位置は、実行さるべきサーチ演算と無関
係の質問コードの連想２進指示を示す。「マスキング・
コード」なる術語は質問コードのビツト数と等しいビツ
ト数の２進コードのことを指しており、そのマスキング
・コードにおける「１」の位置が所定サーチ演算に関係
する質問指示を示す。すなわち、レジスタ５上の質問コ
ードのビットであつて、レジスタ１７上のマスクのビツ
トで［０」を含むものの番号と対応する番号のものは、
与えられた演算に寄与せず、仕事から除外される。レジ
スタ１７上のマスクにおける「１」の位置に対応する番
号の質問コードのビツトのみがレジスタ５上の演算に寄
与する。付加マスク・レジスタ１７は質問レジスタ５内
の群８と同数の１つまたはそれ以上の群２４に分割され
ており、各群２４は質問レジスタ５内の対応する群８内
のフリツプフロツプ６の個数、すなわち連想２進指示の
個数と等しい一つあるいはそれ以上のフリツプ・フロツ
プ１８を備えている。更に、この連想記憶装置はそれぞ
れのフリツプ・フロツプ１８の「１」および「０」出力
と接続された第１入力と、上記それぞれのフリツプ・フ
ロツプ６の出力と接続された第２入力とをもつた論理和
回路１９を備えている。上記論理和回路１９の出力は質
問変換器７の入力と接続されている。更に連想記憶装置
は多入力論理和回路２０と、質問コード中の連想２進指
示の個数に等しい一つまたはそれ以上のフリツプ・フロ
ツプ２２を備えた出力レジスタ２１を有している。

上記フリツプ・フロツプ２２は各々一つまたはそれ以上
のフリツプ・フロツプからなる群２３に分割配設されて
いる。フリツプ・フロツプ２２の各群２３の入力は上記
それぞれの多入力論理和回路２０の出力と接続されてお
り、この多入力論理和回路の入力はアドレス記憶モジユ
ール１のそれぞれのデイジツト母線３と接続されている
。質問レジスタ５のフリツプ・フロツプ６と付加マスク
・レジスタ１７のフリツプ・フロツプ１８とは群配設（
それぞれ群８、群２４と称する）されており、１つの群
８内のフリツプフロツプ６の数、１つの群２４内のフリ
ツプフロツプ１８の数、および出力レジスタ２１の１つ
の群２３内のフリツプフロツプ２２の数は同数である。
この連想記憶装置は更に、入力レジスタ２５を有してお
り、入力レジスタ２５は質問コート沖の連想２進指示の
個数と等しい一つあるいはそれ以上のフリツプ・フロツ
プ２６を備えている。

これらフリツプ・フロツプ２６は各自のフリツプ・フロ
ツプ数が一つまたはそれ以上である群２７に配設されて
いる。更に、この連想記憶装置は第１入力が上記それぞ
れの群２７中のフリツプ・フロツプ２６の「１」または
「０」の出力と接続されている一致回路２８と、出力が
上記一致回路２８の第２入力にそれぞれ接続されている
演算デコーダ２９とを備えている。更に、上記一致回路
２８のあるものの出力はそれぞれのフリツプ・フロツプ
６の入力と、また上記一致回路２８のうちその他の回路
の出力が上記それぞれの多入力論理和回路２０の入力と
、それぞれ接続されている。各フリツプ・フロツプ６は
２つの一致回路２８に対応しており、一方の一致回路の
出力はフリツプ・フロツプ６の「１」入力と、他方の一
致回路の出力はこのフリツプ・フロツプ６の「Ｏ］入力
と接続されている。各対の一致回路２８の中の第１θ一
致回路の第１の入力は、対応する群２７の先頭フリツプ
・フロツプ２６の「１」出力に接続されており、各対の
一致回路２８の中の一致回路の中の第２の一致回路２８
の第１の入力は上記フリツプ・フロツプ２６の［０」出
力に接続されている。付加的な一致回路２８の対は各多
入力論理和回路２０に対応している。フリツプ・フロツ
プ２２および２６からそれぞれなる群２３および２７は
シフト・レジスタを構成し、またフリツプ・フロツプ１
８からなる群２４はリング・シフト・レジスタを形成し
ている。

更に、本発明の第５の実施例による連想記憶装置を第６
図に示す。図において、付加デコーダ３０、優先回路３
１、「０」信号一致回路３２、「１］信号一致回路３３
を備えている。上記優先回路３１は、次の連想語が書込
まれるべきモジユール１のコラムを決定するためのもの
であり（前述の米国特許第３８０６８９９参照）、その
入力は全付加デコーダ３０の第１出力と接続されている
。またアドレス記憶モジユールは組合わさつてｍ個のモ
ジユールからなる集合に配設されており、各集合中のア
ドレス記憶モジユール１に対応するデイジツト母線３は
この集合に対応した「０」信号一致回路３２および「１
」信号一致回路３３の入力と接続され、また各集合中の
上記「Ｏ］信号一致回路３２および「１」信号一致回路
３３の出力が上記それぞれの付加デコーダの入力と接続
されている。図において、各ラインのモジユールのうち
、左側の第１および第２のモジユール１の、最左端の２
本のデイジツト母線３は、対応する一致回路３２および
３３を介して左側の第１の付加デコーダ３０の入力に接
続されている。同一の第１および第２のモジユール１の
、最右端の２本のデイジツト母線３は、対応する一致回
路３２および３３を介して左側の第２の付加デコーダ３
０に接続されている。左側の一対の付加デコーダと右側
の一対の付加デコーダの間に多数の付加デコーダ対が存
在する。本発明の第６の実施例を第７図に示す。

第７図において、連想記憶装置は更に、アドレス母線３
６と書込みデイジツト母線３７と読出しデイジツト母線
３８とにより相互接続されかつＫビツト語に配設された
記憶素子３５からなるデータ記憶ユニツト３４を備えて
いる。加うるにこの連想記憶装置はデータ記憶ユニツト
３４に記憶された語中のビツトと同数の複数フリツプ・
フロツプ４０からなるデータ・レジスタ３９を有してお
り、上記データ記憶ユニツト３４の読出しデイジツト母
線３８は上記それぞれのフリツプ・フロツプ４０の入力
と接続されており、また上記の書込みデイジツト母線３
７はそれぞれのフリツプ・フロツプ４０の出力と接続さ
れており、更に上記データ記憶ユニツト３４のアドレス
母線３６は変換器４４を介してそれぞれの検出器４の出
力に接続されている。上記データ記憶ユニツト３４中の
各セル（語）は更に付加記憶素子４１を有してぉり、ま
た上記デ一．夕・レジスタ３９は多数の付加フリツプ゜
フロツブ４２を備え、データ記憶ユニツト３４の各語に
おける記憶素子４１および上記付加フリツプ゜フロツプ
４２はそれぞれ質問レジスタ５のフリツプ・フロツプ６
と同数であり、１対１に対応している。上記付加フリツ
プ・フロツプ４２の第２入力は対応するフリツプ・フロ
ツプ６の出力と接続されており、また質問レジスタ５の
フリツプ・フロツプ６の入力は対応するフリツプ・フロ
ツプ４２の出力と、それぞれ接続されている。儒ロフリ
ツプフロツプ４２の第１入力は、付加記憶素子４１に接
続されている読出しデイジツト母線３８に接続されてい
る。以上に加えて、この連想記憶装置はデイジツト逐一
比較回路４３を有している。

このデイジツト逐一比較回路４３の第１入力群はそれぞ
れのフリツプ・フロツプ６の出力と接続されており、ま
た第２人力群は上記それぞれのフリツプ・フロツプ４２
の出力と接続されている。この連想記憶装置は更にコー
ド変換器４４を有し、その入力は全検出器４の出力に接
続されており、またコード変換器の出力はデータ記臆ユ
ニツト３４のそれぞれのアドレス母線３６に接続されて
いる。

本発明の連想記憶装置はマルチデイジツト連想語の形式
、すなわち多数の２進連想指示からなる集合の形式で与
えられる属性情報でサーチ演算および論理演算を行なう
ものである。

次に本発明の連想記憶装置を構成する各要素の機能の説
明を行う。

アドレス記憶モジユール１は２進データを記憶するもの
であつて、（前述のように）その構成要素である記憶素
子１１はアドレス母線２とディジツト母線３とによつて
相互接続されている。

アドレス母線２はアドレス記憶モジユール１にデータを
記録するためのものであり、デイジツト母線３はアドレ
ス記憶モジユール１に記録されたデータを選択するもの
である。検出器４はそれらの入力が上記アドレス記憶モ
ジユール１のそれぞれのデイジツト母線３と電気的に結
合されていて、２進連想属性の所与の集合を用いてデー
タ記憶場所を検出するのに用いられる。質問レジスタ５
は、質問コードの２進連想指示と同数のフリツプ・フロ
ツプ６を備え、それらの出力が上記それぞれのアドレス
記憶モジユール１のアドレス母線２と電気的に結合され
ていて、質問コードを示す所定の２進連想指示を記憶す
る。本発明の連想記憶装置は更に質問変換器７を有して
いて、これら変換器が質問コードを２進位置コードから
一定数の［１」からなる１つ以上のコードに変換する。

この場合、質問レジスタ５のフリツプ゜フロツプ６は群
８に分割されていて、各質問変換器７の入力が上記質問
レジスタ５のフリツプ・フロツプ６のそれぞれの群８の
出力と電気的に結合されており、また各質問変換器７の
出力が上記それぞれのアドレス記憶モジユール１のアド
レス母線２と電気的に接続されている。第２図に示した
質問デコーダ９は３ビツトの質問コードを、８ピツトの
アドレス信号の中の１ビツトのみが「１」となつている
アドレス信号に変換する、質問変換器７の１例である。

第３図に示した長時間モジユールの構造は米国特許第３
５２９２９９および米国特許第３６４１５１６に記載さ
れている。

さて、本発明の連想記憶装置の動作を以下に詳述する。

書込み動作において、新しい連想語を本連想記憶装置に
書込み中に、この連想語を表わすコードは質問レジスタ
５のフリツプ・フロツプ６（第１図参照）の入力に到る
。質問変換器７が質問デコーダ９（第２図参照）として
設計されている実施例においては、その質問デコーダと
電気的に結合されている上記フリツプ・フロツプ６の群
８に入力に達したコードに従つて各質問デコーダ９にお
いて励起される出力は一つだけである。上記質問デコー
ダ９の各々の出力からの信号はアドレス記憶モジユール
１のそれぞれのアドレス母線２（第１図参照）を励起す
る。これと同時に、書込み回路（図示せず）が、連想セ
ル（語）の一つに対応する一つの検出器４と接続してい
るアドレス記憶モジユール１のそれぞれのデイジツト母
線３を励起する。本明細書において用いる「連想セル」
なる術語は一つの検出器４の入力に接続されているそれ
ぞれのディジツト母線３と結合された、アドレス記憶モ
ジユール１内の記憶素子１１の集合を指す。例えば一つ
の検出器４に２本のディジツト母線が接続されており、
各デイジツト母線は列方向に配列された８個の記憶素子
に接続されている場合、連想セルは１６個の記憶素子１
１の集合となる。従つて、励起されたアドレス母線２と
デイジツト母線３との交叉点に位置する記憶素子１１に
は［１」（あるいは［０」）が書込みされる。アドレス
記憶モジユール１のデイジツト母線３上の上記以外の記
憶素子にぱ上記以前にすでに「０」（あるいは「１」）
が書込みされている。従つて、この連想記憶装置に新し
い連想語を書込みするプロセスは、それぞれのアドレス
記憶モジュール１に各デコーダ９の状態を、元の［０」
に対して「１」のコード形式で記憶させて、励起された
アドレス母線２がデイジツト母線３と交叉する点で「１
］を記録するか、あるいは、上記それぞれのアドレス記
憶モジユール１に各デコーダ９の状態を、元の［１」に
対して「０」のコード形式で記憶させて、励起されたア
ドレス母線２がデイジツト母線３と交叉する点で「Ｏ］
を記録するかのいずれかである。サーチ動作において、
質問コードと一致する連想語のコードを検出するために
アドレス記憶モジユール１が質問を受ける時、励起され
るのはアドレス母線２だけである。

書込みの場合と全く同様に、質問レジスタ５中の質問コ
ードに従つて励起されるべきアドレス母線２の数が決ま
る。励起されたアドレス母線２と結合された全記憶素子
１１が励起されるので、すなわち検出器４のうち１検出
器の入力と接続したデイジツト母線３上で各アドレス記
憶モジユール１毎に１記憶素子ずつ励起されるのでアド
レス記臆モジユール１は並列に質問を受ける。フリツプ
・フロツプ６の所定群８の入力に達したコードがアドレ
ス記憶モジユール１のうちの１モジユールのデイジツト
母線３と接続された記憶素子１１に書込まれているコー
ドと一致した場合、そのデイジツト母線３の出力に［１
」（または「Ｏ」）信号が読出しされる。質問コードと
それぞれの連想語のコードとが不一致であれば、それぞ
れのデイジツト母線３の出力は「０」（あるいは［１」
）信号を発生させる。質問コードが検出器４のうちいず
れか一つの検出器に対応する連想語のコードと完全一致
すれば、該検出器４と接続されているデイジツト母線３
は全て「１］（あるいは「０」）信号を生じさせ、これ
が比較回路として設計されている検出器４により記録さ
れる６本明細書において用いている「完全一致」なる術
語は質問レジスタ５のフリツプ・フロツプ６の全群８の
入力に到達するコードが所定の連想セル、すなわち上記
検出器４の入力と接続されたそれぞれのデイジツト母線
３と結合している列方向すなわちデイジツト母線方向の
アドレス記憶モジユール１の記憶素子１１の集合に記憶
されている連想語のコードと一致することを指している
。アドレス記憶モジユール１のデイジツト母線には２種
類、すなわち書込みデイジツト母線および読出しデイジ
ツト母線がある。第１図の示しているのは上記双方の機
能をもつた共通デイジツト母二ネ線である。質問変換器
７を第２図に示した質問デコーダ９の実施例により実現
した、第１図の連想記憶装置の１例を次の表１によつて
詳述する。

表１においては、連想記憶装置は４つのアドレス記憶モ
ジユール１１１，１１２，１２１、および１２２を備え
ており、各アドレス記憶モジユールは８個の４ビツトワ
ードを含んでいる。

従つて、列方向の２つのモジユール１１１および１２１
は連想セル番号１から４までの４個の連想セルを含んで
おり、モジユール１１２および１２２は連想セル番号５
から８までの４個の連想セルを含んでいる。連想セル番
号１から８までのそれぞれの連想セルには予め、０００
１０１、１０１１１０、０１０１００１１０１１１１、
０１０１１０、００１０００、１０１０１１、および１
００００１の連想語が記憶されているとする。すなわち
、連想語の各々は２つの３ビツトワードからなつており
、各３ビツトワードは４つのアドレス記憶モジユールの
１つの中の対応する８つの記憶素子の中のいずれか１つ
を１にし、他をＯにする形式で書込まれている。例えば
モジユール１１１の第１列には３ビツトワード０００が
入力されており、これは１０進数のｏを表わしているの
で、モジユール１１１の第１列においてＯ番目の記憶素
子が「１」となつており、他の１ないし７番目の素子は
「Ｏ」である。

同様にモジユール１２１の第１列には３ビツトワード１
０１が入力されており、これは１０進数の５を表わして
いるので、モジユール１２１の第１列の５番目の記憶素
子のみが「１」となつている。第２列ないし第８列につ
いても同様にして入力コードに対応する記憶素子が「１
］となつてる。この変換は一定数の「１」に変換するコ
ード変換の特別の場合（８個のうち１つ）である。表１
において、サーチは質問レジスタ５１および５２に入力
される質問コード０１０１１０に従つて行われる。質問
コード０１０による連想サーチはモジユール１１１およ
び１１２のすべての８つのワードに対して並列に行われ
る。同様に質問コード１１０による連想サーチはモジユ
ール１２１および１２２のすべての８つのワードに対し
て並列に行われる。質問コード０１０は１０進数の２を
表わしているので、デコーダ７１の２番目の出力が励起
され、モジユーノレ１１１および１１２においては２番
目のワードが選択される。質問コード１１０は１０進数
の６を表わしているので、デコーダ７２によつて６番目
のワードがモジユール１２１および１２２において選択
される。選択されたワードの各列において、「１」の符
号の一致が見られるのは表にＯ印で示したように第５列
のみである。すなわち、５番目の連想語のみが質問コー
ドと完全に一致しているこうして、連想セル番号５に接
続されたデイジツト母線２が全て「１」となり、検出器
４は質問コードと一致した内容をもつ連想セルの位置を
検出する。本例において、モジユールに入力されたすべ
ての「１」をＯに置き換え、すべてのＯを「１」にする
ならば、８つのうち１つが「１」であるコードは８つの
中の１つが「０」であるコードとなり、質問コードと連
想語のコードとの一致は「０」信号が一致した場合に生
ずる。さて、本発明の記憶装置の第２の実施例（第３図
）によれば用いるアドレス母線の数を少なくしてアドレ
ス記憶モジユール１を効率的に利用するものである。

アドレス母線の数が多いと、すなわちアドレス記憶モジ
ユール１が高容量であれば、２進位置コードを：定数の
「１」からなるコードへ変換する質問コード変換器を用
いたほうがより効率的である。例えば、８個のなかに４
個の「１」を持つコードを用いた場合、３２＝２５の条
件を符号化するので、８ビツト中の５ビツトが使用され
るが、これに対し、８個のなかに１個の「１」を持つコ
ードを用いた場合、８＝２３の条件を符号化するので８
ビツト中の３ビツトが使用される。一般にＮ個のなかに
１個の「１」を持つコードの効率はＮ／２Ｎに比例して
減少する。大情報容量を有するモジユール１、例えば１
本のデイジツト母線３に対して１０２４ビツトの容量を
有するモジユールは１０本のアドレス母線を要するので
、１０個のなかに１個の「１」を有するコードを用いる
場合のモジユール１の効率は１０／２１０Ｌ−０，０１
である。これに対し、１０個のなかに５個の「１」を持
つコードを用いる場合、モジユールの効率は０．５以上
である０２進位置コードを；定数の「１」からなるコー
ドに変換する最も簡単な方法として、このコード変換を
行なうのに読出し専用モジユール１１（第３図参照）を
利用する方法がある。

この場合、連想記憶装置はその質問変換器が質問デコー
ダとして設計されている時のように動作し、一定数の「
１」からなるコードを用いる一般的な例において異なる
点は、各質問変換器７の幾つかの出力が同時に励起され
ることだけである。例えば表１の如く３ビツトワードの
質問コードは、質問デコーダ９により８ビツト中の１ビ
ツトのみが励起した信号に変換され、次いで読出し専用
モジユール１１によつて８ビツトのアドレス信号に変換
されこのアドレス信号の２つ以上のビツ卜が励起してい
る。

読出し専用モジユール１１の最も簡単な例は８本のアド
レス母線１２、８本のデイジツト母線１３、および６４
個の記憶素子を持つモジユールである（表２参照）。

アドレス記憶モジユール１の第１連想語が００００００
１０の場合、デイジツト母線３すなわち検出器４の入力
の信号は１−１一致信号、第２連想語が０１０００００
０の場合、デイジット母線３すなわち検出器４の入力の
信号はＯ−０不一致信号。

読出し専用モジユール１１はユニタリコードからユニタ
リコードへの最も単純な変換、すなわち、００００００
１０から同一の００００００１０または１００００００
０から１０００００００への変換等を実行する。

モジユール１１の表２における符号化は、実質的には８
個のなかの１個の「１」への符号の変換である。第１連
想語の一致は検出器４に登録される。この表２の例は読
出し専用モジユール１１の使用原理を単に理解するため
に必要な基本的なものである。より一般的には、モジユ
ール１１内の゛１゛は他の対角線上に記録される（表３
参照）ｏ表３５３いては、レジスタ８上の非反転位置コ
ード１１０から母線１３上の反転ユニタリコード０１０
０００００−または位置表示においてはコード００１−
への変換が生じる。

読出し専用モジユール１１の上記の如き使用においては
、モジユール１１の効率は高くない。

上記モジユール１１のより効率的な使用は、その各ライ
ンに２個以上の゛１゛を記録することにより行なわれる
。例えば、レジスタ８上の５デイジツト（５ビツト）の
質問コードに対しては、下記の表４の各ラインでモジユ
ール１１は、後述する式（２）と等価な、８個のうち４
個の「１」コードに関する変換を得ることを可能にする
。第１図および第３図により、読出し専用モジユール１
１を使用する場合の装置の動作【ζ表２および３の場合
では第１図および第２図による装置の第１実施例の動作
と異ならない。表４に対しては、各連想語はアドレス記
憶モジユール１に、８個のなかの１個の゛１”゜ではな
く８個のなかの４個の゛１゜゛のコードマ記録されてい
る。質問コードと連想語との一致の検出は、連想語がモ
ジユール１に反転コードで記録されると、すなわち、モ
ジユール１１の励起母線１３（母線１３上のコード「１
」）が連想語の対応ディジツト（ビツト）において６０
゛を記録しているコードに対応していれば、簡単化され
る。表４の例における質間では、励起されるのは母線１
３のＯ、１、２、４番の母線であり、対応するモジユー
ル１の対応するアドレス母線２である。

この特別な例では、一致は対応するデイジツト母線３上
の「０」の存在で登録され、不一致はデイジツト母線３
上の「１］の存在で登録される。一致信号「０」は、記
憶素子１内の励起されたアドレス母線２上の所与の連想
語においてコート丁０］のみが記録される場合の従来技
術によつて形成される。出力（母線３）において少なく
とも１個の「１」が存在すると、不一致信号［１」が形
成される。かくして、表２は等性原理を示しており、表
４は不等性原理を示しており、これらの例を比較するこ
とによりコーデイングにおけるちがいが理解できる。

等性原理によれば、式ｆ１−ＡｉｂｉＶｉｉＲｌに従つ
て連想比較が行われる。ただしＡｉ．ｂｉはそれぞれ質
問コードａおよび連想語ｂのｉビツトである。不等性原
理によれば、式Ｆ２−Ａｉ［ＩＶＫｉｂｉに従つて連想
比較が行われる。第３の実施例（第４図）において、ア
ドレス母線数が多いと、２進位置コードを一定数の「１
］からなるコードへ変換する質問変換器７（第４図参照
）を用いるのがより有利である。

この質問変換器はモジユロ２加算機１４を有しており、
質問レジスタ５のフリツプ・フロツブ６の各群８は集合
１５Ａ，１５Ｂ，１５Ｃに分割され、その第１集合１５
Ａは各自一つのフリツプ・フロツプ６からなる複数のサ
ブ群から構成されており、また後続の集合１５Ｂ，１５
Ｃは二つ以上のフリツプ・フロツプ６からなるサブ群１
６から構成されている。各集合１５に含まれるサブ群１
６の数は同一である。質問デコーダ９およびモジユロ２
加算器１４は更に、集合１５に分割されており、各集合
１５は複数のサブ群１６を含んでいる。集合１５Ａ以外
の集合１５Ｂおよび１５Ｃに含まれるサブ群１６はモジ
ユロ２加算器１４を含んでいる。各サブ群中の質問デコ
ーダ９の出力は同群に対応するモジユロ２加算器の第１
入力と接続されており、各モジユロ２加算器１４の出力
は後続の集合１５中のサブ群１６のうち１サブ群に対応
するモジユロ２加算器の第２入力と接続されており、更
に最終の集合１５中のモジユロ２加算器１４の出力はそ
れぞれのアドレス記憶モジユール１のアドレス母線と接
続されている。第４図による装置の動作は、゛Ｎ／２か
らＮ゛のコード変換がモジユール１１ではなくデコーダ
９およびモジユロ２加算器１４からなる質問変換器７に
よつて行われることを除き、第３図の装置の動作（表４
参照）と類似している。

第４図について記述された質問変換器を用いる連想記憶
装置の動作は、質問変換器７の入力変数Ａｊと同変換器
７の出力変数Ａｉとの関係式に従う、質問変換器７の動
作特性によつて示され、ここでＮを１つの連想セル中の
デイジツト数、すなわち質問変換器７の出力変数の個数
またはアドレス母線２の個数とし、ｎを質問変換器７の
入力変数の個数、すなわち質問レジスタ５のフリツプ・
フロツプ６の個数、１≦ｉ≦Ｎ、１≦ｊ≦ｎとすれば、
ｎ−１、Ｎ＝２の時、フリツプ・フロツプ６、集合１５
、集合１５中のサブ群１６、およびモジユロ２加算器１
４の個数はそれぞれ１、１、１、および２であり、とな
る。

この場合、アドレス母線の数は第２図の場合と同じであ
り、２１−２である。またｎ−５、Ｎ−８の時、上記装
置の数はそれぞれ５、１、１、および８であり、となる
。

上式（２）において、Ｎ＝８の場合の出力信号Ａ１乃至
Ａ４はＮ−２の時の信号Ａ１−′ａ１を、信号Ａ２，ａ
３を入力が受ける質問デコーダの出力信号にモジユロ２
加算することによつて得られ、Ｎ一８の場合の出力信号
Ａ５乃至Ａ８はＮ＝２の時の信号Ａ２−ａ１を、入力が
信号Ａ４，ａ５を受ける質問デコーダの出力信号にモジ
ユロ２加算することによつて得られる。この場合、アド
レス母線の数はＮ−８であり、第２図の場合のように入
力数５に対して２５−３２のアドレス母線より少なくな
つている（表４参照）。出力数がさらに多い場合、例え
ばＮ−３２であれば、Ａ１＝Ｉｌｅｉ２ｌ３＋Ｉ６ｉ７
等になる。

従つてＮ−３２の時の出力信号ＡｉはＮ−８の時の信号
Ａ１を、入力が信号Ａ６，ａ７，ａ８，ａ９，ａｌＯ，
ａｌｌ等を受ける質問デコーダの出力信号にモジユロ２
加算すれば得られることになる。この連想記憶装置の動
作は質問変換機７が質問デコーダ９（第２図参照）また
は読出し専用モジユール１１（第３図参照）として設計
されている装置の動作に類似している。

アドレス母線を少なくすることの利点は、アドレス記憶
モジユール１を効率的に利用できることであるが、その
理由は第２の実施例について前述した通りである。

第５図に示される第４の実施例によれば、連想記・瞳装
置はマスク・レジスタ１７を備え、このマスク・レジス
タ１７は「１」または「ｏ」の位置が、実行さるべきサ
ーチ演算とは無関係の質問コード指示を示すようにした
マスキング２進コードを記憶する。上記マスク・レジス
タ１７は前述の如く質問コードの指示個数すなわちフリ
ツプ・フロツプ６の個数と同数の一つまたはそれ以上の
フリツプ・フロツプ１８を有している。この連想記憶装
置はまた、質問レジスタ５中のフリツプ・フロツプ６の
個数の２倍の個数の輪理和回路１９を備えている。１つ
のフリツプ・フロツプ６に対応する２つの論理和回路の
第１入力はマスク・レジスタ１７の対応する１つのフリ
ツプ・フロツプ１８の出力に共通接続されており、また
第２入力はそれぞれ質問レジスタ５の対応するフリツプ
・フロツプ６の非反転出力および反転出力に接続されて
おり、更に各論理和回路１９の出力は対応する質問変換
器７の入力と接続されている。

質問コード指示の一部がマスキングされる時の記憶装置
動作を以下に、装置がバツクグランドの［０」のコード
に対し「１」のコードすなわち、複数ビツトのうち１個
が「１］で残りが「Ｏ」のコードを用いる場合を例とし
て説明する。

新しい連想語の書込み方法は質問デコーダ９（第２図参
照）として設計した第２の実施例の質問変換器７によつ
て新しい語を連想記憶装置に記録する方法と同様である
。

マスキングを伴なわない質問も上記方法で行なわれる。

第５図において、質問がマスキングを伴なつて行なわれ
る時、例えば「１］が所定のサーチ演算とは無関係の質
問指示に対応しているマスキング・コードは、マスク・
レジスタ１７において設定される。

「１」を格納している１つのフリツプ・フロツプ１８の
出力から、対応する２つの論理和回路１９の第１入力に
「１］コードが同時に入力され、これらの論理和回路１
９の第２入力は質問レジスタ５の対応するフリツプ・フ
ロツプ６の非反転出力および反転出力にそれぞれ接続さ
れている。この結果、上記フリツプ・フロツプ６と結合
されている２つの論理和回路１９の出力に「１］信号が
現われる。上記マスク・レジスタのフリツプ・フロツプ
群２４のうちその他のすべてのフリツプ・フロツプ１８
が［Ｏ］の状態の時、同群中のその他の論理和回路１９
の第１入力は「０」信号を受け、従つて論理和回路１９
のうち、各フリツプ・フロツプ６と結合している２つの
論理和回路１９の一方の出力は「１」の状態に、他方の
論理和回路１９の出力が「０」の状態に、それぞれなる
。このマスキング動作の結果、各質問デコーダ９の例え
ば二つの出力がマスキングなしの通常の１つの出力に替
えて励起される（ただし、質問変換器７として質問デコ
ーダ９を用いた場合）。この場合、質問デコーダ９の励
起される出力の個数はマスキングされた質問指示の個数
によつて決まる。すなわち、二つの質問指示がマスキン
グされると質問デコーダ９の４個の確定した出力が励起
され、また質問指示が三つマスキングされると８個の確
定した出力が励起される、等々である。質問デコーダ９
の上記出力は今度はアドレス記憶モジユール１のそれぞ
れのアドレス母線２を励起する。すなわち、必要数の記
憶素子１１がマスキングされた質問指示に従つて質問を
受ける。従つて、励起されたアドレス母線２のうちいず
れかとアドレス記憶モジユール１の選択されたデイジツ
ト母線３との交叉部が「１」である場合、そのデイジツ
ト母線３に接続された検出器４の出力はやはり「１」の
形式で一致信号を生じさせる。そうでない場合には、質
問指示の一部がマスキングされる時のこの連想記憶装置
の動作は質問変換器７が第２図の質問デコーダ９として
設計されている連想記憶装置の動作と異なるものでない
。第５図の連想記憶装置は上記のマスキングを伴うサー
チに加えて、再記録動作および各種論理演算を行うこと
も可能である。

この目的のために、多入力論理和回路２０と出力レジス
タ２１とを備えており、この出力レジスタはそれぞれの
アドレス記憶モジユール１から読出しされたデータを受
けるものである。上記出力レジスタは質問コード中の指
示個数と同数の幾つかのフリツプ・フロツプ２２を有し
ている。この出力レジスタ２１は各自が一つまたはそれ
以上のフリツプ・フロツプ２２からなる群２３に分解さ
れている。上記出力レジスタ２１のフリツプ・フロツプ
２２の各群２３の入力にはそれぞれの多入力論理和回路
２０の出力が接続されており、上記多入力論理和回路の
入力はアドレス記憶モジユール１のそれぞれのデイジツ
ト母線３と結合されている。質問レジスタ５のフリツプ
・フロツプ６およびマスク・レジスタ１７のフリツプ・
フロツプ１８は更に群８と２４とにそれぞれ分割されて
いる。上記群中のフリツプ・フロツプ６および１８の個
数は出力レジスタ２１の群２３中のフリツプ・フロツプ
２２の個数に等しい。再記録動作を次に説明する。

アドレス記憶モジユール１の特定デ５イジツト母線３と
接続している記憶素子１１に書込みされているコードは
、出力レジスタ２１内の各フリツプ・フロツプ２２に２
進位置コードとして再記憶され、その再記憶処理におけ
る必要サイクル数は質問レジスタ５のそれぞれの群８中
のフリツプ・フロツプ６の個数に等しい。

この場合、群２３に再記録されるべき選択された連想語
のコードに対応する２進位置コードの第１デイジツトは
、群８のフリツプ・フロツプ６をすべて「１」の状態へ
また各群２４のフリツプ・フロツプ１８を第１ステツプ
で「１１・・・・・・１０」の状態へそれぞれ駆動する
ことにより得られる。それぞれの質問デコーダ９の出力
においては、奇数番号（アドレス）、すなわち１，３，
５，・・・・・・（初アドレスは「Ｏ」で示される）を
もつたアドレス母線２が全て励起される。いいかえると
、任意のアドレス記憶モジユール１の所定デイジツト母
線３と結合している奇数番の記憶素子１１のいずれかに
「１］がすでに書込みされていれば、上記デイジツト母
線３の出力は一致信号を「１」信号形式で生じさせる。
ここで偶数番号をもつた記憶素子１１にすでに「１」が
書込みされているとすれば、上記出力は不一致信号を「
Ｏ］の信号形式で生じさせる。この信号は所与の連想語
のコードを２進位置コードの最下位ビツトのコードに変
換した結果であり、出力レジスタ２１のフリツプ・フロ
ツプのそれぞれの群２３の入カへ多入力論理和回路２０
を通じて加えられる。連想語の２進位置コードの第１デ
イジツトのコードはレジスタ２１の対応する群２３の第
１のフリツプ・フロツプ２２に記録される。次いで、第
２ステツプでこのコードはその群２３の第２のフリツプ
・フロツプにシフトされ、それにより連想語の位置コー
ドの第２デイジツトが第１のフリツプ・フロツプ２２に
記録されることができる。群８内のコードは不変であり
群２４内のコードは１ステツプだけ循環的にシフトされ
て１１・・・・・・０１となる。この結果、第２図から
れかるように番号２，３，６，７・・・・・・を有する
、質問デコーダ９の出力が励起されかつこれがいずれか
の位置コードの第２ディジツト中の「１」に対応する。
アドレス記憶モジユール１の選択されたデイジツト母線
３の出力に現われる一致もしくは不一致信号は、所与の
連想語のコードをその２進位置コードの第２のデイジツ
ト（ビツト）コードに変換した結果であり、多入力論理
和回路２０を経由して出力レジスタのフリツプ・フロツ
プ群２３の入力等に加えられる。第３のステツプにおい
て、群２３の第１および第２のフリツプ・フロツプ２２
のデータはそれぞれ第２、第３のフリツプ・フロツプ２
２にシフトされ、第１のフリツプ・フロツプに、第１、
第２のステツプと同様にして連想語の第３デイジツトが
記録される。

必要な連想語は書込み回路を用いてそれぞれのデイジツ
ト母線３、すなわち所定検出器４の入力と結合している
一つまたは幾つかのデイジツト母線３をゲートすること
によつて選択される。

第５図の実施例の動作を、２進位置コードの再記憶の実
行（非反転コード呼出し）の特別な例によつて説明する
。その２進位置コードが再記憶されるべき連想語は、ア
ドレス記憶モジユール１の１つの中の記憶素子１１群（
１つの連想セル）に、８ビツト中の１ビツトのみが「１
」となつているユニタリコードで書込まれているとする
。

そのアドレス記憶モジユールは、デイジツト母線３の中
の１つに接続されている。また、この連想語の２進位置
コードは０１０であるとする。この例においては、連想
語、マスクコード、および質問コードのデイジツト（ビ
ット）は上位（左側）から下位（右側）に向けて、Ｏ、
１、２、・・・・・・の番号が付されている。上記連想
語０１０は１０進数の２を表わしているので２番の位置
が１となり、従つて所与のモジユール１の上記記憶素子
１１群（連想セル）に書込まれているユニタリーコード
は００１０００００である。さらに、質問レジスタ５の
フリツプ・フロツプ６に対して、質問コード１１１を与
えるとする。

また、第５図の質問変換器７として第２図の質問デコー
ダ９を用いるものとする。フリツプ・フロツプ６の出力
は論理和回路１９を介して質問デコーダに接続されてい
るので、これらの条件下では少なくともそれぞれの質問
デコーダ９の出力１１１（７番目の出力）が励起される
筈である。第１ステツプで、マスクレジスタ１７のフリ
ツプ・フロツプ１８にマスキングコード１１０を入力す
ると、６個の論理和回路１９の出力には、マスクレジス
タ１７からのマスキングコード１１０と、フリツプ・フ
ロツプ６からの質問コード１１１およびその反転コード
０００とのビツト毎の論理和をとることにより、０１１
１１１が得られる。質問デコーダ９の入力にこの信号０
１１１１１が入力されることにより、第２図から明らか
なように、質問デコーダ９の８つの出力のうち、１１１
（７番目）の出力のみならず、００１（１番目）、０１
１（３番目）、および１０１（５番目）の出力も励起さ
れる。換言すれば、質問コード１１１の最下位ビツトは
マスキングコード１１０の最下位ビツトが［０」なので
マスクされておらず、質問コード１１１の上位２ビツト
の「１」はマスキングコードの上位２ビツトの［１」に
よつてマスクされているので、質問デコーダ９の出力で
は下位ビツトすなわち第１デイジツトが「１」であり、
かつ上位２ビツトが００１０１、１０、１１の４つの出
力番号の出力線が励起される。再記憶されるべき連想語
のユニタリコードは２番目が「１」であり上記いずれの
出力信号とも一致しない。従つてこの連想セルに接続さ
れているデイジツト母線３には不一致信号「Ｏ」が得ら
れ、この不一致信号は論理和回路２０を介して出力レジ
スタ２３に入力される。この第１のステツプにおける態
様を表５に示す。第２のステツプにおいては、レジスタ
２４におけるマスキングコードは周期的にシフトされて
１１０から１０１となる。

従つて、質問デコーダ９の出力はマスクされていない第
２デイジツトが「１］となり、デコーダ９の出力番号０
１０、０１１．１１０、１１１の出力信号が励起される
。質問デコーダ９の出力番号の第１および第３デイジツ
トはマスクされているので００１０１、１０、１１の４
つの可能性がある。連想語の２番目のデイジツトとデコ
ーダ９の２番目の出力デイジツトが一致するので、この
連想セルに接続されているデイジツト母線は「１」とな
る。第２のステツプにおける態様を表６に示す。第３の
ステツプにおいては、マスキングコードはさらにシフト
されて０１１となる。

この場合、デコーダ９の出力番号の第１および第２デイ
ジツトは００、０１、１０および１１の４つの可能性が
あり、マスクされていない第３デイジツトが「１」に励
起され、デコーダ９の出力番号１００、１０１、１１０
、１１１の出力信号が励起される。第３のステツプにお
ける態様を表７に示す。各ステツプにおいて、選択され
た連想語が書込まれている記憶素子１１群（連想セル）
に接続されたデイジツト母線３からの信号は、論理和回
路２０を介してシフトレジスタ２３（レジスタ２１のフ
リツプ・フロツプ群２２）に供給され、各ステツプ毎に
マスクレジスタ２４におけるコードのシフトに同期して
シフトされる。この動作の結果、デコーダ９の出力番号
０１０およびコード１（「１」マーク）が書込まれてい
る連想記憶素子１１の番号に対応するコード０１０は、
出力レジスタ２３に再記憶される。こうして、３回のス
テツプの間に、選択された連想語の２進位置コードはレ
ジスタ２３に実際に再記憶される。第１、第２および第
３のステツプの間、デコーダ９の出力番号（０００から
１１１まで）の中で、マスクされていない第１、第２、
第３のデイジツトに゛１”が存在している番号の出力が
それぞれ励起されていることに着目される。連想語の２
進位置コードを再記憶する動作（非反転コードアクセス
）と、その逆の動作、すなわち連想語を反転したコード
を再記憶する動作とのちがいは、逆動作においては、質
問レジスタ８に第１コード０００が書込まれることであ
る。

この場合、出力番号のマスクされていない第１、第２、
第３デイジツトが０であるデコーダ出力がそれぞれのス
テツプで励起される。すなわち、第１のステツプでは、
デコーダ出力の０００．０１０、１００１１１０が励起
される。第２のステツプでは、０００，．００１、１０
０、１０１が、第３のステツプでは０００．．００１、
０１０、−０１１が励起される。この動作の結果コード
１０１が出力レジスタ２３に再記憶される。すなわち、
「１」（「１］マーク）を記憶している連想記憶素子１
１の番号コードであるコード０１０を反転させたコード
１０１が出力レジスタ２３に記憶される。表５〜７には
単一の連想語のみが示されているが、他の連想語が選択
される場合の動作も同様である。与えられた瞬間には単
一の連想語のみが処理され、同時に２つ以上の連想語が
選択されることはない。連想語の選択は、この連想語に
対応するデイジツト母線３を励起することにより行われ
る。出力レジスタ２３に再記憶された非反転連想語は旧
マークを消去するために用いられ、反転連想語は本願発
明による装置において反転動作を実行するために用いら
れる。

これら２つの動作は、２つのオペランドに関するすべて
の論理演算の実現を可能にする。これらの論理演算を実
現可能にしたことの利点は、１つのメモリ内に記憶と処
理の両機能を結合し、従つて、本願発明により、コンピ
ユータセツトから演算論理装置を除去することができる
ことにある。上記の第５図の連想記憶装置は、また一方
が多数の［０」のコードと１個の「１」のコードからな
る連想語としてアドレス記憶モジユール１に記憶されて
おり、また他方が２進位置コード形式で入力レジスタ２
５に記憶されている二つの変数（オペランド）に関する
論理演算を行なうものである。

入力レジスタ２５はマルチデイジツト２進位置コードを
記憶するものである。

このコードおよびアドレス記憶モジユール１に記憶され
ている連想語のうちのいずれか一つの連想語のコードは
、必要ないかなる論理演算にも供し得る。上記入力レジ
スタ２５は質問コート沖の指示個数と同個数のフリツプ
・フロツプ２６からなつている。この入力レジスタ２５
はまたフリツプ・フロツプ２６の群２７に分割されてい
る。更に第５図の連想記憶装置は一致回路２８を備えて
おり、上記一致回路の第１入力が入力レジスタ２５の各
群２７中の最下位ビツトフリツプ・フロツプ２６の非反
転または反転出力のいずれかと接続されている。更に上
記装置は演算デコーダ２９を備えている。入力レジスタ
２５のフリツプ・フロツプ２６の出力から、実行さるべ
き論理演算および上記入力レジスタ２５に記憶されてい
るコードに従つて非反転コードあるいは反転コードの形
式で転送されると、演算デコーダ２９は質問レジスタ５
および出力（アドレス母線）２へのそのデータ転送を制
御する。この場合、演算デコーダ２９のそれぞれの出力
は「０」および「１］であつて、各フリツプ・フロツプ
６の非反転入力および反転入力にそれぞれ接続されてい
る一致回路２８の第２入力と接続されている。一致回路
２８のうち一部の一致回路の出力が質問レジスタ５のそ
れぞれのフリツプ・フロツプ６の入力と接続されており
、更に上記一致回路２８のうち上記以外の一致回路の出
力はそれぞれの多入力論理和回路２０の入力と接続され
ている。これと同時に、入力レジスタ２５のフリツプ・
フロツプ２６の群２７および出力レジスタ２１のフリツ
プ・フロツプ２２の群２３はそれぞれシフト・レジスタ
を構成する一方、マスク・レジスタ１７のフリツプ・フ
ロツプ１８の群２４がリング・シフト・レジスタを構成
する。入力レジスタ２５とアドレス記憶モジユール１に
それぞれ記憶されている二つの演算数（オペランド）で
行なわれる論理演算は三つの群に分けられる。

（イ）反転または非反転コード呼出し、モジユロ２加算
、および等性演算。

（ロ）非反転コードおよび反転コードでの二つのオペラ
ンドの４通りの組合せの論理加算。

（ハ）同上４通りの組合せの論理乗算。

ここで先ず上項（イ）での１つの演算、すなわちモジュ
ロ２加算について考察を行なう。

群２７の最下位デイジツト・フリツプ・フロツプ２６（
すなわち第１オペランド群のうちの一つのオペランド群
の最下位デイジツト）に「０」が書込みされると、非反
転コードで第２オペランド（これはアドレス記憶モジユ
ール１に格納されている）の対応デイジツトが選択され
る筈である。しかし、第１オペランドの最下位デイジツ
トに書込みされるのが「１」であれば、反転コードで呼
出しが行なわれることになる（第２オペランドの選択さ
れたディジツトが反転される）。この場合の演算シーケ
ンスは非反転コードでの呼出しにおけるそれと同じであ
り、異なる点は、質問レジスタ５のフリツプ・フロツプ
６の入力が、それぞれの一致回路２８を介して群２７の
最下位デイジツト・フリツプ・フロツプ２６の「０」出
力から到着した「０」コードを受けることだけである。
上記の結果、位置コードの所定デイジツト中の「Ｏ］と
対応する質問デコーダ９の出力が励起される。同上演算
は両方のオペランドのデイジツトの残りについても同様
にして行なわれる。上記一致回路２８を制御する働きを
もつたのが演算デコーダ２９であり、その「ｏ」出力ま
たは「１」出力が一致回路２８の第２入力に入力される
。所定連想語のコードを反転する演算は第１演算数のコ
ード１１・・・・・・１に対するモジユロ２加算のそれ
と同様であるが、直接（非反転）コード呼出しは第１オ
ペランドを００・・・・・・０と等しくすることにより
行うことができる。等性演算は、所定連想語のコードを
第１オペランドのコードにモジユロ２加算する演算と同
様である。上記モジユロ２加算の具体例を次に述べる。

モジユロ２加算（不等性）演算は、入力レジスタ２５の
群２７のフリツプ・フロツプ２６における第１オペラン
ドコードのデイジット（ビット）の値に従つて、デイジ
ツト毎の反転コードアクセス又は直接（非反転）コード
アクセス動作の組合せによつて行われる。例えば、所与
の連想セルに０１０が記憶されているとする。また、第
１のステツプで第１オペランドコードが１１０１マスク
レジスタ１７のフリツプ・フロツプ１８に１１０が書込
まれているとする。第１オペランドコードの最下位ビツ
トは「Ｏ」なので、第１のステツプの間に、コード１１
１が質問レジスタ５内のフリツプ・フロツプ６に書込ま
れる。この時、前述の如く、デコーダ９の出力００１、
０１１、１０１、１１１が励起され、レジスタ２３の入
力には０１０と１１０の和の第１デイジツトの「０］が
与えられる。第２のステープの間、第１オペランドコー
ドはシフトされてその最下位ビツトが「１」となり、従
つて質問レジスタ５にはコード０００（反転）が書込ま
れ、また、レジスタ１７内のマスクコードは周期的にシ
フトされて、１０１となり、０１０と１１０の和の第２
デイジツトの「０］がレジスノ２３の入力に与えられる
。第３のステツプで、コード０００（反転）が質問レジ
スタ８に書込まれ、マスキングコードは再び周期的にシ
フトされて０１１となり、レジスタ２３の入力には０１
０と１１０の和の第３デイジツトの「１」が与えられる
。かくして、レジスタ２３における和は１００である。
１００はコード０１０と１１０のモジユロ２加算和に等
しい。

コード０００又は１１１を質問レジスタ５に書込む動作
は、読出し専用モジユールである演算デコーダ２９の制
御の下に入力レジスタ２７のフリツプ・フロツプ２６の
１つ、すなわち、最下位ビツトのフリツプ・フロツプの
「Ｏ］又は「１」出力から回路２８によつて行われる。

すなわち、コード「１」または「０］は、デコーダ２９
の入力におけるオペレーシヨンコードに応じて、且つス
テツプ番号に応じて、デコーダ２９の対応する出力から
一致回路２８を介してフリツプ・フロツプ２６に読み込
まれる。上記の例から、マスクレジスタ上のコード１１
・・・・・・１０およびその連続する周期的なシフトは
、グループ内で低位から高位まで計算された論理演算結
果のデイジツト（ビツト）を決定する場合、デコーダ９
のそれぞれの出力をスイツチングするために必要である
ことがわかる。

２つのオペランドによる他の論理演算もまた、同様に反
転または直接（非反転）コードアクセスによるデイジツ
ト毎の演算の様々な組合せによつて実行できる。

論理加算および論理乗算はある条件の下でデータの転送
を与える。すなわち、論理乗算において所与のピツトが
「Ｏ」を含んでいる場合、および論理加算において所与
のビツトが「１」を含んでいる場合に、レジスタ２５の
フリツプ・フロツプ２６からレジスタ２１の対応するフ
リツプ・フロツプ２２への、所与のビツト情報の直接的
転送が行なわれる。このことは、論理乗算においてオペ
ランドの１つの対応ビツトが「０」の場合第２オペラン
ドの内容はもはや重要ではないという事実によつて説明
される。論理加算においても、一方のオペランドの対応
ビツトが「１」であれば、他方のオペランドが何である
かは重要ではない。第５図における検出器４は、第１図
から第４図による連想比較（サーチ）の通常の動作のた
めに設けられている。

デコーダ２９は第３図における読出し専用モジユール１
１と類似の読出し専用モジユールでよい。

デコーダ２９の出力信号すなわちこのモジユールに記録
されている信号は、前述の方法で決定される。デコーダ
２９の入力（図示せず）は、所定動作のコード、例えば
、反転コード動作のコードを受け取り、デコーダ（読出
し専用モジユール）２９の出力に、コート丁１］または
「０」をフリツプ・フロツプ６内に各ステツプ毎に入力
させる信号が形成される。入力レジスタ２５は、前述の
如く、２つのオペランドに関する論理演算の実行に際し
てオペランドの一方を格納するために用いられる。

オペランドの他方は実質的にモジ具一ル１に記録されて
い４Ｊる連想語である。

例えば、２つのオペランドの論理和ｆ−Ｃｖｄの場合、
オペランドｃはレジスタ２５に入力され、オペランドｄ
は対応モジユール１内に連想語として記録される。上述
した如く、オペランドｄは任意の連想語で表わし得る。
上記（口）の論理加算の演算は次のように行なわれる。
第１オペランドの所定デイジツト（第５図においては最
下位デイジツト）が［０」を含んでいれば、その呼出し
は第１オペランドが非反転コードあるいは反転コードで
の演算に加わるか否かに従つて非反転コードあるいは反
転コードのいずれかで行なわれる。

第１オペランドの上記デイジツトに含まれているのが「
１」であれば、そのコードまたは反転コードが対応の一
致回路２８および多入力論理和回路２０を通じて出力レ
ジスタ２１へ転送される。論理乗算を含む演算の必要条
件はアドレス記憶モジユール１が、第１オペランドのデ
イジツト中に「１」コードが存在する時必らずアドレツ
シングされることである。

第１オペランドの同上デイジツトが「Ｏ」コードを含ん
でいる場合に行なわれる演算は入力レジスタ２５から出
力レジスタ２１への直接データ転送である。その演算結
果は１サイクル以内で出力レジスタ２１から入力レジス
タ２５へ転送される（出力レジスタ２１と入力レジスタ
２５との間のデータ転送回路は図示せず）本発明の第５
の実施例による連想記憶装置は、第６図に示されるよう
に、各自多数の検出器４の働きをする付加デコーダ３０
と、マルチデイジツトアクセスの場合、すなわち多数の
連想語が同時に選ばれる場合の選択された連想２進指示
集合に対応した付加デコーダ３０を必要なシーケンスで
選択する優先回路３１とを備えている。上記優先回路３
１の入力は全付加デコーダ３０の第１出力と接続されて
いる。更に本実施例の連想記憶装置は「０」信号一致回
路３２と「１］信号一致回路３３とを備えている。アド
レス記憶モジユール１は複数の集合からなり、各集合は
ｍデイジツトの連想２進指示を記憶するのに用いられる
ｍ個のモジユールからなる集合を形成し、これにより最
大で２ｍ−１個の様々な連想指示を、従つて、ｍ個のデ
イジツト母線を用いて、ｍ個のアドレス記憶モジユール
からなる集合に最大で２ｍ−１個の様ｑμナ様な連想語
を記憶することが可能となる。

すなわち、１個のアドレス記憶モジユール１の１本のデ
イジツト母線３に接続された複数の記憶素子１１は１ビ
ツトを記憶するのに用いられ、ｍ個のアドレス記憶モジ
ユール１内のｍ個のデイジタルコードにおける異なるマ
ークの数は２ｍである。１つのマーク００・・・・・・
Ｏは用いられない。

この結果２ｍ−１個の連想語が符号化のために用いられ
る。ここでは、各集合中のアドレス記憶モジユール１に
対応するデイジツト母線３はその集合に対応した「１」
信号一致回路３３の入力と接続され、また各集合中の上
記「１」信号一致回路３３の出力がそれぞれの付加デコ
ーダ３０の入力と接続されている。アドレス記憶モジユ
ール１に用いられている装置の効率は７ｉ１１′（バツ
クグランド）の「Ｏ」に対して「１」のコードに変換す
れば向上せしめ得る。

単一のデイジツト指示［０］または「１」を書込む替り
に多数の様々な連想語を書込むためには、ｍデイジット
指示００・・・・・・０１．００・・・・・・１０、０
０・・・・・・１１、等をｍ個のモジユール１の組合せ
によつて導入することができ、これにより、ｍ個のデイ
ジツト母線３からなる１つの群と接続した記憶素子１１
に最大２ｍ−１個の様々な連想語を書込むことができ、
この場合、指示００・・・・・・００は空きアドレス母
線３を示すのに用いられる。アドレス記憶モジユール１
は各々ｍ個のモジユールからなる群に分割され、こうす
れば、一つの集合に属するアドレス記憶モジユール１に
対応するデイジツト母線３にｍデイジツトの指示を書込
みすることが可能である。質問レジスタ５の様々なフリ
ツプ・フロツプ群８と接続している選択された集合のア
ドレス記憶モジユールに記録された１列内の２つの指示
が一致することを示す働きは「Ｏ」信号一致回路３２お
よび「１」信号一致回路３３が行なう。この第６図の例
における連想記憶装置の動作は次の通りである。アドレ
ス記憶モジユール１が質問を受けると、質問レジスタ５
に到着したコードが各質問変換器７の出力におけるアド
レス母線２を一つ励起する。

励起されたアドレス母線２とデイジツト母線３の集合の
一つとの交叉部に同じデイジツトが書込みされていると
、それらの一致が選択された集合の「０」信号一致回路
３２および「１」信号一致回路３３によつて登録される
。すると、この集合の「Ｏ」信号および「１」信号一致
回路３２および３３のちようど半分が「１」の状態に、
また残りの半分が「Ｏ」の状態になる。この一致回路の
出力をデコードした結果、上記選択された集合の「Ｏ］
および「１」信号一致回路３２および３３と接続してい
る付加デコーダ３０の出力のうち１出力が励起される。
上記選択された集合中の付加デコーダ３０の番号はその
入力側の励起された「Ｏ」および「１］信号一致回路３
２および３３の番号によつて決定される。すなわち、デ
コーダ３０の出力番号は励起された一致回路３２および
３３の出力信号の組合せによつて決まる。上記付加デコ
ーダ３０はその入力において各種ｍデイジツト指示によ
り示される多数の連想語の検出器としての働きを行なう
ものである。アドレス記憶モジユール１が質問を受けて
いる時、各フリツプ・フロツプ群８に属している励起さ
れたアドレス母線２上の指示が一致しない場合、それぞ
れの集合において励起される「Ｏ」および「１」信号一
致回路３２および３３の個数はその半分以下であり、他
方付加デコーダ３０の出力は全く励起されない。

すなわち、一致回路３２と３３の対の少なくとも１つの
対の入力において１つの信号「０」が存在するとき、す
なわち、その対に対応するモジユール１の列に００・・
・・・・０と異なるマークがないとき、一致回路３２お
よび３３の出力に信号「０」が形成される（反相コード
００）。それぞれの付加デコーダ３０の第１出力は空き
連想セルが質問を受けている場合（すなわちデイジツト
母線上に対応する記憶素子１１が指示００・・・・・・
０をもつ場合）に励起される。

新しい連想語の書込みに先立ち、特定のｍデイジツト指
示がその新しい連想語に割当てられる必要がある。これ
を行なうには記憶装置に記録さるべきコードに質関しな
ければならない。次いで、空きアドレス記憶モジユール
１が優先回路３１に登録される。この場合「空き」とい
う表示はそれぞれの付加デコーダ３０の第１出力がすで
に励起されていることを意味する。優先回路３１は空い
ている付加デコーダ３０のうちの一つと、対応の未使用
ｍデイジツト指示のコードとを選択するのに用いられる
。この未使用ｍデイジツト指示は対応のアドレス母線２
およびデイジツト母線３と接続している記憶素子１１に
記録される。連想記憶装置が完全占有された場合、連想
語の一つが前もつて消去されかつ優先回路３１はそれに
対応したｍデイジツト指示を記憶する。この後、新規の
連想語がすでに取消されている指示で記録される。第６
図の実施例の動作を１例によつて説明する。第６図のメ
モリは２個の質問レジスタ８、２個の質問変換器７（デ
コーダ９）、それぞれ３つのアドレス記憶モジユール１
．１，１．２，１．３および２．１，２．２，２．３を
備えた２つの組、３個の「Ｏ」信号一致回路３２、３個
の「１」信号一致回路３３および１個の出力デコーダ３
０を備えているとする。各アドレス記憶モジユールは本
例においては簡単化のために列方向に８ビツトの１列の
みの記憶素子を有し、各集合内の行方向の３つの記憶素
子に３ビツトの連想語が記憶されるとする。このメモリ
の動作の態様の１例を表８に示す。上記の表８かられか
るように、１つの組に接続されたデイジツト母線は３本
であり、２３−１一７個の異なる行方向連想語が３個の
記憶モジユール１．１，１．２，１．３の集合からなる
記憶素子１。１に書込まれ得る。

これらの連想語は２進位置コードで与えられる。各連想
語のコードが指示されると記録中に選択された連想語の
コードに対応する番号の記憶素子１１に書込まれたコー
ドから３デイジツトのマークすなわち連想語の番号が形
成される。マークの番号は連想語がモジユール１に記録
されると連想語に対して与えられる。すなわち、表８の
最初に記録された連想語には番号（マーク）００１が与
えられ、２番目に記録された連想語にはマーク０１０が
与えられる、等々である。このマークの記録は、最初の
連想語が記録されるときモジユール１．１および２．１
の母線３に与えられる信号゛１”を記録することにより
、また２番目に記録されるときモジユール１．２および
２．２の母線３に与えられる信号゛１゛を記録すること
により、行わわれる。３番目以下の記録も同様である。

かくして、表８において連想語０００はマーク００１を
有し、連想語１０１はマーク０１０を有し、連想語０１
０はマーク０１１を有し、連想語１００はマーク１００
を有し、連想語１１１はマーク１０１を有し、連想語０
１１はマーク１１０を有し、連想語００１はマーク１１
１を有する。マーク０００は連想語１１０がモジユール
１．１，１．２および１．３の組に書込まれていないこ
とを示している。同様に、７個の異なる連想語が３個の
アドレス記憶モジユール２．１，２．２および２．３の
組に書込まれている。連想語１０１はマーク００１を有
し、連想語１１０はマーク０１０、連想語１００はマー
ク０１１、連想語１１１はマーク１００１連想語０００
はマーク１０１、連想語０１１はマーク１１０、連想語
００１はマーク１１１をそれぞれ有している。マーク０
００は、連想語０１０がモジユール２．１，２．２およ
び２．３の組に書込まれていないことを示している。上
記の記憶状態でサーチ動作を以下に述べる。質問コード
０１０および１００が第１および第２のレジスタ８にそ
れぞれ与えられると、０１０および１００の番号の出力
が第１および第２のデコーダ９でそれぞれ励起される。
この結果、モジユール１．１および２．１内の選択され
た記憶素子１１におけるコード゛１゛の一致を第１の回
路３３が知る。従つて、上記回路３３は一致信号゛１゛
を形成し、一方、第１の回路３２は不一致信号゛Ｏ”を
形成する。同様に、第２の回路３３の出力には゛１―第
２の回路３２の出力にば０゛が形成され、モジユール１
．２と２．２の選択された記憶素子１１はコード゛１”
に一致していることを示している。第３の回路３３の出
力には不一致信号゛Ｏ”が形成され、第３の回路３２の
出力には、モジユール１．３と２．３の選択素子１１に
コード゛Ｏ゛の一致があることを示す一致信号゛１゛が
形成される。３個の回路３２と３個の回路３３の出力は
反相コード゛１００１０Ｆ゛を形成する。

この回路３２と３３の出力の組合せの００１″″および
゛１０゛が２進位置コードの゛１”および゛Ｏ゛にそれ
ぞれ対応している。こうして、３個の回路３２と３個の
回路３３の出力におけるコードは２進位置コード０１１
゛と等しくなる。３個の回路３２と３個の回路３３の出
力からの信号はデコーダ３０の出力の０１１の番号を励
起する。

このことは、第３の連想語コード（マーク０１１をもつ
語のコード）が質問コード１０００１０に一致している
ことを示している。この例で、第１のレジスタ８におけ
る質問コードが１００に置換され、第２のレジスタ８に
おける質問コードが１１１１ｔｃ．置換されると、３個
の回路３２と３個の回路３３の出力に反相コード０１１
０１０が形成される。

すなわち、モジユール１．３と２．３の選択記憶素子１
１において「１」が一致し、モジユール１．１と２．１
、１．２と２．２の選択素子１１において［０」が一致
する。この結果、２進位置数１００のデコーダ３０の出
力が励起される。このことは、４番目の連想語コードが
質問コード１１１１００と一致することを示している。
この例は、連想語の記録密度を最大にすることを可能に
する。

すなわち、３個のアドレス記憶モジユールの組内で７つ
の連想語の記録が可能となる。８組の組合せ中、０００
の組合せ、すなわち空き指示のみが使用されない。

７個の３デイジツト連想語、すなわち２１連想属性を書
込むためには、３個のアドレス記憶モジユール１の中の
３×８−２４記憶素子１１を用いることが必要である。

この記憶素子１１を用いた場合の効率ｌ′ま２１／２４
７／８−０．８７５である。この値は第１図および第２
図に示した実施例における記憶素子１１の使用の場合の
効率、すなわち、８個の中の１個のコードの例について
３／８−０．３７５である値よりはるかに大きい。質問
コード０１０が第１のレジスタ８に書込まれ、質問コー
ド１１１が第２のレジスタ８に書込まれた場合、モジユ
ール１．１と２．１、１．２と２．２、１．３と２．３
の選択素子１１内のコードが不一致を示す。

この結果、反相コード００００００がデコーダ３０の入
力に与えられ、反相コード゛Ｏ−０”ば０２゛や゛１゛
のどれにも関係しない位置に対応しているのでデコーダ
３０の出力のいずれも励起されない。このことは、質問
コード１１１０１０が本例におけるアドレス記憶モジユ
ールに書込まれた７個の連想語のすべてのコードと不一
致であることを示している。

表８において、紙面の簡単化のためおよび表８が第６図
の装置の動作原理を明確に示しているという事実により
、各アドレス記憶モジユールが単一の連想語のみを含む
例が示されている。

第５図に関して前述したのと同様に、２つ以上の連想語
が同時に選択されることはない。表５に示した例は、た
とえ他の３つのコラムが表５の左に加えられても、すな
わちモジユール１を１対の母線３と共に使用するように
しても、その本質は変らない。第５図について述べたの
と同様に、装置の動作において、複数の連想語を分割す
ることを理解することが重要である。この分割は、各モ
ジユール１の数に比例して一致回路３２および３３の数
を増すことによりなされる。すなわち、表８の例では、
モジユール１における連想語の数の増大は、装置の動作
論理を変更することなく一致回路３２および３３の数を
増すことにより達成される。好ましくは、連想記憶装置
はアドレス母線３６と書込みデイジツト母線３７と読出
しデイジツト母線３８とによつて相互接続された記憶素
子３５からなるデータ記憶ユニツト３４を備える（第７
図参照）。

これらの素子はＫデイジツトのセルを形成する。このデ
ータ記憶ユニツト３４はデータを記憶するものであり、
そのデータのすべての語はアドレス記憶ユニツト１に記
録されている所定の連想２進指示集合により決定され、
それによりデータ指示を記憶する記憶ユニツト３４を形
成する。更に本発明の連想記憶装置はデータ記憶ユニツ
ト３４の１セル中のデイジツトと同数のフリツプ・フロ
ツプ４０からなるデータ・レジスタ３９を備える。上記
データ記憶ユニツト３４の読出しデイジツト母線３８は
データ・レジスタ３９のそれぞれのフリツプ・フロツプ
４０の入力と、またデータ記憶ユニツト３４の書込みデ
イジツト母線３７はデータ・レジスタ３９のそれぞれの
フリツプ・フロツプ４０の出力と、それぞれ接続され、
他方データ記憶ユニツト３４のアドレス母線３６はそれ
ぞれの検出器４の出力と電気的に接続されている。上記
データ記憶ユニツト３４の各セルはそのデータ記憶ユニ
ツト３４の所定セルに従つて配置された連想語のコード
を書込みするのに用いられる付加記憶素子４１を備えて
いる。データ・レジスタ３９は、質問レジスタ５から到
着したデータ記憶ユニツト３４に書込まれるべきコード
を記憶するかあるいはデータ記憶ユニツト３４からのコ
ードを受けるかのいずれかに用いられる付加フリツプ・
フロツプ４２を備える。データ記憶ユニツトの各セル中
の付加記憶素子４２の個数とデータ・レジスタ３９の付
加フリツプ・フロツプ４２の個数とは質問レジスタ５の
フリツプ・フロツプ６のそれと等しい。データ・レジス
タ３９の付加フリツプ・フロツプ４２の第２入力は質問
レジスタ５の同様のフリツプ・フロツプ６と、また質問
レジスタ５のフリップ・フロツプの入力はデータ・レジ
スタ３９の同様の付加フリツプ・フロツプ４２の出力と
、それぞれ接続されている。データ記憶ユニツト３４中
の語はどれも全て、連想語の位置コードを有しており、
その位置コードはアドレス記憶モジユール１からなる指
示装置の対応語に、多数の「０」と１個の「１」からな
るコード形式で記憶されている。選択された連想セル（
連想語）に再書込みを行なわねばならない場合、対応の
検出器４が先ず励起される。

するとそれぞれのアドレス母線３６が励起されかつデー
タ記憶ユニツト３４から、上記検出器４の番号によつて
決定された番号をもつ語が選択される。すでに付加記憶
素子４１に記憶されている所定連想語のコードは読出し
デイジット母線３８を経てデータ・レジスタ３９に到着
し、更にそのデータ・レジスタ３９の付加フリツプ・フ
ロツプ４２の出力から質問レジスタ５のフリツプ・フロ
ツプ６の入カへ到る。付加記憶素子４１から読出された
所定の連想語のコードに従つて質問変換機７の出力側ア
ドレス母線２が励起されて、選択されたアドレス母線２
およびデイジット母線３と結合している記憶素子１１に
「０」コードが書込みされる、すなわち前の（「ｌ旧）
連想語はそれぞれのアドレス記憶モジユール１において
消去される。次に連想記憶装置（アドレス記憶モジユー
ル１）の指示部に新規の連想語が書込みされる。２進位
置コードは質問レジスタ５からデータ・レジスタ３９の
付加フリツプ・フロツプ４２の入力へと転送されて、任
意のアドレス母線３６および書込みデイジツト母線３７
により相互接続されている記憶素子４１に書込みされる
。

新しい連想語が空きセルに書込みされている時、空きは
そのセルの付加記憶素子４１に「Ｏ」コードの存在する
ことによつて示される。第７図において、連想記憶装置
は更にデイジツト逐一比較回路４３を備えており、その
第１入力は質問レジスタ５のそれぞれのフリツプ・フロ
ツプ６の出力と、また第２入力はデータ・レジスタ３９
のそれぞれの付加フリツプ・フロツプ４２の出力と、そ
れぞれ接続されている。

質問過程においては、データ記憶ユニツト３４のそれぞ
れの付加記憶素子４１に書込みされている連想語のコー
ドがデイジット逐一比較回路４３により質問コードと比
較されるために連想記憶装置の付加的動作有効性チエツ
クが行なわれる。

第７図の連想記憶装置は更に、励起された検出器４の番
号をデータ記憶ユニツト３４のアドレス母線３６の番号
とマツチングさせるコード変換機４４を備えている。こ
のコード変換機４４の入力は全検出器４の出力と接続さ
れ、またコード変換機４４の出力がデータ記憶ユニツト
３４のそれぞれのアドレス母線３６と接続されている。
データ記憶ユニツト３４がアドレス信号一致にもとずい
てアクセスするユニツトとして動作する場合、上記コー
ド変換機４４は励起された検出機４の番号をそれぞれの
アドレス母線３６の番号に変換するために用いられる。

第７図に示した変形例は、モジユール中の「ＩＦ］］情
報を完全に入力することによつて連想語の１つを迅速に
消去し、且つ、「新」連想語を記録することを可能にす
る。

「旧」連想語は第５図の装置によつても消去できる。す
なわち、「旧」連想語の２進位置コードを再生成させる
動作を用いることによつて消去可能である。しかしなが
ら、この動作は多数のステツプを要する。第７図の装置
においては、ユニツト３４の素子４１の各コラムに記録
されるのはモジユール１に格納されている連想語と類似
のものである。すなわち、モジユール１からの各連想語
はユニツト３４の素子４１に２進位置コードの形式でコ
ピーされる。第７図の装置の利点は、「旧」連想語の１
つに対応する検出器４を励起することにより、その２進
位置コードを母線３８から、レジスタ３９のフリップ・
フロツプ４２を介して、レジスタ５のフリップ・フロッ
プ６に転送するが可能であるという点にある。この結果
、「旧」連想語の２進位置コードは、第５図の装置にお
ける如く数ステツプではなくて、１回のステップでレジ
スタ５に形成される。このことにより、モジユール１内
での「旧」連想語の消去と「新」連想語の書込みが迅速
に行われる。素子３５に記録されている基本情報のワー
ドはマルチピツトであり、それらの数は素子４１の数よ
り大なので、ユニツト３１の補助装置の大きさ（素子４
１の数）は過大ではない。ユニット３４の素子３５に記
録されている情報は、本願発明による装置を備えたコン
ピユータや他のシステムの動作中用いられる。ユニツト
３４からの情報語の抽出は、前述した従来の連想記憶装
置（米国特許３６０２８９９、３８０６８８９）と同様
の方法で、モジユール１からの連想語の抽出と同様にし
て行われる。米国特許第３６０２８９９の第１図におい
て、ユニツト１０は本願第７図のユニツト３４（連想メ
モリ・アレイ）に、ユニツト１２は本願のモジユール１
（アドレスビット）に対応している。第７図の装置の第
２の利点は、フリツプ・フロツプ４２に素子４１から読
み出された語はデイジツト逐一比較回路４３を用いて質
問レジスタ５上のコードと比較できるという点にある。

この比較は、例えば、モジユール１およびユニツト３４
の素子４１内に「新」連想語が書込まれた後に行われる
。このような比較は装置の高信頼度に寄与し、特に、一
連の情報記録が安定に行われることを保証する。第７図
の装置の動作を明瞭にするために、前述の表１に示した
例を用いることが出来る。

この場合、モジユール１１１，１１２，１２１および１
２２内の情報は表１の通りとし、ユニツト３４の素子４
１は８つのコラムを含み、各コラムには６個の素子４１
があるとすると、素子４１には連想語の２進位置コード
０００１０１、１０１１１０１０１０１００１１０１１
１１、０１０１１０１００１０００１１０１０１１、１
００００１が記録される。

連想セル番号１の連想語を消去する場合、第１ステツプ
でユニツト３４の素子４１の第１コラムからコード００
０１０１が読み出され、レジスタ３９のフリツプ・フロ
ツプ４２を介して質問レジスタ５に転送されて、質問レ
ジスタ５中のコード０１０１１０を０００１０１で置き
換え、第２ステツプにおいて、新たな質問コード０００
１０１に従つてモジユール１１１および１１２のＯ番の
ラインの素子が励起され、モジユール１２１および１２
２の５番のラインの素子が励起される。

モジユール１１１および１２１のデイジット母線（第１
コラム）は記録信号「０」を受け取り、こうして、「旧
」連想語の「１」のマークは消去される。第３のステツ
プで「新］連想語、例えば０１１１００が質問レジスタ
５に入力される。この場合、第１コラムとモジユール１
１１の３番のラインおよびモジユール１２１の４番のラ
インとの交叉部における素子についてモジユール１１１
と１２１の第１のディジット母線３に従つて、「１」が
記録される。同様にして第２、第３の連想語の消去が行
われる。以上に説明を施した連想記憶装置は従来の連想
素子を用いた連想記憶装置によつて行なう連想サーチに
比較して数倍も低費用の連想サーチを可能とするもので
あつて、これはより低廉なアドレス呼出し式記憶モジユ
ールを採用していることによる。

本発明の連想記憶装置はまたその可能性の点に関して、
実質上万能的である。すなわちサーチ演算および論理演
算のみならず、一連の限定されたサーチ演算および論理
演算も行ない得る。この連想サーチ方法によれば、公知
の記憶装置に比較して連想記憶装置の容量を数倍も高め
ることができる。本発明の実施の態様を要約すれば次の
通りである。

１．特許請求の範囲記載の連想記憶装置において、前記
質問変換器７は２進位置コードを単一の励起状態コード
に変換する質問デコーダ９として設計される一方、前記
検出器４は前記質問レジスタ５のフリツプ・フロツプ６
の群８と同個数の入力をもつた一致回路として設計され
ている上記連想記憶装置。

２．特許請求の範囲又は前記第１項記載の連想記憶装置
において、前記質問変換器７は質問コードを２進位置コ
ードから一定数の「１」をもつたコードに変換する読出
し専用モジユール１１を具備しており、上記読出し専用
モジユール１１はそれら読出し専用モジユール１１に書
込まれているコードを選択するアドレス母線１２および
デイジット母線１３を与えられており、各読出し専用モ
ジユール１１の上記アドレス母線１２は上記それぞれの
質問デコーダ９の出力と接続されており、上記各読出し
専用モジユール１１のデイジット母線１３が前記それぞ
れのアドレス記憶モジユール１の前記アドレス母線２と
接続されてなる上記連想記憶装置。

Ｓ．特許請求の範囲又は前記第１項記載の連想記憶装置
において、前記質問変換機７が入出力を備えたモジユロ
２加算器１４を具備しており、前記質問レジスタ５のフ
リツプ・フロツプ６の各群８がサブ群１６からなる集合
１５に分割され、上記集合１５の第１のものは、一つの
フリツプ・フロツプ６を各々に備えたサブ群１６を含み
、上記集合１５のその他のものは、複数のフリップ・フ
ロツプ６を各々に備えたサブ群を有しており、前記質問
デコーダ９および上記モジユロ２加算器１４が集合１５
に分割されており、上記集合１５はサブ群１６を含み、
上記各サブ群１６中の上記質問デコーダ９の前記出力は
上記サブ群１６に対応する上記モジユロ２加算器１４の
前記第１入力と接続されており、上記各モジユロ２加算
器１４の出力が上記集合１５の後接のものにおける上記
サブ群１６のうちの１サブ群中の上記モジユロ２加算器
１４の第２入力と接続されており、更に上記集合１５の
最終のものの上記モジユロ２加算器１４の出力は対応す
る前記アドレス記憶モジユール１のアドレス母線２と接
続されてなる上記連想記憶装置。

１．特許請求の範囲記載の連想記憶装置において、更に
マスク・レジスタ１７と入出力付き論理和回路１９とを
備えており、上記マスク・レジスタ１７は「１」および
「０］の位置が、実行されるべきサーチ演算と関連する
質問コードの連想指示を示すようにしたマスキング２進
コードを記憶するものであつて、質問コート沖の連想２
進指示と同様のフリツプ・フロツプ１８からなつており
、また上記論理和回路１９の第１入力は上記マスク・レ
ジスタ１７のそれぞれのフリツプ・フロツプ１８の出力
と、第２入力が前記質問レジスタ５のそれぞれのフリツ
プ・フロツプ６の出力と、更に上記論理和回路１９の出
力は前記それぞれの質問変換機７の入力と、それぞれ接
続されてなる上記連想記憶装置。

）．特許請求の範囲又は前記第４項記載の連想記憶装置
において、更に入出力付きの多入力論理和回路２０と前
記それぞれのアドレス記憶モジユール１からのデータを
受ける出力レジスタ２１とを有しており、上記出力レジ
スタ２１は質問コード中の連想２進指示と同数のフリツ
プ・フロツプ２２からなり、入出力付きの上記フリップ
・フロップ２２の群２３に分割されており、上記出力レ
ジスタ２１のフリツプ・フロツプ２２の上記各群２３の
入力には上記それぞれの多入力論理和回路２０の出力が
接続されており、上記多入力論理和回路２０の入力が前
記アドレス記憶モジユール１のそれぞれのデイジット母
線３と接続され、前記質問レジスタ５のフリップ・フロ
ツプ６および前記マスク・レジスタ１７のフリツプ・フ
ロツプ１８は更に群８および２４にそれぞれ分割され、
上記それぞれの群８および２４中のフリツプ・フロツプ
６および１８の個数が上記出力レジスタ２１の上記群２
３中のフリツプ・フロツプ２２のそれと等しい上記連想
記憶装置。

６ 特許請求の範囲又は前記第５項記載の連想記憶装置
において、更にマルチディジット２進コードを記憶する
入力レジスタ２５を有しており、上記マルチデイジット
２進コードに関して、また同時に前記アドレス記憶モジ
ユール１に記憶された連想語のうちいずれかのもののコ
ードに関して必要ないかなる論理演算でも行なうことが
でき、上記入力レジスタ２５は入出力付きのフリツプ・
フロツプ２６からなり、上記フリップ・フロップ２６の
数は質問コード中の指示の数と同数であり、上記入力レ
ジスタ２５が上記フリツプ・フロツプ２６の群２７に分
割されており、更にまた、この連想記憶装置の構成要素
として一致回路２８と演算デコーダ２９とが設けられて
おり、上記一致回路２８は二つの集合に分割されかつ入
出力を備えており、その第１入力が上記入力レジスタ２
５のそれぞれの群２７のフリツプ・フロツプ２６の出力
と接続されており、また上記演算デコーダ２９は入出力
を備えていて、実行さるべき論理演算および上記入力レ
ジスタ２５に記憶されたコードによつてそれぞれのデー
タが非反転コードあるいは反転コードのいずれかで上記
入力レジスタ２５のフリツプ・フロツプ２６の出力から
転送されるので前記質問レジスタ５および前記出力レジ
スタ２１へのデータ転送を制御するものであり、上記演
算デコーダ２９のそれぞれの出力が上記一致回路２８の
第２入力と接続されており、上記一致回路２８の集合の
うちの１つの集合の出力が上記質問レジスタ５のそれぞ
れのフリツプ・フロツプ６の入力と接続されており、ま
，た上記一致回路２８の他方の集合の出力は前記それぞ
れの多入力論理和回路２０の入力と接続されてなる上記
連想記憶装置。

′．前記第６項記載の連想記憶装置において、前記入力
レジスタ２５および出力レジスタ２１のそれぞれのフリ
ツプ・フロツプ２６および２２の群２７および２３がシ
フト・レジスタを構成する一方、前記マスク・レジスタ
１７のフリップ・フロツプ１８の群２４がリング・シフ
ト・レジスタを構成してなる上記連想記憶装置。

｛．前記第５項記載の連想記憶装置において、更にマル
チディジット２進コードを記憶する入力レジスタ２５が
設けられており、上記マルチデイジット２進コードおよ
び上記アドレス記憶モジユール１に記憶されている上記
連想語のいずれをも必要ないかなる論理演算にも同時に
供することができ、上記入力レジスタ２５は入出力付き
のフリツプ・フロップ２６からなり、それらフリツプ・
フロツプ２６の個数は質問コード中の指示個数と等しく
、上記入力レジスタ２５は上記フリツプ・フロツプ２６
の群２７に分割されており、更にこの連想記憶装置の構
成要素として、二つの集合に分割されかつ入出力を備え
た一致回路２８が設けられ、上記一致回路２８の第１入
力は上記入力レジスタ２５のそれぞれの群２７のフリツ
プ・フロツプ２６の出力と接続されており、更にまた連
想記憶装置構成要素として演算デコーダ２９が設けられ
、この演算デコーダは入出力を備えていて、実行される
べき論理演算および上記入力レジスタ２５に記憶されて
いるコードによつて、非反転コードあるいは反転コ―ド
で上記入力レジスタのフリツプ・フロツプ２６の出力か
らそれぞれのデータが転送されるので、上記質問レジス
タ５および出力レジスタ２１へのデータ転送を制御し、
上記演算デコーダ２９のそれぞれの出力が上記一致回路
２８の第２入力と接続されており、上記一致回路２８の
片方の集合の出力が上記質問レジスタ５のそれぞれのフ
リツプ・フロツプ６の入力と接続されており、また上記
一致回路２８の他方の集合の出力は上記それぞれの多入
力付き論理和回路２０の入力と接続されており、上記入
力レジスタ２５および出力レジスタ２１のそれぞれのフ
リップ・フロップ２６および２２の群２７および２３は
シフト・レジスタを、また上記マスク・レジスタ１７の
フリツプ・フロツプ１８の群２４がリング・シフト・レ
ジスタを、それぞれ構成してなる上記連想記憶装置。９
．特許請求の範囲記載の連想記憶装置において、更に、
各自が入出力を備えていて多数の検出器４の機能を有す
る付加デコーダ３０と、入出力を備えた優先回路３１と
を有しており、上記優先回路はマルチデイジツト呼出し
過程すなわち多数の連想語が同時に選択されている時に
連想２進指示の所望の集合に対応した検出器４を必要な
シーケンスで選択するものであり、上記優先回路３１の
入力が上記全付加デコーダ３０の第１出力と接続されて
おり、更にこの連想記憶装置の構成要素として入出力付
きの「Ｏ」信号一致回路３２と「１」信号一致回路３３
とを有しており、前記アドレス記憶モジユール１はｍデ
イジットの連想２進語を記憶する、ｍ個のアドレス記憶
モジユール１からなる集合を形成し、上記各集合のアド
レス記憶モジユール１の同様なデイジツト母線３が上記
所定集合と対応した上記「０］信号および「１」信号一
致回路３２および３３の入力と、また上記各集合の一致
回路３２および３，３の出力は上記それぞれの付加デコ
ーダ３０の入力と、それぞれ接続されてなる上記連想記
憶装置。

１０．特許請求の範囲記載の連想記憶装置において、更
にはデータ記憶ユニツト３４を備えていてこのデータ記
憶ユニツト３４はデータを記憶するものであり、この場
合該データの全語が、データ指示を記憶する記憶ユニツ
トを構成する前記アドレス記憶モジユール１に記憶され
た連想２進指示の所与の集合に対応しており、上記デー
タ記憶ユニツト３４は記憶素子３５を有しており、上記
記憶素子３５はアドレス母線３６と書込みデイジツト母
線３７と読出しデイジット母線３８とにより相互接続さ
れてＫデイジツトのセルを形成しており、また更にこの
連想記憶装置の構成要素として、入出力付きのフリツプ
・７０ップ４０を有するデータ・レジスタ３９が設けら
れており、上記フリツプ・フロツプ４０の個数は上記デ
ータ記憶ユニツト３４のセル中のデイジット数と等しく
、上記データ記憶ユニツト３４の読出デイジット母線３
８は上記データ・レジスタ３９のそれぞれのフリツプ・
フロップ４０の入力と接続されており、また上記データ
記憶ユニツト３４の上記書込みデイジツト母線３７が上
記データ・レジスタ３９のそれぞれのフリツプ・フロツ
プ４０の出力と接続されており、上記データ記憶ユニツ
ト３４のアドレス母線３６は前記それぞれの検出器４の
出力と電気的に結合されており、上記データ記憶ユニツ
ト３４の各セルはそのデータ記憶ユニツト３４中の所与
のセルに従つて位置決めされている所与の連想語のコー
ドを記録するのに用いられる付加記憶素子４１を備えて
おり、上記データ・レジスタ３９は上記データ記憶ユニ
ツト３４に記録さるべき前記質問レジスタ５から到着し
たコードを記憶する付加フリツプ・フロツプ４２を備え
、上記データ・レジスタ３９の上記付加フリップ・フロ
ップ４２は更に上記データ記憶ユニツト３４からのコー
ドを受けるのにも用いられ、上記データ記憶ユニツト３
４の上記各セル中の付加記憶素子４１の個数と上記デー
タ・レジスタ３９の付加フリツプ・フロツプ４２の個数
とは上記質問レジスタ５のフリツプ・フロツプ６のそれ
と等しく、上記データ・レジスタ３９の付加フリツプ・
フロツプ４２の第２入力は上記質問レジスタ５の同様な
フリツプ・フロツプ６の出力と接続されており、また質
問レジスタ５の上記フリツプ・フロツプ６の入力が上記
データ・レジスタ３９の同様な付加フリツプ・フロツプ
４２の出力と接続されてなる上記連想記憶装置。

１．特許請求の範囲又は前記第１０項記載の連想記憶装
置において、更に入出力付きのデイジツト逐一比較回路
４３を備えており、このデイジット逐一比較回路４３の
第１入力が前記質問レジスタ５のそれぞれのフリップ・
フロップ６の出力と接続されており、また上記デイジッ
ト逐一比較回路４３の第２入力は前記データ・レジスタ
３９のそれぞれの付加フリツプ・フロツプ４２の出力と
接続されてなる上記連想記憶装置。

１２．前記第１０項記載の連想記憶装置において、更に
入出力付きでしかも前記データ記憶ユニツト３４のアド
レス母線３６の番号に前記の励起された検出器４の番号
が対応しているか否かを確定するコード変換機４４を備
えて一おり、該コード変換機４４の入力が上記全検出器
４の出力と接続されており、また上記コード変換機４４
の出力は上記データ記憶ユニツト３４のそれぞれのアド
レス母線３６と接続されてなる上記連想記憶装置。

１３．前記第１０項記載の連想記憶装置において、更に
入出力付きのデイジット逐一比較回路４３を有しており
、このデイジツト逐一比較回路４３の第１入力が上記質
問レジスタ５のそれぞれのフリツプ・フロツプ６の出力
と接続されており、また第２入力は上記データ・レジス
タ３９のそれぞれの付加フリツプ・フロツプ４２の出力
と接続されており、また更にこの連想記憶装置の構成要
素として入出力付きのコード変換機４４が設けられてお
り、このコード変換機４４は上記の励起された検出器４
の数が上記データ記憶ユニツト３４のアドレス母線３６
の数と対応しているか否かを決定するためのものであつ
て、上記コード変換機４４の入力が上記全検出器４の出
力と接続されており、また上記コード変換機４４の出力
は上記データ記憶ユニツト３４のそれぞれのアドレス入
力と接続されてなる上記連想記憶装置。

【図面の簡単な説明】

第１図は本発明の連想記憶装置の全体的プロック図、第
２図は本発明の１実施例の質問変換機のプロツク図、第
３図は本発明の質問変換機の別実施例のプロツク図、第
４図は本発明の質問変換機の更に別の実施例のプロック
図、第５図は本発明の、マスキング機能、論理演算全一
式、多数の四則演算および複雑な探索操作の実行を可能
にする記憶装置の実施例の機能的プロツク図、第６図は
本発明の、装置効率を高め得る記憶装置の機能的プロッ
ク図、第７図は本発明の、占有連想セル（語）にデータ
を再書込みする際のレスポンスが高い記憶装置の機能的
プロツク図である。 １・・・・・・アドレス記憶モジユール、１１・・・・
・・記憶素子、２・・・・・・アドレス母線、３・・・
・・・デイジット母線、４・・・・・・検出器、５・・
・・・・質問レジスタ、６・・・・・・質問レジスタの
フリツプ・フロツプ、７・・・・・・質問変換機、８・
・・・・・質問レジスタのフリツプ・フロツプ６の群、
９・・・・・・質問デコーダ、１０・・・・・・３入力
付き一致回路、１１・・・・・・読出し専用モジユール
、１２・・・・・・アドレス母線、１３・・・・・・デ
イジツト母線、１４・・・・・・モジユロ２加算器、１
５・・・・・・フリップ・フロツブ群集合、１６・・・
・・・サブ群、１７・・・・・・マスク・レジスタ、１
８・・・・・・マスク・レジスタのフリツプ・フロツプ
、１９・・・・・・論理和回路、２０・・・・・・多入
力付き論理和回路、２１・・・・・・出力レジスタ、２
２・・・・・・出力レジスタのフリップ・フロツプ、２
３・・・・・・出力レジスタ２１のフリツブ・フロップ
２２の群、２４・・・・・・マスク・レジ６スタ１７の
フリツプ・フロツプ１８の群、２５・・・・・・入力レ
ジスタ、２６・・・・・・入力レジスタ２５のフリツプ
・フロツプ、２７・・・・・・入力レジスタ２５のフリ
ツプ・フロツプ２６の群、２８・・・・・・一致回路、
２９・・・・・・演算デコーダ、３０・・・・・・付加
デコーダ、３１・・・・・・優先回路、３２・・・・・
・「旧信号一致回路、３３・・・・・・「１」信号回路
、３４・・・・・・データ記憶ユニツト、３５・・・・
・・記憶素子、３６・・・・・・アドレス母線、３７・
・・・・・書込みデイジット母線、３８・・・・・・読
出しデイジット母線、３９・・・・・・データ・レジス
タ、４０・・・・・・データ・レジスタ３９のフリツプ
・フロツプ、４１・・・・・・付加素子、４２・・・・
・・データ・レジスタ３９の付加フリツプ・フロツプ、
４３・・・・・・デイジツト逐一比較回路、４４・・・
・・・コード変換機。

Claims (1)

1. 【特許請求の範囲】 １ マルチディジット２進連想語すなわち複数の２進連
   想指示の集合として与えられる属性情報に関してサーチ
   演算及び論理演算を実行する連想記憶装置であつて：２
   進データを記憶するためにマトリックス状に配置された
   アドレス記憶モジュール１；該アドレス記憶モジュール
   １にデータを記録するため及び該アドレス記憶モジュー
   ル１に記憶されたデータを選択するためのアドレス母線
   ２及びディジット母線３；該アドレス記憶モジュール１
   内にあつて該アドレス母線２及びディジット母線３に接
   続された記憶素子１＾１；入力が該アドレス記憶モジュ
   ール１の夫々のディジット母線３に電気的に結合されて
   おり、２進連想語の所与の進合によつてデータの位置を
   検出する検出器４；及び、質問コードである２進連想指
   示の所与の集合を格納し、入出力付きのフリップ・フロ
   ップ６を有する質問レジスタ５；を具備し、該質問レジ
   スタ５中の該フリップ・フロップ６の数は質問コード中
   の２進連想指示の数に等しく、該フリップ・フロップ６
   の出力は夫々のアドレス記憶モジュール１の該アドレス
   母線２に電気的に結合されており、かつ該フリップ・フ
   ロップ６は群８に分割されており；さらに上記連想記憶
   装置は、 質問コードを２進位置コードから一定数の「１」を持つ
   コードに変換するための質問変換器７を具備し、該質問
   変換器７は入出力を有しており、各質問変換器７の該入
   力は該質問レジスタ５内の該フリップ・フロップ６の所
   定の群８の出力に電気的に結合されており、各質問変換
   器７の該出力は該アドレス記憶モジュール１の各々の該
   アドレス母線２に電気的に結合されている連想記憶装置
   。