JPH069118B2

JPH069118B2 - 連想記憶装置

Info

Publication number: JPH069118B2
Application number: JP59267839A
Authority: JP
Inventors: 八郎山田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-12-19
Filing date: 1984-12-19
Publication date: 1994-02-02
Anticipated expiration: 2009-02-02
Also published as: JPS61145797A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は連想記憶装置すなわち記憶内容に基づいて番
地づけを行なうことのできる記憶装置に関する。

〔従来技術とその問題点〕

この種の連想記憶装置は電子計算機の一つの構成要素と
して使われる重要な装置である。連想記憶装置の応用例
は「大型プロジェクトによる超高性能電子計算機」（通
商産業省工業技術院編集，日本産業技術振興協会発行４
７年７月発行）のＰＰ４５〜４８に述べられている。こ
れによると連想記憶装置は、バッファメモリのセクタが
主記憶装置のどのアドレスに対応するかを記憶し、論理
のアドレスから物理アドレスへのアドレス変換を内容探
索によって高速に行なうことを可能にする。また、日経
エレクトロニクス（１９８０．１０．２７発行）の１０
２〜１３６のページには、リスト処理，画像処理，デー
タベースへの応用が記載されている。

この種の連想記憶装置に使われる連想記憶素子について
は既に多くの文献にたとえば「情報処理ハンドブツク」
に掲載されている「論理記憶」（４７年５月オーム社発
行，情報処理学会編集，ＰＰ１３〜９６〜ＰＰ１３〜９
９）などに紹介されている。これによると、この種の連
想記憶装置は情報を記憶しうる各記憶素子ごとに記憶内
容と探索情報との一致を調べる一致検出回路を設けた構
成の連想記憶素子を必要とする。従って所望のデータの
格納位置を示すアドレスを供給することによりアクセス
される通常の記憶装置に使われる記憶素子に比べ、従来
の連想記憶素子は構成が複雑であり、そのビット当りの
コストが数十倍におよぶという欠点を有していた。

この欠点を除去するため、情報を記憶する部分に通常の
記憶素子を用い、ワード単位に一致検出回路を設けた連
想記憶装置が従来考えられていた。

しかし、この連想記憶装置の探索にはビット数に対応し
た回数の探索動作が必要である欠点を有していた。

さらに、探索情報をアドレス入力とし、データ情報を記
憶する第１の通常の記憶素子と、データ情報あるいは第
１の通常の記憶素子の読取り出力をアドレス入力とし、
探索情報を記憶する第２の通常の記憶素子とを用いた連
想記憶装置が特開昭４９−７３０３９に開示されてい
る。しかし、この連想記憶装置は通常の記憶素子で構成
できる利点を有しているが、探索情報あるいはデータ情
報のビット数数が多くなると、必要とする記憶素子数が
著しく増大し、価格上昇をもたらす欠点を有している。

〔発明の目的〕

本発明の目的は前記従来の欠点を容易に解決した高速、
大容量、低価格な連想記憶装置を提供することにある。

また、本発明の他の目的は探索情報や登録情報の一部を
マスクしての探索動作が可能である連想記憶装置を提供
することにある。

さらに、本発明の他の目的は情報間の区切りが不明確な
データストリームを探索情報とする探索を可能にした連
想記憶装置を提供することにある。

また、本発明の他の目的は、セルサイズと接続ライン数
を削減し、低価格な連想記憶素子を提供することにあ
る。

（発明の構成）したがって、本発明によれば、情報を記憶する記憶セル
と、記憶セルへの書込みデータと読取り指示とを共用す
る行選択線と、記憶セルへの書込みを指示する列選択線
と、読取り信号検出線と、行選択線上の書込みデータを
列選択線により選択的に記憶セルに供給する書込み選択
トランジスタと、行選択線により記憶セルの内容を選択
的に読取り信号検出線に出力する読取り選択トランジス
タとを備え、隣接する行の記憶素子の読取り選択トラン
ジスタの出力を共通に前記読取り信号検出線に接続して
成る連想記憶素子を用いたことを特徴とする連想記憶装
置が得られる。〔実施例〕以下図面を用いて本発明のさらに詳細な説明を行なう。

第１図は本発明による連想記憶装置の一実施例の説明図
である。この連想記憶装置はＮ個に分割された入力デー
タ１０１として与えられる探索情報に一致する記憶情報
が格納されているアドレスを出力するものである。行列
状に配置された記憶素子で構成された記憶手段１１０
と、Ｍビットの入力データ１０１とマスク信号１０２と
を入力とし、記憶手段１１０と行選択線１２１でつなが
るＮ個の行デコード手段１２０と、動作モード信号１０
３を入力とし、記憶手段１１０と行選択線１２１でつな
がる登録行駆動手段１３０と、登録アドレス１４２と書
込み信号１０４とを入力とし、記憶手段１１０と行選択
線１４１とつながる列デコード手段１４０と、記憶手段
１１０の各列の読取り信号１１１を並列に入力し、これ
に一致する情報が記憶されている記憶手段の列を示す探
索アドレス情報１５２を外部機器に出力する出力手段１
５０とを備えて構成される。

この連想記憶装置の記憶構成をＭ×Ｎビット２^Ｋワード
とすると、記憶手段１１０は（２^ＭＮ×Ｎ＋１）行２^Ｋ
列すなわち（２^Ｍ×Ｎ＋１）ワード２^Ｋビットの記憶素
子で構成される。この場合、探索情報や登録情報はＭ×
Ｎビットとなり、それらはＮ分割されて、Ｎ個のＭビッ
トの入力データ１０１として供給される。また、登録ア
ドレス１４２のビット数はＫビットとなる。

次に第１図の連想記憶装置の動作説明を行なう前に、記
憶手段１１０の動作について説明する。

第２図は記憶手段１１０内の各記憶素子の接続図を示
す。各記憶素子２１０は行選択線１２１，列選択線１４
１，読取り信号線２１１で接続される。読取り信号線２
１１は、第１図における読取り信号線１１１に対応し、
列選択線１４１及び行選択線１２１は、第１図における
同一番号の同一信号と同じである。記憶素子１２０は、
（２^Ｍ×Ｎ＋１）行２^Ｋ列のマトリクス状に配列されて
いる。各行の行選択線１２１と各列の列選択線１４１と
各列の読取り信号線２１１は共通に接続され、外部に取
出される。各列の読取り信号線２１１には負荷抵抗２２
０が接続されている。列選択線１４１は１列の記憶素子
２１０への書込みを許し、この時の書込みデータは行選
択線１２１を介して供給される。すなわち、書込みは特
定の列に並列に行なわれる。行選択線１２１はまた各行
の記憶素子２１０の記憶内容の読取り指示にも利用され
る。行選択線１２１により読取り指示された複数行の記
憶素子の内容は共通に接続された読取り信号線２１１に
よりワイヤードＮＯＲされて出力される。一例して、読
取り指示された３行の任意の列の記憶素子の内容をＡ，
Ｂ，Ｃとすると、負荷抵抗２２０と読取り信号線２１１
とにより、の論理が行なわれて、読取り信号線２１１に出力され
る。すなわち、否定論理和により、読取り信号線２１１
には読取り指示された記憶素子の内容が全て“０”であ
る場合に“１”の読取り信号１１１が発生する。

第１図の連想記憶装置の動作モードは動作モード信号１
０３と書込み信号１０４とで選択される。これらの信号
の組合せとして（０，１），（０，０），（１，０）が
供給されると、それぞれ探索動作、登録動作、削除動作
が行なわれる。記憶手段１１０の行選択線１２１は先に
説明したように探索動作時には記憶手段１１０の各行の
記憶素子への読取り動作の行選択線となり、登録動作時
及び削除動作時には各行への書込みータ線とな。これ
は、録駆動手段１３０の出力に接続する行選択線１２１
も同様である。登録駆動手段１３０は、動作モード信号
１０３を入力とし、入力された動作モード信号１０３を
重い負荷の行選択線１２１を駆動できるように、バッフ
ァアンプとして働く。

登録動作時に各行デコード手段１２０は登録情報の部分
データとなる入力データ１０１をデコードして、各行選
択線１２１に供給する。また、列デコード手段１４０は
“０”の書込み信号により、登録アドレス１４２で指定
される烈選択線１４１を選択し、その列に対し行選択線
１２１で示される書込みデータの並列書込みを許す。登
録情報はＮ個のＭビットの入力データ１０１に分割され
て各行デコード手段１２０に供給されるので、記憶手段
１１０の登録アドレス４２で指定された列には各入力デ
ータ１０１で指定される行のみ“０”となる書込みデー
タが格納される。また、記憶手段１１０の最下位行の行
選択線１２１には登録行駆動手段１３０により“０”の
書込みデータが供給される。従って、最下位行の登録ア
ドレス１４２で指定され列の記憶素子に登録済みである
ことを示す“０”が格納される。

削除動作時には“１”の動作モード信号１０３と“０”
の書込み信号１０４並びに削除しようとする列を示す登
録アドレス１４２とが供給される。登録行駆動手段１３
０は“１”の動作モード信号１０３が供給されると、最
下位行の行選択線１２１に“１”の書込みデータを供給
する。従って、最下位行の登録アドレス４２で指定され
た列の記憶素子に未登録状態であることを示す“１”が
格納され、削除動作がなされる。

探索動作時には“０”の動作モード信号１０３と“１”
の書込み信号１０４が供給され、さらにＮ分割された探
索情報がＮ個のＭビットの入力データ１０１として供給
される。各行デコード手段１２０は入力データ１０１で
指定された行の行選択線１２１を選択的に駆動し、登録
行駆動手段１３０は記憶手段１１０の最下位行の行選択
線１２１を駆動する。そして、駆動された（Ｎ＋１）本
の行選択線１２１につながる全ての列の記憶素子の内容
は一斉に読取られる。記憶手段１１０内の各記憶素子の
読取りデータ線２１１は内部で列毎に共通に接続されて
いる。このため、駆動された（Ｎ＋１）本の行選択線１
２１につながる記憶素子からの読取り信号は各列内で否
定論理和が行なわれ、各列の読取り信号１１１として出
力手段１５０に供給される。

登録情報はＮ個の入力データ１０１にＮ分割され、各入
力データ１０１で指定される行のみ“０”となるビット
パタンで記憶されているので、探索情報に一致する登録
情報が格納されている列の選択された（Ｎ＋１）個の記
憶素子の内容の否定論理和結果である読取り信号１１１
は“１”となる。また、探索情報と１ビットでも異なる
登録情報が格納されている列では、異なっている入力デ
ータ１０１で指定された行選択線１２１につながる記憶
素子の読取り信号が“１”となるため、各入力データ１
０１で指定される記憶素子の内容の否定論理和結果であ
る読取り信号１１１は“０”となる。なお、この不定論
理和は記憶手段１１０の最下位行の記憶素子の読取り信
号も含めて行なわれるため、削除された列の読取り信号
１１１は必ず“０”となる。すなわち、各列の読取り信
号１１１は記憶手段の各列に格納されている登録情報と
与えられた探索情報とが一致しているか否かをそれぞれ
“１”，“０”で示す。

なお、各行デコーダ手段１２０に入力されているマスク
信号１０２は探索情報をＭビットの入力データ単位にマ
スクしての探索に用いられている。“０”のマスク信号
１０２が供給された行デコーダ１２０はそれにつながる
全ての行選択線１２１に“１”を供給するので、この行
選択線１２１につながる記憶素子の読取りは禁止され
る。したがって、探索情報のＭビットの単位のマスクが
可能となる。

この読取り信号１１１は出力手段１５０に供給される。
出力手段１５０は読取り信号１１１を探索アドレス情報
１５２として外部機器に供給るためのバッファアンプや
読取り信号１１１を並列に入力し、それを探索アドレス
情報１５２として直列に出力する並列入力直列出力シフ
トレジスタや読取り信号１１１コード化して探索アドレ
ス情報１５２として出力するエンコーダ等で構成され
る。出力手段１５０としてシフトレジスタやエンコーダ
を用いると探索アドレス情報１５２のビット数が少なく
なり、入出力端子数が削減される。

以上説明したように、この連想記憶装置は（２^Ｍ×Ｎ＋
１）行２^Ｋ列の記憶素子を用いて、Ｍ×Ｎビット２^Ｋワ
ードの連想記憶装置を構成できる。一例として、Ｍ＝
２，Ｎ＝６４，Ｋ＝１２とする１メカビットの記憶素子
で１２８ビット４０９６ワード、すなわち５１２キロビ
ットの大容量で安価な連想記憶装置を実現できる。ま
た、探索情報の一部をマスクしての探索が可能である。
さらに、探索動作，削除動作、登録動作は１回の記憶手
段１１０のアクセスでなされ、従来のビット・シリアル
あるいはワードシリアルの連想記憶装置に比べ極めて高
速に動作する。

なお、この連想記憶装置では記憶手段１１０の各列の使
用状態を示す情報を最下位行の記憶素子に格納させていたが、削除動作時に各行デ
コード手段１２０にマスク信号１０２を供給すれば、登
録アドレス１４２で指定された列の記憶素子の内容を全
て“１”に書込むことができ、その列を未使用状態にで
きる。したがって、記憶手段１１０の最下位並びに登録
駆動手段１３０を省略することも可能である。

第３図は第２図の記憶手段を構成る記憶素子の一実施例
の説明図である。この記憶素子はＱ_１，Ｑ_３，Ｑ_５，Ｑ
_７のＰチャンネルＭＯＳトランンジスタとＱ_２，Ｑ_４，
Ｑ_６のＮチャンネルＭＯＳトランジスタから構成され
る。トランジスタＱ_１，Ｑ_２，Ｑ_３，Ｑ_４によりコンブ
リメンタリＭＯＳ（ＣＭＯＳ）の記憶セルが構成され、
電源電圧Ｖ_ＤＤとそれより低いサブストレート電圧Ｖ
_ＳＳが印加されている。

記憶セルへの書込みは列選択線１４１に電圧Ｖ_ＳＳを印
加し、行選択線１２１に書込みデータ“１”，“０”に
対応して電圧Ｖ_ＤＤ，Ｖ_ＳＳを供給することにより行な
われる。すなわち、トランジスタＱ５のゲートに電圧Ｖ
_ＳＳを印加すると、トランジスタＱ５に導通し、行選択
線１２１上の書込みデータに対応した電圧がトランジス
タＱ３，Ｑ４のゲートに供給される。この場合、行選択
線１２１に“１”の書込みデータに対応する電圧Ｖ_ＤＤ
が印加されていると、トランジスタＱ４，Ｑ１が導通
し、トランジスタＱ３，Ｑ２が開放され、記憶セルにデ
ータ“１”が格納される。また、電圧Ｖ_ＳＳが行選択線
１２１に印加されていると、トランジスタＱ４，Ｑ１が
開放し、トランジスタＱ３，Ｑ２が導通し、記憶セルに
データ“０”が格納される。従って、記憶セルの内容
“１”，“０”はトランジスタＱ３のゲートの電圧Ｖ
_ＤＤ，Ｖ_ＳＳに対応する。

記憶セルの内容の読み出しは、電圧Ｖ_ＳＳを印加するこ
とにより行なわれる。この場合、トランジスタＱ７は導
通し、トランジスタＱ６は記憶内容が“１”の場合に導
通し、“０”の場合に開放する。従って、読取り信号線
２１１につながる第２図の負荷抵抗２２０とトランジス
タＱ６，Ｑ７とによりインバータが構成される。第２図
に示すように複数の記憶素子２１０が読取り信号線２１
１が共通に接続されているので、負荷抵抗２２０と複数
の記憶素子内のトランジスタＱ６，Ｑ７とによりＮＯＲ
ゲートが構成される。従って、読取り信号線２１１で共
通に接続され、行選択線１２１に電圧Ｖ_ＳＳが印加され
ている記憶素子２１０の内容が全て“０”である場合の
み読取り信号線２１１の電圧がＶ_ＤＤとなる。すなわ
ち、“１”の読取り信号１１１が発生する。

この記憶素子は通常のアドレスを供給してアクセスする
ＣＭＯＳスタテイックＲＡＭと同じ接続ライン数であ
り、トランジスタが１個多いだけである。従って、従来
の連想記憶素子に比べ、接続ライン数とトランジスタ数
が少なく、価格低下をもたらす。

第４図は第３図に示した記憶素子の他の実現例を説明す
る回路図である。この記憶素子はバイボーラ型のＰＲＯ
Ｍであり、トランジスタ１０のエミッタと読取り信号線
２１１間にヒユーズ４２０が設けられている。この記憶
素子は、第３図に示した記憶素子と異なり、記憶内容を
修正する機能がない。このため、第１〜３図における列
選択線１４１が用意されていない。さらに、第１図にお
ける列デコード手段１４０、読取り信号線２１１は、第
２図と同様に第１図における読取り信号１１１を出力す
る。この記憶素子は、第２図と同様に（２^Ｍ×Ｎ＋１）
行２^Ｋ列のマトリクス状に配列されている。記憶内容
“０”をヒユーズの溶断に対応させる。記憶内容は行選
択線１２１に電源電圧Ｖ_ＤＤを供給することにより、読
取り信号線２１１に読取られる。複数の記憶素子に共通
に接続された読取り信号線２１１には選択された記憶素
子の内容の論理和が出力される。従って、選択された記
憶素子の内容が全て“０”のときにのみ読取り信号線２
１１に“０”の読取り信号１１１が発生する。

この記憶素子を用いた連想記憶装置は登録情報の書換え
ができないが、第３図の記憶素子に比べより大容量の記
憶手段１１０を実現できる。従って、言語翻訳の辞書等
の書換えが不要な応用に適している。

第５図は本発明による連想記憶装置の他の実施例の説明
図である。この連想記憶装置は長大なデータストリーム
を探索情報として入力し、入力されたデータストリーム
内に登録情報に一致するデータがどこに含まれているか
を照合するものであり、第１図に示した連想記憶装置に
対応する連想記憶ユニット５１０と、シリアルに入力さ
れるデータストリームをバラレルに変換し、連想記憶ユ
ニット５１０に入力データ１０１を供給するシフトレジ
スタ５２０とを備えてなる。シフトレジスタ５２０は直
列に接続されたレジスタ５３０で構成される。

探索情報のデータストリームや登録情報はＪ個のＭビッ
トの部分データ５０１を単位として、クロツク信号５３
１に同期して直列に入力される。探索情報や登録情報は
Ｊ×Ｍビット並列に入力される。Ｊ×Ｍビットを８ビッ
トにすると、アスキーコード等で表現された記号単位に
入力され、記号列の照合に便利である。この場合、第５
図ではＪ＝４，Ｍ＝２となり、部分データ５０１及び連
想記憶ユニット５１０への入力データ１０１のビット数
は２ビットとなる。

登録動作ではシフトレジスタ２０に部分データ５０１単
位にクロック信号５３１に同期して登録情報を入力し、
これが完了すると各レジスタ５３０から登録情報が入力
データ１０１として並列に連想記憶ユニット５１０に供
給される。次に登録アドレス１４２と“０”の動作モー
ド信号１０３と“０”の書込み信号１０４とを供給し、
第１図の連想記憶装置と同様に連想記憶ユニットへの登
録動作がなされる。削除動作は動作モード信号１０３を
“１”に換えることにより、登録動作と同様に行なえ
る。但し、登録情報の入力は必要としない。

探索動作ではシフトレジスタ２０に部分データ５０１単
位にクロック信号５３１に同期して探索情報を逐次入力
し、部分データ５０１が入力される毎に各レジスタ５３
０から探索情報として入力データ１０１を並列に連想記
憶ユニット５１０に供給する。入力データ１０１を探索
情報とする連想記憶ユニット５１０での探索動作は第１
図の連想記憶装置と同期に行なわれ、探索情報に一致す
る登録情報が格納されているアドレスを示す探索アドレ
ス情報１５２が出力される。この連想記憶ユニット５１
０での探索動作は探索情報として部分データ５０１を入
力する毎に行なわれる。従って、探索情報をＪ×Ｍビッ
ト移動させながら探索動作を行なう。Ｊ×Ｍビットが１
記号を示すとると、逐次記号をずらしながらの記号列照
合が可能となる。

なお、マスク情報５０２は探索情報の一部のマスクに用
いられ、シフトレジスタ５２０内で探索情報と共に移動
し、マスク信号１０２として連想記憶ユニット５１０に
供給される。登録情報の一部をマスクしての探索動作は
外部から直接マスク信号１０２を供給することで可能と
なる。

この連想記憶装置は探索情報や登録情報を部分データ５
０１毎に直列に入力するため、入力端子数を削減でき
る。また、情報間の区切りが不明確なデータストリーム
を探索情報として取扱うことができ、長大な記号列内の
記号列照合を可能にする。

〔発明の効果〕

以上説明したように本発明による連想記憶装置は所望の
データの格納位置に示すアドレスを供給することにより
アクセスされる通常の記憶素子とほぼ同じセルサイズの
記憶素子を用いた安価な記憶手段１１０で構成できる。
（２^Ｍ×Ｎ＋１）ワード２^Ｋビットの記憶素子を用いて
２^ＫワードＭ×Ｎビットの低価格大容量の連想記憶装置
を構成できる。従って、１メカビットの半導体技術を用
いれば、一例としてＭ＝２，Ｎ＝３２とすると８キロワ
ード６４ビットすなわち５１２キロビットの連想記憶装
置を１チップで実現でき。一般に市販されている半導体
連想メモリの容量が１キロビット以下あるのに比較し、
本発明による連想記憶装置の記憶容量は極めて大きいと
いえる。

また、その連想記憶装置の探索動作や登録動作は１回の
記憶手段１１０のアクセスで完了でき、従来のワードシ
リアル・ビットパラレルあるいはワードパラレル・ビッ
トシリアルの連想記憶装置に比べ高速である。

さらに、探索情報の一部をマスクしての探索動作も可能
である。また、情報間の区切れが不明確なデータストリ
ームを探索情報して逐次入力し、探索情報を移動させて
の探索動作も可能である。このため、探索情報や登録情
報を信号列とすると、言語翻訳やテキストサーチ等で必
要となる記号列照合が可能となる。先に示した１メカビ
ットの半導体技術を用いると、長さ８個の記号列を８千
個１チップに格納でき、１チップ当り８千語を照合可能
な極めて低価格，高速，小型，低消費電力の記号列照合
装置を実現できる。

また、第３図に例として示した記憶素子は従来の連想記
憶素子に比べ、トランジスタ数と接続ライン数が著しく
削減されており、セルサイズを縮小できる。また、第４
図に一例としてした記憶素子は１個のトランジスタで構
成されており、さらにセルサイズを縮小でき、より低価
格、大容量の連想記憶装置を実現できる。

また、この連想記憶装置は複数の記憶素子の読取り信号
の論理積演算を読取り信号線２１１上で行なっている。
記憶手段１１０を行デコード手段１２０毎に分離し、記
憶手段外で読取り信号の理積演算を行なうと、記憶手段
外に設けた論理積手段に読取り信号を導く信号線用の面
積が著しく大きくなる。例えば、８千列の記憶手段を用
いて、各列からの読取り信号線を２ミクロンピッチで配
線しても、１千本の配線に２ミリ副の配線領域を必要と
する。しかしながら、本発明の連想記憶装置では読取り
信号線２１１上で論理積を行なっているため、論理積の
ための特別な配線領域を必要としないため、価格低下を
もたらす。

なお、第３図、第４図に示した記憶素子は一例であり、
他のスタティクックメモリ素子、あるいはＥＰＲＯＭ等
も同様に利用でき、以上の説明は本発明の特許請求の範
囲を限定するものではない。

【図面の簡単な説明】

第１図は本発明による連想記憶装置の一実施例の説明
図、第２図は第１図に用いた記憶手段の一実施例の説明
図、第３図、第４図はカルボン酸塩による連想記憶装置
に用いる記憶素子の回路図、第５図は本発明による連想
記憶装置の他の実施例の説明図。１１０…記憶手段、１２０…行デコー手段、１３０…登
録行駆動手段、１４０…列デコード手段、１５０…出力
手段、２１０…記憶素子、２２０…負荷抵抗、４２０…
ヒューズ、５１０…連想記憶ユニット、５２０…シフト
レジスタ、５３０…レジスタ。

Claims

【特許請求の範囲】

【請求項１】情報を記憶する気憶セルと、気憶セルへの
書込みデータと読取り指示とを共用する行選択線と、記
憶セルへの書込みを指示する列選択線と、読取り信号検
出線と、行選択線上の書込みデータを列選択線により選
択的に記憶セルに供給する書込み選択トランジスタと、
行選択線により記憶セルの内容を選択的に読取り信号検
出線に出力する読取り選択トランンジスタとを備え、隣
接する行の記憶素子の読取り選択トランジスタの出力を
共通に前記読取り信号検出線に接続して成る連想記憶素
子を用いたことを特徴とする連想記憶装置。