SU809376A1 - Ассоциативный запоминающийэлЕМЕНТ - Google Patents

Description

(54) АССОЦИАТИВНЫЙ ЗАПОМИНАЮЩИЙ ЭЛЕМЕНТ

I

Изобретение относнгс  к запоминающим устройствам.

Известен ассоциативный запоминающий элемент, содержащий триггер, адресную шину, элементы управлени  записью, разр дные шины нул  и единицы, элементы управлени  считыванием, логический вход и выход  чейки, шину нулевого потенциала , инвертор, восстанавливающий вентиль, ключевой вентиль, логический элемент ИЛИ-НЕ и параллельно соединенные чередаюшие вентили l.

Недостатком этого ассоциативного запоминающего элемента  вл етс  большое число логических элементов и св зей, что усложн ет  чейку и матрицу ассоциативной пам ти.

Наиболее близким техническим решением к предлагаемому изобретенвпо  вл етс  запоминающий элемент асссщиативнсЛ матрицы, содержащий триггер с двум  входными схемами И, две схемы И считывани  информации, схему ИЛИ, схему НЕ, две выходньос схемы И, две вы«

ходаых схемы ИЛИ, п ть входаых и п ть выходных шин Г2.

Недостатком этот-о элемента ассоциативной матрицы  вл етс  большое число лс : ических элементов и св зей, что усложн ет  чейку и матрицу ассоа ативноА пам ти и снижает быстродействие асс  ватввного щэооессора при выпопненин операций чтени  и асссщнативного поиска.

Цель изобретени  - повышение быстро действи  ассоциативного запоминающего элемента.

Поставленна  цель достигаетс  тем, что в ассоциативный запоминающий элемент , содержащий триггер, четьцзе элемента И и первый элемент ИЛИ, причем выходы первсжо   второго элементов И подключены соответственно к ёдвйнчному и нулевому входам триггера, единичный и нулевсй выходы которого соединены соответственно с первыми входами третьего и четвертого элементов И, выходы которых подключены соответственно к первому и второму входом первого эле-

мента ИЛИ, первые входы первсго и второго элементов И и третий вход первого элемента ИЛИ соединены соответственно с первыми входом и выходом, со вторыми входом и выходом и третьими входом и выходом accouHaTHBHWO запоминающего элемента, введены второй элемент ИЛИ и п тый элемент И, первый и второй входы которого подключены соответственно к выходу первого элемента ИЛИ и четвертому выходу н к четвертому входу ассоциативного запоминающего элемента, выход второго элемента ИЛИ соединен со вторым входом третьего элемента И, а первый и второй входы подключены соответственно к п тым входу и выходу и к первым входу н выходу ассоциативного запоминающего элемента , втqDoй, третий и четвертый входы первого элемента И и второй вход втфого элемента И соединены соответственно с шестым входом и выходом, со вторыми входом и выходом, с седьмыми входом и выходом и с восьмыми входом и выходом ассоциативного запоминающего элемента, а выход п того элемента И и епи 1ичный выход триггера соответственно с дев тым и с дес тым выходами ассоциативного запоминающего элемента.

На фиг. 1 изображена структурна  схема предлагаемого ассоциативного запоминающего элемента; на фиг. 2 - фунциональна  схема ассоциативного процессора , в котором примен етс  предлагаемый элемент.

Предлагаемый элемент содержит (фиг, 1 и фиг. 2) входы 1-8, выходы 9-18, триггер 19, первый 20, второй 21, третий 22, четвертый 23 и п тый 24 элементы И, первый 25 и второй 26 элементы ИЛИ.

Выходы первого 2О и второго 21 элментов И подключены соответственно к единичному и нулевому входам триггера 19, единичный и нулевой выходы которого соединены соответственно с первыми входами третьего 22 и четвертого 23 элементов И, выходы которых подключены соответственно к первому и второму входам первого элемента 25 ИЛИ, Первые входы первого 2О и второго 21 элементов И и третий вход первого элемента 25 ИЛИ соединены соответственно с первыми входом 1 и выходом 9, со вторыми входом 2 и выходом 1О и третьими входом 3 и выходом 11 ассоциативного запоминающего элемента . Первый и второй входы п того

элемента 24 И подключены соответственно к .выходу первого элемента 25 ИЛИ и четвертому выходу 12 и к четвер- тому входу 4 ассоциативного запоминающего элемента. Выход второго элемента 26 ИЛИ соединен со вторым входом третьего элемента 22 И, а первый и второй входы подключены соответственно к п тым входу 5 и выходу 13 и к первым входу 1 иВЫХОДУ 9 ассоциативного запоминающего элемента. Второй, третий и четвертый входы первого элемента 20 И и второй вход второго элемента 21 И соединен соответственно с шестыми входом б и выходом 14, со вторыми входом 2 и выходом 10, с седьмыми входом 7 и выходом 15 и с восьмыми входом 8 и выходом 16 ассоциативного запоминающего элемента. Выход п того элемента 24 И и единичный вьсход триггера 19 соединен соответственно с дев тым 17 н с дес тым 18 выходами ассоциативного запоминающего элемента.

Claims (2)

1. Ассоциативный процессс э содержит {фиг. 2) ассоциативные запоминающие элементы 27, накопитель 28, представл ющий собой матрицу, блок 29 местного управлени , третий ЗО, четвертый 31 и п тый 32 элементы ИЛИ, элемент 33 НЕ и щестой 34 элемент И ЛИ-по числу строк матрицы накопител , вход щие в блок местного упраншени , шину 35 записи, блоки 36 ввода и выводы 37 информации . Первый 9, третий 11 и восьмой 16 выходы каждого предыдущего ассоциативного запоминающего элемента 27, кроме первого, соединены соответственно с первым 1, с третьим 3 и восьмым 8 входами последующего в столбце матрицы накопител  28 ассоциативного запоминающего элемента 27, кроме последнего . Второй 1О, п тый 13, шестой 14, седьмой 15 и дев тый 17 выходы каждого предыдущего ассоциативного запоминающего элемента 27 подключены соответственно ко второму 2, к п тому 5, к шестому 6, к седьмому 7 и к четвертому 4 входам последующего в строке накопител  28 ассоциативного запоминающего элемента 27, кроме вход щих в 50 первый столбец накопител  28. Второй 2, щестой 6, и седьмой 7 входы и дес тый 18 выход каждого ассмхиативного запоминающего элемента 27 первого столбца накопител  28 соединен соответственно 55 с вькодами третьего ЗО, четвертого 31 и п того 32 и со входом шестого 34 элементов ИЛИ, Первые 1, третьи 3 и восьмые 8 входы ассоциативных запоминающих элементов 27 первой строки накопител  28 подключены к выходам блсжа 36 ввода. Первый вход третьего элемента ЗО ИЛИ соединен с выходом элемента 33, вход которого подключен к выходу шестого элемента 3 t ИЛИ своей строки накопител  28 и к первому входу п того элемента 32 ИЛИ следующей строки накопител  28. Один из входов четвертого элемента 31 ИЛИ соединен со вторыми входами третьего ЗО и п того 32 элементов ИЛ Элемент работает следующим образом Предлагаемый ассоциативный запомин ющий элемент позвол ет реализовать ассоциативный процессор (фиг.2), имеющий п ть режимов работы запись с опросом, запись без опроса, чтение, ассоциативны поиск и поиск максимума. Работу ассоциативного запоминающего элемента рассмотрим на прикгерах выполнени  записи без предварительного опроса и ассоциативното поиска. Записыв емое слово подаетс  на входы первой строки матрицы 28 таким образом, что пр мой кбд каждого разр да слова посту пает на первый вход 1, а обратный код этого же разр да - на восьмой вход 8 ассоциативного запоминающего элемента 27 соответствующего столбца накопител  28. Запись без предварительного опроса матрицы накопител  28 производитс  пр поступлении новой информации, котора  должна быть записана любую свободную строку матрицы накопител  28. В каждой из зан тых информацией строк матрицы накопител  28 единичный сигнал триггера 19 какого-либо из ассо циативных запоминающих элементов 27, аройд  с выхода 18 через шестой элемент 34 ИЛИ, проинвертнруетс  элементом 33 НЕ. При этом через третий элемент 30 ИЛИ на вход 2 каждого из ассоциативных запоминающих элементов 27 данной строки будет подан нулевой сигна который закроет дл  записи информации первый 20 и второй 21 элемент И всех ассоциативных запоминающих элементов 27 этой строки. Одновременно этот же сигнал поступает на седьмые входы 7 ассоциативных запоминающих элементо 27 следующей строки, разреша  запись в нее информации. Если эта строка нако пител  28 свободна от инфс мацин, тонулевые сигналы с выходов триггеров 19 через выходы 18 ее ассоциативных элементов пройдут как сигналы обратной СВЯЗИ 1 на вторые 2 входы своей Ьтроки , разреша  запись информации в нее. Эти же нулевые сигналы с входов триггеров 19 через шестые 34 и п тые 32 элементы ИЛИ пройдут на седьмые 7 входы ассоциативных запоминающих элементов 27 следующей строки и закроют ее дл  записи информации. Одновременно с шины записи 35 на вход четвертого элемента З; ИЛИ подаетс  единичный сигнал Запись, проход щий на входы 6 всех ассоциативных запоминающих элементов 27. При этом открыта дл  записи только перва  после зан той свободна  строка накопител  28, в которую и будет записана информаци  без предварительного опроса накопител  28. При ассоциативном поиске разр ды признака опроса подаютс  с блока 36 вводана входы нижней строки накопител  28 таким образом, что пр мой код каждого разр да признака опроса подаетс  на вход 1, а обратный код этого же разр да - на вход 8 соответствующего столбца накопител  28. Маскирование опроса производитс  путем подачи сигнала на входы 3 соответствующих столбцов матрицы 28. На все входы 4 левого столбца накопител  28 подаетс  сигнал . При этом сигнал по витс  на выходах 17. правого столбца матрицы в тех и только тех строках, в которьсх содержимое всех незамаскированных разр дов совпадает с кодами соответствующих разр дов признака опроса.-. Технико-экономическое преимущество предлагаемого ассоциативного запоминающего элемента заключаетс  в том, что он позвол ет реализовать режим записи информации в свободную строку накопител  без предварительного опроса всего накопител , а также в сокращении числа логических элементов по сравнению с известным элементом, за счет чего повышаетс  быстродействие при выполнении операций записи н ассоднативного поиска накопителе. Формула изобретени  АссоциативньЕЙ запоминающий элемент, содержащий триггер, четыре элемента И и первый элемент ИЛИ, причем выходы первого и второго элементов И подключены соответственно к единичному и нулевому входам триггера, единичный н нуле- ой выходы KOTojioro соединены соответстВ6ННО с первыми входами трегьего и четвертого элемента И, выходы которых подклкгчены соответственно к первому и второму входам первого элемента ИЛИ, первые входы первого и второго элементов И и вход первого элемента ИЛИ соединены соответственно б первыми входом в выходом, со вторыми входом и выходом и с третьими вводом и выходом ассоаватйвного запоминающего элемента, отличающийс  тем, что, с целью повышени  быстродействи  еж содержит второй элемент ИЛИ и п тый элемен И, первый и второй входы которого подключены соответственно к выходу первого элемента ИЛИ и четвертому выходу и к четвертому входу ассоциативного запоминающего элемента, выход второго элемента ИЛИ соединен со вторым входом третьего элемента И, а первый и второй входы подклютены соответственно к п ты

   9 3

   (put.f входу н выходу и к первым входу и выходу ассоциативного запоминающего элемента , второй, третий и четвертый входы первого элемента И и второй вход второго элемента И соединены соответственно с шестым входом и выходом, со вторыми входом и выходом, с седьмыми входом и вькодом и с восьмь1ми входом и выходом ассоциативного запоминающего элемента, а выход п того элемента И и единичный .вькод триггера - соответственно с дев тым и с дес тым выходами ассоциативнсго запоминающего элемента. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 513393, кл. Q 11 С 15/ОО 1974.
2. 2.Авторское свидетельство СССР № 478297, кл. Q Об Р 1/ОО, 1973 (прототип).