JPS58211392A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58211392A JPS58211392A JP57092928A JP9292882A JPS58211392A JP S58211392 A JPS58211392 A JP S58211392A JP 57092928 A JP57092928 A JP 57092928A JP 9292882 A JP9292882 A JP 9292882A JP S58211392 A JPS58211392 A JP S58211392A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置に係り、特にスタティック型Ｒ
ＡＭ （ランダムアクセスメモリ）に関する。
ＡＭ （ランダムアクセスメモリ）に関する。
第１図は、スタティック型ＲＡＭにおける記憶セルの典
型的な接続例を示すものである。すなわち、ｌおよび２
はそれぞれインバータ、３および４はそれぞれ伝達ダー
ト、５および６はー対のデジットＩＶｉ！（ビットｆｒ
Ｍ）、７はソー ド蛛である。
型的な接続例を示すものである。すなわち、ｌおよび２
はそれぞれインバータ、３および４はそれぞれ伝達ダー
ト、５および６はー対のデジットＩＶｉ！（ビットｆｒ
Ｍ）、７はソー ド蛛である。
このような記憶セルがたとえば４（ＪＸ４夕１」にマト
リクス配置されて構成された記憶ヒルプレイを有するス
タティック型ＲＡＭの資部７４−第２区１に示す。８は
行デコーダであり、上目己Ｒ＆％１はｌワードか４ビツ
トで構成されており、イの動作様式は周知であり、ここ
では触れない。なお、Ｆ／Ｆは前６己インバータ１およ
び２０相Ｍ ｍ統よりなるフリッ１フロッゾ回路である
。
リクス配置されて構成された記憶ヒルプレイを有するス
タティック型ＲＡＭの資部７４−第２区１に示す。８は
行デコーダであり、上目己Ｒ＆％１はｌワードか４ビツ
トで構成されており、イの動作様式は周知であり、ここ
では触れない。なお、Ｆ／Ｆは前６己インバータ１およ
び２０相Ｍ ｍ統よりなるフリッ１フロッゾ回路である
。
上述したような第２図のＲＡＭは、たとえ＆ｊマイクロ
コンピュータのＣＰＵにおいてＡＬＬ’（演算装置）に
供される演算数データを一時記憶するだめのレノスタフ
アイルとして便用さねる。すなわち、−ｈ記ＲＡＭにお
ける４ワー ド中の２ワードを演′Ｊ７４．畝データと
してＡＬＬＩ ＆′Ｃ与える場合、先ず第１の演Ｊｌ数
となる１ワードガータを読み出して適当な一時しノスタ
にｄ己１．はし、次に第２の演算数となる１ワードｒ−
夕を直み出し、このデータと萌６己一時レノスタの＋３
ｅ ｊ江；ｒ”−夕とをＡＬＵに与えることにより、Ａ
ＬＵで論理演算が実行される。
コンピュータのＣＰＵにおいてＡＬＬ’（演算装置）に
供される演算数データを一時記憶するだめのレノスタフ
アイルとして便用さねる。すなわち、−ｈ記ＲＡＭにお
ける４ワー ド中の２ワードを演′Ｊ７４．畝データと
してＡＬＬＩ ＆′Ｃ与える場合、先ず第１の演Ｊｌ数
となる１ワードガータを読み出して適当な一時しノスタ
にｄ己１．はし、次に第２の演算数となる１ワードｒ−
夕を直み出し、このデータと萌６己一時レノスタの＋３
ｅ ｊ江；ｒ”−夕とをＡＬＵに与えることにより、Ａ
ＬＵで論理演算が実行される。
ところで、上記ＲＡＭ内の２ワードをそれぞれ演算数デ
ータとして′ＡＬＵに供する場合は、各ワードデータの
絖み出し動作が直列に２回行われる必要があり、このた
めＣＰＵの演鼻速吸が制約されている。また、第１ Ｌ
ＩＪＩ目に絖与出された演算数データを６己憶するだめ
の一時し・ノスタが必要であり、ＡＬＵの構成が伏雑に
なっている。
ータとして′ＡＬＵに供する場合は、各ワードデータの
絖み出し動作が直列に２回行われる必要があり、このた
めＣＰＵの演鼻速吸が制約されている。また、第１ Ｌ
ＩＪＩ目に絖与出された演算数データを６己憶するだめ
の一時し・ノスタが必要であり、ＡＬＵの構成が伏雑に
なっている。
本発明は上記の事ｆＰｆ ＶＣｍみてなされたもので、
任意の２つのワードデータを同時に絖み出すことおよび
ワードデータの誉き込みがｏＪ能であり、Ｅ８己２ワー
ドデータの続出所要時間を従来の１ワードデータの２回
の繰り返し時間に比べて短縮でき、しかも２ワードの読
み出しデータを演−数データとする演算処理装置に供す
る場合に当該装置の処理速度の向上および構成の簡略化
を図り侍る半導体記憶装置を提供するものである。
任意の２つのワードデータを同時に絖み出すことおよび
ワードデータの誉き込みがｏＪ能であり、Ｅ８己２ワー
ドデータの続出所要時間を従来の１ワードデータの２回
の繰り返し時間に比べて短縮でき、しかも２ワードの読
み出しデータを演−数データとする演算処理装置に供す
る場合に当該装置の処理速度の向上および構成の簡略化
を図り侍る半導体記憶装置を提供するものである。
すなわち、本発明の半導体阻： ｉ羞ｋ 直は、マトリ
クス配置されるスタティック型ｓ＋： １：ｕセルにお
ける一対の伝達グ°−トの各ゲート亀惨をそれぞれ対応
して第１．第２のワード線に接続し、Ａｉｌ記マヒマト
リクス配置ける各行の第１の１ノー ド勝および第２の
ワード線を別々Ｖ（第１．第２の行選択手段により選択
することを％承とするものである。
クス配置されるスタティック型ｓ＋： １：ｕセルにお
ける一対の伝達グ°−トの各ゲート亀惨をそれぞれ対応
して第１．第２のワード線に接続し、Ａｉｌ記マヒマト
リクス配置ける各行の第１の１ノー ド勝および第２の
ワード線を別々Ｖ（第１．第２の行選択手段により選択
することを％承とするものである。
これによって、データ絖み出し７時１ｔＣ２１園の行選
択手段により互いに異なるあるい（ｌユ同一の任意の２
つのアドレスを同時に指足し、−こイーｔ１それのワー
ドデータを同時に試み出すことか口」吐になり、またデ
ータ書き込み時に１１１犯２１圏のＣｒ選択手段により
同一のアドレスを同時に３ｓ定して１つのワードデータ
を誉き込むことか口」口りになる。したがって、２ワ一
ド分のデータ続出Ｆ９ｒｓ時間が使米の１ワ一ド分のデ
ータ肌出鞘間で肯むので、従来に比べて続出時間が短材
＝ａねる。
択手段により互いに異なるあるい（ｌユ同一の任意の２
つのアドレスを同時に指足し、−こイーｔ１それのワー
ドデータを同時に試み出すことか口」吐になり、またデ
ータ書き込み時に１１１犯２１圏のＣｒ選択手段により
同一のアドレスを同時に３ｓ定して１つのワードデータ
を誉き込むことか口」口りになる。したがって、２ワ一
ド分のデータ続出Ｆ９ｒｓ時間が使米の１ワ一ド分のデ
ータ肌出鞘間で肯むので、従来に比べて続出時間が短材
＝ａねる。
また、絖み出された２ワでドデータそれぞれを演算数デ
ータとして演算処理装置に供する場合に、一時レジスタ
を会費としなくなるので処理速匿の向上および構成の簡
略化かｕＪ症となる。
ータとして演算処理装置に供する場合に、一時レジスタ
を会費としなくなるので処理速匿の向上および構成の簡
略化かｕＪ症となる。
以下、図面を６照して不発曲の一実識例全祥細に説明す
る。第３図μ、スタティック型記憶セルかたとえば４行
×４列のマトリクス配置された記憶セルアレイを南する
４ビツト×４ワードのスタティック型ＲＡＭ （ｌ−Ｃ
ＰＵのレノスタフアイルとして使用した場合の構成例を
ホしている。
る。第３図μ、スタティック型記憶セルかたとえば４行
×４列のマトリクス配置された記憶セルアレイを南する
４ビツト×４ワードのスタティック型ＲＡＭ （ｌ−Ｃ
ＰＵのレノスタフアイルとして使用した場合の構成例を
ホしている。
上記記１．＠セルは、たとえば第４図にボすように構成
されており、Ｆ／Ｆはぞれぞれｈｔｏｓ （絶縁ｒ−ト
型）トランジスタを用いた相補型めるい１１ ｇ／Ｄ
（エンノ・ンスメント／−ｆプレッション）型ろるいは
Ｅ／Ｒ（エンノ・ンスメン［／抵抗）型のインバータ９
．ｌＯか相互接続されて形成されたフリッデフロッゾ回
路、１ノおよび１２は上ｉ己インバータ９，１０の谷出
力端にそれぞれの一端が接続されたＭＯＳ トランジス
タよりなる伝−４）１′ｈ−トである。そして、１３お
まひ１４は同一列の記憶セルそれぞれにおＶする伝達グ
゛−ト１１．１２の各他端に対応し、て共通Ｖ（接続さ
ハた一対のデジット線、１５および）６はｌｂｊ ・イ
エの記憶セルそねそれにおける伝達り”−トＪノ。
されており、Ｆ／Ｆはぞれぞれｈｔｏｓ （絶縁ｒ−ト
型）トランジスタを用いた相補型めるい１１ ｇ／Ｄ
（エンノ・ンスメント／−ｆプレッション）型ろるいは
Ｅ／Ｒ（エンノ・ンスメン［／抵抗）型のインバータ９
．ｌＯか相互接続されて形成されたフリッデフロッゾ回
路、１ノおよび１２は上ｉ己インバータ９，１０の谷出
力端にそれぞれの一端が接続されたＭＯＳ トランジス
タよりなる伝−４）１′ｈ−トである。そして、１３お
まひ１４は同一列の記憶セルそれぞれにおＶする伝達グ
゛−ト１１．１２の各他端に対応し、て共通Ｖ（接続さ
ハた一対のデジット線、１５および）６はｌｂｊ ・イ
エの記憶セルそねそれにおける伝達り”−トＪノ。
１２の各ケ゛−ｈ ′に極に対応して共曲に接続された
第１のワード線および第２のワー 【祢である。
第１のワード線および第２のワー 【祢である。
すなわち、第４図の記１はセルは、＠１σ）ワード嶽１
５全選択し７て伝達’ｙ’−ト１１を開くことによって
、デソソト？ＩＭＪＪからのデーターき込みあるいはデ
ジット線１３へのデータ欣み出し７が可能でめり、また
第２のワード線１６を選択して伝達ダート１２を開くこ
とによって、ブ′ノ。
５全選択し７て伝達’ｙ’−ト１１を開くことによって
、デソソト？ＩＭＪＪからのデーターき込みあるいはデ
ジット線１３へのデータ欣み出し７が可能でめり、また
第２のワード線１６を選択して伝達ダート１２を開くこ
とによって、ブ′ノ。
ト縁Ｊ４からのデータ讐き込みあるいはノ′ノット線１
４への反転データ読み出しが口ｊ龍となっている。この
場合、第１のワード＠１５ネーよぴ第２のワード＠ ２
６ （！−各別に選択し＋＠イ）もので、これらを同時
にあるいはいずｔしか一乃を通抗し、あるいは両方とも
ＡｆＲＬないでおくことが目」能である。
４への反転データ読み出しが口ｊ龍となっている。この
場合、第１のワード＠１５ネーよぴ第２のワード＠ ２
６ （！−各別に選択し＋＠イ）もので、これらを同時
にあるいはいずｔしか一乃を通抗し、あるいは両方とも
ＡｆＲＬないでおくことが目」能である。
このような配置、はセルを用いた第３図のＲＡＭでは、
第ｌのワード〜ノ５（７５，〜１５４）を第１の何デコ
ーダ２１に＋ｌｃ瞑し、第２のワード線１６（Ｉ６１〜
１６４）を第２の行７Ｊ：Ｊ−ダ２２に接続している。
第ｌのワード〜ノ５（７５，〜１５４）を第１の何デコ
ーダ２１に＋ｌｃ瞑し、第２のワード線１６（Ｉ６１〜
１６４）を第２の行７Ｊ：Ｊ−ダ２２に接続している。
そして、デノット模ｉ、イ（ｚ、ｙｌ〜１３４）および
１４（Ｊ４．〜１４．）の各出力側をそれぞれ対応して
センスアン！回路２３１〜２３４および２４、〜２４４
の各入力端に接続し、ピノｙト栴１４ｔ〜１４４に対応
するセンスアング回路２４１〜２４４の各出力端をそれ
ぞれ対応してインバータ回路２５１〜２５４の入力端に
接続している。筐だ、前６己デジツ） ｈｌ ’＋〜１
３４および１４１〜１４４の各人力狙１］γｒ−夕７さ
込み回路２６（こ１１にはデジット）腺プリチャージ回
路もコ壕れている）に接続している。
１４（Ｊ４．〜１４．）の各出力側をそれぞれ対応して
センスアン！回路２３１〜２３４および２４、〜２４４
の各入力端に接続し、ピノｙト栴１４ｔ〜１４４に対応
するセンスアング回路２４１〜２４４の各出力端をそれ
ぞれ対応してインバータ回路２５１〜２５４の入力端に
接続している。筐だ、前６己デジツ） ｈｌ ’＋〜１
３４および１４１〜１４４の各人力狙１］γｒ−夕７さ
込み回路２６（こ１１にはデジット）腺プリチャージ回
路もコ壕れている）に接続している。
そして、上記ＲＡＭからのデータ祈み出し出力、すなわ
ちセンスアン！回路２３１〜２３４の各出力およびイン
バータ回路２５．〜２５４の各出力をそれぞわ対応して
ＡＬＵ ２７の第１人力データおよび第２人力データと
して害さ、このＡＬＵ ２７の出力をラッチ回路２８で
フッナし、このフッナ゛出力を前ｄ己データ誉き込み回
Ｍ ２６ Ｖ）人力として導くように接続している。
ちセンスアン！回路２３１〜２３４の各出力およびイン
バータ回路２５．〜２５４の各出力をそれぞわ対応して
ＡＬＵ ２７の第１人力データおよび第２人力データと
して害さ、このＡＬＵ ２７の出力をラッチ回路２８で
フッナし、このフッナ゛出力を前ｄ己データ誉き込み回
Ｍ ２６ Ｖ）人力として導くように接続している。
次に、第３凶の動作を説明する。ガータのｍｔみ出しに
際して、第１の行デコーダ２ノおよび第２の行デコーダ
２２にそれぞｆｒアドレス１８易が与えられる。いま、
第１のイエデコーダ２ノのアドレス信号入力と第２の行
デコーダ２２のアドレス信号人力とが異なる場合、第ｌ
のイｉｆコーダ２ノにより選択される￥ｆ疋のワード勝
１５に接続された記憶セル群からデノッ）＋ｍＪ：（ｘ
〜１３４へ１ワ一ド分のデータが読み出さｔしてセンス
アンゾ回路２３１〜２３４によりセンスされ、同時に第
２の行デコーダ２２により逍りくされる特定のワード線
１６に接続された自己１．リセル肝からデジ、ト線１４
１〜１４４へ１ワ一ド分の反転データが読み出されてセ
ンスアン！回路２４１〜２４４によりセンスされたのち
、インバータ回船２５１〜２５４により他社が反転され
る。すなわち、互いに異なるアドレスの２ワードデータ
か同時に出力することになる。これに対して、前記各行
デコーダ２１．２２のアドレス信号人力が同じＪ！ｈ台
には、名付デコーダ２１．２２により同じアドレスの一
対の％足のワード線１５ 、 Ｊ ６か選択され、これ
に接続された０己１．鹸セル群からデソノト線）３１〜
１３４および１４１〜ノ４４へそ！１ぞれｌワー ド分
の相互反転関係にあるデータが読み出され、センスアン
ゾ回路２．’ｌｌ〜２３４お↓ひインバータ回路２５、
〜２５４からそれぞれ同じ１ワードデータが１町時に出
力するようになる。このように、同時Ｋａｊｃみ出され
た互いに異なるあるいは同じ谷ワードデータはＡＬＵ
２７に同時に入力して論８１！演算処理され、演算結果
はラッチ回路２８にラッチされる。
際して、第１の行デコーダ２ノおよび第２の行デコーダ
２２にそれぞｆｒアドレス１８易が与えられる。いま、
第１のイエデコーダ２ノのアドレス信号入力と第２の行
デコーダ２２のアドレス信号人力とが異なる場合、第ｌ
のイｉｆコーダ２ノにより選択される￥ｆ疋のワード勝
１５に接続された記憶セル群からデノッ）＋ｍＪ：（ｘ
〜１３４へ１ワ一ド分のデータが読み出さｔしてセンス
アンゾ回路２３１〜２３４によりセンスされ、同時に第
２の行デコーダ２２により逍りくされる特定のワード線
１６に接続された自己１．リセル肝からデジ、ト線１４
１〜１４４へ１ワ一ド分の反転データが読み出されてセ
ンスアン！回路２４１〜２４４によりセンスされたのち
、インバータ回船２５１〜２５４により他社が反転され
る。すなわち、互いに異なるアドレスの２ワードデータ
か同時に出力することになる。これに対して、前記各行
デコーダ２１．２２のアドレス信号人力が同じＪ！ｈ台
には、名付デコーダ２１．２２により同じアドレスの一
対の％足のワード線１５ 、 Ｊ ６か選択され、これ
に接続された０己１．鹸セル群からデソノト線）３１〜
１３４および１４１〜ノ４４へそ！１ぞれｌワー ド分
の相互反転関係にあるデータが読み出され、センスアン
ゾ回路２．’ｌｌ〜２３４お↓ひインバータ回路２５、
〜２５４からそれぞれ同じ１ワードデータが１町時に出
力するようになる。このように、同時Ｋａｊｃみ出され
た互いに異なるあるいは同じ谷ワードデータはＡＬＵ
２７に同時に入力して論８１！演算処理され、演算結果
はラッチ回路２８にラッチされる。
また、上ＡＩ２ ＡＬＵ ２７の演算結果である１ワー
ドデータの書き込みに際しては、１−ＩＩＪ記各行デコ
ーダ２１．２２に互いに同じアドレス信刀が入力し、同
じアドレスが指定される。そして、この指定されたアド
レスのｄｒ２憶セル群に＠百己誓き込み回路２６からそ
れぞれ一対のデノット線（Ｊ ３ｉ 、 ７ ４．
） 〜（ノー３４ 、ｘ４ ） を逍 Ｌ （信１
！１−反転の関係にある２１直伯号が省き込よ７＋る。
ドデータの書き込みに際しては、１−ＩＩＪ記各行デコ
ーダ２１．２２に互いに同じアドレス信刀が入力し、同
じアドレスが指定される。そして、この指定されたアド
レスのｄｒ２憶セル群に＠百己誓き込み回路２６からそ
れぞれ一対のデノット線（Ｊ ３ｉ 、 ７ ４．
） 〜（ノー３４ 、ｘ４ ） を逍 Ｌ （信１
！１−反転の関係にある２１直伯号が省き込よ７＋る。
上述し／こように第３図におｔブａ、 ＲＡ［＼Ｉ （
Ｊ工ｔ１ば、任意の２つのワードデータを同時に２１園
ｔｈ行デコーダからの指定により直り出−ＩことかｕＪ
能である。このため、２ワード７′〜りの続出１．９１
要時間を短縮でき、し２かも２つのｊ〕−１・゛データ
をＡＬＵへ同時にかつ直接に供することができるので、
ＣＰＵの演昇速度が向上す４）と共←で 一時レジスタ
が省略可能となりＡＬＵの＋Ｓ成が開船化いれる。
Ｊ工ｔ１ば、任意の２つのワードデータを同時に２１園
ｔｈ行デコーダからの指定により直り出−ＩことかｕＪ
能である。このため、２ワード７′〜りの続出１．９１
要時間を短縮でき、し２かも２つのｊ〕−１・゛データ
をＡＬＵへ同時にかつ直接に供することができるので、
ＣＰＵの演昇速度が向上す４）と共←で 一時レジスタ
が省略可能となりＡＬＵの＋Ｓ成が開船化いれる。
なお、−叡に抜数ワードから構成さｉｔている記憶装置
内の２ワード１ｉ１に論理阪噂を地し７、纜のホ占果を
同一す己１、はｋｃ酋内に６ｃ憶さｆるＣ１）Ｕの・１
令は、レジスタ・レジスタ間−１＋５ 、、Ｉ−ｉと称
さ才するもので、その屓算粕来は破演簀叡と同一 ビッ
ト艮の１ワ一ド分である。したがって、弓、３区：の構
成によれば上８１： 叩”ｍを重速？（表千工できを、
ことになり、またＲＡＭ・＼のデーターＩＩＦき込み動
作時ｅ１、大なる２つのアドレスをｆ’Ｆｉ定するビ・
女＆Ｊ： ｉｚ ＜、１１ｊ述したように１つのアドレ
スケ２１園のｒコーグから同時に（１定すれはよい。
内の２ワード１ｉ１に論理阪噂を地し７、纜のホ占果を
同一す己１、はｋｃ酋内に６ｃ憶さｆるＣ１）Ｕの・１
令は、レジスタ・レジスタ間−１＋５ 、、Ｉ−ｉと称
さ才するもので、その屓算粕来は破演簀叡と同一 ビッ
ト艮の１ワ一ド分である。したがって、弓、３区：の構
成によれば上８１： 叩”ｍを重速？（表千工できを、
ことになり、またＲＡＭ・＼のデーターＩＩＦき込み動
作時ｅ１、大なる２つのアドレスをｆ’Ｆｉ定するビ・
女＆Ｊ： ｉｚ ＜、１１ｊ述したように１つのアドレ
スケ２１園のｒコーグから同時に（１定すれはよい。
また、第３図の実施νりは本発明のＲＡＭをＡＬＵのた
めのレジスタファイルとし２て波相したが、本発明の記
惜装筐は記憶している任意の２つのワードデー夕を演真
の対象とする全てのａｌｔ、其処か 理装置１（上６じＡＬＵとが並列乗算器など）のいずれ
かに結合することによって、そのデータ処理速度の同上
およびその構成の閉略化を図ることかできる。
めのレジスタファイルとし２て波相したが、本発明の記
惜装筐は記憶している任意の２つのワードデー夕を演真
の対象とする全てのａｌｔ、其処か 理装置１（上６じＡＬＵとが並列乗算器など）のいずれ
かに結合することによって、そのデータ処理速度の同上
およびその構成の閉略化を図ることかできる。
上述したように本発明の半４体配、１．！、装置によれ
は、１ｉ：意の２つのワードデー夕を同時に読み出すこ
とおよびワードデー夕の畜き込みが口■能であり１．−
Ｅｄ己２ワードデータのｄコ出所髄時闇を従来の１ワー
ドデーターしみ出しの２回の繰り返し時間に比べて短縮
でき、しかも２ワードの読み出しデータ紫屓典処理装置
に供する場合に当該表置の処理速度の向上および構成の
簡略化を図ることができるオリ点がある。
は、１ｉ：意の２つのワードデー夕を同時に読み出すこ
とおよびワードデー夕の畜き込みが口■能であり１．−
Ｅｄ己２ワードデータのｄコ出所髄時闇を従来の１ワー
ドデーターしみ出しの２回の繰り返し時間に比べて短縮
でき、しかも２ワードの読み出しデータ紫屓典処理装置
に供する場合に当該表置の処理速度の向上および構成の
簡略化を図ることができるオリ点がある。
第１図はスタＴイック型糺憶セルｑノ典型的な構成例を
示す図、第２図は従来０４ビット×４ワードのスタディ
ツク型Ｒ靜１（１）四部を小ｆ桐戚説明図、第３図は本
発明の十専俸６巳１恩鰍賑の一実施しリに係る４ビツト
×４ワー）゛のスタブイック梁ＲＡ〜１の一比、用ψり
をホす偶奴説明凶、化４図は第３図の安部（＋−取り出
し−Ｃ示う°鵠成胱例図である。 Ｆ／Ｆ・・フリツノフロラ’ｚ９ 、ｌｏ・・インバ
ータ、１１．１２・・・伝達ゲート、 １３（ｌＪｌ〜１３ａ１ ．１４（１４Ｈ〜ｌ ４４
） ・ｆノ、ト祢、ｌ ５（） ５１〜７ ５４ ）
、 ノ ｔ；（Ｊ ｂｌ 〜） ６４ ） ・ノ
ー トイ痢−１２１，２２・・・付デコーダ、 ２３１〜２３４．２４１〜２４４・・・センスアンノ回
艷、２６・・・ｒ−夕４さ込み回路。 出願人代理人 弁理士 釣 江 武 ン）第１図 第４図 第３図
示す図、第２図は従来０４ビット×４ワードのスタディ
ツク型Ｒ靜１（１）四部を小ｆ桐戚説明図、第３図は本
発明の十専俸６巳１恩鰍賑の一実施しリに係る４ビツト
×４ワー）゛のスタブイック梁ＲＡ〜１の一比、用ψり
をホす偶奴説明凶、化４図は第３図の安部（＋−取り出
し−Ｃ示う°鵠成胱例図である。 Ｆ／Ｆ・・フリツノフロラ’ｚ９ 、ｌｏ・・インバ
ータ、１１．１２・・・伝達ゲート、 １３（ｌＪｌ〜１３ａ１ ．１４（１４Ｈ〜ｌ ４４
） ・ｆノ、ト祢、ｌ ５（） ５１〜７ ５４ ）
、 ノ ｔ；（Ｊ ｂｌ 〜） ６４ ） ・ノ
ー トイ痢−１２１，２２・・・付デコーダ、 ２３１〜２３４．２４１〜２４４・・・センスアンノ回
艷、２６・・・ｒ−夕４さ込み回路。 出願人代理人 弁理士 釣 江 武 ン）第１図 第４図 第３図
Claims (3)
- （１） 行方向および列方向にそれぞれ機数設けられ
たスタティック型記憶セルと、これラノウち同一列の記
憶セルそれぞれの一対の伝４１”−トの各他端に対応し
て共通に接続された一対の第１及び第２のデジット線と
、＠’ｌｉ ４ｔ： ｉｉ［シ憶セルのうち同一行の記
憶セルそれぞれの一対の伝達ｒ−トの各ダート１Ｍ、極
に対応し７て共通に接続される第１のワード線および第
２のワー ド線と、複数行の上記第１のワード線の行選
択を行なう第１０行選択手段と、４Ｉ数行の前記第２の
ワード線の行選択を行なう第２の行違が手段と、複数列
の前記第１．第２のデジット線に明記記憶セルから読み
出されるデータを検出するセンスアンプ回路と、同じく
上記複数列の前記第１．第゛ ２のデジット線を介し
て前記記憶セルにデータを曹き込むための書き込み手段
とを具備するととに％倣とする半導体記１．ａ装置。 - （２）前記第１の行選択手段および第２の行違が手段は
、データ絖み出し時には互いに異なるあるいは同一のア
ドレスの記憶セルを同時に選択することを特徴とする％
￥１積求の範囲第１項記載の半導体記憶装置。 - （３） 前記第１の行選択手段および第２の行選択手
段は、データ誉き込み時には同一のアドレスのｄ己憶セ
ルを同時に選択することを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092928A JPS58211392A (ja) | 1982-05-31 | 1982-05-31 | 半導体記憶装置 |
| US06/497,137 US4571703A (en) | 1982-05-31 | 1983-05-23 | Static semiconductor memory device |
| DE19833319349 DE3319349A1 (de) | 1982-05-31 | 1983-05-27 | Halbleiter-speichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092928A JPS58211392A (ja) | 1982-05-31 | 1982-05-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58211392A true JPS58211392A (ja) | 1983-12-08 |
Family
ID=14068150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092928A Pending JPS58211392A (ja) | 1982-05-31 | 1982-05-31 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4571703A (ja) |
| JP (1) | JPS58211392A (ja) |
| DE (1) | DE3319349A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365480A (en) * | 1992-05-28 | 1994-11-15 | Nec Corporation | Memory cells and a memory apparatus using them |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01294295A (ja) * | 1988-05-20 | 1989-11-28 | Fujitsu Ltd | パーシャル・ランダム・アクセス・メモリ |
| JP2600304B2 (ja) * | 1988-06-30 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置とこれを用いたデータパス |
| US4995001A (en) * | 1988-10-31 | 1991-02-19 | International Business Machines Corporation | Memory cell and read circuit |
| JPH05151778A (ja) * | 1991-06-05 | 1993-06-18 | Mitsubishi Electric Corp | スタテイツクランダムアクセスメモリおよびその制御方法 |
| US6469925B1 (en) * | 2000-07-14 | 2002-10-22 | Raj Kumar Jain | Memory cell with improved retention time |
| US6768668B2 (en) * | 2001-06-12 | 2004-07-27 | Infineon Technologies Aktiengesellschaft | Converting volatile memory to non-volatile memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1774948C3 (de) * | 1966-02-16 | 1974-02-14 | Rca Corp., New York, N.Y. (V.St.A.) | Wortorganisierter Speicher. Ausscheidung aus: 1499843 |
| US3968480A (en) * | 1974-04-25 | 1976-07-06 | Honeywell Inc. | Memory cell |
| US4287575A (en) * | 1979-12-28 | 1981-09-01 | International Business Machines Corporation | High speed high density, multi-port random access memory cell |
| JPS5760586A (en) * | 1980-09-26 | 1982-04-12 | Matsushita Electric Ind Co Ltd | Random access memory |
-
1982
- 1982-05-31 JP JP57092928A patent/JPS58211392A/ja active Pending
-
1983
- 1983-05-23 US US06/497,137 patent/US4571703A/en not_active Expired - Lifetime
- 1983-05-27 DE DE19833319349 patent/DE3319349A1/de not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365480A (en) * | 1992-05-28 | 1994-11-15 | Nec Corporation | Memory cells and a memory apparatus using them |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3319349A1 (de) | 1983-12-01 |
| US4571703A (en) | 1986-02-18 |
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