JPH046981B2 - - Google Patents
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- JPH046981B2 JPH046981B2 JP60105572A JP10557285A JPH046981B2 JP H046981 B2 JPH046981 B2 JP H046981B2 JP 60105572 A JP60105572 A JP 60105572A JP 10557285 A JP10557285 A JP 10557285A JP H046981 B2 JPH046981 B2 JP H046981B2
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- ram
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- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
- G06F9/462—Saving or restoring of program or task context with multiple register sets
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4482—Procedural
- G06F9/4484—Executing subprograms
- G06F9/4486—Formation of subprogram jump address
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１チツプ・マイクロコンピユータに
おけるレジスタデータの高速スタツク回路に関す
る。
おけるレジスタデータの高速スタツク回路に関す
る。
１チツプにCPU（中央処理装置）、ROM（読出
し専用メモリ）、RAM（ランダムアクセスメモ
リ）等を搭載したマイクロコンピユータは、第６
図ａに示すように共通のBUS（バスライン）を利
用して各部のデータ転送を行う。そして、CPU
の内部レジスタR1，R2，……にRAMからデータ
を取込んで演算する場合、その手順は予めROM
に格納されたプログラムの命令順序に従う。例え
ばレジスタR1，R2をアキユムレータＡ，Ｂと定
義し、ALU（演算器）でＡ＋Ｂの加算を行う場
合、そのプログラムは概略次の様に表現できる。
し専用メモリ）、RAM（ランダムアクセスメモ
リ）等を搭載したマイクロコンピユータは、第６
図ａに示すように共通のBUS（バスライン）を利
用して各部のデータ転送を行う。そして、CPU
の内部レジスタR1，R2，……にRAMからデータ
を取込んで演算する場合、その手順は予めROM
に格納されたプログラムの命令順序に従う。例え
ばレジスタR1，R2をアキユムレータＡ，Ｂと定
義し、ALU（演算器）でＡ＋Ｂの加算を行う場
合、そのプログラムは概略次の様に表現できる。
M1→Ａ MOV
M2→Ｂ MOV
Ａ＋Ｂ→Ａ ADD
第１ステツプはRAMアドレスM1のデータをア
キユムレータＡに移動（MOV）することを示
し、同様に第２ステツプはRAMアドレスM2のデ
ータをアキユムレータＢに移動することを示す。
そして第３ステツプはアキユムレータＡ，Ｂの内
容をALUで加算（ADD）してその結果をアキユ
ムレータＡに書込むことを示す。
キユムレータＡに移動（MOV）することを示
し、同様に第２ステツプはRAMアドレスM2のデ
ータをアキユムレータＢに移動することを示す。
そして第３ステツプはアキユムレータＡ，Ｂの内
容をALUで加算（ADD）してその結果をアキユ
ムレータＡに書込むことを示す。
かかるプログラムは一般に多くの命令からなる
ルーチンとして捉えることができる。今、同図ｂ
のように一定の順序……ｈ，ｉ，ｊ，ｋ……でメ
インルーチンが実行されるとき、ステツプｉまで
来たとき外部からIRQ（割込み）がかかると、そ
こでメインルーチンの処理を中断してIRQルーチ
ンを先に実行する必要がある。この場合、IRQル
ーチンもレジスタR1，R2，……を使用するので、
同図ｂの例であればメインルーチンの命令ｉまで
実行した状態におけるレジスタR1，R2……の内
容をRAMのスタツクポインタが指示する領域へ
退避し、IRQルーチンの処理が終つて再び次の命
令ｊから処理を再開するとき前記退避させていた
内容をレジスタR1，R2，……へ取戻すことがで
きるようにするスタツク処理が必要となる。
ルーチンとして捉えることができる。今、同図ｂ
のように一定の順序……ｈ，ｉ，ｊ，ｋ……でメ
インルーチンが実行されるとき、ステツプｉまで
来たとき外部からIRQ（割込み）がかかると、そ
こでメインルーチンの処理を中断してIRQルーチ
ンを先に実行する必要がある。この場合、IRQル
ーチンもレジスタR1，R2，……を使用するので、
同図ｂの例であればメインルーチンの命令ｉまで
実行した状態におけるレジスタR1，R2……の内
容をRAMのスタツクポインタが指示する領域へ
退避し、IRQルーチンの処理が終つて再び次の命
令ｊから処理を再開するとき前記退避させていた
内容をレジスタR1，R2，……へ取戻すことがで
きるようにするスタツク処理が必要となる。
ところが、従来のスタツク方式は内部BUSを
用いて行うため、１レジスタ当り１サイクルの時
間が必要で（レジスタのビツト数はデータバスの
線数と同じとして）、レジスタ数が多いほどスタ
ツクに要する時間がかかる欠点がある。第６図ｃ
はｎ個の内部レジスタR1〜Roのスタツク要領を
時間軸ｔに沿つて示したもので、IRQが発生して
からｎサイクルかけて全レジスタデータのスタツ
クが完了する。IRQルーチンからリターンインタ
ーラプトRTIで戻るときも同様である。
用いて行うため、１レジスタ当り１サイクルの時
間が必要で（レジスタのビツト数はデータバスの
線数と同じとして）、レジスタ数が多いほどスタ
ツクに要する時間がかかる欠点がある。第６図ｃ
はｎ個の内部レジスタR1〜Roのスタツク要領を
時間軸ｔに沿つて示したもので、IRQが発生して
からｎサイクルかけて全レジスタデータのスタツ
クが完了する。IRQルーチンからリターンインタ
ーラプトRTIで戻るときも同様である。
この点を改善するために、CPU内部にスタツ
ク専用のレジスタを設ける方式がある。この方式
によればRAMへのスタツクが不要となるので高
速化を図れる（１サイクルでスタツクできる）
が、スタツク専用レジスタは専用ハードであるた
めRAMのように任意のデータの格納、読出しに
使用することはできず、融通性に欠ける難点があ
る。特に、ネステイング時にスタツクを行うとこ
とができる限界はスタツク専用レジスタの容量に
よつて規定されるので、多段ネステイングを可能
にするためにはスタツク専用レジスタを多段に設
ける必要があつて大容量化し、しかも常にこれら
の全てを使うわけではないので無駄が生ずる。
ク専用のレジスタを設ける方式がある。この方式
によればRAMへのスタツクが不要となるので高
速化を図れる（１サイクルでスタツクできる）
が、スタツク専用レジスタは専用ハードであるた
めRAMのように任意のデータの格納、読出しに
使用することはできず、融通性に欠ける難点があ
る。特に、ネステイング時にスタツクを行うとこ
とができる限界はスタツク専用レジスタの容量に
よつて規定されるので、多段ネステイングを可能
にするためにはスタツク専用レジスタを多段に設
ける必要があつて大容量化し、しかも常にこれら
の全てを使うわけではないので無駄が生ずる。
本発明は、CPUの内部レジスタからRAMへの
スタツクを、RAMの延長ビツト線を用いて並列
処理することで上記の点を改善しようとするもの
である。
スタツクを、RAMの延長ビツト線を用いて並列
処理することで上記の点を改善しようとするもの
である。
本発明は、ランダムアクセスメモリと中央処理
装置を１チツプに搭載して両者の間をバスライン
で接続したマイクロコンピユータの、該中央処理
装置の内部レジスタのデータを高速にスタツクす
る回路において、該メモリのビツト線を該内部レ
ジスタまで延長してその間にリード、ライトを制
御できる結合部を設け、該内部レジスタのデータ
をスタツクするときは該メモリの１つのワード線
を選択して該データの各ビツトを該ワード線に連
なるメモリセル群へ同時に転送することを特徴と
するものである。
装置を１チツプに搭載して両者の間をバスライン
で接続したマイクロコンピユータの、該中央処理
装置の内部レジスタのデータを高速にスタツクす
る回路において、該メモリのビツト線を該内部レ
ジスタまで延長してその間にリード、ライトを制
御できる結合部を設け、該内部レジスタのデータ
をスタツクするときは該メモリの１つのワード線
を選択して該データの各ビツトを該ワード線に連
なるメモリセル群へ同時に転送することを特徴と
するものである。
第１図は本発明の概略構成図で、ａはRAMと
CPUの要部構成図、ｂはRAMのメモリセルの構
成図である。図中、BL，はビツト線対、MC
は本例ではスタテイツク型のメモリセル、R0，
R1，……はCPUの内部レジスタ、ALUは演算
器、WLはワード線である。メモリセルMCはイ
ンバータI1，I2を交叉接続したフリツプフロツプ
型で、トランスフアーゲートQ1，Q2を介してビ
ツト線BL，に接続される。図示のように
CPUの内部レジスタR0，R1，……の各ビツトが
データRAMの各ビツト線対に直線（詳しくは図
示しないゲートを介して）接続される。
CPUの要部構成図、ｂはRAMのメモリセルの構
成図である。図中、BL，はビツト線対、MC
は本例ではスタテイツク型のメモリセル、R0，
R1，……はCPUの内部レジスタ、ALUは演算
器、WLはワード線である。メモリセルMCはイ
ンバータI1，I2を交叉接続したフリツプフロツプ
型で、トランスフアーゲートQ1，Q2を介してビ
ツト線BL，に接続される。図示のように
CPUの内部レジスタR0，R1，……の各ビツトが
データRAMの各ビツト線対に直線（詳しくは図
示しないゲートを介して）接続される。
第２図は詳細図である。本例では１チツプマイ
コンは８ビツト型としており、RAMとCPUとの
間は８本のデータバスBUSで接続される。RAM
はＤ０〜Ｄ７の８領域に区分されビツト線BL，
BLが128対とすると各領域のビツト線対は16とな
る。16対のビツト線は図示しない選択ゲートを介
してデータバスBUSの１本へ接続され、従つて
Ｄ０〜Ｄ７の８領域がバスの１ビツト、従つて前
部では８ビツトを構成する。各領域には横方向に
複数本のワード線WLが走り、縦方向に走る複数
のビツト線対と交差し、各交点部にメモリセル
MCが配設される。CPU内部レジスタは各ビツト
線対に１ビツト設けるとすると、本例では８ビツ
トのレジスタを16個設けることができる。R0，
R1，……はこの16個のレジスタ又はその各ビツ
トを示しており、ｂ７，ｂ６，……は各レジスタ
の第８ビツト、第７ビツト，……を示す。Ｂ１は
CPU内部のバスを示し、これも本例では８本で
ある。RAMと共通バスBUSとの接続部は通常の
ものと同じであり、本発明ではかゝるRAMの各
ビツト線対の該接続部とは反対の側を延長し、
CPU内部レジスタの各ビツトと直結する。従つ
てチツプ上ではCPUとRAMとは図示の如く隣接
させる。
コンは８ビツト型としており、RAMとCPUとの
間は８本のデータバスBUSで接続される。RAM
はＤ０〜Ｄ７の８領域に区分されビツト線BL，
BLが128対とすると各領域のビツト線対は16とな
る。16対のビツト線は図示しない選択ゲートを介
してデータバスBUSの１本へ接続され、従つて
Ｄ０〜Ｄ７の８領域がバスの１ビツト、従つて前
部では８ビツトを構成する。各領域には横方向に
複数本のワード線WLが走り、縦方向に走る複数
のビツト線対と交差し、各交点部にメモリセル
MCが配設される。CPU内部レジスタは各ビツト
線対に１ビツト設けるとすると、本例では８ビツ
トのレジスタを16個設けることができる。R0，
R1，……はこの16個のレジスタ又はその各ビツ
トを示しており、ｂ７，ｂ６，……は各レジスタ
の第８ビツト、第７ビツト，……を示す。Ｂ１は
CPU内部のバスを示し、これも本例では８本で
ある。RAMと共通バスBUSとの接続部は通常の
ものと同じであり、本発明ではかゝるRAMの各
ビツト線対の該接続部とは反対の側を延長し、
CPU内部レジスタの各ビツトと直結する。従つ
てチツプ上ではCPUとRAMとは図示の如く隣接
させる。
CPUとRAMとの間の一般的なデータ転送はバ
スラインBUSを用いて行う。RAMの各データビ
ツト領域とBUSとの間にはデコーダの出力で制
御されるゲートが介在し、選択された８つのビツ
ト線対だけが８本のバスBUSに接続される。こ
れに対してCPU内部レジスタのデータ退避、同
取戻しは共通バスBUSを介さずにビツト線延長
部EBLを通して直接行なわれる。例えばレジス
タR0を例にすればそのデータビツトｂ７，ｂ６
……がビツト線延長部EBLを通してRAMの領域
Ｄ７，Ｄ６，……に格納される。他のレジスタ
R1，R2，……も同様であり、従つて全レジスタ
R0〜R15の全ビツトＤ７〜Ｄ０が同時にRAMに
スタツクされる。スタツク先はスタツクポインタ
により選択されたワード線に連なるメモリセル群
である。このようにすればCPU内部レジスタの
数とは無関係に少ないサイクル数でスタツクで
き、しかもネステイングはRAMのワード線数に
応じて深くできる利点がある。
スラインBUSを用いて行う。RAMの各データビ
ツト領域とBUSとの間にはデコーダの出力で制
御されるゲートが介在し、選択された８つのビツ
ト線対だけが８本のバスBUSに接続される。こ
れに対してCPU内部レジスタのデータ退避、同
取戻しは共通バスBUSを介さずにビツト線延長
部EBLを通して直接行なわれる。例えばレジス
タR0を例にすればそのデータビツトｂ７，ｂ６
……がビツト線延長部EBLを通してRAMの領域
Ｄ７，Ｄ６，……に格納される。他のレジスタ
R1，R2，……も同様であり、従つて全レジスタ
R0〜R15の全ビツトＤ７〜Ｄ０が同時にRAMに
スタツクされる。スタツク先はスタツクポインタ
により選択されたワード線に連なるメモリセル群
である。このようにすればCPU内部レジスタの
数とは無関係に少ないサイクル数でスタツクで
き、しかもネステイングはRAMのワード線数に
応じて深くできる利点がある。
第３図は、本発明の一実施例を示す概略ブロツ
ク図である。DECはRAMのワード線を選択する
デコーダで、このDECの入力は通常動作時はア
ドレスバスから与えられるが、割込み時（IRQ）
およびリターンインタラプト命令時（RTI）には
ハードウエアスタツクポインタHSPからのアド
レスに切換わるようにする。MPXはこのための
マルチプレクサで、CPUコントローラCPU
CTLの出力で制御される。INTR CTLはインタ
ーラプト制御部で、割込みIRQをセンスすると
CPU CTLを動作させる。尚、周辺回路としてタ
イマTIMER等が設けられるのが一般的である。
ク図である。DECはRAMのワード線を選択する
デコーダで、このDECの入力は通常動作時はア
ドレスバスから与えられるが、割込み時（IRQ）
およびリターンインタラプト命令時（RTI）には
ハードウエアスタツクポインタHSPからのアド
レスに切換わるようにする。MPXはこのための
マルチプレクサで、CPUコントローラCPU
CTLの出力で制御される。INTR CTLはインタ
ーラプト制御部で、割込みIRQをセンスすると
CPU CTLを動作させる。尚、周辺回路としてタ
イマTIMER等が設けられるのが一般的である。
第４図はCPUの内部詳細図で、TIM〜TPSは
内部レジスタである。このうちAS０〜AS６はア
キユムレータスタツク、IX，IYはインデツクス
レジスタ、Ｔが付くのはテンポラリーに使用され
るレジスタである。Ｈ，Ｌ，ＭはHigh，Low，
Mediumを示す。これらの内部レジスタの他にプ
ログラムカウンタIP、ソフトウエアスタツクポ
インタSSP、インクリメント／デクリメント回路
INC／DECがあり、これらで割込み先のアドレ
スを決定する。ADDはアドレス演算用のアダー、
ALUは内部レジスタの演算器、PSWはプログラ
ムステータスワードである。
内部レジスタである。このうちAS０〜AS６はア
キユムレータスタツク、IX，IYはインデツクス
レジスタ、Ｔが付くのはテンポラリーに使用され
るレジスタである。Ｈ，Ｌ，ＭはHigh，Low，
Mediumを示す。これらの内部レジスタの他にプ
ログラムカウンタIP、ソフトウエアスタツクポ
インタSSP、インクリメント／デクリメント回路
INC／DECがあり、これらで割込み先のアドレ
スを決定する。ADDはアドレス演算用のアダー、
ALUは内部レジスタの演算器、PSWはプログラ
ムステータスワードである。
第５図はCPU内部レジスタとRAMとの結合部
の詳細図で、インバータI3，I4は内部レジスタの
１ビツトを構成する。この内部レジスタとCPU
内部バスとの間にはライト用のゲートQ3とリー
ド用のゲートS1が介在する。ゲートQ3はトラン
ジスタで、通常動作時にライト信号ｗがＨ（ハイ）
になるとオンする。一方、ゲートS1はインバータ
型のスイツチで、通常動作時にリード信号ｒがＨ
になるとオンになる。これらの信号ｗ，ｒは
CPU本体から出力される。但し、CPU内部バス
はレジスタR0〜R15で共用するので、転送ゲート
Q4……でいずれかのレジスタを選択する。この
ためのデコード信号もCPU本体で作成する。こ
こまでは一般的な１チツプマイクロコンピユータ
にも有る機能であるが、本例ではここにゲート
Q5〜Q8およびスイツチS2からなる結合部を追加
して、CPU内部レジスタをRAMに直結できるよ
うにする。
の詳細図で、インバータI3，I4は内部レジスタの
１ビツトを構成する。この内部レジスタとCPU
内部バスとの間にはライト用のゲートQ3とリー
ド用のゲートS1が介在する。ゲートQ3はトラン
ジスタで、通常動作時にライト信号ｗがＨ（ハイ）
になるとオンする。一方、ゲートS1はインバータ
型のスイツチで、通常動作時にリード信号ｒがＨ
になるとオンになる。これらの信号ｗ，ｒは
CPU本体から出力される。但し、CPU内部バス
はレジスタR0〜R15で共用するので、転送ゲート
Q4……でいずれかのレジスタを選択する。この
ためのデコード信号もCPU本体で作成する。こ
こまでは一般的な１チツプマイクロコンピユータ
にも有る機能であるが、本例ではここにゲート
Q5〜Q8およびスイツチS2からなる結合部を追加
して、CPU内部レジスタをRAMに直結できるよ
うにする。
つまり、RAMからCPU内部レジスタへの書込
み（退避データの取戻し）は、ライト信号Ｗによ
つてセンス用のインバータS2をオンにし、一方の
ビツト線BLの電位をレジスタのビツト詳しくは
そして本例ではインバータI3の入力に加えること
で行われる。このときRAM側では割込み時に選
択されたワード線WLが再び選択されて該ワード
線に連なるメモリセルの情報によりビツト線対
BL，にはＨ，Ｌの電位差がついている。従つ
てビツト線BLの電位をインバータスイツチS2を
介してレジスタのビツトに加えることにより該ビ
ツト（フリツプフロツプ）はセツト、リセツトさ
れ、こうして退避データの取戻しが行なわれる。
これとは逆にCPU内部レジスタからRAMへのデ
ータ転送（スタツク）時は、リード信号Ｒによつ
てゲートQ5，Q6をオンにし、レジスタのビツト
I3，I4の相補的な出力によつてスイツチQ7，Q8を
駆動する。例えばI3の出力がＨ、I4の出力がＬで
あればトランジスタQ8がオン、Q7がオフとなる
ので、ビツト線がＬ、BLがＨとなり、第１図
ｂのセルMCではインバータI2の出力がＨ、I1の
出力がＬとなる。これでレジスタI3，I4の内容が
RAM側にスタツクされたことになる。スタツク
先をワード線WLで選択することは前述した通り
である。このスタツク時の信号Ｒ，ＷもCPU本
体で作成し、また選択ワード線はスタツクポイン
タで決定する。インバータS2はセンスアツプ、ス
イツチQ7，Q8は書込みアンプの機能を有する。
み（退避データの取戻し）は、ライト信号Ｗによ
つてセンス用のインバータS2をオンにし、一方の
ビツト線BLの電位をレジスタのビツト詳しくは
そして本例ではインバータI3の入力に加えること
で行われる。このときRAM側では割込み時に選
択されたワード線WLが再び選択されて該ワード
線に連なるメモリセルの情報によりビツト線対
BL，にはＨ，Ｌの電位差がついている。従つ
てビツト線BLの電位をインバータスイツチS2を
介してレジスタのビツトに加えることにより該ビ
ツト（フリツプフロツプ）はセツト、リセツトさ
れ、こうして退避データの取戻しが行なわれる。
これとは逆にCPU内部レジスタからRAMへのデ
ータ転送（スタツク）時は、リード信号Ｒによつ
てゲートQ5，Q6をオンにし、レジスタのビツト
I3，I4の相補的な出力によつてスイツチQ7，Q8を
駆動する。例えばI3の出力がＨ、I4の出力がＬで
あればトランジスタQ8がオン、Q7がオフとなる
ので、ビツト線がＬ、BLがＨとなり、第１図
ｂのセルMCではインバータI2の出力がＨ、I1の
出力がＬとなる。これでレジスタI3，I4の内容が
RAM側にスタツクされたことになる。スタツク
先をワード線WLで選択することは前述した通り
である。このスタツク時の信号Ｒ，ＷもCPU本
体で作成し、また選択ワード線はスタツクポイン
タで決定する。インバータS2はセンスアツプ、ス
イツチQ7，Q8は書込みアンプの機能を有する。
上述したRAMとCPU内部レジスタ間の直接デ
ータ転送には、特に高速化を図る必要はない。こ
れは割込みがあつてからスタツク完了までに通常
３サイクル程度の時間的余裕があるからである。
例えば次に示すように命令Ａを実行し、次に命令
Ｂを実行しているとき 該命令Ｂの実行中に割込みが発生したとする
と、次は割込み先のアドレスのＨ、同Ｌを取込
み、然るのち次の命令のOPコードを取込む必要
があり、これで３サイクル程度を要するのでこの
間にスタツクできればよい。
ータ転送には、特に高速化を図る必要はない。こ
れは割込みがあつてからスタツク完了までに通常
３サイクル程度の時間的余裕があるからである。
例えば次に示すように命令Ａを実行し、次に命令
Ｂを実行しているとき 該命令Ｂの実行中に割込みが発生したとする
と、次は割込み先のアドレスのＨ、同Ｌを取込
み、然るのち次の命令のOPコードを取込む必要
があり、これで３サイクル程度を要するのでこの
間にスタツクできればよい。
以上述べたように本発明によれば、ビツト線を
使用してCPU内部レジスタのデータをRAMへス
タツクできるので、少ないサイクル数で割込みル
ーチンへの移行、および該ルーチンからの復帰が
できる利点がある。また、RAMの残存領域をス
タツクに利用できるので、ネステイングをスタツ
ク用レジスタ容量を考慮することなく任意に深く
できる利点もある。
使用してCPU内部レジスタのデータをRAMへス
タツクできるので、少ないサイクル数で割込みル
ーチンへの移行、および該ルーチンからの復帰が
できる利点がある。また、RAMの残存領域をス
タツクに利用できるので、ネステイングをスタツ
ク用レジスタ容量を考慮することなく任意に深く
できる利点もある。
第１図は本発明の概略構成図、第２図はその詳
細図、第３図は本発明の一実施例を示すブロツク
図、第４図はそのCPU詳細図、第５図はCPU内
部レジスタとRAMとの結合部の詳細図、第６図
は従来の１チツプ・マイクロコンピユータの説明
図である。 図中、CPUは中央処理装置、R1，R2，……は
その内部レジスタ、RAMはランダムアクセスメ
モリ、BL，はビツト線、WLはワード線、
MCはメモリセルである。
細図、第３図は本発明の一実施例を示すブロツク
図、第４図はそのCPU詳細図、第５図はCPU内
部レジスタとRAMとの結合部の詳細図、第６図
は従来の１チツプ・マイクロコンピユータの説明
図である。 図中、CPUは中央処理装置、R1，R2，……は
その内部レジスタ、RAMはランダムアクセスメ
モリ、BL，はビツト線、WLはワード線、
MCはメモリセルである。
Claims (1)
- １ ランダムアクセスメモリと中央処理装置を１
チツプに搭載して両者の間をバスラインで接続し
たマイクロコンピユータにおいて、該メモリのビ
ツト線を該中央処理装置の内部レジスタまで延長
してその間にリード、ライトを制御できる結合部
を設け、該内部レジスタのデータをスタツクする
ときは該メモリの１つのワード線を選択して該デ
ータの各ビツトを該ワード線に連なるメモリセル
群へ同時に転送することを特徴とするレジスタデ
ータの高速スタツク回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105572A JPS61262922A (ja) | 1985-05-17 | 1985-05-17 | レジスタデ−タの高速スタツク回路 |
| EP86303631A EP0202848B1 (en) | 1985-05-17 | 1986-05-13 | High speed stack circuit for a data register in a microcomputer |
| DE8686303631T DE3687085T2 (de) | 1985-05-17 | 1986-05-13 | Mit hoher geschwindigkeit arbeitende kellerschaltung fuer ein datenregister in einem mikrorechner. |
| KR1019860003843A KR900005553B1 (ko) | 1985-05-17 | 1986-05-17 | 마이크로 컴퓨터의 레지스터 데이타용 고속스택회로 |
| US07/420,688 US4945469A (en) | 1985-05-17 | 1989-10-11 | High speed stack circuit for register data in a microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105572A JPS61262922A (ja) | 1985-05-17 | 1985-05-17 | レジスタデ−タの高速スタツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61262922A JPS61262922A (ja) | 1986-11-20 |
| JPH046981B2 true JPH046981B2 (ja) | 1992-02-07 |
Family
ID=14411235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105572A Granted JPS61262922A (ja) | 1985-05-17 | 1985-05-17 | レジスタデ−タの高速スタツク回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4945469A (ja) |
| EP (1) | EP0202848B1 (ja) |
| JP (1) | JPS61262922A (ja) |
| KR (1) | KR900005553B1 (ja) |
| DE (1) | DE3687085T2 (ja) |
Families Citing this family (11)
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|---|---|---|---|---|
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| US6058467A (en) * | 1998-08-07 | 2000-05-02 | Dallas Semiconductor Corporation | Standard cell, 4-cycle, 8-bit microcontroller |
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Family Cites Families (6)
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| US4193127A (en) * | 1979-01-02 | 1980-03-11 | International Business Machines Corporation | Simultaneous read/write cell |
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-
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- 1985-05-17 JP JP60105572A patent/JPS61262922A/ja active Granted
-
1986
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- 1986-05-17 KR KR1019860003843A patent/KR900005553B1/ko not_active IP Right Cessation
-
1989
- 1989-10-11 US US07/420,688 patent/US4945469A/en not_active Expired - Lifetime
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| EP0202848A3 (en) | 1988-08-31 |
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| EP0202848A2 (en) | 1986-11-26 |
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| DE3687085T2 (de) | 1993-03-18 |
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|---|---|---|---|
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