JPS62109122A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS62109122A JPS62109122A JP60250056A JP25005685A JPS62109122A JP S62109122 A JPS62109122 A JP S62109122A JP 60250056 A JP60250056 A JP 60250056A JP 25005685 A JP25005685 A JP 25005685A JP S62109122 A JPS62109122 A JP S62109122A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明に単一半導体基板上に集積された情報処理装置ｃ
以下、マイクロコンピュータという）に関し、特に甲央
処理装置〔以下、ＣＰＵという〕に関する。
以下、マイクロコンピュータという）に関し、特に甲央
処理装置〔以下、ＣＰＵという〕に関する。
近年のＬＳＩ技術の進歩によシマイクロコンピュータの
応用が単なる情報処理たけでなく機械！］］御やその他
多くの分野へと広寸っているなかで、マイクロコンピュ
ータの処理能力同上、ソフトウェア設計負荷軽減のため
の汎用レジスタの大容量化や割込みに対する高速応答等
が強く求めらｎている。
応用が単なる情報処理たけでなく機械！］］御やその他
多くの分野へと広寸っているなかで、マイクロコンピュ
ータの処理能力同上、ソフトウェア設計負荷軽減のため
の汎用レジスタの大容量化や割込みに対する高速応答等
が強く求めらｎている。
従来のマイクロコンピュークＣ構成を第４図全ざ一照し
て狡明する。ＣＰＵ４−ＩＨ汎用レジスタ４−２．算術
論理演算回路Ｃ以下ＡＬＵという。）４−３．タイミン
グ制御回路４−４．データバス４−５．テンポラリレジ
スタ４−６及びＡＬＵラッチ４−８から構成される装 汎用レジスタ４−２つ、データバス４−５を介してＡＬ
Ｕ４−３やＣＰＵ４の外部との間でデータのやり取りを
行なう。テンポラリレジスタ４−６はＡＬＵ４−３で演
算すべきデータを一時的に保持するレジスタで、データ
バス４−５からデータが曹さ込まれ、ＡＬＵ４−３に出
力される。
て狡明する。ＣＰＵ４−ＩＨ汎用レジスタ４−２．算術
論理演算回路Ｃ以下ＡＬＵという。）４−３．タイミン
グ制御回路４−４．データバス４−５．テンポラリレジ
スタ４−６及びＡＬＵラッチ４−８から構成される装 汎用レジスタ４−２つ、データバス４−５を介してＡＬ
Ｕ４−３やＣＰＵ４の外部との間でデータのやり取りを
行なう。テンポラリレジスタ４−６はＡＬＵ４−３で演
算すべきデータを一時的に保持するレジスタで、データ
バス４−５からデータが曹さ込まれ、ＡＬＵ４−３に出
力される。
Ａ、 Ｌ Ｕラッチ４−８は、ＡＬＵ４−３の演算結果
を一時的に保持するラッチで、その内容はデータバス４
−５上に出力される。またデータバス４−５にｌ″１ｃ
ＰＴＪ４の外部で主記憶４−９や、周辺装置４−７が接
続される。
を一時的に保持するラッチで、その内容はデータバス４
−５上に出力される。またデータバス４−５にｌ″１ｃ
ＰＴＪ４の外部で主記憶４−９や、周辺装置４−７が接
続される。
次に第５図のタイミング図を参照してＣＰＵ４の汎用レ
ジスタ間演算の動作を説明する。Ｔ１の期間、汎用レジ
スタ４−２から演算データの一方がデータバス４−５上
に出力されｓ ｔＩのタイミングに同期してテンポラ
リレジスタ４−６に書き込まれる。次に、Ｔ２の期間、
汎用レジスタ４−２から他方の演算データがデータバス
４−５を経由してＡ、ＬＵ４−３に入力されｂ Ｌ２
のタイミングに同期してＡＬＵ４−３が算術論理演算動
作を開始し、同演算結果１ＡＬＵラツチ４−８へ出力し
、ＡＬＵラッチ４−８にｔ３でＡＬＵ４−３出力をラッ
チするとともにデータバス４−５上に演算結果全出力し
、Ｔ３の期間内のｔ４に同期して汎用レジスタ４−２に
書き込む。
ジスタ間演算の動作を説明する。Ｔ１の期間、汎用レジ
スタ４−２から演算データの一方がデータバス４−５上
に出力されｓ ｔＩのタイミングに同期してテンポラ
リレジスタ４−６に書き込まれる。次に、Ｔ２の期間、
汎用レジスタ４−２から他方の演算データがデータバス
４−５を経由してＡ、ＬＵ４−３に入力されｂ Ｌ２
のタイミングに同期してＡＬＵ４−３が算術論理演算動
作を開始し、同演算結果１ＡＬＵラツチ４−８へ出力し
、ＡＬＵラッチ４−８にｔ３でＡＬＵ４−３出力をラッ
チするとともにデータバス４−５上に演算結果全出力し
、Ｔ３の期間内のｔ４に同期して汎用レジスタ４−２に
書き込む。
亭
以上述べた演算動作は必ずしも汎用レジスタ間演算に限
ったことではなく、データバス４−５に接続された主記
憶４−９や、周辺装置４−７と汎用レジスタとの間の演
算等でも同様な演算数の読み出し繰作を２度行なってい
る。
ったことではなく、データバス４−５に接続された主記
憶４−９や、周辺装置４−７と汎用レジスタとの間の演
算等でも同様な演算数の読み出し繰作を２度行なってい
る。
また割込みやタスクの切換え等が発生した場合Ｖｃａ、
割込みやタスク切換えからリターンし定時にプログラム
が正常に続行できるように汎用レジスタ４−２内の処理
データ全一時的に主記憶４−９等に退避し、続いて１割
込みゃ新しいタスクに必ａｈ処理データ全汎用レジスタ
４−２へ転送する。
割込みやタスク切換えからリターンし定時にプログラム
が正常に続行できるように汎用レジスタ４−２内の処理
データ全一時的に主記憶４−９等に退避し、続いて１割
込みゃ新しいタスクに必ａｈ処理データ全汎用レジスタ
４−２へ転送する。
以上、説明した通υ、従来使用されているマイクロコン
ピュータでは演算数を必ず２回のタイミングに分けて読
み出さなけれはならないため、処理時間全但下させると
いう大きな欠点を含んでいる。この欠点は一般的に使用
頻度の篩い汎用レジスタ間演算命令では特に大きな問題
点として指摘することができる。また割込みやその他の
要因によるプログラムの実行環境の切換えに際しては、
汎用レジスタの内容を一時的に主記憶に退避し、でらに
新しい実行環境に設定するために汎用レジスタ・清報を
主記憶から銃み出して汎用レジスタ内に全納するための
ソフトウェア処理が必要となシ、多大の切瑛え時間が必
要であるという欠点を有している。この欠点はリアルタ
イムで応答する必要のめる制御全主体としたマイクロコ
ンピュータシステムでに致命的な欠点となるため、必要
以上のマイクロコンピュータ金便用し応答時間の短縮全
社る方法等分用いるため応用システムの大幅なコストア
ップを招いている。
ピュータでは演算数を必ず２回のタイミングに分けて読
み出さなけれはならないため、処理時間全但下させると
いう大きな欠点を含んでいる。この欠点は一般的に使用
頻度の篩い汎用レジスタ間演算命令では特に大きな問題
点として指摘することができる。また割込みやその他の
要因によるプログラムの実行環境の切換えに際しては、
汎用レジスタの内容を一時的に主記憶に退避し、でらに
新しい実行環境に設定するために汎用レジスタ・清報を
主記憶から銃み出して汎用レジスタ内に全納するための
ソフトウェア処理が必要となシ、多大の切瑛え時間が必
要であるという欠点を有している。この欠点はリアルタ
イムで応答する必要のめる制御全主体としたマイクロコ
ンピュータシステムでに致命的な欠点となるため、必要
以上のマイクロコンピュータ金便用し応答時間の短縮全
社る方法等分用いるため応用システムの大幅なコストア
ップを招いている。
本発明に２けるＣ Ｐ Ｌｌにｎ個のｍビットレジスタ
から構成力＼らなるレジスタセットをｐ組有する汎用レ
ジスタと演算装置を単一半導体基板上に集積した情報処
理装置に２いて、前記演算装置は演算器と演算器の谷々
の入力に接続されている独立の複数のバス全方し、前記
汎用レジスタは列選択回路と独立の複数の行選択回路と
記憶セル金倉み、前記記憶セルにｐ列、ｎＸｍ列の構造
を待ち、前記列色択回路でｐ列の甲から１列ケ選択し、
前記複数の行選択回路でｎ×ｍと・ントから複数のｍビ
ットレジスタのデータを独立に愈択し、瀉択したデータ
全そｎそれ前記複数のデータバスへ出力することを特徴
としている。
から構成力＼らなるレジスタセットをｐ組有する汎用レ
ジスタと演算装置を単一半導体基板上に集積した情報処
理装置に２いて、前記演算装置は演算器と演算器の谷々
の入力に接続されている独立の複数のバス全方し、前記
汎用レジスタは列選択回路と独立の複数の行選択回路と
記憶セル金倉み、前記記憶セルにｐ列、ｎＸｍ列の構造
を待ち、前記列色択回路でｐ列の甲から１列ケ選択し、
前記複数の行選択回路でｎ×ｍと・ントから複数のｍビ
ットレジスタのデータを独立に愈択し、瀉択したデータ
全そｎそれ前記複数のデータバスへ出力することを特徴
としている。
矢に本発明について図面を参照して説明する。
第１図は本発明に基つくマイクロコンピュータのブロッ
ク図である。ＣＰＵｌ−１ｆｌ波用レジスタ１−２．Ａ
ＬＵＩ−３，タイミング制御回路１−４％第１のデ、−
タバス１−５、第２のデータバス１−６及びＡＬＵラッ
チ１〜９から構成される。
ク図である。ＣＰＵｌ−１ｆｌ波用レジスタ１−２．Ａ
ＬＵＩ−３，タイミング制御回路１−４％第１のデ、−
タバス１−５、第２のデータバス１−６及びＡＬＵラッ
チ１〜９から構成される。
第１のデータバス１−５にはＣＰＵ１−１外部の上記ｆ
ｆ１１−７や周辺装置１−８が接続さｎる。汎用レジス
タ１−２にはレジスタセット選択信号１−１０が制御信
号として入力する。汎用レジスタ１−２は、第１のデー
タバス１−５を介してＡＬＵｌ−３やＣＰＵｌ−１の外
部に設定されている主記憶１−７や周辺装置１−８とデ
ータのやり取シ全行なうＩＩｈ？″１１′と並行し７て
、第２のデータバス１−６上に演算データを出力する。
ｆ１１−７や周辺装置１−８が接続さｎる。汎用レジス
タ１−２にはレジスタセット選択信号１−１０が制御信
号として入力する。汎用レジスタ１−２は、第１のデー
タバス１−５を介してＡＬＵｌ−３やＣＰＵｌ−１の外
部に設定されている主記憶１−７や周辺装置１−８とデ
ータのやり取シ全行なうＩＩｈ？″１１′と並行し７て
、第２のデータバス１−６上に演算データを出力する。
ＡＬｔＪラッチ１−９［ＡＬＴＪｌ−３の演算結果を一
時的に保持するラッチで、その内容は第１のデータバス
１−５上に出力され、タイミング制御回路１−４の制御
で公用レジスタ１−２や主記憶１−７２周辺＃Ｃ装１−
８等に書込まれる。
時的に保持するラッチで、その内容は第１のデータバス
１−５上に出力され、タイミング制御回路１−４の制御
で公用レジスタ１−２や主記憶１−７２周辺＃Ｃ装１−
８等に書込まれる。
次に第２図を８照して汎用レジスタ１−２のより詳ａな
回路構成を説明する。本実施例では、レジスタセット選
択信号１−１０によりそれぞれ８個の８ビツト汎用レジ
スタ群が選択できる。記憶セル部２−１ ｖｃおいて、
１ビツトの記憶セル２−２と同一構成の記憶セル８個が
縦に並び、第１の８ビットレジスタ２−３を構成してい
る。この第１の８ビットレジスタ２−３と同一構成のレ
ジスタが８本分縦に並ひ、１ピツトの記憶セル６４ビッ
ト分から構成される第１のレジスタ列２−４を構成して
いる。配憶セル部２−１内には、この６４ビツトから構
成される第１のレジスタ列２−４と同−構成の列が全体
で８列存在し、縦方向が６４ビツト、横万同が８列の細
長い構造を肩しているが、本実施例では、図面の冗長全
取除く目的で、第１の８ビットレジスタ２−３に着目し
、他のレジスタについては第２図中にげ明確には図示し
ていない。列選択回路２−５ｆｌ、レジスタセット選択
信号１−１０の状態に応じて８個の列選択信号の内のど
れか全アクティブにするが、本実施例でσ列選択信号２
−６がアクティブになる場合で説明する。制御ゲート２
−７は第１の読み出し信号２−９％第２の読み出し信号
２−１０、書込み信号２−１１の制御で、列選択信号２
−６を記憶セルまで伝送し、記憶セル部２−１の縦方向
に対応する８個の８ビツト汎用レジスタを含む第１のレ
ジスタ列２−４の合計６４と・ソト分を一度に選択する
。第１のレジスタ指定信号２−１２は、命令コードのレ
ジスタ指定フィールドやタイミング制御回路１−４で生
成され、第１のレジスタ選択回路２−１３に入力する。
回路構成を説明する。本実施例では、レジスタセット選
択信号１−１０によりそれぞれ８個の８ビツト汎用レジ
スタ群が選択できる。記憶セル部２−１ ｖｃおいて、
１ビツトの記憶セル２−２と同一構成の記憶セル８個が
縦に並び、第１の８ビットレジスタ２−３を構成してい
る。この第１の８ビットレジスタ２−３と同一構成のレ
ジスタが８本分縦に並ひ、１ピツトの記憶セル６４ビッ
ト分から構成される第１のレジスタ列２−４を構成して
いる。配憶セル部２−１内には、この６４ビツトから構
成される第１のレジスタ列２−４と同−構成の列が全体
で８列存在し、縦方向が６４ビツト、横万同が８列の細
長い構造を肩しているが、本実施例では、図面の冗長全
取除く目的で、第１の８ビットレジスタ２−３に着目し
、他のレジスタについては第２図中にげ明確には図示し
ていない。列選択回路２−５ｆｌ、レジスタセット選択
信号１−１０の状態に応じて８個の列選択信号の内のど
れか全アクティブにするが、本実施例でσ列選択信号２
−６がアクティブになる場合で説明する。制御ゲート２
−７は第１の読み出し信号２−９％第２の読み出し信号
２−１０、書込み信号２−１１の制御で、列選択信号２
−６を記憶セルまで伝送し、記憶セル部２−１の縦方向
に対応する８個の８ビツト汎用レジスタを含む第１のレ
ジスタ列２−４の合計６４と・ソト分を一度に選択する
。第１のレジスタ指定信号２−１２は、命令コードのレ
ジスタ指定フィールドやタイミング制御回路１−４で生
成され、第１のレジスタ選択回路２−１３に入力する。
第１のレジスタ選択回路２−１３Ｕ、第１のレジスタ指
定信号２−１２の状態に応じて先に選択されている８個
の８ビツト汎用レジスタ、合計６４ビツトの中からルジ
スタ分に相当する８ビツトの情報金選釈する。人出カバ
ッファ２−１４ｆ”ｔ、第１の読み出し信号２−９の制
御で、第１のレジスタ選択回路２−１３で選択されたレ
ジスタ情報金箔１のデータバス１−５上に出力する。ま
た人出力バッファに、書込み信号２−１１の制御で、第
１のデータバス１−５上の書込みデータ金弟１のレジス
タ選択回路２−１３金介して記憶セル部２−１に供給し
、書き込む。第２のレジスタ指定信号２−１５ぼ、第１
のレジスタ選択回路１−１３と同様、命令コードのレジ
スタ指定フィールドやタイミング制御回路１−４で生成
され、第２のレジスタ選択回路２−１６に入力する。第
２のレジスタ選択回路２−１６は、第２のレジスタ指定
信号２−１５の状態に応じて先に選択されている８個の
８ビツト汎用レジスタの合計６４ビットの中から第１の
レジスタ選択回路２−１３とに独立に、ｌレジスタ分に
相当する８ビツトの情報を選択する。出力ドライバ２−
１７は、第２の読み出し信号２−１０の制御で、第２の
レジスタ選択回路２−１６で選択さｉ、たレジスタ情報
を第２のデータバス１−６上に出力する。
定信号２−１２の状態に応じて先に選択されている８個
の８ビツト汎用レジスタ、合計６４ビツトの中からルジ
スタ分に相当する８ビツトの情報金選釈する。人出カバ
ッファ２−１４ｆ”ｔ、第１の読み出し信号２−９の制
御で、第１のレジスタ選択回路２−１３で選択されたレ
ジスタ情報金箔１のデータバス１−５上に出力する。ま
た人出力バッファに、書込み信号２−１１の制御で、第
１のデータバス１−５上の書込みデータ金弟１のレジス
タ選択回路２−１３金介して記憶セル部２−１に供給し
、書き込む。第２のレジスタ指定信号２−１５ぼ、第１
のレジスタ選択回路１−１３と同様、命令コードのレジ
スタ指定フィールドやタイミング制御回路１−４で生成
され、第２のレジスタ選択回路２−１６に入力する。第
２のレジスタ選択回路２−１６は、第２のレジスタ指定
信号２−１５の状態に応じて先に選択されている８個の
８ビツト汎用レジスタの合計６４ビットの中から第１の
レジスタ選択回路２−１３とに独立に、ｌレジスタ分に
相当する８ビツトの情報を選択する。出力ドライバ２−
１７は、第２の読み出し信号２−１０の制御で、第２の
レジスタ選択回路２−１６で選択さｉ、たレジスタ情報
を第２のデータバス１−６上に出力する。
続いて、第２図を参照して本汎用レジスタ１−２のデー
タの読み出し動作全説明する。
タの読み出し動作全説明する。
不実施例では、レジスタセット選択信号１−１０により
列選択信号２−６は既にアクティブで、第１のレジスタ
列２−４の縦方向６４ピットニ選択状ＴＫあるものとす
る。第１の読み出し信号２−９、またに第２の読み出し
信号２−１０がアクティブとなる事によシ、制御ゲート
２−７は、８個の８ビツトレジスタに相当する第１のレ
ジスタ列２−４の合計６４ビツトのデータ全選択する。
列選択信号２−６は既にアクティブで、第１のレジスタ
列２−４の縦方向６４ピットニ選択状ＴＫあるものとす
る。第１の読み出し信号２−９、またに第２の読み出し
信号２−１０がアクティブとなる事によシ、制御ゲート
２−７は、８個の８ビツトレジスタに相当する第１のレ
ジスタ列２−４の合計６４ビツトのデータ全選択する。
続いて、第１のレジスタ選択回路２−１３と第２のレジ
スタ選択回路２−１６ｉＣエリ、第１のデータバス１−
５上と第２のデータバス１−６上に出力するデータが同
一タイミングで選択され、入出力バッファ２−１４、出
力ドライバ２−１７’（ｊ介してそれぞｎ第１のデータ
バス〕−５上と第２のデータバス１−６上に出力される
。すなわち第１のレジスタ選択回路２−１３は、第１の
レジスタ選択（８号２−１２の状態に基づいて先に選択
されている第１のレジスタ列２−４に含まれる８個の８
ビツト汎用レジスタ、合計６４ビツトの中から１９２１
２分に相当する８ピツトの情報を選択し。
スタ選択回路２−１６ｉＣエリ、第１のデータバス１−
５上と第２のデータバス１−６上に出力するデータが同
一タイミングで選択され、入出力バッファ２−１４、出
力ドライバ２−１７’（ｊ介してそれぞｎ第１のデータ
バス〕−５上と第２のデータバス１−６上に出力される
。すなわち第１のレジスタ選択回路２−１３は、第１の
レジスタ選択（８号２−１２の状態に基づいて先に選択
されている第１のレジスタ列２−４に含まれる８個の８
ビツト汎用レジスタ、合計６４ビツトの中から１９２１
２分に相当する８ピツトの情報を選択し。
入出力バッファ２−１４へ出力する。同時に第２のレジ
スタ選択回路２−１６も、第２のレジスタ選択信号２−
１５の状態に応じて第１のレジスタ選択回路２−１３と
は独立に、１９２１２分に相当する８ピツトの情報を選
択し、出力ドライバ２−１７に出力する。
スタ選択回路２−１６も、第２のレジスタ選択信号２−
１５の状態に応じて第１のレジスタ選択回路２−１３と
は独立に、１９２１２分に相当する８ピツトの情報を選
択し、出力ドライバ２−１７に出力する。
入出力バノファ２−１４ｔ／″ｉ、第１の読み出し信号
２−９の制御で、第１のレジスタ選択回路２−１３で選
択されたレジスタ情報を第１のデータバス１−５上に、
また出力ドライバ２−１７は、第２の読み出し信号２−
１０の制御で第２のレジスタ選択回路２−１６で選択さ
れたレジスタ情報全組２のデータバス１−６上に出力す
る。
２−９の制御で、第１のレジスタ選択回路２−１３で選
択されたレジスタ情報を第１のデータバス１−５上に、
また出力ドライバ２−１７は、第２の読み出し信号２−
１０の制御で第２のレジスタ選択回路２−１６で選択さ
れたレジスタ情報全組２のデータバス１−６上に出力す
る。
以上によりＣＰＵＩ−ＩＨ汎用レしスタ間演算時に２つ
の汎用レジスタ情報を、第１のデータバス１−５と第２
のデータバス１−６に同一タイミングで読み出す事がで
きる。また汎用レジスタと主記憶や周辺装置との演算時
には、第２の読み出し信号２−１０のみをアクティブと
することにより、第２のレジスタ選択回路２−１６で選
択されたレジスタ情報全組２のデータバス１−６へ読み
出す操作と、主記憶や周辺装置からの演算情報を第１の
データバス１−５へ読み出す操作を同一タイミングで行
なうことができる。
の汎用レジスタ情報を、第１のデータバス１−５と第２
のデータバス１−６に同一タイミングで読み出す事がで
きる。また汎用レジスタと主記憶や周辺装置との演算時
には、第２の読み出し信号２−１０のみをアクティブと
することにより、第２のレジスタ選択回路２−１６で選
択されたレジスタ情報全組２のデータバス１−６へ読み
出す操作と、主記憶や周辺装置からの演算情報を第１の
データバス１−５へ読み出す操作を同一タイミングで行
なうことができる。
また第２図において書込み動作時は、書込むべきデータ
が第１のデータバス１−５上に載る。この時、第１のレ
ジスタ選択回路２−１３は、第１のレジスタ指定信号２
−１２の状態に基ついて先に選択されている８個の８ビ
ツト汎用レジスタ、合計６４ビツトの中から１９２１２
分に相当する書込みデータ線２−１９ｔｌ−選択状態に
する。人出カバソファ２−１４Ｈ！込み信号２−１１の
制御に基つき、第１のレジスタ選択回路２−１３で選択
さｎた書込みデータ線を介して書込みデータを記憶セル
部２−１に供給し、列選択信号２−６で選択さｎた第１
のレジスタ列２−４内の第１の８ビットレジスタ２−３
に書込む。
が第１のデータバス１−５上に載る。この時、第１のレ
ジスタ選択回路２−１３は、第１のレジスタ指定信号２
−１２の状態に基ついて先に選択されている８個の８ビ
ツト汎用レジスタ、合計６４ビツトの中から１９２１２
分に相当する書込みデータ線２−１９ｔｌ−選択状態に
する。人出カバソファ２−１４Ｈ！込み信号２−１１の
制御に基つき、第１のレジスタ選択回路２−１３で選択
さｎた書込みデータ線を介して書込みデータを記憶セル
部２−１に供給し、列選択信号２−６で選択さｎた第１
のレジスタ列２−４内の第１の８ビットレジスタ２−３
に書込む。
次に第３図のタイミング図を参照してＣＰＵｌ−１の演
算動作を説明する。第３図（ａｌは汎用レジスタ間の演
算タイミングを示している。Ｔ４の期間、汎用レジスタ
１−２から２個の演算データ（汎用レジスタＡ及びＢ）
が第１のデータバス１−５上と第２のデータバス１−６
上にそれぞれ出力されｔ、のタイミングに同期してＡＬ
ＵＩ−３が算術論理５＋算動作を開始し、演算結果全Ａ
ＬＵラッチ１−９へ出力し、ＡＬＵラッチ１−９汀ｔ６
でＡＬＵＩ−３出力全ラツチするとともに第１のデータ
バス１−５上に演算結果を出力し、Ｔ５の期間内のｔ７
に同期して波相レジスタ１−２へ書込む。
算動作を説明する。第３図（ａｌは汎用レジスタ間の演
算タイミングを示している。Ｔ４の期間、汎用レジスタ
１−２から２個の演算データ（汎用レジスタＡ及びＢ）
が第１のデータバス１−５上と第２のデータバス１−６
上にそれぞれ出力されｔ、のタイミングに同期してＡＬ
ＵＩ−３が算術論理５＋算動作を開始し、演算結果全Ａ
ＬＵラッチ１−９へ出力し、ＡＬＵラッチ１−９汀ｔ６
でＡＬＵＩ−３出力全ラツチするとともに第１のデータ
バス１−５上に演算結果を出力し、Ｔ５の期間内のｔ７
に同期して波相レジスタ１−２へ書込む。
第３図ｆｂｌは辺、用レジスタと主記憶データの演算タ
イミングを示している。第１のデータバス１−５には主
記憶データが出力され、−刃組２のデータバス１−６に
は、汎用レジスタ１−２からの演算データ（汎用レジス
タＢ）がそれぞれ出力さｎ。
イミングを示している。第１のデータバス１−５には主
記憶データが出力され、−刃組２のデータバス１−６に
は、汎用レジスタ１−２からの演算データ（汎用レジス
タＢ）がそれぞれ出力さｎ。
ｔ、のタイミングに同期してＡＬＵＩ−３が算術論理５
算動開始する。以下の動作タイミングは前記汎用レジス
タ間演算タイミングと等しい。
算動開始する。以下の動作タイミングは前記汎用レジス
タ間演算タイミングと等しい。
割込みやタスク切換えが発生するとＣＰＵｌ−１はレジ
スタセット選択信号１−１０を変化させ、列選択回路２
−２により異なる列選択信号をアクティブ゛とする。こ
れにより自動的にレジスタセットで切替えると同時に、
旧レジスタ情報に記憶セル内にその１ま保持され、汎用
レジスタの退避。
スタセット選択信号１−１０を変化させ、列選択回路２
−２により異なる列選択信号をアクティブ゛とする。こ
れにより自動的にレジスタセットで切替えると同時に、
旧レジスタ情報に記憶セル内にその１ま保持され、汎用
レジスタの退避。
復帰といったソフトウェアに１ったく不要となる。
本実施例では第２のデータバス１−６に対して汎用レジ
スタ１−２は読み出し専用であるが、これ全読み書き可
能とすることにより、１６ビツト唆、のデータを１タイ
ミングで書込むことも可能である。またアドレスデータ
等として１６ビツトデータ全汎用レジスタから１タイミ
ングど読み出すことが可能なことは明らかである。
スタ１−２は読み出し専用であるが、これ全読み書き可
能とすることにより、１６ビツト唆、のデータを１タイ
ミングで書込むことも可能である。またアドレスデータ
等として１６ビツトデータ全汎用レジスタから１タイミ
ングど読み出すことが可能なことは明らかである。
以上説明した様に不発明によるＣＰＵは、レジスタ演１
１を従来に比較し高速に実行できるはかシですく、割込
みプログラム優先順位レベルやタスク番号全レジスタセ
ット選択信号として使用し、レジスタ切換えにより極め
て高速で実行環境の切換えが可能である。従って１本発
明によシ、汎用レジスタの太番量化も谷易なばか夛でな
く、処理能力の大幅な同上が簡単に実現でき、実用効果
も非常に高い。
１を従来に比較し高速に実行できるはかシですく、割込
みプログラム優先順位レベルやタスク番号全レジスタセ
ット選択信号として使用し、レジスタ切換えにより極め
て高速で実行環境の切換えが可能である。従って１本発
明によシ、汎用レジスタの太番量化も谷易なばか夛でな
く、処理能力の大幅な同上が簡単に実現でき、実用効果
も非常に高い。
第１図に本発明に基づ（ＣＰＵのブロック図。
第２図は本発明に基つく汎用レジスタのブロック図、第
３図（ａｌ 、 （ｂｌは夫々本発明に基づ（ＣＰＵの
動作タイミングを示すタイミング図、第４図は従来のＣ
ＰＵのブロック図、第５図は従来のＣＰＵの動作タイミ
ングを示すタイミング図である。 １−１・・・・・・ＣＰｔＪ、４−１・・・・・・ＣＰ
Ｕ、１−２゜４−２・山・・汎用レジスタ、１−３．４
−３・山・・・・・ＡＬＵ、］ −４，４−４・・・・
・・タイミング制御回路、１−５・・・・・・第１のデ
ータバス、１−６・・・・・・第２のデータバス、４−
５・・・・・・データバス、４−６・山・・テンポラリ
レジスタ、４−７・・・・・周辺装置、１−９．４−８
・・・・・・ＡＬＵラッチ、１−１０・・印・レジスタ
セット選択信号、２−１・山・・記憶セル部、２−２・
・・・・・記憶セル、２−３・・・・・・第１の８ビツ
トレジスタ、２−４・・・・・・第１のレジスタ列、２
−５・・・・・・列選択回路、２−６・・・・・・列選
択信号、２−７・・・・・・制御ゲート、２−９・・・
・・・第１の抗み出し１号、２−１０・・・・・・第２
の読み出し信号、２−１１・山・・書込み１３号、２−
１２・川・・第１のレジスタ指定信号、２−１３・・・
・・・第１のレジスタ選択回路、２−１４・・・・・・
入出力バッファ、２−１５・山・・第２のレジスタ指定
信号％ ２−１６・川・・第２のレジスタ選択回路、
２−１７・・・・・・出力ドライバ。 代理人 −７Ｐ理士 内 ＊””’ 目 華３ 面 （ＯＬ） 蟲 ３ 園（匈
３図（ａｌ 、 （ｂｌは夫々本発明に基づ（ＣＰＵの
動作タイミングを示すタイミング図、第４図は従来のＣ
ＰＵのブロック図、第５図は従来のＣＰＵの動作タイミ
ングを示すタイミング図である。 １−１・・・・・・ＣＰｔＪ、４−１・・・・・・ＣＰ
Ｕ、１−２゜４−２・山・・汎用レジスタ、１−３．４
−３・山・・・・・ＡＬＵ、］ −４，４−４・・・・
・・タイミング制御回路、１−５・・・・・・第１のデ
ータバス、１−６・・・・・・第２のデータバス、４−
５・・・・・・データバス、４−６・山・・テンポラリ
レジスタ、４−７・・・・・周辺装置、１−９．４−８
・・・・・・ＡＬＵラッチ、１−１０・・印・レジスタ
セット選択信号、２−１・山・・記憶セル部、２−２・
・・・・・記憶セル、２−３・・・・・・第１の８ビツ
トレジスタ、２−４・・・・・・第１のレジスタ列、２
−５・・・・・・列選択回路、２−６・・・・・・列選
択信号、２−７・・・・・・制御ゲート、２−９・・・
・・・第１の抗み出し１号、２−１０・・・・・・第２
の読み出し信号、２−１１・山・・書込み１３号、２−
１２・川・・第１のレジスタ指定信号、２−１３・・・
・・・第１のレジスタ選択回路、２−１４・・・・・・
入出力バッファ、２−１５・山・・第２のレジスタ指定
信号％ ２−１６・川・・第２のレジスタ選択回路、
２−１７・・・・・・出力ドライバ。 代理人 −７Ｐ理士 内 ＊””’ 目 華３ 面 （ＯＬ） 蟲 ３ 園（匈
Claims (1)
- ｎ個のｍビットレジスタから構成されるレジスタセット
をｐ組有する汎用レジスタと演算装置とを単一半導体基
板上に集積した情報処理装置において、前記演算装置は
演算器と演算器の各々の入力に接続されている独立の複
数のバスを有し、前記汎用レジスタは列選択回路と、独
立の複数の行選択回路と記憶セルとを含み、前記記憶セ
ルはｐ列、ｎ×ｍ行の構造をもち、前記列選択回路でｐ
列の中から１列を選択し、前記複数の行選択回路でｎ×
ｍビットから複数のｍビットレジスタのデータを独立し
て選択し、選択したデータをそれぞれ前記複数のデータ
バスへ出力することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250056A JPS62109122A (ja) | 1985-11-08 | 1985-11-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250056A JPS62109122A (ja) | 1985-11-08 | 1985-11-08 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62109122A true JPS62109122A (ja) | 1987-05-20 |
Family
ID=17202143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250056A Pending JPS62109122A (ja) | 1985-11-08 | 1985-11-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109122A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6479860A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Vector processor |
| JPH01230125A (ja) * | 1988-03-10 | 1989-09-13 | Nec Corp | レジスタの部分的更新機能を持つデータ処理装置 |
| JP2009037150A (ja) * | 2007-08-03 | 2009-02-19 | Kita Nippon Electric Cable Co Ltd | 架空光ケーブル及び架空ケーブルの配線方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481045A (en) * | 1977-12-12 | 1979-06-28 | Hitachi Ltd | Data processor |
| JPS60214044A (ja) * | 1984-04-09 | 1985-10-26 | Nec Corp | マイクロコンピュ−タ |
-
1985
- 1985-11-08 JP JP60250056A patent/JPS62109122A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481045A (en) * | 1977-12-12 | 1979-06-28 | Hitachi Ltd | Data processor |
| JPS60214044A (ja) * | 1984-04-09 | 1985-10-26 | Nec Corp | マイクロコンピュ−タ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6479860A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Vector processor |
| JPH01230125A (ja) * | 1988-03-10 | 1989-09-13 | Nec Corp | レジスタの部分的更新機能を持つデータ処理装置 |
| JP2009037150A (ja) * | 2007-08-03 | 2009-02-19 | Kita Nippon Electric Cable Co Ltd | 架空光ケーブル及び架空ケーブルの配線方法 |
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