JPH03101000A

JPH03101000A - 記憶媒体の試験方法

Info

Publication number: JPH03101000A
Application number: JP1237850A
Authority: JP
Inventors: Toshio Bitsuchiyuu; 備中　俊雄
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-09-13
Filing date: 1989-09-13
Publication date: 1991-04-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の概要〕半導体メモリ、それを搭載している計算機の出荷や保守
において、該半導体メモリや磁気ディスクなどの記憶媒
体を試験する方法に関し、記憶媒体を試験する上でのラ
ンダムなデータの保障と、試験時間も短く、試験パター
ン発生のアルゴリズムも簡゛単な記憶媒体試験方法を提
供することを目的とし、Ｎビット２進数を順番に並べた２進数群の各最下位ビッ
トから、上位ビットに向かって、各ビット毎にＮ×Ｎビ
ットのメモリの各セルに順次書込み、それを読出して書
込んだ通りのデータか否かをチェックする工程を有する
構成とする。

〔産業上の利用分野〕

本発明は、半導体メモリ、それを搭載している計算機の
出荷や保守において、該半導体メモリや磁気ディスクな
どの記憶媒体を試験する方法に関する。

近年のメモリ高集積化に伴ない、半導体メモリデバイス
の大容量化やそれを使用している計算機メモリの大容量
化が進んでおり、その大容量メモリを短時間で有効な試
験を行なう必要が高まっている。

〔従来の技術〕

従来のメモリ試験においては、アドレスとメモリセルの
一致、メモリセル相互間の干渉を判定するのにストライ
ブ（ＳＴＲＩＰＥ）やマーチング（ＭＡＲＣＲＩＮＧ）
　、更にはピンポン、ギヤロッピングなどを用いている
。

ストライプ法は第４図（ａ）に示す如くで、メモリが４
×４ピントの容量とすると、先ず■に示すようにビット
線方向１１でセルに００００を書込み、次のビット線方
向１２でセルに１１１１を書込み、以下これを最後まで
繰り返す。この書込みが終了した後メモリセルを順に読
んで行き、書込んだ通りのＯまたは１が読出されたか否
かをチェックする。次は■に示すようにワード線方向１
１でセルに００００を書込み、次のワード線方向１２で
セルに１１１１を書込み、以下これを最後まで繰り返す
。この書込みが終了した後メモリセルを順に読んで行き
、書込んだ通りの０またはｌが読出されたか否かをチェ
ックする。

この■のライト／リードで隣接ビット線のセル間に干渉
があるか否か（一方のセルに１を書いたら、他方のセル
に１が書けてしまったか否か等）が分り、■のライト／
リードで隣接ワード線のセル間に干渉があるか否かが分
る。即ちストライプ法ではビット線間とワード線間の干
渉有無をチェックすることができる。同じワード線上、
ビット線上のセル間の干渉有無は分らないが、半導体メ
モリではビット線間及び又はワード線間の干渉がなけれ
ばそれでよいことが多い。

マーチング法は第４図中）に示す如くで、先ず全メモリ
セルに０を書込み、次に■の如く最初（左上端を原点と
するｘ、ｙ座標で言えば０．０位置）のセルに１を書込
み、次に■の如く次の（同０゜１位置の）セルを読んで
予定の０か否かチェックし、０なら１を書込む、以下同
様でこれを最後まで繰り返すと［相］の如くオール１が
書込まれることになる０次は最初のセルに戻ってこれを
読出し、予定の１か否かチェックする。１なら０を書込
み、次のセルに移ってこれを読出し、予定の１か否かチ
ェックする。以下同様で、これを最後まで繰り返すとメ
モリセルはオール０になる（はず）である、この方法で
は同じワード線上／ビット線上のセルの干渉もチェック
できる。しかし所要時間はストライプ法より大である。

ピンポンやギヤロッピングでは更に複雑なリード／ライ
トを行ない、より精密な試験を行なうことができるが、
所要時間はメモリ容量の増加に伴なって著増する。比較
的所要時間が少ない試験法はストライプとマーチングで
あり、これがよく用いられる。

〔発明が解決しようとする課題〕

ストライプ法ではビット線またはワード線方向でオール
Ｏ／１を交互に書込み、書込み終了でリードしてチェッ
クするという処理を行ない、またマーチングではオール
０にしておいてから、端から順にリードしてチェック、
１書込みを繰り返し、オール１になったら最初へ戻って
、リードしてチェック、０書込みを繰り返して行くから
、データのランダム性を保障するには少し不充分である
。

ピンポンやギヤロッピング法などでは、大容量メモリで
は時間がか〜りすぎる。例えばＩＭ　ＲＡｌ’ｌで試験
所要時間はマーチングで１秒、ギヤロッピングで１００
０秒、更に複雑なギヤロッピングで１〜２日などとなる
。

それ数本発明は、記憶媒体を試験する上でのランダムな
データの保障と、試験時間も短く、試験パターン発生の
アルゴリズムも簡単な記憶媒体試験方法を提供すること
を目的とするものである。

〔課題を解決するための手段〕

第１図に示すように本発明では先ず■ワード線方向１１
でメモリセルに０１０１と書込み、次のワード線方向！
２でもメモリセルに０１０１を書込み、これを最後まで
行なう。書込み後はセルを順に読出し、予定通りの０．
１かチェックする。

次は■の如くワード線方向でメモリセルに００１１と書
込み、次のワード線方向のセルにも００１１と書込み、
これを最後まで繰り返す。最後まで書込んだらセルを順
に読出し、予定通りの００１１かチェックする。

次は■の如く、ワード線方向に００００と書込み、次の
ワード線方向では１１１１と書込み、これを最後まで繰
り返し、読出して予定通りか否かチェックする。最後は
■の如くワード線方向で００００９次のワード線方向も
ｏ　ｏ　ｏ　ｏ、次のワード線方向で１１１１．次のワ
ード線方向で１１１１を書込み、読出してチェックする
。

第１図では左上端のセルを０．その右のセルを１、その
右のセルを２．・・・・・・右下端のセルを１５とする
と、書込み／続出しは０．１，２．３．・・・・・・の
順つまり昇順に行なっているが、これは逆に１５．１４
．１３．・・・・・・と降順に行なってもよく、更には
昇順と降順の両方を行なってもよい。

また第１図ではワード線方向に書込みを行なっているが
、これはビット線方向に書込んでもよい。

また第１図は４×４ビツトのメモリを例にしたが、これ
は任意のＮ×Ｎビットのメモリでもよく、同様な書込み
、読出しを行なうことができる。即ちこの書込みデータ
０１０１．・・・・・・００１１．・・・・・・は１０
進数０，１，２．３．・・・・・・を４ビツト２進数で
表わした２進数群のその各最下位ビット（ＬＳＢ）　、
ＬＳＢより１桁上位のビット、同２桁上位のビット、同
３桁上位のピッ）　（ＭＳＢ）を始端００００側からと
ったものであり、Ｎ×ＮビットのメモリならＮビット２
進数を００・・・・・・０側から順に並べて同様に採取
したビットを■回目の試験、■回目の試験、・・・・・
・■回目の試験で用いればよい。

メモリがＮ×ＮビットでＭ＜Ｎなら上記ライト／リード
をビット線方向ではＭまでで打切ればよく、Ｍ＞Ｎなら
Ｎ＋１以降は最初から繰り返せばよい。

〔作　用〕

この試験法は、ストライプのように単純にｏｏｏｏ。

１１１、・・・・・・を書くのではなく、またマーチン
グのように単純に１を書いて行く、０を書いて行くので
はなく、０１０１．・・・・・・とＯと１を交互に書く
、次は００１１、・・・・・・とＯと１を２つずつ書く
、００００．１１１１とＯと１を４つずつ書く、と変え
て行くので、書込みデータのランダム性がストライプや
マーチングより高い。

また第１図■のように０１０１・・・・・・と書くとき
は、書込み方向で隣接するセル間の干渉をチェックでき
、また同図■のように００１１．・・・・・・と書くと
きは書込み方向で１セルとばして隣接するセル（１番目
と３番目、２番目と４番目、・・・・・・のセル）間の
干渉をチェックでき、同図■のように００００．１１１
１゜・・・・・・と書くときは書込み方向とは直角な方
向（ビット線方向）で隣接するセル間の干渉をチェック
でき、同図■のように００００．００００．１１１１．
１１１１と書くときは書込み方向とは直角な方向で１セ
ルとばして隣接するセル間の干渉をチェックすることが
できる。

また書込みデータは１０進数０．１．２．３．・・・・
・・のＮビット２進数の最下位ビット、最下位から１桁
上のビット、同２桁上のビット、・・・・・・とじて得
られるので、データ発生が容易である。

〔実施例〕

第２図にアドレスＡＤＤと試験パターンＴＰとの関係を
示す。メモリは４Ｘ４−１６ビツトの容量としており、
従ってアドレスは４ビツトで表わされ、００００は左上
端のセルのアドレス、０００１はその右側のセルのアド
レス、００１０は更にその右側のセルのアドレス、・・
・・・・とする。４ビツトアドレスカウンタで００００
，０００１．・・・・・・１１１１を発生させ、これで
メモリをアクセスすると、その１６個全部のセルをテレ
ビスキャン式にアクセスすることができる。

書込みデータは、ケース■では４ビツトアドレスカウン
タのＬＳＢを使用し、ケース■ではＬＳＢの左側のビッ
トを、ケース■では更にその左側のピントを、ケース■
では更にその左側のビット（ＭＳＢ）を使用することで
簡単に得られる。

第３図に本発明の実施例をフォートラン（ＦＯＲＴＲＡ
Ｎ　）のプログラムで示す、■はデータとして使うアド
レスレジスタ（上記のアドレスカウンタ）の桁位置を示
し、Ｎ−０，３はＬＳＢ、その左側ビット、更にその左
側ビット、ＭＳＢを使用、を示している。■はアクセス
する記憶媒体のアドレスを示し、本例ではこのアドレス
はθ〜１５ある。

１−０．１５はこれを示している。■のルーチンでデー
タをライトし、■のルーチンでデータをす−ドして比較
する。

最初はＮ−０としてアドレス！　＝０．１，２．・・・
・・・１５にアドレスレジスタのθビット目（Ｌ　Ｓ　
Ｂ）のデータ０．１．０．１．・・・・・・をライトす
る。ライト終了でアドレスＩ−０，１，２，・・・・・
・１５のセルを読出し、アドレスレジスタの０ビツト目
のデータと比較する。比較終了で今度はＮ＝１とし、ア
ドレスＩ　−０，１，２゜・・・・・・１５にアドレス
レジスタの１ビツト目のデータ００１１００・・・・・
・を書込む。以下同様で、Ｎ＝３のデータを１＝０〜１
５に書込み、読出してチェックして試験終了になる。

本発明の試験の所要時間Ｔは、メモリのビット数をＭ、
１回のメモリアドレス時間をＴ１、メモリのビット数を
２Ｎで表わしたときの該指数Ｎ、メモリアクセス単位数
をＡ（リード／ライト各１回でＡ＝２）　、データ反転
回数をＢ（非反転と反転でＢ−２）アドレス変化方向の
反転回数をＣ（昇順と降順でＣ＝２）とすると、Ｔ＝Ｍ−Ｔ、　　・Ｎ−Ａ−Ｂ−Ｃ冨８　Ｍ　−’ｒｔ　　・Ｎで表わすことができる。

〔発明の効果〕以上説明したように本発明によれば、短時間で記憶媒体
のアドレスとセルの一致性、セル相互の非干渉性を保障
する試験を行なうことができる。

また試験データはｎビット２進数（メモリアクセスアド
レス）から得るので入手が容易であり、乱数表からデー
タを得る場合のように全くのランダム性ではな（、適度
にランダム性のあるデータで試験して、隣接セル間、１
セルとばしての隣接セル間の干渉性チェックなどを確実
に行なうことができる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の試験データの説明図、第３図はフォー
トランで表わした本発明の詳細な説明図、第４図は従来の試験法の説明図である。Ｑム

Claims

【特許請求の範囲】

１、Ｎビット２進数を順番に並べた２進数群の各最下位
ビットから、上位ビットに向かって、各ビット毎にＮ×
Ｎビットのメモリの各セルに順次書込み、それを読出し
て書込んだ通りのデータか否かをチェックする工程を有
することを特徴とする記憶媒体の試験方法。