SU1444784A1 - Буферное запоминающее устройство с произвольной выборкой двумерного фрагмента - Google Patents

Abstract

.Изобретение относитс  к запоминающим устройствам и может быть использовано в системах с произвольным доступом к двумерным данным, например в .процессорах коррекции геометричесг кик искажений изображени . Цель изобретени  - увеличение производительности буферного запоминающего устройства при обработке двумерных данных. Буферное запо.минающее устройство содержит блок 1 пам ти адреса,блок 2 v управлени  флагами сравнени , блок 3 преобразовани  адреса, коммутатор 4 адреса, блок 5 пам ти данных, регистр 6 входных данных, блок 7 управлени . Устройство позвол ет существенно сокi (Л

Description

4 4

ратнть количество повторно извлекаемых из пам ти.двумерных данных, обеспечивает параллельность выборки элементов двумерного фрагмента, одновре- менньй контроль данных в четьфех соседних сегментах изображени . В предлагаемом устройстве данные в блоках 1 и 5 распределены по модул м пам ти в соответствии со специальной

функцией. За счет этого элементы двумерного фрагмента всегда расположены в разных модул х пам ти. Схема управлени  флагами сравнени  обеспечивает выборку.из системной пам ти только недостающих данных, что.обеспечиваетс  применением специальных функций маскировани  флагов сравнени . 5 з.п. ф-лы, 9 ил., 4 табл.

1 .

Изобретение относитс  к запоминающим устройствам и может быть использовано в системах с произвольным доступом к двумерным данным, например, в процессорах коррекции геометричес- ких искажений изображени .

Цель изобретени  - увеличение производительности буферного запоминающего устройства при обработке двумерных данных.

На фиг.1 изображена функциональна  схема буферного запоминающего устройства с,произвольной выборкой двумерного фрагмента; на фиг.2 - функциональна  схема блока пам ти адреса; на фиг.3 - блок управлени  флагами сравнени ; на фиг.4 - блок маскировани  и циклического сдвига флагов сравнени ; на фиг.5 - блок преобразовани  адреса; на фиг.6 - блок пам ти данных; на фиг,7 - блок циклического сдвигател  выходных данных; на фиг.8 .- конфигураци  окрестностей двумерного фрагмента данньк; на фиг.9 - нумераци  элементов двумерного фрагмента.

Буферное запоминающее устройство содержит блок 1 пам ти адреса, блок 2 управлени  флагаки сравнени , блок 3 преобразовани  адреса, коммутатор 4 адреса, блок 5 пам ти данных, регист 6 входных данных, блок 7 управлени , вход 8 полного адреса фрагмента, вход 9 готовности адреса фрагмента, выход 10 готовности выходных данных, информационный выход 11 устройства, адресный выход 12 устройства, выход .13 готовности адреса сегмента, выход 14 готовности входных данных, информационный вход .1 5, вход 1 6 стробиро- вани  регистра 6, вход 17 записи в

5

0 5 0

блок -1, вход 18 записи в блок 2 управлени  флагами сравнени , вход 19 стробировани  дешифратора блока 2 управлени  флагами сравнени , выход 20 статуса блока 2 управлени  флагами сравнени , вход 21 записи в модули пам .ти блока 5 пам ти данных, ин- формационньй вход 22 блока 5, вход 23 управлени  коммутатором блока 3 преобразовани  адреса, вход 24 стробировани  -адресного регистра блока 3 преобразовани  адреса, второй выход 25 блока 1, вход 26 разрешени  записи блока 1, выход 27 адреса сегмента, адресный вход 28 блока 5, второй и третий выходы 29 30 блока 2, второй информационньш вход 31 коммутатора 4, вход 32 управлени  коммутатором 4, вход 33 чтени  блока 5 пам ти данных.

Блок 1 пам ти, адреса содержит четыре группы сумматоров 34 адреса, четыре модул  35 пам ти, четыре схемы 36 сравнени  адреса и данных в модул х 35 пам ти.

Блок 2 управлени  флагами сравнени  содержит узел 37 маскировани  и циклического сдвига флагов сравнени , четырехразр дный регистр 38 флагов, приоритетный шифратор 39, дешифратор 40, выходы 41 маскированных флагов сравнени .

Узел 37 маскировани  и циклического сдвига флагов сравнени  содержит пе.рвый и второй входные схемы 42 и 43 сдвига первого каскада, входную схему 44 сдвига второго каскада, выходную схему 45 сдвига первого кас- када, первый и второй выходные схемы 46 и 47 сдвига второго каскада, элементы И 48,...,51, элементы НЕ 52 и 53, элементы ИЛИ 54 и 55.

10

15

20

3 . 1А44784

Блок 3 преобразовани  адреса содержит первый и второй сумматоры 56 и 57 адреса, сумматор 58 приращений адреса, коммутатор 59, регистр 60 адреса, регистр 61 длины строки.

Блок 5 пам ти данных содержит шестнадцать групп сумматоров 62 адреса , шестнадцать модулей 63 пам ти, узел 6А циклического сдвига выходных данных.

Узел 64 циклического сдвига выходных данных содержит четыре схемы 65 сдвига первого каскада и групповую схему 66 сдвига второго каскада.

Буферное запоминающее устройство с произвольной выборкой двумерного фрагмента работает следующим образом.

На вход 8 поступают Р разр дов, где ,jM+log2N, задающие полный адрес элемента двумерной матрицы данных размерностью , на адресные входы блока 1 поступают разр ды первой координаты, где ,..,,log М- -1 , и разр ды, второй координаты, где ,... ,log,.|N-1 , на первый вход . коммутатора 4 поступают младшие разр ды m первой координаты, где i« 0,,..,, и младшие разр ды п j

второй координаты, где 1 0log K-1 , причем емкость блока 5 пам ти -, данных составл ет (), элементов, На управл ющий вход блока 2 поступают разр ды тд,т,,тп П(у,п,,,п полного адреса фрагмента.

Перед началом работы по сигналу начальной установки осуществл етс  обнуление всех  чеек пам ти .блока 1 пам ти адреса. После этого буферное запоминакщеё устройство готово к работе. Внейнее задающее устройство устанавливает адрес двумерного фрагмента на входе 8 и генерирует сигнал готовности адреса по входу 9. На сумматоры 34 (фиг-. 2) каждого из четы25

4

параллельно, В схемах 36 сравнени  блока 1 старшие разр ды полного ад са с данными в соответствующем мод ле пам ти, адресуемом младшими раз р дами полного адреса сегмента. Ра р ды четырехразр дного выхода 25 блока Г (флаги сравнени ) дл  восс новлени  пор дка расположени  флаго искаженного использованием функций (8) поступают на первый и второй входные схемы 42 и 43 сдвига перво каскада блока 2 и затем на выходную схему 44 сдвига первого каскада, В схемах 42 и 43, управл емых разр до т полного адреса пам ти, осуществл етс  циклический сдвиг внутри груп флагов по два в каждой группе, во втором каскаде (схема 44)управл емом разр дом п I полного адреса пам ти, циклический сдвиг групп. Как сл дует из фиг.8 дл  организации произ вольной выборки фрагмента из блока может .потребоватьс  загрузка-от одн го до четырех сегментов, что опреде л етс  положением элемента а,

mn внут

сегмента. Поэтому четырехразр д1й й код признаков сравнени  пЪсле корре тировки положени  данных поступает на выход узла 37. На базе элементов И 48,...,51, НЕ 52 и 53, ИЛИ 54 реа лизуютс  функции 10. Элементы И 48, 49,50 осуществл ют собственно маски рование соответствующих флагов срав нени , запреща  выборку ненужных 35 сегментов из пам ти исходного изобра жени . Маскирование флагов сравнени осуществл етс  .разр дами mj,, m, Пд, п,- полного адреса пам ти.

Выходами узла 37 маскировани  и циклического сдвига флагов сравнени  вл ютс  два четьфехразр дных выход сигналы разрешени  записи в модули пам ти блока 1 (выход 26) и флаги сравнени , модифицированные схемой

40

рех модулей 35 пам ти поступают млад- 45 маскировани  (выходы 41). Дл  коршие разр ды, а также разр ды т-, полного адреса пам ти, на сумматоры 62 каждого из шестнадцати модулей 63 пам ти блока 5 через коммутатор 4 поступают младшие разр ды, а также раз- РЯДЫ ШВ, т, .По, п,, полного . На выходах сумматоров 34 блока 1 устанавливаютс  полные адреса четырех сегментов 1-4 (фиг.8), в которых-могут располагатьс  элементы фрагмента на выходах адресных сумматоров 62 блока 5 собственно адреса элементов фрагмента. Выборка данных из модулей пам ти блоков 1 и 5 осуществл етс 

0

5

0

784

5

4

параллельно, В схемах 36 сравнени  блока 1 старшие разр ды полного адреса с данными в соответствующем модуле пам ти, адресуемом младшими разр дами полного адреса сегмента. Разр ды четырехразр дного выхода 25 блока Г (флаги сравнени ) дл  восстановлени  пор дка расположени  флагов искаженного использованием функций (8) поступают на первый и второй входные схемы 42 и 43 сдвига первого каскада блока 2 и затем на выходную схему 44 сдвига первого каскада, В схемах 42 и 43, управл емых разр дом т полного адреса пам ти, осуществл етс  циклический сдвиг внутри групп флагов по два в каждой группе, во втором каскаде (схема 44)управл емом разр дом п I полного адреса пам ти , циклический сдвиг групп. Как следует из фиг.8 дл  организации произвольной выборки фрагмента из блока 5 может .потребоватьс  загрузка-от одного до четырех сегментов, что определ етс  положением элемента а,

mn внутри

сегмента. Поэтому четырехразр д1й й код признаков сравнени  пЪсле корректировки положени  данных поступает на выход узла 37. На базе элементов И 48,...,51, НЕ 52 и 53, ИЛИ 54 реализуютс  функции 10. Элементы И 48, 49,50 осуществл ют собственно маскирование соответствующих флагов сравнени , запреща  выборку ненужных 5 сегментов из пам ти исходного изображени . Маскирование флагов сравнени  осуществл етс  .разр дами mj,, m, Пд, п,- полного адреса пам ти.

Выходами узла 37 маскировани  и циклического сдвига флагов сравнени   вл ютс  два четьфехразр дных выхода: сигналы разрешени  записи в модули пам ти блока 1 (выход 26) и флаги сравнени , модифицированные схемой

0

ректной записи в модули пам ти блока 1 старших разр дов полных адресов сегментов в схемах 45,.,.,47 сдвига (фиг.4) осуществл етс  обрат50 на  корректировка положени  разр дов кода флагов сравнени . В схеме 45, управл емой разр дом ш полного ад- , реса пам ти, мен етс  положение двух групп по два разр да кода флагов,

55 в схемах 46, 47, управл емых разр дом П), измен етс  положение разр до внутри групп.

Через промежуток времени t, необходимый дл  установки сигналов

10

разрешени  записи (на входе 26) в модули пам ти блока 1, установки кода флагов на входах регистра 38, установки данных на вьпсодах данных блока 5, блок 7 управлени  генерирует сигнал записи по входу 17 в модули пам ти блока 1 и сигнал записи по входу 18 в регистр 38 флагов. В состав приоритетного шифратора 39 (фиг.З) кроме собственно шифратора входит схема ИЛИ, входы которой подключены к выходам регистра флагов. Блок 7 управлени  анализирует состо ние входа 20,  вл ющегос  выходом 15 указанного элемента ИЛИ, и, если запросов на загрузку сегментов нет, устанавливает сигнал на выходе 10 готовности данных на выходе 11. Если необходима эагрузка сегментов, блок 20 7 управлени  снимает сигнал чтени  данных из блока 5 по входу 33,переключает коммутатор 4 адреса сигналом на входе 32 в положение, обеспечивающее прохождение на адресные суммато- 25 ры блока 5 разр дов с линии 31, переключает коммутатор 59 адреса сигналом с входи 23 так, чтобы выходы суммато14447846

вход вычитани  единицы сумматора 57, Применение такой схемы позвол ет параллельно , без перебора анализировать , состо ние регистра 38 флагов и формировать на сумматорах 56 и 57 адреса только тех сегментов, загрузка которых необхсрдима.

После установки адреса сегмента, в регистре 60 и запроса к пам ти исходного изображени  на линии 13 блок 7 управлени  анализирует состо ние линии 14 готовности данных. Когда на входе 15 устанавливаютс  истинные данные, что сопровождаетс  изменением состо ни  линии 14, блок 7 управлени  генерирует строб записи данных на линии 21 в модули пам ти блока 1. Данные с выхода 15. через регистр 6 поступают на вход 22 блока 5. На адресные сумматоры блока 5 по входу 28 поступают младн ие разр ды полного адреса сегмента, причем разр ды адреса , соответствующие разр дам Шо ш,,

, п полного адреса устанавливаютс  в состо ние О. Данные в блок 5 записываютс  сегментами, т.е. пор док расположени  элементов фрагмента не нарушаетс . Это дает возможность

35

ров 56 и 57 были подключены к входам регистра 60, стробирует адрес первого 30 отказатьс  от корректировки положет загружаемого сегмента в выходной ре- ни  данных на входе блока 5 пам ти гистр 60 адреса сигналом с входа 24 и генерирует запрос к пам ти исходного изображени  на линии 13. Адрес .Загружаемого сегмента, содержащийс  в регистре 60, формируетс  из адреса базового сегмента Ь( , генерируемого адресными сумматорами первого модул  пам ти блока 1, Полньй адрес базового сегмента на линии 27., разделенный на адреса по п.ервой координате и адреса по второй координате, подключен к первым входам соответственно сумматоров 56 и 57. Полный адрес сегмента с вькода сумматоров через коммутатор 59 поступает на вход регистра 60. Выданных .

Одновременно со стробом записи в блок 5 блок 7 управлени  стробирует вькоды дешифратора 40 (фиг.З) сигналом на линии 19. По заднему фронту этого импульса осуществл етс  сброс флага в регистре 38, соответствующего загруженному сегменту. После этого 40 устройство управлени  анализирует состо ние линии 20. Если в регистре 38 флагов имеютс  установленные в единицу разр ды, то процесс считывани  сегментов продолжаетс  до обнулени  регистра 38 флагов, что будет зафиксировано изменением состо ни  линии 20, Когда все необходимые сегменты загружены, устройство управлени  переключает коммутатор 4 в положение , обеспечивающее прохождение на адресный вход 28 сигналов с входа 8, запускает цикл чтени  бл.ока 5 сигналом на линии 38 и через промежуток времени, необходимый дл  считывани  данных, устанавливает сигнал готовности данных на линии 10.

4В

ходы регистра 38 флагов подключены к входам приоритетного шифратора в следующем пор дке убывани  приоритета; флаг сегмента Ь - : .,, флаг сегмента bj j.,, флаг сегмента b i-i,-J4 флаг сегмента Ь- . Соответственно коды, генерируемые приоритетным шифратором дл  каждого флага,  вл ющегос  старшим в какой-то момент времени, следующие: 11,10,01,00. Старший разр д выходного кода приоритетного шифратора поступает на вход вычитани  единицы сумматора 56, а младший - на

, п полного адреса устанавливаютс  в состо ние О. Данные в блок 5 записываютс  сегментами, т.е. пор док расположени  элементов фрагмента не нарушаетс . Это дает возможность

отказатьс  от корректировки положет ни  данных на входе блока 5 пам ти

отказатьс  от корректировки положет ни  данных на входе блока 5 пам ти

данных.

Одновременно со стробом записи в блок 5 блок 7 управлени  стробирует вькоды дешифратора 40 (фиг.З) сигналом на линии 19. По заднему фронту этого импульса осуществл етс  сброс флага в регистре 38, соответствующего загруженному сегменту. После этого устройство управлени  анализирует состо ние линии 20. Если в регистре 38 флагов имеютс  установленные в единицу разр ды, то процесс считывани  сегментов продолжаетс  до обнулени  регистра 38 флагов, что будет зафиксировано изменением состо ни  линии 20, Когда все необходимые сегменты загружены, устройство управлени  переключает коммутатор 4 в положение , обеспечивающее прохождение на адресный вход 28 сигналов с входа 8, запускает цикл чтени  бл.ока 5 сигналом на линии 38 и через промежуток времени, необходимый дл  считывани  данных, устанавливает сигнал готовности данных на линии 10.

В реальной системе данные в пам ти исходного изображени  располагаютс  линейно строка за строкой, что

714А478Ч

объ сн етс  физическим устройством

м

средств ввода/вывода изображений,Дл  работы с линейной организацией данных в состав блока 3 преобразовани  адреса введены сумматор 58 приращений адреса и регистр 61 длины строки, предполагаетс  также использование 32- разр дной шины данных. В этом случае адрес сегмента, генерируемый на ли- НИИ 27,  вл етс  адресом первых четырех элементов-сегмента, лежащих в одной строке. Адреса элементов сегмента , расположенных в других строках , можно получить последовательным суммированием длины строки и составл ющей адреса сегмента по второй координате . При этом составл юща  адреса по первой координате зафиксирована . Полученные данные последовательно записываютс  в регистры 6 входных данных и затем параллельно перегружаютс  в модули пам ти блока 5

контроль за данными, содержаписмис  в

хГредтагаемое устройство буферной 25 блоке пам ти данных (БД) в четырех

соседних сегментах. При отсутствии данных требуемый сегмент загружаетс  из пам ти исходного изображени , после чего возможна выборка по произпам ти с произвольной выборкой дну-

мерного фрагмента ориентировано на

последовательную обработку потока

фрагментов размером 4x4 элемента.

Данные извлекаютс  из пам ти исходно- ЗО вольному адресу. В зависимости от

го изображени  ,в устройство буферной адреса возможна загрузка от одного

пам ти и записываютс  в пам ть выход- до четырех сегментов. Их количество

ного изображени , генерируемого обра- определ етс  функци ми маскировани 

батывающим процессором. При использо- флагов сравнени  старших разр дов

вании буферной пам ти в процессорах исправлени  геометрических искажений входным генератором адреса  вл етс  процессор полиномиального преобразовани  координат, а выходным процёссором - устройство взвешенного суммиро- 40 адресов, узлы циклического сдвига вани  элементов извлекаемого фрагмен- данных, что обеспечивает параллель- та, т.е. устройство интерпол ции по . ность выборки.

В БД с помощью шестнадцати пар сумматоров и блока циклического сдвиметоду кубической свертки (2), Данные , получаемые процессором свертки.

линейно, строка з а строкой записыва- . га данных на выходе шестнадцати моду . э , в

леи пам ти реализована произвольна  выборка фрагмента 4x4 элемента вида

т-1, h-1 tvi-i,n кы,п+1 m.l,

50

A(m,n)

tn, л-1

3n,n S m,

(n,

;(1)

ЮТСЯ в выходн-ую пам ть. Дл  записи одного элемента .данных изображени  необходимо считать шестнадцать элементов данных из пам ти исходного изображени . При достаточно высоком быстродействии входного и выходного процессоров скорость извлечени  данных ограничивает производительность системы в целом. Предлагаемое устрой- где m,n - индексы, определ ющие адрес ство буферной пам ти позвол ет пони- фрагмента, причем О и О in ; Р, зить частоту обращений к пам ти ис- аv - центральный элемешг фрагмента.

, m+i,

, n-i

friil, n- 1 m+t,h tn, n+1 ,h

ХОДКОГО изображени , a также повысить скорость обработки за счет эффектив-, ной буферизации данных.

o g

Пам ть исходнЬго изображени  емкостью элементов, а также пам ц. блока запоминающих устройств данных емкостью LKP элементов (M,N,L и Р - степени числа 2) разбиваютс  на сегменты элемента. В пам ти исходноR М N

го изображени  содержитс  , а в

L Р

буферной пам ти т т сегментов, Сег- 4 4

мент  вл етс  единицей данных при загрузке данных в буферное запоминающее устройство. Блок 1 пам ти адреса

L Р

(БА) содержит т х т  чеек пам ти (по 44

одной на каждый сегмент), в которых хран тс  старшие разр ды адресов сег- 0 ментов. При генерации адреса фрагмента с произвольным адресом его элементы могут лежать в разных сегментах. В блоке 1 осуществл етс  параллельньй

35

полного адреса пам ти и данных в БА. Дл  организации параллельного контрол  данных, а также параллельной вы-м борки фрагмента по произвольному адресу БА и БД введены узлы -вычислени 

, в

леи пам ти реализована произвольна  выборка фрагмента 4x4 элемента вида

где m,n - индексы, определ ющие адре фрагмента, причем О и О in ; Р, аv - центральный элемешг фрагмента.

т-1, h-1 tvi-i,n кы,п+1 m.l,

- индексы, определ ющие ад а, причем О и О in ; Р нтральный элемешг фрагмент

0

A(m,n)

tn, л-1

3n,n S m,

(n,

;(1)

где m,n - индексы, определ ющие адрес фрагмента, причем О и О in ; Р, аv - центральный элемешг фрагмента.

, m+i,

, n-i

friil, n- 1 m+t,h tn, n+1 ,h

При линейной организации пам ти, когда данные в пам ти располагаютс  строка за строкой, адреса элементюв.

образующих квадратную матрицу (1), можно представить следующим образом A(m-bi,n+j)P(m-«-i)-f(n+j), (2) где i и j - целые числа, измен ющиес  в пределах: , -1 j 2; Р - длина строки; тип- координаты центрального

элемента.

В предлагаемом буферном запоминающем устройстве элементы двумерного массива распределены по шестнадцати модул м пам ти в соответствии с функцией распределени 

m ) 4

СИМВОЛ,

П

+ , (3)

обозначающий one- остатка от

рацию вз ти 

делени ; номер модул  пам ти

(О о 15).

элементов массива в модуопредел ютс  формулой

А (т, п) - -

Р m п 4 4 4

(4)

символ, обозначающий операцию вз ти  целой части

делени .

Таким образом, положение элемента массива в пам ти определ етс  номером модул  пам ти и адресом внутри модул , вычисл емым по формулам (3) и (4), Дл  распределени  элементов массива, определ емого формулой (3), элементы фрагмента (1) при любых тип таких, что :L и .п Р, будут находитьс  в разных модул х пам ти.

Адресные функции дл  параллельного доступа к фрагменту, естественно.

(5)

где А

а

А ,- номера модулей пам ти.

0

5

0

5

Пример распределени  двумерного массива по модул м представлен в табл,1. Здесь показано расположение фрагмента в пам ти дл  , и Р ,

Использование функции (3) приводит к нарушению естественного расположени  элементов фрагмента, извлекаемого иэ пам ти. Обозначим элементы фрагмен-; та цифрами от О до 15 в соответствии с фиг,9, Тогда функцию перестановки данных можно описать, как в табл,2.

Блок, реализующий описанную в табл,2 функцию перестановки, показан на фиг, 7. Первый каскад осуществл ет циклический сдвиг внутри четырех групп.данных и управл етс  разр дами п. и:.т1 полного адреса пам ти (функ- 01 в табл,2), второй каскад осу0

ци 

ществл ет циклический сдвиг самих групп данных и управл етс  разр дами и т полного адреса пам ти (функци  0 2 в табл,2),

Пусть MxN - размерность массива данных, хран щегос  в пам ти исходного изображени , L х Р - размерность массива данных, хран щегос  в БД бу-г ферного запоминающего устройства, Разр дность шины полного адреса пам ти двумерного фрагмента (1) можно представить выражением

11

м

NS

Ap(log - +log,p) + (log,J+log,|)A,(6)

где Ар - разр дность шины адреса. Выражение в первых круглых скобках представл ет старшие разр ды полного адреса пам ти, во вторьпс - разр ды адреса сегмента в БД, содержащего центральный элемент ai матрицы (1). Цифрой Д представлены разр ды Шс,,т ), По, HI, адресующие элемент а внутри сегмента. Старшие разр ды полного адреса пам ти запоминаютс  в БА, длина слова которого равна

D + logj-

где Т - добавочный двоичный разр д

истинности данных. Разр д обнул етс  перед началом сеанса работы буферного запоминающего устройства и устанавливаетс  в единицу при записи адреса сегмента в БА, в то врем  как сегмент загружаетс  . в БД. Использование разр да Т предотвращает от неверного срабатывани  . компараторов БА при отсутствии истинных данных в БД. Емкость БА определ етс  емкостью БД, т.е. количеством сегментов, содержащихс  в БД, поэтому

адресна  шина БА содержит

двоичных разр дов. l°gl

го, что в БД осуществл етс  фрагмента с переходом через сегмента, в состав адресной

i вход т также разр ды -т. у, т,, Элементы фрагмента (1) могут нахог.

По,- п

в одном, двух или четырех сег- 40 Двумерного массива данных по четырем

ментах, С целью параллельной проверки на предмет наличи  или отсутстви  требуемых сегментов в БД, в БА организована двумерна.  выборка фрагмента 2x2 элемента вида

bi-1.

b,-..

)

b

. Jb:

(7)

где i,j - индексы, определ ющие ад- 50

pec фрагмента, причем

О i.7 4

центральный элемент фрагмента .

L 4

Элементы массива размерностью Р

т распределены по четырем модул м

44478412

пам ти в соответствии с функцией распределени 

(i,j) 2 + ,

(8)

где (i,j) - номер модул  О-« о( 3 .

Адреса элементов массива в модул х пам ти определ ютс  формулой

A(iJ) - .

Адресные функции дл  параллельного доступа к фрагменту имеют вид

Ao(i.j)

20

где

пам ти блока БА. В модуле пам ти А 0 БА хран тс  старшие разр ды адресЬв сегментов,

i „ J

удовлетвор ющие условию т 2

в модуле А, - удовлетвор ющие условию

1 J

1 , 5 1 , в модуле А ,j - удовлет0 ,

вор ющие условию О,

1, в мо35

дуле Aj - удовлетвор ющие условию

i-i.i-o.

Пример распределени  элементов

5

0

6

модул м пам ти представлен в табл.3. Здесь также показано расположение Фрагмента в пам ти дл  ,

и Так же, как и в пам ти данных , использование функции (8) приводит к зависимости пор дка расположени  выходных данных модулей пам ти A(,,AI, А и АЗ от адреса извлекаемых сегментов. Однако в отличие от схемы, перестановки данных, используемой в БД, корректировке подвергаетс  пор док следовани  флагов сравнени  данных в модул х пам ти и старших разр дов адресов сегментов, генерируемых соответствующими адреснйми сумматорами . Блок, реализующий функцию перестановки флагов сравнени , представл ет собой двухкаскадный циклический

314

сдвигатеЛь. Первый каскад осуществл ет циклический сдвиг внутри двух групп флагов сравнени  (по два в каждой группе) и управл етс  разр дом п, полного адреса пам ти, второй каскад осуществл ет циклический сдвиг самих групп флагов и управл етс  разр дом тп 4 полно го адреса пам ти.

На фиг.8 изображены дев ть сег- ментов, обозначенных цифрами 1...9, в которых могут располагатьс  элементы фрагмента (1), если элемент а „ находитс  в центральном сегменте 5, Из рисунка видно, что при и п.. 0 элементы фрагмента (1) могут находитьс  в сегментах 1,2,4,5, при т., 1 п 0- в сегментах 4,5,7,8, при , п 1 - в сегментах 5,6,8,9. Дл  выборки из БА данных о требуемых сегментах в адресные функции каждого модул  пам ти введены разр ды m , и n,i. Адресные функции дл  модулей па

м ти БА принимают вид

(9)

где

пам ти.

На фиг.86 изображены четыре сегмента двумерной матрицы данных,обозначенные цифрами 1-4, в которых могут находитьс  элементы фрагмента (1) с учетом модифицированных адресных функций (9). Внутренний квадрат ограничивает местоположение центрального элемента а „, вн ешний -.границы фрагмента (1) при изменении положени  а. в заданных пределах. В зави ПШ

симости от положени  центрального элемента требуетс  загрузка разного количества сегментов, что определ етс  табл.4, и табл.4 дл  каждой кодовой комбинации разр дов Щд,т,,

п

о

п.

определ етс , какие из сегментов с номерами 1 - 4 необходимо загрузить . .Единица в соответствующей графе означает, что сегмент должен быть загружен. Из табл.4 можно получить функции

F1 (m(,vm,) (пр vh,);

1П.П 1 Ш

1

(10V

о l

i;

которые определ ют необходимость загрузки в БД соответствующих сегментов .

Claims (4)

1.. Буферное запоминающее устройство с произвольной выборкой двумерного фрагмента, содержащее блок управлени , блок пам ти-адреса, блок пам ти данных, блок преобразовани  адреса, регистр входных данных,.первый выход блока управлени  соединен с входом записи блока пам ти ад.реса, второй и третий выходы блока управлени  соединены с входами чтени  и записи блока пам ти данных соответственно, четвертый выход блока управлени  соединен с входом стробировани  регистра входных данных, п тый и шестой выходы блока управлени  соединены с первым и вторым входами стробировани  блока преобразовани  адреса, адресный вход блока пам ти адресов соединен со старшими разр дами первой и второй координат входа полного адреса фрагмента устройства, информационный вход регистра входных данных  вл етс  информационным входом устройства, выход регистра входньк данных соединен с информационном входом блока пам ти данных, выход которого  вл етс  информационным выходом устройства, седьмой и восьмой выходы блока управлени   вл ютс  выходами готовности выходных данных и адреса, сегмента устройства, первый и второй входы ветвлени  блока управлени   вл ютс  входами готовности адреса фрагмен5 та и входных данных устройства, первый выход блока преобразовани  адреса  вл етс  адресным выходом устройства , первый выход блока пам ти адреса соединен с первым информационным

0 входом,блока преобразовани  адреса, отличающеес  тем, что, с целью увеличени  производительности при обработке двумерных данных, в него введены блок управлени  флага55 ми сравнени , коммутатор адреса, причем первый информационный вход коммутатора адреса соединен с входом младших разр дов первой и второй координат входа полного адреса фрагмента

устройства, второй выход блока преобразовани  адреса соединен с вторым информационным входом коммутатора адреса, дев тый выход блока управле

НИЛ соединен с управл ющим входом коммутатора адреса, выход которого соединен с адресным входом блока па- м ,ти данных, разр ды управл ющего входа блока управлени  флагами сравне- ни  соединены с младшими разр дами первой и второй координат входа полного адреса фрагмента устройства, первый выход блока управлени  флагами сравнени  соединен с входом чтени  блока пам ти адреса, второй и третий выходы блока управлени  флагами сравнени  адреса соединены с вторым и третьим информационньгми входами блока преобразовани  адреса, второй выход блока пам ти адреса соединен с информационным входом блока управлени  флагами сравнени , дес тый и одиннадцатый выходы блока управлени  соединены с входами записи и стробировани  бло- ка управлени  флагами сравнени , чет- вертьй выход которого соединен с третьим входом ветвлени  блока управлени  .

2, Устройство по п.1, о т л и - чающеес  тем, что, блок пам ти адреса содержит четыре модул  пам ти , четьфе схемы сравнени  и восемь сумматоров адреса, образующих четыре группы по два, причем вход записи блока соединен с входами записи всех модулей пам ти, старшие разр ды первой и второй координат адресного входа блока соединены с входами первого слагаемого первого и второго суммато- ров адреса всех групп соответственно, младший разр д первой и второй координат адресного входа соединен с входами переноса первого и второго «гум- маторов адреса всех групп соответст- венно, старшие разр ды первого и второго сумматоров адреса р-й группы соединены с информационным входом р-го модул  пам ти, младшие разр ды

выходы первого и второго сумматоров

адреса р-и группы соединены с адресным входом р-го модул  пам ти, где Р 1,..,,4, выходы первого и второго сумматоров адреса первой группы  вл - ютс  первым и вторым- составл ющими первого выхода блока, вход .чтени  блока соединен с входами чтени  всех модулей пам ти, выход р-го модул  пам ти соединен с первым входом р-й

О

ю 15 0 25

ЗО ,, Q g

0

-

55

841 6

схемы сравнени , входы вторых слагаемых первых сутчматоров адреса с первой по четвертую групп подключены к входам уровней сигналов О, -1, О, -1 блока соответственно, информационный вход р-го модул  пам ти соединен с вторым входом р-й схемы сравнени , выходы.всех схем сравнени  образуют второй выход блока, входы второго слагаемого вторых сумматоров адреса с первой по четвертую группы подключены к входам уровней

сигналов 6, О, -1 и -1 соответственно .

3,Устргйство по П.1, отличающеес  тем, что блок управлени  флагами сравнени  содержит узел маскировани  и циклического сдвига флагов сравнени , регистр флагов, шифратор и дешифратор, причем вход записи блока соединен с входом записи регистра флагов, выход которого соединен с входом шифратора, первый выход которого соединен с четвертым выходом блока, второй и третий выходы шифратора  вл ютс  вторым и третьим выходами блока соответственно

и соединены с- информационным входом дешифратора, вход стробировани  блока соединен с входом стробировани  дешифратора, управл ющий и информационный входы блока соединены с управл ющим и информационными входами узла маскировани  и циклического сдвига флагов сравнени , первый выход которого  вл етс  первым выходом блока, второй выход узла маскировани  и циклического сдвигу флагов сравнени  соединен с информационным входом регистра флагов, выход дешифратора соединен с входом маскировани  информационного входа регистра флагов,

4.Устройство по П.1, отличающеес  тем, что блок преобразовани  адреса содержит два сумматора адреса, сумматор приращений а.дреса, коммутатор, регистр, длины строки, регистр адреса,первый и второй входы стробировани  блока соединены с входом стробировани  регистра адреса и управл ющим входом коммутатора соответственно, второй и третий информационные входы блока соединены с входами вычитани  единицы первого

и второго сумматоров адреса соответственно , выходы которых соединены с первым информационным входом коммутатора и вторым выходом блока, выход

171Д44784

регистра длины строки соединен с вхо- чены дом первого слагаемого сумматора приращений адреса, выход которого соединен с вторым информационным входом коммутатора, выход которого соединен с информационным входом регистра адреса , выход которого соединен с первым выходом блока и входом второго слагаемого сумматора приращений ю адреса, входы слагаемого первого и второго сзгмматоров адреса соединены с .первым и вторым составл ющими первого информационного входа блокаt

3. Устройство по п,1, о т л и - 15 ч а ю щ е е с   тем, что блок пам ти данных содержит тридцать два сумматора адреса, образующих шестнадцать групп по два, шестнадцать модулей па18

к входу логического уровн  сигнала -(-2 блока, где ж 4,8,12,16 и ,...,16 .

6, Устройство по ПП.1 и 3, о т « личающеес  тем, что узел маскировани  и циклического сдвига флагов сравнени  содержит две входные схемы, сдвига первого каскада, входную схему сдвига второго каскада, выходную схему первого каскада, две выходные схемы сдвига второго каскада, два элемента НЕ, два .элемента ИЛИ и четыре элемента И, причем первый и второй информационные входы первой входной схемы сдвига первого каскада соединены с первым и вторым разр дами- информационного входа узла соответственно , первый и второй информационные м ти и узел циклического сдвига, вхо- 20 входы второй входной схемы сдвига

ды чтени  и записи блока соединены .С входами чтени  и записи всех модулей пам ти соответственно, информационные входы всех модулей пам ти соединены с информационным входом блока, выход р-го модул  пам ти соединен с р-м информационным входом узла циклического сдвига, где , ,,16 выходы которого соединены с

первого каскада соединены с третьим и четвертым разр дами информационного входа узла соответственно, выходы первой и второй входных схем сдвига 25 первого каскада соединены с информационными входами входной схемы сдвига

второго каскада,- первый выход KOToporc соединен с первым разр дом второго выхода угла и первым информационным

35

каскада, выходы с второго по четвертый входной схемы сдвига второго каскада соединены с первыми входами с первого по третий элементов И соответственно , выходы которых соединены с разр дами с второго по четвертый второго выхода узла и с второго по четвертый информационными входами выходной схемы сдвига первого каскавыходами блока, вьгход р-й группы сум- зо входом выходной схемы сдвига первого маторов соединен с адресным входом р-го модул  пам ти, младшие разр ды по первой и второй координатам адресного входа блока соединены с входами управлени  сдвигом узла циклического

сдвига, входы первого слагаемого первого и второго сумматоров адреса . всех групп соединены со старшими разр дами по первой и второй координатам адресного входа блока соответ- 40 Д соответственно, первый и второй

выходы которого соединены с первым и вторым информационными входами первой выходной схемы сдвига второго каскада соответственно, третий и чет- g вертый выходы выходной схемы сдвига первого каскада соединены с первым и вторым информационными входами второй выходной схемы сдвига второго каскада соответственно, выходы-первой и второй вькодных схем сдвига второго каскада соединены с первым выходом узла,выходы первого и второго элементов ИЛИ соединены с вторым входом первого элемента И, первым входом четвертого элемента И и вторыми входами второго и четвертого элементов И соответственно, выход четвертого элемента И соединен с вторым входом третьего элемента И, первые входы

первых сумматоров адреса а-й группы и вторых -сумматоров адреса б-й группы подключены к входу логического уровн  сигнала -1 блока, где а 1,5,9,13 и ,...,4, входы второго слагаемого первых сумматсэров адресов в-й группы и вторых сумматоров адреса г-й группы подключены к входу логического уровн  сигнала О блока, где ,6,10,14 и ,...,8, входы второго слагаемого первых сумматоров адреса д-й группы и: вторых сумматоров адреса е-й группы подключены к входу логического уровн  сигнала ,+1 блока, где ,7,11,15 и- е 9,. .,, 12, входы второго слагаемого первых сумматоров адреса ж-й группы и вторых сумматоров адреса з-й- группы подклю50

5Е

4

чены

18

к входу логического уровн  сигнала -(-2 блока, где ж 4,8,12,16 и ,...,16 .

6, Устройство по ПП.1 и 3, о т « личающеес  тем, что узел маскировани  и циклического сдвига флагов сравнени  содержит две входные схемы, сдвига первого каскада, входную схему сдвига второго каскада, выходную схему первого каскада, две выходные схемы сдвига второго каскада, два элемента НЕ, два .элемента ИЛИ и четыре элемента И, причем первый и второй информационные входы первой входной схемы сдвига первого каскада соединены с первым и вторым разр дами информационного входа узла соответстпервого каскада соединены с третьим и четвертым разр дами информационного входа узла соответственно, выходы первой и второй входных схем сдвига первого каскада соединены с информационными входами входной схемы сдвига

второго каскада,- первый выход KOToporci соединен с первым разр дом второго выхода угла и первым информационным

каскада, выходы с второго по четвертый входной схемы сдвига второго каскада соединены с первыми входами с первого по третий элементов И соответственно , выходы которых соединены с разр дами с второго по четвертый второго выхода узла и с второго по четвертый информационными входами выходной схемы сдвига первого каскавходом выходной схемы сдвига первого

Д соответственно, первый и второй

первого и второго элементов ИЛИ соединены с. вторыми разр дами первой и второй координат адреса управл ющего входа узла соответственно, вторые входы первого и второго элементов ИЛИ соединены через первый и второй элементы НЕ с первыми разр дами первой и второй координат адреса управл ющего входа узла соответственно, третий разр д первой координаты адреса упh

о у 3 4 5 б 7 cf 5 / // /2 /5 / /5

д У 3

6

5 66

67

равл юшегс входа узла соединен с входами управлени  сдвигом первого, и второго входных схем сдвига первого , каскада и и второго вькодных схем сдвига второго каскада, третий разр д второй координаты адреса управл ющего входа узла соединен с входами управлени  сдвигом входной схемы

1Q сдвига второго каскада и выходной схемы сдвига первого каскада.

Т а б л и ц а 1

21

с/

1444784

22 Таблица 2

ТаблицаЗ

0 У 2- 5

б л и ц а 4

Фиг,

/п

т

Фиг. 8

Фиг.9