JPS6093561A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS6093561A JPS6093561A JP20146783A JP20146783A JPS6093561A JP S6093561 A JPS6093561 A JP S6093561A JP 20146783 A JP20146783 A JP 20146783A JP 20146783 A JP20146783 A JP 20146783A JP S6093561 A JPS6093561 A JP S6093561A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- bit
- bits
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は各々がｎＸｐＸｑ個のイメージ点を夫々異なっ
た記憶位置に記憶し得るｎ個の記憶モジュールで構成さ
れ、且つ各記憶モジュールにおいて一つの記憶単位のみ
が単一のメモリサイクルでアクセスされ得るメモリに係
り、特にメモリの境界を越えて任意の記憶モジュールの
記憶単位からＩＸｎの任意の副配列におけるｎ個のイメ
ージ点を行又は列方向に連続し”ζ単一のメモリサイク
ルで書込み／続出しし得るメモリ回路に関する。
た記憶位置に記憶し得るｎ個の記憶モジュールで構成さ
れ、且つ各記憶モジュールにおいて一つの記憶単位のみ
が単一のメモリサイクルでアクセスされ得るメモリに係
り、特にメモリの境界を越えて任意の記憶モジュールの
記憶単位からＩＸｎの任意の副配列におけるｎ個のイメ
ージ点を行又は列方向に連続し”ζ単一のメモリサイク
ルで書込み／続出しし得るメモリ回路に関する。
（ｂ）従来技術と問題点
一般にメモリはｎ個の記憶モジュールで構成される場合
、通常行方向にはｎビット（イメージ点）毎に単一メモ
リサイクルで書込み／読出しか可能であるが、列方向で
は単一メモリサイクルで書込み／読出しが出来ない。こ
れは行方向では前記ｎビットの情報がビット毎に異なる
記憶モジュールに書込まれているが、列方向では同一記
憶モジュール内に書込まれるためである。
、通常行方向にはｎビット（イメージ点）毎に単一メモ
リサイクルで書込み／読出しか可能であるが、列方向で
は単一メモリサイクルで書込み／読出しが出来ない。こ
れは行方向では前記ｎビットの情報がビット毎に異なる
記憶モジュールに書込まれているが、列方向では同一記
憶モジュール内に書込まれるためである。
第１図はｎ、ｐ、ｑを設計パラメータとして、プール値
を有するビットｌ （ｉ、ｊ）（但し０≦ｉ＜ｐ及びＯ
≦ｊ＜ｑ）がら成るｎｐＸｎｑのイメージ配列を記憶す
ることが出来るメモリの論理空間を示す。第２図は第１
図のｎを１６とした時の或ブロックＮの論理アドレスを
示す。Ｎ’ 、 ＮｏｏはブロックＮに隣接するブロッ
クを示す。従って、１０はメモリ境界である。この場合
記憶モジュールは１６個で行方向の物理アドレス０−Ｆ
は記憶モジュールのチップ番号であり、列方向の物理ア
ドレスθ〜Ｆは各記憶モジュールのアドレスである。従
って行方向の各ビットＩのｉは異なる記憶モジュールを
指示するが、行方向の各ビット■のｉは同一の記憶モジ
ュールを指示するためｊの指示するアドレスで同一の記
憶モジュールに格そこで、列方向でも単一メモリサイク
ルで書込み／読出しが可能となるようにするため、列方
向のビットも同一記憶モジュールに格納されないように
アドレス変換を行って所謂行アクセス、列アクセスが両
方共可能となる方法が提案されている。
を有するビットｌ （ｉ、ｊ）（但し０≦ｉ＜ｐ及びＯ
≦ｊ＜ｑ）がら成るｎｐＸｎｑのイメージ配列を記憶す
ることが出来るメモリの論理空間を示す。第２図は第１
図のｎを１６とした時の或ブロックＮの論理アドレスを
示す。Ｎ’ 、 ＮｏｏはブロックＮに隣接するブロッ
クを示す。従って、１０はメモリ境界である。この場合
記憶モジュールは１６個で行方向の物理アドレス０−Ｆ
は記憶モジュールのチップ番号であり、列方向の物理ア
ドレスθ〜Ｆは各記憶モジュールのアドレスである。従
って行方向の各ビットＩのｉは異なる記憶モジュールを
指示するが、行方向の各ビット■のｉは同一の記憶モジ
ュールを指示するためｊの指示するアドレスで同一の記
憶モジュールに格そこで、列方向でも単一メモリサイク
ルで書込み／読出しが可能となるようにするため、列方
向のビットも同一記憶モジュールに格納されないように
アドレス変換を行って所謂行アクセス、列アクセスが両
方共可能となる方法が提案されている。
第３図は列方向にも単一メモリサイクルでアクセスし得
るようにした時の論理位置と物理位置との対応を示す。
るようにした時の論理位置と物理位置との対応を示す。
即ち行方向の各ビットも同一記憶モジュールに格納され
ぬようにアドレス変換される。第４図は第３図の論理位
置を物理位置に変換する手段の一例を示す。４ビツトの
アドレスＡｏ。
ぬようにアドレス変換される。第４図は第３図の論理位
置を物理位置に変換する手段の一例を示す。４ビツトの
アドレスＡｏ。
ＡＩ 、Ａ２．Ａ３をそのまま出力するものと、アドレ
スＡ ｏ 、Ａ Ｉ＋ Ａ２ ｒ Ａｓを夫々排他的Ｏ
Ｒ回路１１．１２．１３．１４でモード信号（行方向の
場合“０”で列方向の場合“１”）と排他的ＯＲをとり
、Ａｏ’ ＋ ＡＩ ’ 、Ａ２’ 、Ａ３’ として
出力するものとを各ビットのアドレスとして使用する。
スＡ ｏ 、Ａ Ｉ＋ Ａ２ ｒ Ａｓを夫々排他的Ｏ
Ｒ回路１１．１２．１３．１４でモード信号（行方向の
場合“０”で列方向の場合“１”）と排他的ＯＲをとり
、Ａｏ’ ＋ ＡＩ ’ 、Ａ２’ 、Ａ３’ として
出力するものとを各ビットのアドレスとして使用する。
即ちアドレスＡ ｏ ＋ Ａ ＋ 、Ａ ２− Ａ ３
をチップ番号０の記憶モジュールに、アドレスＡ０°、
Ａ、、Ａ２＋ Ａ３をチップ番号１の記憶モジュールに
、アドレスＡＯＩ Ａ、’ ＋ Ａ２１ Ａ３をチップ
番号２の記憶モジュールに、アドレスＡＯ”＋ＡＩ”、
Ａ２．Ａ３をチップ番号３の記憶モジュールに、アドレ
スＡＯ，Ａ、、Ａ２’ 、Ａ３をチップ番号４の記憶モ
ジュールに、アドレスＡＯ’ 、Ａ、、Ａ２゛、−Ａ３
をチップ番号５の記憶モジュールに、アドレスＡｏ、Ａ
Ｈ° Ａ２１ 。
をチップ番号０の記憶モジュールに、アドレスＡ０°、
Ａ、、Ａ２＋ Ａ３をチップ番号１の記憶モジュールに
、アドレスＡＯＩ Ａ、’ ＋ Ａ２１ Ａ３をチップ
番号２の記憶モジュールに、アドレスＡＯ”＋ＡＩ”、
Ａ２．Ａ３をチップ番号３の記憶モジュールに、アドレ
スＡＯ，Ａ、、Ａ２’ 、Ａ３をチップ番号４の記憶モ
ジュールに、アドレスＡＯ’ 、Ａ、、Ａ２゛、−Ａ３
をチップ番号５の記憶モジュールに、アドレスＡｏ、Ａ
Ｈ° Ａ２１ 。
Ａ３をチップ番号６の記憶モジュールに、アドレスＡｏ
’ 、ＡＩ”、Ａ２ ’ ｌ Ａ３をチップ番号７の記
憶モジュールに、アドレスＡ Ｏ、Ａ Ｉ ＋ Ａ２
。
’ 、ＡＩ”、Ａ２ ’ ｌ Ａ３をチップ番号７の記
憶モジュールに、アドレスＡ Ｏ、Ａ Ｉ ＋ Ａ２
。
Ａ３“をチップ番号８の記憶モジュールに、アドレスＡ
ｏ’ 、Ａ、、Ａ２．Ａ３゛をチップ番号９の記憶モジ
ュールに、アドレスＡＯ，Ａ、’ 、Ａ２＋Ａ３゛をチ
ップ番号Ａの記憶モジュールに、アドレスＡ ｏ’ 、
Ａｌ ’ ＋ Ａ２ ＊ Ａ３’ をチップ番号Ｂの記
憶モジュールに、アドレスＡｏ、Ａ、。
ｏ’ 、Ａ、、Ａ２．Ａ３゛をチップ番号９の記憶モジ
ュールに、アドレスＡＯ，Ａ、’ 、Ａ２＋Ａ３゛をチ
ップ番号Ａの記憶モジュールに、アドレスＡ ｏ’ 、
Ａｌ ’ ＋ Ａ２ ＊ Ａ３’ をチップ番号Ｂの記
憶モジュールに、アドレスＡｏ、Ａ、。
Ａ２’ 、Ａ３”をチップ番号Ｃの記憶モジュールに、
アドレスＡｏ’ ＋ ＡＩ ＋ Ａ２’ ＋ Ａ３’
をチップ番号りの記憶モジュールに、アドレスＡＯ。
アドレスＡｏ’ ＋ ＡＩ ＋ Ａ２’ ＋ Ａ３’
をチップ番号りの記憶モジュールに、アドレスＡＯ。
Ａ、”ｌＡ２’ｌＡ３’ をチ・ノブ番号Ｅの記憶モジ
ュールに、アドレスＡＯ”、Ａ１゛・ Ａ２”・Ａ３”
をチップ番号Ｆの記憶モジュールに供給するようにする
ものである。
ュールに、アドレスＡＯ”、Ａ１゛・ Ａ２”・Ａ３”
をチップ番号Ｆの記憶モジュールに供給するようにする
ものである。
上記の如くすることによりブロック内のビットは行方向
及び列方向ともに単一のメモリサイクルでアクセスする
ことが可能となるが、第２図に示す如くメモリ境界を越
えてＮブロックからＮ°ブロックへ、又はＮブロックか
らＮ ＋ ＋ブロックへと行方向及び列方向に、Ｎブロ
ックの任意のビット位置からｎビット（本例では１６ビ
ツト）を単一のメモリサイクルでアクセスすることは出
来ないという欠点がある。
及び列方向ともに単一のメモリサイクルでアクセスする
ことが可能となるが、第２図に示す如くメモリ境界を越
えてＮブロックからＮ°ブロックへ、又はＮブロックか
らＮ ＋ ＋ブロックへと行方向及び列方向に、Ｎブロ
ックの任意のビット位置からｎビット（本例では１６ビ
ツト）を単一のメモリサイクルでアクセスすることは出
来ないという欠点がある。
（Ｃ）発明の目的
本発明の目的は上記欠点を除くため、第４図で説明した
如く複数のアドレスビットのうち下位ビットにはブロッ
ク内のアドレスを指示させ、上位ビットで各ブロックの
アドレスを指示させるようにしてメモリ境界を越えて隣
接するブロックまで単一のメモリサイクルで行及び列方
向のアクセスを可能とするメモリ回路を提供することに
ある。
如く複数のアドレスビットのうち下位ビットにはブロッ
ク内のアドレスを指示させ、上位ビットで各ブロックの
アドレスを指示させるようにしてメモリ境界を越えて隣
接するブロックまで単一のメモリサイクルで行及び列方
向のアクセスを可能とするメモリ回路を提供することに
ある。
（ｄ）発明の構成
本発明の構成はｎ＋ ｐ、ｑを設計パラメータとして、
プール値を有するイメージ点１ （ｉ、ｊ）（但し０５
ｉ＜ｐ及びＯ≦ｊ＜ｑ）から成るｎｐＸｎｑのイメージ
配列を記憶することが出来、該イメージ配列のｌＸｎの
任意の副配列におけるｎ個のイメージ点が単一のメモリ
サイクルで読出し又は書込みされ得るワード編成型ラン
ダム・アクセス・メモリにして、各々がｐｘｑ個のイメ
ージ点を各々異なった記憶位置に記憶し得るｎ個の記憶
モジュールで構成され、且つ各記憶モジュールにおいて
一つの記憶単位のみが単一メモリサイクルでアクセスさ
れ得るような記憶手段を備えたメモリにおいて、該記憶
手段の出力と該記憶手段に与えられるアドレスとを比較
して単一メモリサイクルでアクセスされるｎビットのイ
メージ点の内メモリ境界内のイメージ点とメモリ境界を
越えたイメージ点とを検出する手段と、該検出結果によ
りメモリ境界内のイメージ点を指示する上位アドレスと
メモリ境界を越えているイメージ点を指示する上位アド
レスとを同時に記憶モジュールに与える手段とを設けた
ものである。
プール値を有するイメージ点１ （ｉ、ｊ）（但し０５
ｉ＜ｐ及びＯ≦ｊ＜ｑ）から成るｎｐＸｎｑのイメージ
配列を記憶することが出来、該イメージ配列のｌＸｎの
任意の副配列におけるｎ個のイメージ点が単一のメモリ
サイクルで読出し又は書込みされ得るワード編成型ラン
ダム・アクセス・メモリにして、各々がｐｘｑ個のイメ
ージ点を各々異なった記憶位置に記憶し得るｎ個の記憶
モジュールで構成され、且つ各記憶モジュールにおいて
一つの記憶単位のみが単一メモリサイクルでアクセスさ
れ得るような記憶手段を備えたメモリにおいて、該記憶
手段の出力と該記憶手段に与えられるアドレスとを比較
して単一メモリサイクルでアクセスされるｎビットのイ
メージ点の内メモリ境界内のイメージ点とメモリ境界を
越えたイメージ点とを検出する手段と、該検出結果によ
りメモリ境界内のイメージ点を指示する上位アドレスと
メモリ境界を越えているイメージ点を指示する上位アド
レスとを同時に記憶モジュールに与える手段とを設けた
ものである。
＜ｅ＞発明の実施例
第５図は本発明の一実施例を示す回路のブロック図であ
る。本実施例ではｎが１６ビツトでｐ及びｑが夫々２５
６ビ・へトの場合を示す。従って記憶モジュールの数は
１６１ｍ１となる。端子＋ａｌから行アドレスの下位４
ビツトがマルチプレクサ１５と１６に夫々式る。又端子
（ｂｌから列アドレスの下位４ピントがマルチプレクサ
１５と１６に夫々式る。
る。本実施例ではｎが１６ビツトでｐ及びｑが夫々２５
６ビ・へトの場合を示す。従って記憶モジュールの数は
１６１ｍ１となる。端子＋ａｌから行アドレスの下位４
ビツトがマルチプレクサ１５と１６に夫々式る。又端子
（ｂｌから列アドレスの下位４ピントがマルチプレクサ
１５と１６に夫々式る。
端子モードからモード信号がマルチプレクサ１５と１６
と下位４ビツトアドレス生成回路１７及び上位８ピント
アドレス生成回路１８に入る。モード信号が行方向（“
０”の時）を指示している時はマルチプレクサ１５は端
子（ａｌのアドレスを下位４ビツトアドレス生成回路１
７に送り、モード信号が列方向（“１”の時）を指示し
ている時は端子（ｂｌのアドレスを下位４ビツトアドレ
ス生成回路１７に送る。下位４ビツトアドレス生成回路
１７は第４図と同一である。下位４ビツトアドレス生成
回路１７から送出される４ビツトのアドレスは記憶モジ
ュール１９，２０，２１，２２．２３に夫々送出され、
行及び列方向の各ブロック内のアドレスを指示する。マ
ルチプレクサ１６もマルチプレクサ１５と同様にモード
信号が０”の時は端子（ａ）のアドレスを、モード信号
が１″の時は端子（ｂｌのアドレスを上位８ビツトアド
レス生成回路１８に送る。端子（Ｃ）から行アドレスの
上位８ビツトが、又端子１ｄｌから列アドレスの上位８
ビツトが上位８ビツトアドレス生成回路１８に入る。
と下位４ビツトアドレス生成回路１７及び上位８ピント
アドレス生成回路１８に入る。モード信号が行方向（“
０”の時）を指示している時はマルチプレクサ１５は端
子（ａｌのアドレスを下位４ビツトアドレス生成回路１
７に送り、モード信号が列方向（“１”の時）を指示し
ている時は端子（ｂｌのアドレスを下位４ビツトアドレ
ス生成回路１７に送る。下位４ビツトアドレス生成回路
１７は第４図と同一である。下位４ビツトアドレス生成
回路１７から送出される４ビツトのアドレスは記憶モジ
ュール１９，２０，２１，２２．２３に夫々送出され、
行及び列方向の各ブロック内のアドレスを指示する。マ
ルチプレクサ１６もマルチプレクサ１５と同様にモード
信号が０”の時は端子（ａ）のアドレスを、モード信号
が１″の時は端子（ｂｌのアドレスを上位８ビツトアド
レス生成回路１８に送る。端子（Ｃ）から行アドレスの
上位８ビツトが、又端子１ｄｌから列アドレスの上位８
ビツトが上位８ビツトアドレス生成回路１８に入る。
第６図は上位８ビツト生成回路１８の詳細ブロック図で
ある。下位４ビツトアドレス生成回路１７から送出され
たアドレスとマルチプレクサ１６から送出されたアドレ
スとを１６個の比較器２６゜２７で比較する。この場合
下位４ビツトアドレス生成回路１７の送出するアドレス
がブロック内のみであれば、各比較器の出力は０”で第
２図に示す如くブロックを越えているアドレスがある場
合は該当する比較器の出力のみが“１”となる。
ある。下位４ビツトアドレス生成回路１７から送出され
たアドレスとマルチプレクサ１６から送出されたアドレ
スとを１６個の比較器２６゜２７で比較する。この場合
下位４ビツトアドレス生成回路１７の送出するアドレス
がブロック内のみであれば、各比較器の出力は０”で第
２図に示す如くブロックを越えているアドレスがある場
合は該当する比較器の出力のみが“１”となる。
比較器２６．２７の出力は１６個のセレクタ３０゜３１
に夫々式る。セレクタ３０．３１の出力は３２個のマル
チプレクサ３２，３３，３４．３５に夫々式る。マルチ
プレクサ３２は記憶モジュール１９の上位８ビツトの行
アドレスを、マルチプレクサ３３は記憶モジュール１９
の上位８ビツトの列アドレスを、マルチプレクサ３４は
記憶モジュール２３の上位８ビツトの行アドレスを、マ
ルチプレクサ３５は記憶モジュール２３の上位８ビツト
の列アドレスを夫々送出する。端子ｔｏ）から入るアド
レス（第２図ブロックＮの行アドレス）と＋１回路２８
で該アドレスが一つ進んだアドレス（第２図ブロックＮ
゛の行アドレス）とがマルチプレクサ３２と３４に入り
、端子［ｄｌから入るアドレス（第２図ブロックＮの列
アドレス）と＋１回路２９で該アドレスが一つ進んだア
ドレス（第２図ブロックＮ１の列アドレス）とがマルチ
プレクサ３３と３５に夫々式る。セレクタ３０はモード
信号が“０″の時比較器２６の出力をマルチプレクサ３
２に、モード信号が１″の時は比較器２６の出力をマル
チプレクサ３３に送出する。同様にセレクタ３１もモー
ド信号が“０”の時比較器２７の出力をマルチプレクサ
３４に、モード信号が“１″の時は比較器２７の出力を
マルチプレクサ３５に送る。マルチプレクサ３２〜３５
は比較器の出力が“Ｏ”の時は端子（Ｃ１（ｄｌのアド
レスをそのまま各記憶モジュール１９〜２３に送り、比
較器の出力が“１″の場合＋１回路で一つ進んだアドレ
スを送出する。従って第２図で示ずＮブロックとＮ°ブ
ロックの上位行アドレスを、又はＮブロックとＮ Ｉ
＋ブロックの上位列アドレスとを同時に指示するためメ
モリ境界ＩＯを越えてＮブロックの任意のビットから連
続した１６ビツトのデータを単一メモリサイクルでアク
セスし得る。端子入力からは１６ビツトの書込みデータ
がビット入替え回路２４に入り、下位４ピッ１−アドレ
ス生成回路１７により変換されるアドレスに対応してビ
ットの並びが変換され記憶モジュール１９〜２３へ夫々
送出されて記憶される。又各記憶モジュール１９〜２３
より読出された各ビットはビット入替え回路２５により
並び変えられたビットを旧のデータの並びに戻されて端
子出力より送出される。
に夫々式る。セレクタ３０．３１の出力は３２個のマル
チプレクサ３２，３３，３４．３５に夫々式る。マルチ
プレクサ３２は記憶モジュール１９の上位８ビツトの行
アドレスを、マルチプレクサ３３は記憶モジュール１９
の上位８ビツトの列アドレスを、マルチプレクサ３４は
記憶モジュール２３の上位８ビツトの行アドレスを、マ
ルチプレクサ３５は記憶モジュール２３の上位８ビツト
の列アドレスを夫々送出する。端子ｔｏ）から入るアド
レス（第２図ブロックＮの行アドレス）と＋１回路２８
で該アドレスが一つ進んだアドレス（第２図ブロックＮ
゛の行アドレス）とがマルチプレクサ３２と３４に入り
、端子［ｄｌから入るアドレス（第２図ブロックＮの列
アドレス）と＋１回路２９で該アドレスが一つ進んだア
ドレス（第２図ブロックＮ１の列アドレス）とがマルチ
プレクサ３３と３５に夫々式る。セレクタ３０はモード
信号が“０″の時比較器２６の出力をマルチプレクサ３
２に、モード信号が１″の時は比較器２６の出力をマル
チプレクサ３３に送出する。同様にセレクタ３１もモー
ド信号が“０”の時比較器２７の出力をマルチプレクサ
３４に、モード信号が“１″の時は比較器２７の出力を
マルチプレクサ３５に送る。マルチプレクサ３２〜３５
は比較器の出力が“Ｏ”の時は端子（Ｃ１（ｄｌのアド
レスをそのまま各記憶モジュール１９〜２３に送り、比
較器の出力が“１″の場合＋１回路で一つ進んだアドレ
スを送出する。従って第２図で示ずＮブロックとＮ°ブ
ロックの上位行アドレスを、又はＮブロックとＮ Ｉ
＋ブロックの上位列アドレスとを同時に指示するためメ
モリ境界ＩＯを越えてＮブロックの任意のビットから連
続した１６ビツトのデータを単一メモリサイクルでアク
セスし得る。端子入力からは１６ビツトの書込みデータ
がビット入替え回路２４に入り、下位４ピッ１−アドレ
ス生成回路１７により変換されるアドレスに対応してビ
ットの並びが変換され記憶モジュール１９〜２３へ夫々
送出されて記憶される。又各記憶モジュール１９〜２３
より読出された各ビットはビット入替え回路２５により
並び変えられたビットを旧のデータの並びに戻されて端
子出力より送出される。
（ｆ）発明の詳細
な説明した如く、本発明はメモリの境界を越えて或ブロ
ックから隣接したブロックに行又は列方向に連続するｎ
ビットのデータを単一メモリサイクルでアクセスするこ
とが出来る。
ックから隣接したブロックに行又は列方向に連続するｎ
ビットのデータを単一メモリサイクルでアクセスするこ
とが出来る。
第１図はｎ、ｐ、ｑを設計パラメータとして、プール値
を有するビン）Ｉ （ｉ、ｊ） （但しＯ≦ｉ＜ｐ及び
Ｏ≦ｊ＜ｑ）から成るｎｐＸｎｑのイメージ配列を記憶
することが出来るメモリの論理空間を示す図、第２図は
第１図のｎを１６とした時の或ブロックＮの論理アドレ
スを示す図、第３図は列方向にも単一メモリサイクルで
アクセスし得るようにした時の論理位置と物理位置との
対応を示す図、第４図は第３図の論理位置を物理位置に
変換する手段の一例を示す図、第５図は本発明の一実施
例を示す回路のブロック図、第６図は上位８ピント生成
回路１８の詳細ブロック図である。 １１．１２，１３．．１４は排他的ＯＲ回路、１５．１
６，３２． ３３．３４．３５はマルチプレクサ、１７
は下位４ビツトアドレス生成回路、１８は上位８ビツト
アドレス生成回路、１９，２０゜２１．２２．２３は記
憶モジュール、２４．２５はビット入替え回路、２６．
２７は比較器、２８゜２９は＋１回路、３０．３１はセ
レクタである。 竿１ 圀 ：５Ｐ ３ ｇ
を有するビン）Ｉ （ｉ、ｊ） （但しＯ≦ｉ＜ｐ及び
Ｏ≦ｊ＜ｑ）から成るｎｐＸｎｑのイメージ配列を記憶
することが出来るメモリの論理空間を示す図、第２図は
第１図のｎを１６とした時の或ブロックＮの論理アドレ
スを示す図、第３図は列方向にも単一メモリサイクルで
アクセスし得るようにした時の論理位置と物理位置との
対応を示す図、第４図は第３図の論理位置を物理位置に
変換する手段の一例を示す図、第５図は本発明の一実施
例を示す回路のブロック図、第６図は上位８ピント生成
回路１８の詳細ブロック図である。 １１．１２，１３．．１４は排他的ＯＲ回路、１５．１
６，３２． ３３．３４．３５はマルチプレクサ、１７
は下位４ビツトアドレス生成回路、１８は上位８ビツト
アドレス生成回路、１９，２０゜２１．２２．２３は記
憶モジュール、２４．２５はビット入替え回路、２６．
２７は比較器、２８゜２９は＋１回路、３０．３１はセ
レクタである。 竿１ 圀 ：５Ｐ ３ ｇ
Claims (1)
- ｎ、ｐ、ｑを設計パラメータとして、プール値を有する
イメージ点Ｉ （ｔ、ｊ） （但し０≦ｉ〈ｐ及び０≦
ｊ＜ｑ）から成るｎｐＸｎｑのイメージ配列を記憶する
ことが出来、該イメージ配列のＩＸｎの任意の副配列に
おけるｎ個のイメージ点が単一のメモリサイクルで読出
し又は書込みされ得ルワード編成型ランダム・アクセス
・メモリにして、各々がｐｘｑ個のイメージ点を各々異
なった記憶位置に記憶し得るｎ個の記憶モジュールで構
成され、且つ各記憶モジュールにおいて一つの記憶単位
のみが単一メモリサイクルでアクセスされ得るような記
憶手段を備えたメモリにおいて、該記憶手段の出力と該
記憶手段に与えられるアドレスとを比較して単一メモリ
サイクルでアクセスされるｎビットのイメージ点の内メ
モリ境界内のイメージ点とメモリ境界を越えたイメージ
点とを検出する手段と、該検出結果によりメモリ境界内
のイメージ点を指示する上位アドレスとメモリ境界を越
えているイメージ点を指示する上位アドレスとを同時に
記憶モジュールに与える手段とを設けたことを特徴とす
るメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20146783A JPS6093561A (ja) | 1983-10-27 | 1983-10-27 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20146783A JPS6093561A (ja) | 1983-10-27 | 1983-10-27 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6093561A true JPS6093561A (ja) | 1985-05-25 |
Family
ID=16441566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20146783A Pending JPS6093561A (ja) | 1983-10-27 | 1983-10-27 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093561A (ja) |
-
1983
- 1983-10-27 JP JP20146783A patent/JPS6093561A/ja active Pending
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