JP2000149572A - 連想メモリ符号化出力 - Google Patents

連想メモリ符号化出力

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JP2000149572A
JP2000149572A JP11314439A JP31443999A JP2000149572A JP 2000149572 A JP2000149572 A JP 2000149572A JP 11314439 A JP11314439 A JP 11314439A JP 31443999 A JP31443999 A JP 31443999A JP 2000149572 A JP2000149572 A JP 2000149572A
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Abstract

(57)【要約】 【課題】 特にプログラム可能な論理装置のような多目
的回路機構のための改善された連想メモリ能力を提供す
る。 【解決手段】 積和論理を実行するために備え付けられ
た連想メモリのアドレス出力を符号化するための回路機
構の必要性を削除または実質的に削除するために、メモ
リの内容は積和回路機構がアドレス出力を符号化可能な
ように蓄積される。蓄積されたデータワードが付加する
データワードと適合する際、メモリ内の幾つかの異なっ
た位置にデータワードが蓄積され、これらの位置のそれ
ぞれが、肯定応答を含んだ符号化アドレス内のポジショ
ンまたは場所の一つにそれぞれ関連付けられる。この場
所のために符号化されたアドレス出力信号を適切に生成
するために、符号化されたアドレスの各場所に関連する
メモリの出力とメモリの積和回路機構は論理的に結合し
て使用される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、連想メモリに係り、
より具体的には積和論理を実行するためにメモリを使用
することを可能にする結合回路を有する連想メモリに関
する。
【0002】
【従来の技術】通常通り付与された1998年3月3日
提出のハイルの米国特許出願第09/034050号
(これはここにおいて全体的に参照として組み入れられ
る)は、要求に応じて積項(「p項」)または積和論理
を実行するのに使用され得る大きなメモリを含むプログ
ラム可能な論理配列集積回路装置を示す。選択的にこれ
らの大きなメモリはランダムアクセスメモリ(「RA
M」)またはリードオンリメモリ(「ROM」)として
使用されることが可能である。通常通り付与された19
98年10月6日提出のハイル等の米国特許出願第09
/167220号およびハイルの1999年4月15日
提出の米国特許出願第09/292448号(これらは
参照として全体的に組み入れられている)は、連想メモ
リとしてメモリのブロックの使用の別の可能性を示す。
しかしながら、言及された参考文献はともに連想メモリ
から一般に要求される出力信号の提供に重要な回路機構
が充当されることを意図する。そのような出力信号は典
型的に(1)連想メモリ内に蓄積されたデータワードが
付加されたデータワードと適合していることが見つけら
れるかどうかを示す適合信号と(2)付加されたデータ
ワードと適合することが見いだされたメモリ内のワード
のアドレスを示すアドレス信号(例えば二進数コード)
を含む。ヴィーンストラの参考文献においては、例えば
第二のメモリブロックは、アドレスは符号化され、連想
メモリとして作動する第一のメモリブロックのための適
合信号を供給するようプログラムされる。先に言及した
ハイルの参考文献において、分割された適合及びアドレ
ス符号化回路機構は連想メモリ出力信号の提供として示
される。
【0003】連想メモリの能力を一時的のみに利用する
汎用装置(例えば、プログラム可能な論理配列集積回路
装置)上でその能力を提供することが要求されるため、
連想メモリのオプションを提供するためにあまりに多く
の回路資源を専有しなければならないようにはしないこ
とが望ましい。
【0004】
【発明が解決しようとする課題】前述の視点より、本発
明の目的は、特にプログラム可能な論理装置のような多
目的回路機構のための改善された連想メモリ能力を提供
することである。
【0005】さらに好適な本発明の目的は、p項モード
で演算可能であるか、または積和出力能力を有するメモ
リブロックを、必要とされる回路機構をほとんど追加せ
ずまたは全く追加せずに連想メモリとして使用し得るよ
うにすることである。
【0006】
【課題を解決するための手段】本発明の目的は、メモリ
ブロック内のアドレスと一致するデータワードを蓄積
し、その結果適用データワードの適合が見いだされた時
点で、データワードを蓄積し、適合する符号化された
「仮想」アドレスを提供する関連の積和回路機構によ
り、メモリブロックのp項出力が論理的に結合されると
いう本発明の原理に従って達成される。具体的には、適
合した各ワードは関連付けられた唯一の仮想アドレスを
連想メモリ内に有する。積和回路機構が仮想アドレスを
符号化するために、適合した各ワードはメモリブロック
内の一つまたは複数の実際のアドレスに蓄積される。実
際のアドレスがデータワード用に選択されることによ
り、データワードが付加されるデータワードと適合する
際に、適合するデータワードに関連する仮想アドレスの
符号と一致するグループ内で、メモリからの一つまたは
複数のp項出力信号の結果が生じる。例えば、仮想アド
レス符号は二進数符号である。この場合奇数の仮想アド
レスのデータは、符号化した仮想アドレスの最も重要で
ないビットを生成するために積和回路機構に提供される
p項を生成する総て実際のアドレスに蓄積される。この
例について続けると、二進符号化仮想アドレスの次に重
要でない場所において1によって符号化される必要のあ
る仮想アドレスの総てのデータワードは、符号化された
仮想アドレスの次に重要でないビットを生成する積和回
路機構に提供されるp項を生成する実際のアドレスに蓄
積される。ごく少量の回路機構(例えば、メモリブロッ
クを含んだプログラム可能な論理装置のプログラム可能
な論理構成要素)は連想メモリの特徴のために適合した
出力信号を提供する符号化された仮想アドレス信号の論
理ORを形成するのに使用し得る。
【0007】本発明のその他の特徴、構成、ならびに利
点は、添付の図面を参照しながら以下に記述する好適な
実施例の詳細な説明により明らかにされよう。
【0008】
【実施例】図1は、メモリ11および関連する積和出力
回路機構402/304/410/110を示すブロッ
ク線図であり、これら総ては前述の米国特許出願第09
/292448号における同様な要素と同一の参照符号
で示されている。図1の要素101′および205も、
前述の参考文献の一致する番号の要素と同様なものであ
る。メモリブロック11は、連想メモリモード内の32
ビットデータワードを記憶することが可能である。メモ
リ11は、上述の参考文献のようにランダムアクセスメ
モリ(「RAM」)モード、リードオンリメモリ(「R
OM」)モード、一般の積項(「p項」)モード、一般
積和モード等他のモードを操作する能力を有し、しかし
ながらこれら種々の能力について詳細に説明する必要は
ない。本発明に従ったメモリブロック11および関連す
る回路機構を含むプログラム可能な論理装置の例は、ク
リフ等の米国特許第5550782号、クリフ等の米国
特許第5689195号、クリフ等の米国特許第590
9126号、クリフ等の米国特許5963049号およ
びジェファーソン等による1999年3月10日提出の
米国特許出願第09/266235号に示されており、
これらは全体的に参照として組み入れられている。
【0009】本発明の目的のためにメモリブロック11
は、32の物理的なまたは「実際の」アドレス位置1−
32を有しそれぞれ32ビットデータワードを蓄積する
能力を備えた位置を有するとみなす。データワードは、
データを蓄積し要求された位置1−32を動作可能にし
ている間、導線205経由でワードよりメモリブロック
へデータを適用することによりメモリブロック11内
で、蓄積される。いずれかの位置1−32に蓄積される
データワードが導線101′経由でメモリブロックへ適
用されるデータワードと適合する際、適合するデータワ
ードを含む位置のp項出力402/304は論理1とな
る。さもなければp項出力402/304は論理0とな
る。
【0010】本発明に従って付加されたデータワードと
比較される15以上の異なるデータワードがメモリブロ
ック11内に32の実際のアドレス位置1−32に蓄積
され得る。これら15のデータワードはそれぞれメモリ
ブロック11内の独自の関連付けられた「仮想」アドレ
ス1−15を有する。また、本発明に従ってメモリブロ
ック11内の32の実際のアドレス位置であるp項出力
402/304は8個からなる4つのグループに集めら
れる。p項のグループ分けは積和ORゲート410a−
dにより実効される。前記の米国特許出願第09/29
2448号の図3を参照して具体的には、ORゲート4
10a−dは導線408INおよび408OUTにより
鎖状に接続されるそれぞれ4つの積和ORゲート410
を示す。こうしてORゲート410a−dはそれぞれメ
モリブロック11内の近接する8個の実際のアドレス位
置からの8個の近接p項論理ORである出力信号110
a−dを生成する。(先に参照した図3を再び参照する
ことにより、出力110a−dそれぞれは、ORゲート
410a−dの関連する信号により表現される鎖状に4
つのORゲート410最後の信号に関連する出力信号1
10に一致する。)出力信号110a−dそれぞれは、
付加されたデータワードと適合し蓄積されたデータワー
ドの仮想アドレスを4ビット二進符号化した一位置を表
現するのに使用される。
【0011】適合した出力信号110a−dを生成する
ために、付加されたデータワードと比較される各データ
ワードは、蓄積されたデータワードの仮想アドレスを適
宜に符号化して論理1である各信号110a−dに関連
付けられた実際のアドレス位置に蓄積される。具体的に
は、出力信号110aは、4ビット、二進符号化仮想ア
ドレス中の最も重要でない(2の0乗)ビットを使用す
ると仮定すると、奇数の仮想アドレスを有する各データ
ワードは出力信号110aに関連する実際のアドレス位
置のそれぞれ一つに蓄積される。こうして図1に示すよ
うに仮想アドレス1、3,5,7,9,11,13およ
び15のデータワードは出力信号110aに関連する8
つの実際のアドレス位置1−8内に蓄積される。従って
これら蓄積されたいずれかのデータワードが導線205
経由でメモリブロック11に適用されるデータワードと
適合する際、関連するp項402/304は論理1とな
る。これは、ORゲート410aの出力信号および11
0aの出力信号が論理1であることに起因する。
【0012】前記の例を続けると、仮想二進アドレスで
ある次に重要な(2の1乗)位置の論理1に寄与する蓄
積されたデータワードそれぞれが出力信号110bに関
連する8個の実際のアドレス位置9−16のそれぞれ一
つに蓄積される。こうして図1に示されるように、仮想
アドレス2,3,6,7,10,11,14および15
のデータワードは実際のアドレス位置9−16に蓄積さ
れる。出力信号110bは、これらのデータワードのい
ずれかが導線205経由で適用されるデータ信号と適合
する時は常に論理1となる。
【0013】さらにこの例を続けると、仮想二進符号化
アドレスの次に重要な(2の2乗)位置の論理1に寄与
する各データワードは、出力信号110cに関連する8
個の実際のアドレス位置17−24のそれぞれに蓄積さ
れる。こうして仮想アドレス4,5,6,7,12,1
3,14および15のデータワードは実際のアドレス位
置17−24に蓄積される。従って、これらデータワー
ドのいずれかが導線205経由で適用されるデータワー
ドと適合する際、関連するp項402/304は論理1
となり、その結果ORゲート410cの出力および出力
信号110cもまた論理1となる。
【0014】前述の例を完結させると、二進数符号化仮
想アドレスの第2から第3電源への論理1に寄与する仮
想アドレスの各データワードは、実際のアドレス位置2
5−32へそれぞれ蓄積される。こうして仮想アドレス
8,9,10,11,12,13,14および15のデ
ータワードは実際のアドレス位置に蓄積される。従っ
て、これら蓄積されたデータワードのいずれかが導線2
05経由で適用されるデータワードと一致する際は、O
Rゲート410dの出力および出力信号110dは論理
1となる。
【0015】以上を簡単に要約すると仮想アドレス1の
データワードは、出力信号110aに関連する実際のア
ドレス位置内に(二進数符号化仮想アドレスの0乗から
2乗)蓄積される。従って、この蓄積されたデータワー
ドが導線205経由で適用されるデータワードと適合す
る場合は出力信号110aのみが論理1であり、二進数
アドレス0001を与え、これは仮想アドレス1の二進
数符号である。仮想アドレス6のデータワードは、出力
信号110bおよび100cに関連する実際のアドレス
位置に蓄積される。従って、この蓄積されたデータワー
ドが導線205経由で適用されるデータワードと適合す
る場合、出力信号110bおよび110cは論理1とな
り二進数アドレス0110を提供し、それは仮想アドレ
ス6の二進数符号である。
【0016】以上より、あるデータワードは実際のアド
レス位置1−32にのみ蓄積され、あるデータワードは
2つの実際のアドレス位置に蓄積され、またあるデータ
ワードは3つの実際のアドレス位置に蓄積され、またあ
るデータは(仮想アドレス15を有する)4つの実際の
アドレス位置であるとみなされる。データワードが蓄積
され位置がデータワードの蓄積のために選択される回数
はそのデータワードの仮想アドレスの二進数符号に一致
する。
【0017】図2は導線110a−d上の二進数符号化
仮想アドレス出力信号A(3..0)に加えて、導線2
05経由で適応されるデータワードと15個の蓄積され
たデータワードのいずれかが適合していると判明した場
合は、常に適合出力信号504を生成することが必要と
なり、その場合には出力信号ORゲート900を追加的
に適用し得る。適合信号504は、信号110a−dの
いずれかが論理1である場合はいつも論理1となる。図
1に示される回路機構がプログラム可能な論理装置の一
部であると仮定すると、単体で比較的単純な論理要素あ
るいはモジュールがORゲート900により表現される
機能を実行することが要求され、それゆえ適合信号50
4を供給する。
【0018】前述のことは、本発明の結果として、この
回路機構が典型的な連想メモリ出力信号(すなわちアド
レスAおよび適合出力信号)を供給する連想メモリとし
ての機能を実施することを可能にするために、前記の米
国特許出願第09/034050号に示された回路機構
に対してまったく何も(またはほとんどなにも)追加す
る必要が無いことを例示している。アドレス信号(例え
ば二進数符号)は、選択された出力導線110上に出現
する。信号論理要素またはモジュールは、適合信号を提
供するためにアドレス信号と結合され得る。
【0019】15個以上の蓄積されたデータワードを比
較可能な連想メモリが必要とされる場合、メモリブロッ
ク11がさらに実際のアドレスを供給することが可能で
ある。選択的に複数のメモリブロック11は、優先度の
低い順序のアドレスビットをそれぞれ提供するA出力お
よびより高い優先度のアドレス情報を提供する適合信号
を平行して使用することができる。
【0020】アドレス出力信号は、二進数符号である必
要はない。必要に応じて仮想アドレス情報のいずれかの
他の符号化を代わりに使用することができる。例えば、
比較されるデータワードはメモリブロック11内に蓄積
可能であり、その結果これら仮想アドレス情報は、グレ
イ符号、二進符号、十進符号、または他の要求される符
号の出力である。
【0021】前述において簡潔に示したように、付加さ
れたデータワードと比較されるデータワードは既知の書
き込み手順(前記米国特許出願第09/034050号
および第09/292448号参照)を使用してメモリ
11内に書き込み可能である。具体的には、導線10
1′は蓄積されるデータの供給に使用され、一方実際の
アドレス位置1−32の一つ(または複数個)はそのデ
ータの蓄積のために選択される。
【0022】以上は本発明の原理の説明に過ぎず、当業
者においては本発明の範囲および概念から逸脱すること
なく種々の設計変更をなし得ることは勿論である。例え
ば、ここで示され記述された具体的なメモリブロックは
(ともにワードの長さおよび蓄積位置の数について)必
要に応じて変更して使用し得る。同様に、二進数符号の
使用は説明のためのものであり、必要に応じて他の符号
(それらのいくつかは特別に説明した)を使用すること
もできる。本発明の範囲内におけるさらに別の変更例と
して、前述の具体的信号および論理レベルは説明のため
のものであり、必要に応じて異なる信号または論理レベ
ルを代わりに使用することができる。ここで示され記述
された具体的な論理装置は一例に過ぎず、必要に応じて
論理的に同等な代用品を使用することができる。
【図面の簡単な説明】
【図1】本発明に従っていくつかのメモリ位置内に蓄積
された種々のデータワードを備えた連想メモリ回路機構
を説明的に示す概略回路ブロック線図である。
【図2】本発明に従って図1の回路と共に使用し得る追
加回路の実施例を示す概略回路ブロック線図である。
【符号の説明】
1,2,3,4,5,6,7,8,9,10,11,1
2,13,14,15,16,17,18,19,2
0,21,22,23,24,25,26,27,2
8,29,30,31,32 実際のアドレス 1,2,3,4,5,6,7,8,9,10,11,1
2,13,14,15,16,17,18,19,2
0,21,22,23,24,25,26,27,2
8,29,30,31,32 仮想アドレス 11 メモリ 101′ 導線 110a,110b,110c、110d 出力信号 205 導線 304 p項出力 402 p項出力 410a,410b,410c,410d 積和ORゲ
ート 504 適合出力信号 900 出力信号ORゲート

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 メモリ内に蓄積された少なくとも幾つか
    のデータワードが複数のアドレス出力信号の応答によっ
    て表示される符号化アドレス出力信号を生成するための
    ものであり:メモリ内のデータワード蓄積位置の各集合
    を各アドレス出力信号に関連付け;各データワードを集
    合内のデータワード蓄積位置内にこのデータワードを表
    示するよう応答するために必要な各アドレス出力信号と
    関連付けて蓄積し;各集合についてこの集合内の各デー
    タワード蓄積位置から付加されるデータワードに対する
    応答を組成してこの集合と関連付けられたアドレス出力
    信号を生成することからなる連想メモリの操作方法。
  2. 【請求項2】 符号が複数の場所を有する二進数符号で
    あり、各集合がその場所に関連する請求項1記載の方
    法。
  3. 【請求項3】 各データワードがアドレス出力信号によ
    り表示される各仮想アドレスを有し、各データワードが
    データワード蓄積位置内に各場所と関連付けて蓄積さ
    れ、この各場所についてデータワードの仮想アドレスが
    論理1である請求項2記載の方法。
  4. 【請求項4】 各集合について組成がこの集合内の各デ
    ータワード蓄積位置から付加されるデータワードに対す
    る応答の論理ORを形成することを含む請求項1記載の
    方法。
  5. 【請求項5】 データワードの一つが付加されたデータ
    ワードに応答するものであることを示す適合出力を生成
    するためにいずれかのアドレス出力信号内において応答
    を検出することをさらに含む請求項1記載の方法。
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