KR0120579B1 - 리 프로그램가능한 프로그램어블 로직 어래이 - Google Patents

리 프로그램가능한 프로그램어블 로직 어래이

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Abstract

리 프로그램 가능한 PLA는 일반적인 CMOS 공정으로 구현될 수 있고 쉽게 대용량의 논리신호를 처리에 적합하고, 그리고 필요에 따라 데이타의 변경이 용이하다. 이를 위하여, 리 프로그램 가능한 PLA는 기록될 데이타 및 비교될 데이타를 입력하기 위한 제1기록모듈과, 기록모드시 상기 제1기록모듈으로부터의 데이타를 순차적으로 기록하고, 매치모드시 상기 기록모듈으로부터의 비교용 데이타를 기저장된 데이타와 비교하여 매치신호를 발생하는 앤드캠셀어래이와, 기록모드시 순차어드레스를 발생하여 상기 앤드켐셀어래이에 공급하기 위한 제1어드레스모듈과, 기록모드시 기록될 데이타를 입력하기 위한 제2기록모듈과, 기록모드시 상기 제2기록모듈로부터의 데이타를 자체 내에 기록하고, 매치모드시 상기 앤드캠셀어래이로부터의 매치신호에 해당하는 기저장된 데이타를 검출하는 오아캠셀어래이와, 기록모드시 상기 순차어드레스를 발생하여 상기 오아캠셀어래이에 공급하는 제2오드레모듈과, 매치모드시 상기 오아캠셀어래이에서 검출된 데이타를 출력하는 출력모듈을 구비한다.

Description

리 프로그램 가능한 프로그램어블 로직 어래이
제1도는 캠셀의 동작을 설명하기 위한 도면.
제2도는 4개의 캠셀의 언매치동작을 설명하기 위한 도면.
제3a도는 정적 캠셀의 회로도.
제3b도는 동적 캠셀의 회로도.
제4도는 마스크 기능을 갖는 정적 캠셀의 회로도.
제5도는 본 발명의 프로그램 가능한 PLA의 개략도.
제6도는 본 발명의 실시예에 따른 리 프로그램 가능한 PLA의 블럭도.
본 발명은 디지탈시스템에 로직회로로서 사용되는 프로그램어블 로직 어래이(programmable logic array; 이하 PLA라 함)에 관한 것으로, 특히 제작이 용이하고 쉽게 집적화할 수 있는 리 프로그램가능한 PLA에 관한 것이다.
모든 디지탈 로직은 입력과 출력에 대한 테이블 룩업(table lookup)방식으로 설계될 수 있다. 롬과 PLA 구조가 테이블 룩업 방식의 설계에 주로 사용되는데, 롬의 경우 테이블의 내용으로서 1과 0만을 허용하는데 반하여, PLA는 돈-캐어(don't care)의 경우도 내용으로써 허용한다. 예를 들어 2입력 낸드 케이트(2 input nand gate)기능을 롬과 PLA을 사용하여 구현하면 다음과 같다.
롬은 돈-캐어를 허용하지 않기 때문에 입력의 모든 경우에 대해 테이블이 형성되어야 하지만, PLA의 경우는 입력으로 돈-캐어를 허용함으로써 앞의 표 1과 같이 롬보다 적은 수의 내용으로써 롬과 같은 기능을 구현할 수 있다. 이러한 예와 같이 PLA는 대부분의 경우 롬보다 적은 하드웨어를 사용하여 쉽게 로직 디자인이 이루어지기 때문에 많이 사용된다. 이러한 PLA는 로직 IC의 디자인 방식의 하나로 이용된다. IC를 설계하는 세미 커스텀(semi custom)방식으로 게이트 어래이(gate array), 스탠다드 셀(standard cell)방식과 함께 PLD(progammable logic device)를 이용하는 방법이 있다. PLD를 사용하는 디자인 방법은 다음과 같은 이점을 갖는다.
첫째로 시스템 디자인이 로직 게이트 레벨 이하를 요구하지 않는다. 제어의 기능적인 묘사나 데이타 경로들은 PLD 묘사로 직접 컴파일될 수 있다. 둘째로 리 프로그램어블(reprogrammable) PLD들의 경우 에러가 발견되면 비용의 낭비없이 프로타입 스테이지(protype stage)에서 정정할 수 있다. 세째로 디자인 타임이 매우 빠르다. 네째로 핀에 대한 신호 할당이 자유롭기 때문에 PCB(printed circuit board) 디자인이 간단해진다. 그리고 리 프로그램어블 PLD를 사용할 경우 기존의 기능을 변경하거나 교체하기가 쉽다.
이러한 잇점들 때문에 많은 리 프로그램어블 PLD가 연구되어 왔고, 많은 디바이스들이 판매되고 있다. 이러한 PLD디바이스로는 PROM 타임 셀을 사용하는 것들과 EPROM 또는 EEPROM셀을 사용함으로써 리 프로그램을 가능하게 하는 것들이 있다. 또한 게이트 어레이 타입의 프로그램어블 디바이스로서 FPGA(field programmable gate array)디바이어스 또는 ECGA(electrically configurable gate array)디바이스들이 하드웨어 에뮬레이션(emulation)용이나, 위에서 언급한 디자인의 잇점들 때문에 많이 사용되고 있다. 그런데 이러한 비다이스들의 단점은 보편적인 COMS 기술 이외의 특별한 공정을 요구한다는 것이다. 또한 앞의 리 프로그램어블 PLD의 경우 구조와 기술의 제한 때문에 수천 게이트급 이상의 디바이스를 실현하기는 어렵다.
따라서, 본 발명의 목적은 일반적인 CMOS 공정으로 구현할 수 있으며, 쉽게 대용량화할 수 있는 리 프로그램어블 PLA를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 리 프로그램 가능한 PLA는 기록될 데이타 및 비교될 데이타를 입력하기 위한 제1기록모듈과 ; 기록모드시 순차어드레스를 발생하는 제1및 제2어드레스모듈과 ; 기록모드시 상기 제1어드레스모듈로부터의 순차어드레스를 기초로 상기 제1기록모듈로부터의 데이타를 순차적으로 기록하고, 매치모드시 상기 제1기록모듈로부터의 비교용 데이타를 기저장된 데이타와 비교하여 매치신호를 출력하는 앤드캠셀어래이와 ; 기록모드시 기록될 데이타를 입력하기 위한 제2기록모듈과 ; 기록모드시 상기 제2어드레스모듈로부터의 순차어드레스를 기초로 상기 제2기록모듈로부터의 데이타를 자체 내에 기록하고, 매치모드시 상기 앤드캠셀어래이로부터의 매치신호에 해당하는 기저장된 데이타를 검출하는 오아캠셀어래이와 ; 매치모드시 상기 오아캠셀어래이에서 검출된 데이타를 출력하는 출력모듈을 구비한다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
표 1에서 알 수 있듯이 테이블 룩업 방식은 롬의 경우 입력을 어드레스로 하여 어드레스에 해당하는 내용을 출력하도록 한다. PLA의 경우도 같은 방식으로 생각할 수 있으나 돈 캐어 비트의 경우를 고려하면 입력과 매치되는 어드레스를 검출한다고 생각하는 것이 더 하드웨어적인 측면에서 타당하다. 이 때 롬에서는 한가지의 입력 조합에 대해 매치되는 어드레스는 하나이지만, PLA의 경우는 하나 이상의 어드레스가 매치될 수 있다.
표 1의 예에서 (0,1), (1,0)의 입력에 대해서는 출력이 1인 값으로 하나의 내용으로 정의되지만, (0,0)의 입력에 대해서는 두개의 어드레스가 지정된다. PAL에서는 이처럼 여러 출력에 대해 프로그램 적으로 오아(OR) 기능을 수행한다. PLA에서는 입력측의 테이블에 대해 앤드연산(AND TERM 또는 디코더), 출력측의 테이블을 오아연산(OR TERM 또는 롬)으로 표현한다. 매치의 개념으로 앤드 연산을 바라볼 경우 하나의 입력에 대한 1비트 내용은 하드웨어적으로는 제1데이타와 같이 회로적으로 구현할 수가 있다.
제1a도는 비트값이 0인 경우의 회로구성을 도시하고, 제1b도는 비트값이 1인 경우의 회로구성을 도시하며, 그리고 제1c도는 돈-캐어회로를 도시한 것이다.
초기에 매치라인(match line)은 하이(high)로 프리차지(precharge)된 후 한워드(word)에 대해 한 비트라도 입력과 같지 않으면 매치라인은 제로(0)로 된다.
제2도는 한 워드의 내용이(10×1)이고 입력이(1101)일 경우의 예를 도시하고 있다. 제2도에 있어서, 두번째 비트가 언매치(unmatch)이므로, 매치 라인에는 0의 값이 발생한다. 이와 같은 방법으로 오아 연산도 회로적으로 구성시킬 수 있다.
이상에서 설명한 바와 같이 PLA는 매치기능의 두 블럭을 연결한 것으로 생각할 수가 있다. 이러한 매치개념을 캠을 사용하여 구현하면 리 프로그램이 가능한 PLA를 실현할 수가 있다.
제3a도 및 제3b도는 캠에 사용될 수 있는 정적 및 동적 캠셀을 도시하고 있다.
제3a도 및 제3b도는 모두 1비트의 경우를 나타낸 것으로 초기에 내용을 일반적인 기록절차에 의하면 1 또는 0을 써넣는다. 그리고 매치동작시에는 진위의 비트라인과 보수의 비트라인에 비교될 값이 입력되고, 매치 여부에 따라 매치라인을 0 또는 1로 유지시킨다. 이 때 제3a도의 정적 캠셀과 제3b도의 동적 캠셀의 중요한 차이점은 돈-캐어의 처리인데, 일반적인 정적 캠셀에서는 돈-캐어를 처리할 수 없다. 제3b도의 동적 캠셀의 경우 프로그램하고자 하는 비트가 돈-캐어이어야 할 경우에는 기록동작시 진위 및 보수의 비트라인에 모두 0을 공급함으로서 비교 동작을 마스크(mask)하고, 이를 통해 통-캐어를 처리할 수 있다.
캠을 사용하여 PLA를 구현할 경우, 앤드연산부에는 돈-캐어와 1,0을 비교할 수 있는 캠셀이 필요하고, 오아연산부에는 돈-캐어와 0을 비교할 수 있는 캠셀이 필요하다.
정적 캠셀의 경우 제4도와 같은 캠셀에 의해서만 돈-캐어 처리를 할 수 있다. 제4도에 있어서, 돈 캐어 비트를 처리할 때는 즉 내용을 마스크 시킬 경우에는 bit line(진위 비트라인)과 bit line(보수 비트라인)에 모두 1을 라이트 함으로서 처리할 수 있다.
제5도를 참조하면, 상기 마스커블 캠셀을 사용하고 PLA테이블을 저장한 두 개의 캠셀어래이로 구성된 리 프로그램 가능한 PLA를 구현할 수 있다.
제5도에 있어서, 앤드캠셀어래이에서 출력되는 매치신호들은 버퍼모듈을 경유하여 오아캠셀어래이에 공급되어, 상기 오아캠셀어래이로 하여금에서 상기 앤드캠셀어래이에서와 동일한 형태로 오아매치동작을 수행하도록 한다. 표 1의 PLA 테이블을 이용하여 상세히 설명하자면 입력 측의 앤드 캠셀 어래이는 2개의 입력과 3개의 프로덕트(poroduct)를 갖는 6개의 캠셀로 이루어진다. 이 때 캠셀의 내용은 테이블과 마찬가지로 쓰여진다. 즉 테이블의 내용이 111일 경우 내용은 1로, 0일 경우는 0으로, x의 경우는 돈-캐어처리를 하도록 한다. 오아캠셀어래이의 경우 0일 경우는 돈 캐어 처리를 하도록 프로그램하며, 1일 경우는 0을 내용으로 하도록 프로그램한다. 이 때 오아캠셀어래이의 출력은 반전되도록 하여 출력한다. 입력이 (0,x) 또는 (x,0)일 경우는 첫번째나 두번째 프로덕트의 출력은 1이 되기 대문에 오아 연산에서 언매치되어 매치 라인을 통해 0의 신호를 출력하는데, 이는 인버젼 로직에 의해 1의 신호로 출력되고, (1,1)일 경우는 오아 연산에서 모두 매치된 것과 같은 효과를 갖기 때문에 1이 출력되고 이는 인버젼 로직에 의해 0으로 출력되어, 결국 PLA 테이블과 같은 결과를 얻게 된다. 셀어레이가 클 경우는 앤드 또는 오아캠셀어래이의 매치라인에 센서회로를 사용하여 속도를 높일 수 있다. 이러한 리 프로그램어블 PLA의 장점 중에 하나는 오아캠셀에 모두 0을 라이트하면 PAL구조로 동작하게 되기 때문에 PLA와 PAL 타입 테이블 모두 사용이 가능하다. 또한 프로그램된 캠셀의 내용을 읽어 냄으로써 프로그램 디커깅(debugging)이 가능하게 된다. 정적이나 동적 캠셀을 사용하여 앞에서와 같이 PLA를 구현하였을 경우, 시스템에서 이러한 리 프로그램이 가능한 PLA의 사용은 외부에 롬이나 EPROM, EEPROM 등의 비휘발성 메모리를 부착하거나, MCU 등과 같은 프로그램로부터 프로그램 데이타를 캠 내용에 라이트하여 사용한다. 내용 데이타를 라이트하는 절차는 앤드 연산일 경우는 일반적인 SRAM이나 DRAM의 절차를 따른다. 이 때는 워드라인의 어드레싱은 프로덕트 라인을 차례로 라이트하면 된다. 일반적인 메모리에서 랜덤 액세스는 필요하지 않기 때문이고, 이처럼 순서적인 어드레싱으로 인해 하드웨어적인 라이트 절차는 단순해진다. 라이트 모드에서 라이트 데이타를 비트 라인으로 주입하는 것과 같이, 매치 오퍼레이션에서도 비트 라인으로 비교 데이타가 입력되기 대문에 같은 입력 회로를 사용할 수 있다.
제6도는 본 발명의 실시예에 따른 리 프로그램 가능한 PLA를 도시한 것이다. 제6도에 있어서, 기록과 매치모드일 경우는 둘 다 같은 기록 모듈을 사용하여 앤든캠셀어래이의 비트 라인에 데이타를 주고, 매치 모드에서는 제1 및 제2어드레스모듈을 디스에이블하여 모든 어드레스 라인들이 0을 유지함으로써 기록 오퍼레이션이 이루어지지 않도록 한다.
오아캠셀어래이쪽의 제2기록모듈은 상기한 프로그램밍 방법으로는 할 수 없다. 왜냐하면 앤드캠셀어래이의 매치라인들로부터 발생된 입력신호를 오아캠셀어래이에서는 비트라인으로 받아야 하는데, 이 비트라인을 기록동작에서 이용하자면 재생 항수가 작을 경우는 재생 항수 만큼의 비트 폭으로 라이트하는 것이 가능하겠지만 재생 항수가 클 경우에는 하나에 워드에 대한 비트 수가 재생 항수 만큼 되기 때문에 워드 라인의 저항이 커진다. 이는 적절한 기록모듈의 사용 또는 워드라인의 메탈 스트리핑(metal stripping) 등을 통해 해결할 수 있다. 또한 리 프로그램어블 PLA의 응용상 빠른 기록 속도는 요구되지 않는다. 오아캠셀어래이의 기록동작 후, 노말 PLA 동작에서는 앤드 연산에서 발생된 신호가 오아 연산의 비트라인으로 유입되기 때문에 오아캠셀어래이의 제2기록모듈의 출력은 하이 임피던스를 유지해야 한다. 중간의 버퍼 모듈은 속도나 잡음 감소를 위해 사용되며, 앤드캠셀어래이의 사이즈가 적을 경우는 사용되지 않을 수도 있다. 출력 모듈은 오아캠셀어래이의 매치 라인을 감지하게 된다. 이러한 출력 모듈은 캠 자체의 클럭킹 구조에 의해 영향 받으며 변형될 수 있다.
제6도에서 초기 기록 모드일 대는 제1 및 제2어드레스모듈을 구동시키고, 반면에 실제 동작시에는 제1 및 제2어드레스모듈 및 제2기록모듈이 디스에이블되어 PLA의 동작이 이루어지게 된다.
상술한 바와 같이, 본 발명의 리 프로그램 가능한 PLA는 특별한 프로그램 디바이스를 위한 공정이 필요하지 않고 일반적인 CMOS 기수로 구현이 가능하며, 구조가 간단하고, 기존의 스탠다드 PLA 포맷을 그대로 사용하기 때문에 관련 소프트에어 개발이 용이하다. 또한, 본 발명의 리 프로그램 가능한 PLA는 매우 빠른 동작 속도를 기대할 수 있는 것 이외에 집적도가 높기 때문에 많은 겡트 수를 요구하는 PLD 구조로서 많은 사용이 기대된다.

Claims (2)

  1. 기록될 데이타 및 비교될 데이타를 입력하기 위한 제1기록모듈과, 기록모드시 순차어드레스를 발생하는 제1 및 제2 어드레스모듈과, 기록모드시 상기 제1어드레스모듈로부터의 순차어드레스를 기초로 상기 제1기록모듈로부터의 데이타를 순차적으로 기록하고, 매치모드시 상기 제1기록모듈로부터의 비교용 데이타를 기저장된 데이타가 비교하여 매치신호를 출력하는 앤드캠셀어래이와, 기록모드시 기록될 데이타를 입력하기 위한 제2기록모듈과, 기록모드시 상기 제2어드레스모듈로부터의 순차어드레스를 기초로 상기 제2기록모듈로부터의 데이타를 자체 내에 기록하고, 매치모드시 상기 앤드캠셀어래이로부터의 매치신호에 해당하는 기저장된 데이타를 검출하는 오아컴셀어래이와, 매치모드시 상기 오아캠셀어래이에서 검출된 데이타를 출력하는 출력모듈을 구비한 것을 특징으로 하는 리 프로그램가능한 프로그램어블 로직 어래이.
  2. 제1항에 있어서, 상기 앤드캠셀어래이 및 오아캠셀어래이의 사이에 접속되어 상기 앤드캠셀어래이에서 출력되어 상기 오아캠셀어래이로 인가되는 매치신호를 완충하기 위한 버퍼모듈을 추가로 구비한 것을 특징으로 하는 리 프로그램 가능한 프로그램어블 로직어래이.
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