KR970005649B1

KR970005649B1 - 결함 디램의 재이용법

Info

Publication number: KR970005649B1
Application number: KR1019930014950A
Authority: KR
Inventors: 쉔밍퉁
Original assignee: 쉔밍퉁
Priority date: 1993-08-02
Filing date: 1993-08-02
Publication date: 1997-04-18
Also published as: KR950006596A

Abstract

내용 없음.

Description

결함 DRAM의 재이용법

제1도는 DRAM에 있어서 데이터가 판독될 때의 타이밍도.

제2도는 DRAM에 있어서 데이터가 기입될 때의 타이밍도.

제3도는 DRAM의 내부용량을 4개의 영역으로 가상구분한 표시도.

제4도는 본 발명 결함 DRAM의 재이용법에 있어서 일실시예의 전기회로도.

제5도는 본 발명 결함 DRAM의 재이용법에 있어서 또하나의 실시예의 전기회로도.

* 도면의 주요부분에 대한 부호의 설명

a,b : 스위치 또는 스위치회로 a1,b1 : 제어단

a2,b2 : 입력단 a3,b3 : 출력단

A9 : 최고비트 어드레스 신호

본 발명은 결함있는 기억장치의 재이용법에 관한 것으로, 특히 결함 DRAM의 재이용법 관한 것이다.

일반적으로 컴퓨터에 사용되고 있는 다이나믹 RAM(DYNAMIC RAM, DRAM이라 약칭됨)은 많은 비트의 2진화 디지털 신호를 저장하거나 판독하는 것으로, 이 DRAM은 대부분이 인쇄회로에 설치되어 SIMM(SINGLE IN-LINE MEMORY MODULE)이라 불리우고, 또는 DRAM MODULE로 약칭된다. 그 SIMM은 1바이트(즉, 8비트)데이타라인을 조립하는 명개의 DRAM IC 및 하나의 1비트 패리티 기능을 구비한 DRAM을 포함하고, 또한 그외 다른 조합의 구성을 포함하는 일도 있지만 그 동작원리는 모두 전압, 제어신호 및 2진화 디지털 신호를 응용하며, 많은 비트의 2진화 디지털 신호를 저장하거나 혹은 판독하는 목적을 달성하는 것이다.

이와 같이 DRAM은 사용상에 있어서 매우 편리함에 틀림없지만, 그 DRAM IC는 제조과정에 있어서 자주 결함있는 불량품이 생기고, 이 대부분의 불량제품의 파손상황을 테스트 연구해보면, 극히 소수가 비교적 심한 결함이 있는 외에는 그외 대부분(약 94%에 미침)은 매우 작은 구역적인 결함뿐이고, 심한것에는 단지 1어드레스에 있어서 1비트 데이터만이 파손되어 있는 것도 있어, 이 정도로 DRAM IC 전체를 폐물(廢物)로 한다는 것은 너무 아깝다.

이와 같은 종래의 결함 DRAM에 있어서 아까운 처리법에 감안하여 본 발명은 결함이 있어 사용할 수 없는 2조의 DRAM IC를 참신한 수법으로 사용가능한 1조의 DRAM IC로 정합(整合)하는 결함 DRAM의 재이용법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해 본 발명은 각각의 출력단에 DRAM, 입력단에 그 DRAM을 사용가능하게 하는 신호 및 제어단에 그 DRAM의 최고비트 어드레서 신호를 접속하고, 그 제어단에 의해 그 입력단 및 출력단의 도통(導通)을 제어하도록 한 고전위(高電位) 또는 저전위(低電位)에 의해 촉발도통(觸發導通)되는 양쪽 스위치중 그 고전위에 의해 촉발도통하는 스위치에 무결함 DRAM을 직렬하고, 상기 저전위에 의해 촉발도통하는 스위치에 결함있는 DRAM를 직렬하고, 그 결함있는 DRAM이 신호의 판독동작을 행할 수 있을 때는 그 결함있는 DRAM의 결함이 우측반부에 있다고 나타내고, 또한 그 저전위에 의해 촉발도통하는 스위치에 무결함 DRAM을 직렬하고, 상기 고전위에 의해 촉발도통하는 스위치에 결함있는 DRAM을 직렬하고, 그 결함있는 DRAM이 신호의 판독동작을 행할 수 있을 때는 그 결함있는 DRAM의 결함이 좌측 반부에 있다고 나타내도록 하여, 결함이 중앙열선(COLUMN)의 좌측반부구역에 있는 DRAM과 우측반부 구역에 있는 DRAM을 찾아내는 스텝과; 고전위 및 저전위에 의해 촉발도통하는 양쪽 위치로중 그 고전위에 의해 촉발도전(觸發導電)하는 스위치회로의 출력단에 상기 내부결함이 좌측반부 구역에 있는 DRAM을 연접(連接)하고, 그 저전위에 의해 촉발도전하는 스위치회로의 출력단에 상기 내부결함이 우측반부 구역에 있는 DRAM을 연접하고, 이 양쪽 스위치회로의 입력단에 DRAM을 사용가능하게 하는 신호를 연접함과 동시에 각각의 제어단에 DRAM의 최고비트 어드레스 신호를 연결시키는 스텝에 의해; 그 DRAM의 최고비트 어드레스 신호가 차례대로 스위치회로를 개폐함에 따라, 그 양쪽 DRAM을 차례대로 사용가능하게 하여 1조의 사용할 수 있는 DRAM을 형성하도록 구성된다.

그리고 상기 DRAM의 재이용을 RAM의 재이용으로 하거나; 상기 최고비트 어드레스 신호를 DRAM이 1M Bits일 때는 그 어드레스 신호가 A0∼A9로서, 최고비트 어드레스 신호가 A9이며 DRAM이 4M Bits인 경우는 최고비트 어드레스 신호가 10이고, DRAM이 16M Bits인 경우는 최고비트 어드레스신호가 A11이라고 하는 바와 같이 DRAM의 용량에 의해 결정하거나; 상기 스위치회로의 입력단에 CAS신호를 연접하거나; 상기 스위치회로를 3상태 게이트(TRI STATE GATE)로 형성하거나; 상기 3상태 게이트를 각각 8개의 DRAM과 연결할 수 있고, 혹은 2조의 결함 DRAM중 각 조의 수를 8개 이내와 연결할 수 있도록 하거나; 상기 스위치로의 개폐동작을 결정하는 최고비트 어드레스 신호가 저전위임이면 그 중 1조의 DRAM을 사용가능하게 하고, 그 최고비트 어드레스 신호가 고전위이면 또 1조의 DRAM을 사용가능하게 하거나; 하면 한층 바람직하게 된다.

상기와 같이 구성된 본 발명은 고전위 및 저전위에 의해 촉발도통 하는 양쪽 스위치 각각의 출력단에 DRAM, 입력단에 그 DRAM을 사용가능하게 하는 신호, 및 제어단에 그 DRAM의 최고비트 어드레스 신호를 연접하고, 그 제어단에 의해 그 입력단 및 출력단의 도통을 제어하도록 하고, 그 양쪽 스위치에 의해 결함이 중앙열선(COLUMN)의 좌측반부 구역에 있는 DRAM과 우측반구 구역에 있는 DRAM을 찾아내고; 또 1조의 스위치회로를 그 결함이 좌측반부에 있는 DRAM과 결함이 우측반부에 있는 DRAM에 연접하고, 그 스위치회로의 입력단에 DRAM을 사용가능하게 하는 신호를 접속하고, 또 그 스위치회로를 ON, OFF 제어하는 제어단에 DRAM 내부에 있어서 최고비트 어드레스 신호를 연결하고 있으므로, 그 최고비트 어드레스 신호를 고전위 혹은 저전위로 제어하면 결함좌측반부에 있는 DRAM의 우측반부나 결함우측반부에 있는 DRAM의 좌측반부가 그에 따라 사용가능하게 되고, 따라서 각각의 결함구역이 서로 대칭구역에 있는 2조의 DRAM IC를 조합하여 사용할 수 있는 DRAM IC로 할 수 있다.

본 발명의 상기 또는 그외의 목적, 특징 및 이점은 도면을 참조하여 이하 실시예의 상세한 설명에서 한층 분명해진다.

먼저, 본 발명의 실시예의 설명에 들어가기 전에 반드시 이해해야 할 점은 DRAM의 내부데이타가 판독되거나 또는 기입되거나 하는 동작은 모두(소위, 행 어드레스 선택=ROW ADDRESS SESECT)와,(소위, 열 어드레스 선택=COLUMN ADDRESS SELECT)에 의해 DRAM내의 어느 위치를 결정하고, 이 위치가 결정되면 신속하게 판독되거나 기입되는 동작이 실행된다는 점이다. 그리고 일반적으로 DRAM은 먼저신호가 출현하여 행위치를 결정하고 나서,신호가 출현하여 열위치를 결정하고, 이 행위치와 열위치가 교착(交錯)한 장소가 DRAM내부의 하나의 위치(이차원위치)를 결정하는 것이며, 따라서신호의 출현을 제어하면 DRAM의 판독 및 기입되는 동작을 제어할 수 있게 된다.

이때, 제1도에 도시하는 DRAM의 데이터가 판독될 때의 타이밍도를 참조하면 도면중에,, 및 DQ1∼DQ4(6)의 타이밍이 열거되어 있고, 그 중 교차부분은 돈트·캐어(DON'T CARE)를 나타내고, 도시에서 알 수 있듯이신호(저전위)가 먼저 나타나고, 그 RAS1 신호가 출현하기 시작했을 때 즉,신호가 고전위에서 저전위로 떨어졌을 때에 그것에 대응하여 행 어드레스 신호가 나타난다. 마찬가지로신호가 출현하면 열 어드레스 신호가 대응출현한다. 그로 인해 DRAM 내부에서 판독되는 동작을 실행하기 위한 위치가 대응하여 나타나고 즉,신호(저전위)가 출현하면 DRAM으로 하여금 판독동작을 시킬 수 있고, 바꿔말하면 DRAM이 사용가능(ENABLE)하게 된 것이다. 동시에 데이터(DATA)가 아직 판독되지 않거나 혹은 기입되지 않기 전에이 상승하여 고전위가 되면, 그 DRAM은 사용불가능(DISABLE)하게 된다.

제2도는 DRAM이 데이터를 기입할 때의 타이밍도이고, 도면안에,, 및 DQ1∼DQ4(6)의 타이밍이 열거되고, 그 중 교차부분은 돈트·캐어(DON'T CARE)를 나타내고, 또한 도면안에서도 판단되지 않도록 데이터가 기입되어 있을 때는 즉,의 저전위가 출현했을 때이고, 따라서의 저전위는 DRAM을 사용가능하게 하여 판독기입 동작이 행해지는 것이다.

만약, DRAM의 용량이 1M Bits이면 거기에는 어드레스 신호 A0!A9가 있고, 그중 A9가 최고비트 어드레스 신호이며, 이들 어드레스 신호 A0!A9는 다른 경우에 행위치(ROW ADDRESS) 신호 및 열위치(COLUMN ADDRESS) 신호의 양종류 상황을 포함하고, 제3도에 도시하는 바와 같이 먼저 이 DRAM의 내부용량을 1,2,3 및 4 등의 균등구역으로 구분하고, 열위치(COLUMN ADDRESS) 신호을 이용하여 DRAM의 내부용량 위치를 결정할 수 있고, 예를 들면가 0일 때 데이터는 좌반부의 1,2 구역에가 1일 때 데이터는 우반부의 3,4 구역에 각각 기억저장된다. 또한 그 DRAM의 용량은 1M bits 이외에 4M bits 나 16M bits의 것이 있고, 이때의 최고비트 어드레스 신호는 각각 A10, A11이다.

본 발명의 「결함 DRAM의 재이용법」은 상기신호를 이용하여, 데이터를 좌반부 1, 2 구역에 출현시킬 것인지 또는 우반부 3, 4구역에 출현시킬 것인지를 제어할 수 있는 원리에서 설계된 것이다.

먼저, 제4도에 도시하는 바와 같이 2개의 스위치(a,b)(본 발명은 3상태 게이트=TRI STATE GATE, 예를 들면 산요제(山洋製)의 74F241을 사용한다)에 의해 각각 중앙열선(COLUMN)에서 좌측반부구역 및 우측반부구역의 DRAM에 있어서 결함을 찾아내는 것이며, 그중; 그 스위치 a는 고전위에 촉발되어 도통하고, 그 스위치 b는 저전위에 촉발되어 도통하는 것으로, 이 양쪽 스위치(a,b)의 제어단(a1,b1)은 입력단(a2,b2) 및 출력단(a3,b3)의 도통인지 아닌지를 제어할 수 있고, 그 양쪽 3상태 스위치(a,b)의 출력단은 각각 DRAM(7,8)과 연접하고, 입력단은 이 DRAM을 사용가능(ENABLE)하게 하는신호와 연접하고, 제어단은 이 DRAM의 최고비트 어드레서 신호(A9)와 연접한다.

그리고 고전위에 의해 촉발도통되는 스위치(a)에 양호한 DRAM(7)을 직렬하고, 그 저전위에 의해 촉발도통되는 스위치(b)에 결함 DRAM(8)을 직렬하고, 이 결함 DRAM(8)이 계속해서 신호처리의 판독동작을 행할 수 있다고 하면 그 결함 DRAM(8)이 결함은 우측반부에 있음을 나타내고;

그리고 저전위에 의해 촉발도통되는 스위치(b)에 양호한 DRAM(8)을 직렬하고, 그 고전위에 의해 촉발도통되는 스위치(a)에 결함 DRAM(7)을 직렬하고, 이 결함 DRAM(7)이 계속해서 신호처리의 판독동작을 행할 수 있다고 하면 그 결함 DRAM(7)의 결함은 좌측반부에 있음을 나타낸다.

그러므로 이와 같은 방법으로 2조의 결함이 서로 대칭구역에 있는 DRAM IC를 찾아낼 수 있고, 즉 1조의 결함은 좌측반부의 1, 2 구역내에 있고, 다른 1조의 결함은 우측반부의 3, 4구역내에 있고, 스위치 회로(본 발명은 예를들면, 산요제의 74F241의 3상태 게이트를 사용한다)를 이용하여 그 양쪽 결함 DRAM IC를 연결하고, 또신호의 제어를 받으면 다음과 같은 상황이 발생한다.

(1)신호가 0일 때는 정상상태하에서, 데이터는 DRAM 좌측 반부의 1, 2구역에 출현하고, 이 때 회로를 전환하면 「우측반부 결함의 좌측반부 무결함 DRAM」으로 전환할 수 있고, 즉 「우측반부 결함의 DRAM」이 사용가능(ENABLE)하게 된다.

(2)신호가 1일 때는 정상상태하에서, 데이터는 DRAM 우측 반부의 3, 4구역에 출현하고, 이 때 회로를 전환하면 「좌측반부 결함의 우측반부 무결함 DRAM」으로 전환할 수 있고, 즉 「좌측반부 결함의 DRAM」이 사용가능(ENABLE)하게 된다.

또, 제5도에 도시하는 것은 본 발명의 실시예에 있어서 전기회로도로, 이때 DRAM(9,10,11,12)의 용량은 1M Bits이고, DRAM(13)은 패리티검사(PARITY CHECK)에 사용된다. 이들 기억장치(9∼13)는 동시에 「30핀의 메모리·모듈」(14)내에 끼워붙여 접속하고, 또 DRAM(9,11)은 동시에 우측반부결함의 IC로, 저전위에 의해 촉발도통되는 스위치회로(b)의 출력단과 연접하고, DRAM(10,12)는 동시에 좌측반부 결함의 IC로, 고전위에 의해 촉발도통되는 스위치회로(a)의 출력단과 연접하고, 이때 양쪽 스위치회로(a,b)의 입력단에는 모두 CAS 신호가 연접되고, 그 제어단은 신호(A9)의 제어를 받아 다음에 도시하는 바와 같은 2종류의 상황이 발생한다.

(1) A9가 고전위일 때는 스위치회로 a가 도통하고, b가 도통하지 않고, CAS 신호가 DRAM(10,12)에 도입되고, A9 고전위이므로 DRAM(10,12)의 우측반부가 사용될 수 있다.

(2) A9가 저전위일 때는 스위치회로 b가 도통하고, a가 도통하지 않는다. CAS 신호는 DRAM(9,11)에 도입되고 A9가 저전위이므로 DRAM(9,11)의 좌측반부가 사용될 수 있다.

따라서 이 2조의 결함있는 DRAM(9,11)과 DRAM(10,12)에 의해 2조의 무결함 DRAM에 합성할 수 있고, 즉 1조의 사용할 수 있는 SIMM으로 할 수 있다. 또 상기의 스위치회로는 각각 2개의 DRAM을 제어할 수 있는 외에는 각각 8개 이내의 DRAM을 제어할 수 있다.

그러므로 다음과 같은 방법으로; 1조의 스위치회로를 결함이 좌측반부에 있는 DRAM과 결함이 우측반부에 있는 DRAM에 연접하고; 그 스위치회로의 입력단에 「DRAM을 사용가능하게 하는 신호, 예를 들면; CAS」를 접속하고; 또 그 스위치회로를 ON, OFF 제어하는 제어단에 「DRAM 내부에 있어서 최고비트 어드레스 신호, 예를들면 1M DRAM의 A9」를 연결하고; 각각의 결함구역이 서로 대칭구역에 있는 2조의 DRAM IC를 조합하여 사용할 수 있는 DRAM IC로 할 수 있다.

상기와 같이 구성된 본 발명은 각각 고전위 및 저전위에 의해 촉발도통되는 양쪽 스위치로 2조의 결함이 서로 대칭구역에 있는 DRAM IC를 찾아낼 수 있고, 또 양쪽 스위치회로를 이용하여 그 양쪽 결함 DRAM IC에 연결하고, 또 최고비트 어드레스 신호의 고, 저전위제어에서 각각의 결함구역이 서로 대칭구역에 있는 2조의 DRAM IC를 조합하여 사용할 수 있는 DRAM IC로 할 수 있다. 즉, 본 발명은 결함이 있어 사용할 수 없는 2조의 DRAM IC를 참신한 방법으로 사용가능한 1조의 DRAM IC로 정합할 수 있다.

Claims

각각의 출력단(a3,b3)에 DRAM, 입력단(a2,b2)에 그 DRAM을 사용가능하게 하는 신호, 및 제어단(a1,b1)에 그 DRAM의 최고비트 어드레스 신호(A9)를 접속하고, 그 제어단(a1,b1)에 의해 그 입력단(a2,b2) 및 출력단(a3,b3)의 도통을 제어하도록 한 고전위 또는 저전위에 의해 촉발도통되는 양쪽 스위치(a,b)중 그 고전위에 의해 촉발도통하는 스위치(a)에 무결함 DRAM을 직렬하고, 상기 저전위에 의해 촉발도통하는 스위치(b)에 결함있는 DRAM을 직렬하고, 그 결함있는 DRAM이 신호의 판독동작을 행할 수 있을 때는 그 결함있는 DRAM의 결함이 우측반부에 있다고 나타내고, 또한 그 저전위에 의해 촉발도통하는 스위치(b)에 무결함 DRAM을 직렬하고, 상기 고전위에 의해 촉발도통하는 스위치(a)에 결함있는 DRAM을 직렬하고, 그 결함있는 DRAM이 신호의 판독동작을 행할 수 있을 때는 그 결함있는 DRAM의 결함이 좌측반부에 있다고 나타내는 바와 같이 하여, 결함이 중앙열선(COLUMN)의 좌측반부구역에 있는 DRAM과 우측반부구역에 있는 DRAM을 찾아내는 스텝과; 고전위 및 저전위에 의해 촉발도통하는 양쪽 스위치회로중 그 고전위에 의해 촉발도전하는 스위치회로의 출력단에 상기 내부결함이 좌측반부구역에 있는 DRAM을 연접하고, 그 저전위에 의해 촉발도전하는 스위치회로의 출력단에 상기 내부결함이 우측 반부구역에 있는 DRAM을 연접하고, 이 양쪽 스위치회로의 입력단에 DRAM을 사용가능하게 하는 신호를 연접함과 동시에, 각각의 제어단에 DRAM의 최고비트 어드레스 신호를 연결시키는 스텝에 의해; 그 DRAM의 최고비트 어드레스 신호가 차례대로 스위치회로를 개폐함에 따라 그 양쪽 DRAM을 차례대로 사용가능하게 하여 1조의 사용할 수 있는 DRAM을 형성하도록 하여 구성되는 것을 특징으로 하는 결함 DRAM의 재이용법.
제1항에 있어서, 상기 DRAM의 재이용을 RAM의 재이용으로 하여 구성되는 것을 특징으로 하는 결함 DRAM의 재이용법.
제2항에 있어서, 상기 최고비트 어드레스 신호를 DRAM이 1M Bits일 때는 그 어드레스 신호가 A0∼A9로서 최고비트 어드레스 신호가 A9이고, DRAM이 4M Bits인 경우는 최고비트 어드레스 신호가 A10이고, DRAM이 16M Bits인 경우는 최고비트 어드레스 신호가 A11이라고 하는 것처럼 DRAM의 용량에 의해 결정하여 구성되는 것을 특징으로 하는 결함 DRAM의 재이용법.
제1항에 있어서, 상기 스위치회로의 입력단에신호를 연접하여 구성되는 것을 특징으로 하는 결함 DRAM의 재이용법.
제4항에 있어서, 상기 스위치회로를 3상태 게이트(TRI STATE GATE)로 형성하여 구성되는 것을 특징으로 하는 결함 DRAM의 재이용법.
제5항에 있어서, 상기 3상태 게이트를 각각 8개의 DRAM과 연결할 수 있고, 또는 2조의 결함 DRAM중 각조의 수를 8개 이내와 연결할 수 있는 것을 특징으로 하는 결함 DRAM의 재이용법.
제6항에 있어서, 상기 스위치회로의 개폐동작을 결정하는 최고비트 어드레스 신호가 저전위이면 그중 1조의 DRAM을 사용가능하게 하고, 그 최고비트 어드레스 신호가 고전위이면 또 1조의 DRAM을 사용가능하게 하는 것을 특징으로 하는 결함 DRAM의 재이용법.