KR20010089236A

KR20010089236A - 반도체 집적 회로 장치 및 제조 방법

Info

Publication number: KR20010089236A
Application number: KR1020010012207A
Authority: KR
Inventors: 사또마사유끼; 우찌야마구니오
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2000-03-10
Filing date: 2001-03-09
Publication date: 2001-09-29
Also published as: JP2001325800A; US6601218B2; US20010021558A1; US20010022743A1; US6436741B2; JP3980827B2; TW535279B

Abstract

FPGA라는 신규 디바이스 프로세스의 도입하지 않고, 칩 안에 테스트 회로를 구성하여, 칩내의 논리 회로를 테스트하는 오버헤드가 적은 논리 테스트를 실현한다.

자기 구성형의 메모리를 칩 내에 설치하여, 테스터 HDL에 의해 그 자기 구성형의 메모리 또는 통상의 메모리에 테스트 회로를 구성하여 칩내의 다른 메모리나 논리 회로를 테스트하여, 테스트 회로의 구성에 이용한 메모리를 통상의 메모리로서 동작할 수 있도록 재구성하도록 하였다.

Description

반도체 집적 회로 장치 및 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND MANUFACTURING METHOD THE SAME}

본 발명은, 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히 반도체 집적 회로 장치에 있어서 테스트 회로를 탑재함으로써 오버헤드를 저감할 수 있는 테스트 용이화 설계수법에 관한 것으로, 예를 들면 RAM(Random Access Memory)를 내장한 시스템 LSI (대규모 집적 회로)등의 반도체 집적 회로에 적용하여 유효한 기술에 관한 것이다.

종래 일반적으로 RAM이나 CPU 등을 탑재한 시스템 LSI라고 불리는 논리LSI에서의 테스트 용이화 설계수법으로서는, 내부 논리 회로를 구성하는 플립플롭을 직렬 접속하여 테스트 데이터를 넣고, 내부 논리 회로를 동작시켜 논리상태를 검사하는 스캔패스 방식이 흔히 사용되고 있다. 이 기술은, LSSD (Level Sensitive Scan Design) 수법으로 제언되고 나서 10년 이상 경과했으나, 하드웨어의 오버헤드가 35% 정도나 있음과 동시에, 불량 검출율이 85% 정도밖에 없고, 그 이상 검출율을 올리기 위해서는 많은 노력이 요구되는 문제점이 있다.

또한, 불량 검출율을 올리기 위해서는 테스터에 설치되어 있는 테스트 패턴 발생기의 패턴 용량을 확실히 크게 해야 하는, 테스터 가격을 대폭 인상하는 원인이 되고 있다. 또한, 테스트 데이터를 직렬 데이터로 입력하면 안되므로, 그 테스트 패턴의 입력에도 많은 시간을 요하고 있으며, 테스트 시간의 50% 이상이 테스트 패턴의 입력 시간이 되고, 테스터의 유효가동율을 낮추는 원인도 되고 있다.

상기 스캔패스 방식이외에, 랜덤 패턴 발생기와 시그네쳐 압축기를 테스트 회로로 칩에 탑재한 BIST(Built-In Self Test) 방식이 있지만, BIST 방식은, 스캔패스 방식으로 이용되는 불량 검출 알고리즘에 따라 생성된 테스트 패턴에 의한 논리 검증과는 달리, 랜덤인 테스트 패턴을 이용하는 것이다. 그 때문, 적절한 불량 검출율이 유지되어 있을지는 큰 문제이며, 적절한 수법이 되기 위해서는 여러가지 기술 전개를 필요로 하고 있다.

또한, BIST 방식을 채택한 경우에 있어서도, 스캔패스 방식으로 이용되고 있는 것 같은 고속, 고기능의 테스터와 접속하여 테스터로부터의 제어에 따라 측정할 필요가 있으며, BIST 회로에 의한 테스트로서는 고가의 테스터를 단순한 대기시간 처리로서 대기시키는 것이 많아, 테스트 비용이 저감되지는 않는다. 이를 해결하고자 한 것이, 본 발명자들이 이전에 제안한, 칩내에 논리 테스터를 구축하여 자기 테스트시키는, 소위「테스트 기능부착 논리」라 부르는 기술로, BIST와는 다른 테스트 회로를 칩내에 내장시켜 측정하는 수법이다. 이 수법에서는, 고가의 테스터를 사용할 필요가 없으므로, 테스트 비용의 대폭 삭감이 가능하게 되나, BIST 방식과 같이, 하드웨어의 오버헤드가 크고, 칩에 탑재한 테스트 회로 자신의 불량에 의해서 제품 수율이 저하한다는 문제점도 있다.

이 문제를 해결하기 위해, 본 발명자들은 먼저, 칩 상에 FPGA(Field Programmable Gate Array)를 설치하여, 이 FPGA에 의해 ALPG(Algorithmic Pattern Generator)을 구축하고 소정의 알고리즘에 따라 테스트 패턴을 발생시켜 테스트를 행할 수 있도록 함과 동시에, 테스트 종료 후는 FPGA에 통상의 논리 회로를 재구성하도록 한 소위「오버헤드없는 테스트 수법」이라 부르는 기술을 제안했다 (국제공개 WO00/62339). 이 기술은, 자기 불량을 검출가능한 소위 자기 검증형 FPGA라 부르는 회로를 사용자 논리 회로에 내장시켜, 그것에 테스트 회로를 구성하여 자기테스트시켜, 마지막에 FPGA에 사용자 회로를 탑재함으로써 테스트 회로 탑재에 따른 하드웨어의 오버헤드를 저감하는 것이다. 이 수법에서는, FPGA를 자기 검증형 회로로 하므로, 불량피폭을 스스로 검출하여 그 불량 부분의 정보를 외부로 출력하여, 테스터 HDL(Hardware Description Language)에 의한 FPGA로의 논리 테스터 구축이나 사용자 회로 구성시에, 그 불량 부분을 제외하고 회로를 구성할 수 있으므로, 수율 저하를 피할 수 있는 특징을 갖추고 있다.

그런데, 상기와 같은 소위「오버헤드없는 테스트 수법」이라 부르는 기술에 대해, 그 후 본 발명자가 더 검토한 결과, 다음과 같은 문제점이 있는 것이 분명해졌다. 예를 들면, 이 수법은, FPGA라는 신규 디바이스 프로세스의 도입이 필요하며, FPGA 또는 그것을 탑재한 제품을 시장에 제공하고 있는 반도체 메이커는 작은 프로세스의 변경으로 실현할 수 있으나, 보통의 반도체 메이커는 FPGA 또는 그것을 탑재한 제품을 제조하지 않는 것이 일반적이며, 이 수법의 전개에는 FPGA의 설계 및 그것을 반도체 칩 상에 형성하기 위한 신규 프로세스의 개발을 필요로 한다는 점이다.

또한, 본 발명자들은 이전에, 상기 테스트 용이화 설계 기술과는 별도로, 메모리 디바이스 구제에 대해, 소위「자기 구성 칩」이라 부르는 기술을 제안하고 있다. 이 기술은, 메모리에 조합회로의 진리값 데이터를 기입하여, 어드레스를 입력으로 출력에 소정의 논리 결과를 출력시키는 것으로 메모리를 가변 논리 회로로서 이용하는 것이며, 메모리 출력을 입력으로 피드백함으로써 조합 논리뿐만 아니라순서회로를 구성할 수 있어, 임의 논리를 구성할 수 있는 소위「자기 구성 칩」을 실현할 수 있는 것을 발견하여 먼저 출원하였다. 본 발명자는, 또한 이 「자기 구성 칩」의 기술을 상기「오버헤드없는 테스트 수법」 적용함으로써, FPGA가 불필요하게 되고, FPGA 설계 및 그 프로세스 개발이라는 과제를 해결할 수 있는 것을 생각해냈다.

본 발명의 목적은, FPGA라는 신규 디바이스 프로세스의 도입없이, 칩내에 테스트 회로를 구성하여 칩내의 논리 회로를 테스트하는 오버헤드가 적은 논리 테스트를 실현할 수 있는 반도체 집적 회로 장치 및 그 제조 방법을 제공하는 데 있다.

본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부도면에서 분명해 질 것이다.

도 1은 본 발명을 적용한 시스템 LSI의 일 실시예를 나타내는 블록도.

도 2는 도 1의 SRAM(130)의 일부에 설치되고 있는 자기 구성 회로의 일 구성예를 나타내는 블록도.

도 3은 도 2의 실시예의 자기 구성 회로에 포함되는 스위치 매트릭스(70)의 구체적인 예를 도시하는 회로 구성도.

도 4는 데이터 스토리지 회로(60)의 구체예를 도시하는 회로 구성도.

도 5는 비교기(20)의 구체예를 도시하는 회로 구성도.

도 6은 자기 구성매트릭스(30)의 구체예를 도시하는 회로 구성도.

도 7은 실시예의 자기 구성 회로에서의 변환 어드레스의 변경 순서의 일례를 도시하는 플로우 차트.

도 8은 도 2에 도시되고 있는 자기 구성 회로에 의해 구성되는 논리 회로의 일례로서의 플립플롭 회로의 구성도와 그 HDL 기술이 예를 도시하는 설명도.

도 9는 도 8의 (a)의 플립플롭의 진리값 표를 도시하는 설명도.

도 10은 도 2의 실시예의 자기 구성 회로(300)를 이용하여 HDL 기술에 따라서 원하는 논리 기능을 갖는 논리 회로를 구성하는 시스템이 예를 도시하는 블록도.

도 11은 도 1에 도시되고 있는 TAP를 이용한 인터페이스 회로(200)의 구체적인 예를 나타내는 블록도.

도 12는 도 1의 반도체 집적 회로 장치의 일례로서의 시스템 LSI의 제조 방법 순서를 도시하는 플로우 차트.

도 13은 본 발명을 적용한 시스템 LSI의 다른 실시예를 나타내는 블록도.

도 14는 도 13의 실시예에 있어서의 반도체 칩 상에 설치되고 있는 SRAM의 구성과 이들의 접속 관계를 나타내는 회로 구성도.

도 15는 도 l3에 도시되고 있는 SRAM에 의해 구성되는 논리 회로의 일례로서의 플립 플롯 회로의 논리 기호도 및 논리 구성도, 어드레스 신호와 지정 번지와의 관계를 나타내는 설명도.

도 16은 도 13에 도시되고 있는 SRAM에 의해 구성되는 논리 회로의 일례로서의 플립 플롯 회로의 논리 기호도 및 논리 구성도와 등가 회로도.

도 17은 도 16의 플립플롭 회로에서의 어드레스 신호와 지정 번지와의 관계를 나타내는 설명도.

도 18은 도 16의 플립플롭 회로에 있어서 입출신호의 타이밍을 도시하는 타이밍 차트.

도 19는 도 13에 도시되고 있는 SRAM가 구체적인 회로예를 도시하는 회로도.

도 20은 도 13의 시스템 LSI의 제조 방법 순서를 도시하는 플로우 차트.

<도면의 주요부분에 대한 부호의 설명>

10 : 메모리 회로

11 : 메모리 어레이

12 : 어드레스 디코더

13 : 감지 증폭기

14 : 기입 판독 제어회로

20 : 비교기

30 : 자기 구성 매트릭스

60 : 데이터 스토리지

70 : 스위치 매트릭스

l00 : 반도체 칩

1l0 : 커스텀 논리 회로(사용자 논리)

120 : CPU (중앙 처리 유니트)

l30, 140 : 스태틱 RAM(random access memory)

150∼170 : 다이내믹 RAM

180 : 인터페이스 회로

190 : 내부 버스

200 : TAP (테스트용 인터페이스 회로)

본원에 있어서 개시되는 발명 중 대표적인 개요를 설명하면, 다음과 같다.

즉, 본 발명에 따른 반도체 집적 회로 장치는, 어드레스 신호의 입력에 의해 데이터 판독 및 기입이 가능한 기억회로와, 상기 기억회로에서 판독된 데이터에 따른 신호를 상기 어드레스 신호의 입력 단자측으로 귀환시키는 귀환경로를 구비하여, 논리 회로의 입력 신호가 상기 기억회로로 어드레스 신호로서 입력됨과 동시에, 상기 기억회로의 판독 데이터가 상기 입력 신호에 대해 기대되는 논리 출력신호가 되도록 상기 기억회로에 데이터가 기입됨으로써 해당 기억회로가 원하는 논리 기능을 갖는 논리 회로로서 동작가능하게 구성되어 있는 것이다.

상기한 수단에 따르면, 반도체 집적 회로 장치에 설치되어 있는 기억회로를논리 회로로서 이용할 수가 있으므로, 이러한 기억회로에 반도체 칩내의 다른 회로를 검사하는 테스트 회로를 구성할 수 있으므로, FPGA라는 신규 디바이스 프로세스의 도입없이 칩 내에 논리 테스트 회로를 구성할 수 있음과 동시에, 테스트 종료 후, 테스트 회로를 구성한 기억회로를 통상의 기억회로로서 사용할 수 있으므로, 하드웨어의 오버헤드가 적은 테스트 회로를 실현할 수 있다.

또한, 바람직하게는, 상기 어드레스 신호의 입력 단자로의 입력 신호와 상기 기억회로에서 판독되어 상기 귀환경로를 통해 귀환된 신호를 전환하여 상기 기억회로에 공급가능한 스위치 매트릭스와, 그 스위치 매트릭스내의 각 스위치의 제어정보를 기억하는 기억수단을 설치한다. 이에 따라, 임의의 논리 기능을 갖는 조합회로뿐만 아니라 직전 상태에 의해 출력이 다른 순서 회로도 상기 기억회로에 구성할 수가 있어, 보다 복잡한 논리 기능을 기억회로를 이용해 실현할 수 있다. 더구나, 스위치 매트릭스와, 그 스위치 매트릭스내의 각 스위치의 제어정보를 기억하는 기억수단을 설치하고 있으므로, 기억수단에 기억되는 제어정보를 다시 쓰는 것으로, 기억회로에 임의의 순서회로를 구성하거나, 통상의 기억회로를 구성하는 것을 매우 용이하게 할 수 있다.

본 출원의 다른 발명에 따른 반도체 집적 회로 장치는, 어드레스 신호의 입력에 의해 데이터의 판독 및 기입이 가능한 복수의 기억회로를 구비하고, 상기 복수의 기억회로 중 일부 기억회로는, 어드레스 신호에 의해 지정되는 메모리셀로부터의 데이터 판독 및 기입이 가능한 메모리 어레이와, 어드레스 신호를 디코드하여 메모리셀을 선택하는 신호를 생성하는 어드레스 디코더와, 상기 메모리 어레이에기입된 데이터와 상기 메모리 어레이로부터 판독된 데이터를 비교하는 비교수단과, 상기 어드레스 디코더에 공급되는 어드레스 신호를 상기 비교수단에 있어서의 비교결과에 기초하여 변환하는 가변 어드레스 변환수단을 구비하고, 상기 기억회로의 판독 데이터가 상기 입력 신호에 대해 기대되는 논리 출력신호가 되도록 상기 기억회로에 데이터가 기입됨으로써 상기 기억회로가 원하는 논리 기능을 갖는 논리 회로로서 동작가능하게 구성되어 있는 것이다.

상기한 수단에 따르면, 어드레스 변환 회로를 구비하고 있으므로, 기억회로내의 불량 부분을 피해 원하는 논리 출력 신호를 얻을 수 있도록 기억회로에 데이터를 기입해 둘 수 있으며, 이에 따라 수율 향상을 도모할 수 있다.

또한, 바람직하게는, 상기 메모리 어레이로부터 판독된 데이터를 유지가능한 데이터 유지수단과, 상기 데이터 유지수단에 유지되어 있는 데이터를 상기 어드레스 디코더의 입력 측에 귀환시키는 귀환경로와, 입력 어드레스 신호 또는 상기 귀환경로를 통해 공급되는 상기 데이터 유지수단의 출력 신호를 전환하고 상기 가변 어드레스 변환수단에 공급가능한 스위치 매트릭스와, 상기 스위치 매트릭스내의 각 스위치의 제어 정보를 기억하는 기억수단을 제공한다. 이에 따라, 임의의 논리 기능을 갖는 조합회로뿐만 아니라 직전 상태에 의해서 출력이 다른 순서 회로도 상기 기억회로에 구성할 수가 있어, 보다 복잡한 논리 기능을, 기억회로를 이용해 실현할 수 있다.

또한, 상기 가변 어드레스 변환수단은, 복수의 메모리셀을 포함하는 메모리 어레이와, 입력 어드레스 신호에 기초하여 상기 메모리 어레이내의 메모리셀을 선택하는 어드레스 디코더와, 상기 메모리 어레이로부터 판독된 신호를 증폭하는 판독 수단과, 제어 신호에 기초하여 상기 입력 어드레스 신호를 갱신하는 수단으로 구성한다. 이에 따라, 신규 회로를 설계하지 않고 기억회로를 이용하여 가변 어드레스 변환회로를 실현할 수가 있어, 설계자의 부담이 경감된다.

본 출원의 또 다른 발명에 따른 반도체 집적 회로 장치는, 복수의 기억회로와 이들 기억회로에 어드레스 신호를 공급하는 제1 신호라인군과, 이들 기억회로의 기입 데이터 신호 및 판독 데이터 신호를 전달하는 제2 신호라인군을 구비하여, 상기 복수의 기억회로는, 어드레스 신호에 의해 지정되는 메모리셀로부터의 데이터 판독 및 기입이 가능한 메모리 어레이와, 어드레스 신호를 디코드하여 상기 메모리 어레이내의 메모리셀을 선택하는 신호를 생성하는 어드레스 디코더와, 상기 메모리 어레이로부터 판독된 데이터를 상기 어드레스 디코더의 입력측으로 귀환시키는 귀환경로와, 입력 어드레스 신호 또는 상기 귀환경로를 통해 귀환된 신호를 전환하여 상기 어드레스 디코더에 공급가능한 스위치 매트릭스와, 그 스위치 매트릭스내의 각 스위치의 제어 정보를 기억하는 기억수단을 구비하여, 상기 제l 신호라인군의 신호라인과 제2 신호라인군의 신호라인 사이를 임의로 접속가능한 스위치 매트릭스 및 상기 스위치 매트릭스내의 각 스위치의 제어 정보를 기억하는 기억수단을 제공한 것이다.

상기한 수단에 따르면, 반도체 집적 회로 장치에 설치되고 있는 복수의 기억회로를 논리 회로로서 이용할 수 있으므로, 이러한 복수의 기억회로를 이용하여 반도체 칩내의 다른 회로를 검사하는 테스트 회로를 구성할 수 있어, FPGA라는 신규디바이스 프로세스의 도입없이 칩 내에 논리 테스트 회로를 구성할 수가 있음과 동시에, 테스트 종료 후, 테스트 회로를 구성한 기억회로를 통상의 기억회로로서 사용할 수 있으므로, 하드웨어의 오버헤드가 적은 테스트 회로를 실현할 수 있다.

바람직하게는, 테스트용 인터페이스 회로로서 테스트·액세스·포트를 부가적으로 구비하여, 상기 테스트 회로가 구성되는 기억회로는 상기 테스트·액세스·포트를 통해 외부 장치와 신호의 입출력이 가능하게 구성한다. 이에 따라, 본 발명의 적용에 따른 테스트용 단자수의 증가는 약간에 그치고, 반도체 집적 회로 장치 전체의 핀 수를 적게 할 수 있다.

또, 상기 기억회로는 재기입가능한 불휘발성 메모리여도 휘발성 메모리여도 좋지만, 바람직하게는 휘발성 메모리를 이용한다. 불휘발성 메모리는 그 기입을 위해 승압회로등 주변 회로를 많이 필요로 함과 동시에 기입 시간도 휘발성 메모리에 비해 길지만, 휘발성 메모리를 이용함으로써 점유 면적의 증대나 기입 시간이 길게 되는 것을 피할 수 있다.

본 출원의 또 다른 발명에 따른 반도체 집적 회로 장치의 제조 방법은, 복수의 논리 회로와, 복수의 기억회로를 포함하여, 상기 복수의 기억 장치 중 일부 기억회로는, 어드레스 신호에 의해 지정되는 메모리셀로부터의 데이터 판독 및 기입이 가능한 메모리 어레이와, 어드레스 신호를 디코드하여 상기 메모리 어레이내의 메모리셀을 선택하는 신호를 생성하는 어드레스 디코더와, 상기 메모리 어레이로부터 판독된 데이터를 상기 어드레스 디코더의 입력측으로 귀환시키는 귀환경로와, 입력 어드레스 신호 또는 상기 귀환경로를 통해 귀환된 신호를 전환하고 상기 어드레스 디코더에 공급가능한 스위치 매트릭스와, 그 스위치 매트릭스내의 각 스위치의 제어 정보를 기억하는 기억수단을 구비하여 상기 메모리 어레이로의 기입 데이터에 의해 임의의 논리를 구성가능한 기억회로인 반도체 집적 회로 장치에 있어서, 상기 임의의 논리를 구성가능한 기억회로에 다른 기억회로 혹은 논리 회로를 검사하는 테스트 회로를 구성하는 공정과, 상기 테스트 회로에 의해 상기 다른 기억회로나 상기 논리 회로를 테스트하는 공정과, 상기 다른 기억회로나 상기 논리 회로의 테스트 종료 후, 상기 기억회로를 통상의 기억회로로서 동작하도록 재구성하는 공정을 포함하도록 한 것이다.

상기한 수단에 따르면, 고기능 테스트 장치를 이용하지 않더라도 칩 내부의 기억회로에 구성한 테스트 회로에서 자기 테스트를 행할 수 있으므로, 동시에 다수의 반도체 집적 회로 장치의 테스트를 할 수 있어, 제조 비용을 대폭에 낮출 수 있음과 동시에, 테스트에 필요한 시간도 단축할 수 있다.

또한, 바람직하게는, 상기 다른 기억회로가 불량 메모리셀을 예비 메모리셀로 치환하는 리던던시(redundancy) 회로를 구비할 경우, 상기 기억회로의 테스트 종료 후에 테스트 공정에 의해 검출된 불량 메모리셀을 예비 메모리셀로 치환하는 구제처리 공정을 부가적으로 포함하도록 한다. 이에 따라, 칩 상의 기억회로에 구성된 테스트 회로에 의해, 다른 기억회로의 테스트는 물론 불량 메모리셀의 구제도 행할 수 있으므로, 외부 테스트 장치의 부담이 더욱 경감되어, 테스트에 필요한 비용을 대폭 줄일 수 있다.

또한, 바람직하게는, 상기 테스트 회로에 의한 테스트 공정은, 해당 테스트회로가 구성된 기억회로 이외의 기억회로에 상기 테스트 회로에 의한 테스트 결과를 저장시키도록 한다. 이에 따라, 외부 장치는 테스트 회로에 의한 테스트 중, 반도체 집적 회로 장치의 외부 단자로부터 출력되는 테스트 결과를 도시하는 신호를항상 감시하고 있을 필요는 없고, 테스트 종료 후에 일괄적으로 내부 기억회로에서 테스트 결과를 판독할 수 있으므로, 테스트 효율이 대폭 향상한다.

또한, 상기 임의의 논리를 구성가능한 기억회로에 테스트 회로를 구성하는 공정은, 하드웨어 기술언어로 기술된 기능 레벨의 설계 데이터를 제어수단으로 해독하여, 상기 기억회로의 논리 구성을 결정하는 신호를 상기 제어수단으로부터 상기 기억회로에 제공함으로써 원하는 논리 기능을 갖는 논리 회로를 구성한다.

이에 따라, 자기 구성형 기억회로로서의 SRAM에 HDL기술에 기초하여 테스트 회로를 구성할 수 있으므로, 칩 안으로의 테스트 회로 구축을 컴퓨터를 이용하여 용이하게 행할 수 있음과 동시에, 통상의 테스터로 사용되고 있는 테스트 프로그램이 사용가능해져, 테스트 회로를 위한 디버그가 불필요해지므로, 테스트 설계의 공정수를 대폭 저감할 수 있는 반도체 집적 회로 장치를 실현할 수 있다.

실시예

이하, 본 발명이 바람직한 실시예를 도면에 기초하여 설명한다.

도 1은, 본 발명을 적용한 시스템 LSI의 일 실시예의 블록도이며, 공지의 반도체 집적 회로의 제조 기술에 의해 단결정 실리콘과 같은 1개의 반도체 칩(100) 상에 구성된다.

도 1의 부호 (110)∼(170)은 상기 반도체 칩(100) 상에 구성된 내부 회로,(180)는 이들 내부 회로와 외부 장치 사이의 신호의 입출력을 행하는 인터페이스 회로, (190)는 상기 내부 회로(110)∼(170) 상호간 및 인터페이스 회로(180) 사이를 접속하는 내부 버스이다. 상기 내부 회로(110)∼(170)중, (110)은 사용자가 요구하는 논리 기능을 구성하는 사용자 논리 회로와 같은 커스텀 논리 회로, (120)는 프로그램 명령을 해독하여 대응하는 처리와 연산을 실행하는 CPU(중앙 처리 유니트), (l30)및 (140)은 스태틱 RAM (random access memory), (150)∼(170)는 다이내믹 RAM이다. 인터페이스 회로(180)는, 특히 제한되는 것이 아니지만, 5V계 LSI 사이의 신호 송수신을 행하는 인터페이스 회로5VI/F와, 3. 3V계 LSI 사이의 신호 송수신을 행하는 인터페이스 회로3. 3VI/F를 포함한다.

또한, 이 실시예의 시스템 LSI에는, 특히 제한되는 것이 아니지만, 내부 회로의 테스트 시, 외부 테스터 사이의 신호 입출력을 행하기 위해, IEEE 1149.1 규격으로 규정되어 있는 TAP(Test Access Port)(200)가 테스트용 인터페이스 회로로서 설치되어 있다. 본 실시예의 반도체 집적 회로에 TAP(200)를 통해 접속되는 테스터는, 종래의 논리LSI와 메모리 테스터와 같은 고기능이 아니고 데이터 기입과 판독 및 간단한 데이터 처리를 할 수 있는 것으로, PC를 이용하는 것도 가능하다.

상기 스태틱 RAM(130), (140) 및 다이내믹 RAM(150)∼(170)은, 내부 버스(190)를 통해 어드레스 신호가 주어졌을 때에 대응하는 메모리셀을 선택하는 어드레스 디코더 등의 메모리 주변 회로를 포함한다. 또한, 다이내믹 RAM(150)∼(l70)은, 비액세스 시간이 길어져도 메모리셀의 정보 전하를 잃지 않도록 주기적으로 유사 선택하는 리프레시 제어회로를 포함한다. 또한, 특히 제한되는것이 아니지만, 이 실시예에서는, 다이내믹 RAM(l50)∼(170)에는, 메모리 어레이 내에 결함 비트가 있는 경우에 그 결함 비트를 포함하는 메모리 행 혹은 메모리 열을 예비 메모리 행(151∼171)혹은 예비 메모리 열(152∼172)과 치환하는 소위 리던던시 회로가 각각 설치되어 있다. 그리고, 이 실시예에 있어서는, 한쪽 RAM(130)의 일부에 임의의 논리를 구성가능한 자기 구성 회로(300)가 설치되어 있다.

도 2에는, 도 l의 SRAM(130)의 일부에 설치되어 있는 자기 구성 회로의 일 구성예의 블록도가 도시되고 있다.

도 2에 있어서, (10)는 공지의 범용 DRAM(Dynamic Random Access Memory) 혹은 SRAM(Static Random Access Memory)와 거의 같은 구성을 갖는 판독 및 기입가능한 메모리 회로이다.

즉, 메모리 회로(10)는, 복수의 메모리셀이 매트릭스형으로 배치됨과 동시에, 복수의 워드라인과 복수의 데이터라인이 격자형으로 배치되며, 동일한 행의 메모리셀은 각각 대응하는 워드라인에 접속되고, 동일한 열의 메모리셀은 각각 대응하는 데이터라인에 접속되어 이루어지는 메모리 어레이(11)와, 공급된 어드레스 신호를 디코드하여 메모리 어레이(11)내의 대응하는 1개의 워드라인을 선택 레벨로 하는 어드레스·디코더(12)와, 선택된 워드라인에 접속된 메모리셀에서 데이터라인에 판독된 전위를 증폭하는 감지 증폭기 회로(13)와, 칩 선택신호CE 및 기입 제어신호WE에 기초하여 상기 감지증폭기 회로(13)등의 동작 타이밍을 제어하는 기입·판독 제어회로(14) 등으로 구성되어 있다.

이 실시예의 자기 구성 회로에는, 상기 메모리 회로(10)의 다른, 칩 외부에서 입력된 기입 데이터를 넣어 감지증폭기 회로(13)로 건네거나, 메모리 회로(10)로부터 판독된 데이터를 칩 외부로 출력하거나, 판독 데이터와 칩 외부에서 입력된 데이터를 비교하거나 하는 비교기(20)와, 칩 외부에서 어드레스 입력 단자(41)에 입력된 어드레스 신호를 상기 비교기(20)에 있어서의 비교 결과에 따라 변환하여 상기 어드레스·디코더(12)에 공급하는 가변 어드레스 변환수단으로서의 자기 구성 매트릭스(30)와, 상기 비교기(20)와 데이터 입출력 단자(42)와의 사이에 설치되고 메모리 회로(10)로부터 판독된 데이터 또은 데이터 입출력 단자(42)에서 입력된 전회의 입력 데이터를 유지하는 데이터 스토리지(60)와, 상기 데이터 스토리지(60)에 유지되어 있는 데이터를 입력 어드레스 신호로 바꿔 자기 구성매트릭스(30)로 공급하기 위한 스위치 매트릭스(70)가 설치되어 있다.

도 3에는, 도 2의 실시예의 자기 구성 회로에 포함되는 스위치 매트릭스(70)의 구체적인 예가 도시되어 있다.

스위치 매트릭스(70)는, 도 3의 (a)에 도시되고 있는 바와 같이, 어드레스 입력 단자(41)에 입력된 어드레스 신호가 실리는 복수의 신호라인(71)과 데이터 스토리지(60)로부터의 피드백 신호(Dn)가 실리는 신호라인(72)이 상호 교차하도록 격자형으로 배치되며, 신호라인(71)과 (72)의 각 교점에 전환 스위치회로(73)가 배치된다. 이와 함께, 각 전환 스위치회로(73)의 제어 정보를 기억하는 RAM(74)가 설치되어 있다.

상기 전환 스위치회로(73)는, 도 3의 (b)에 도시되고 있는 바와 같이, 어드레스 입력 단자(41)에서 입력된 어드레스 신호 또는 데이터 스토리지(60)의 출력신호를 선택해서 출력시키기 위한 신호라인(71)과 (72)와의 사이에 접속되어 상보적으로 온, 오프 상태가 되는 한 쌍의 MOSFET로 이루어지는 스위치 소자 SW1, SW2로 구성되어 있다. 그리고, 각 스위치 소자 SW1, SW2의 게이트 단자가 RAM(74) 내에 기억되어 있는 제어 정보에 따라 제어되도록 구성되어 있다. 다만, RAM(74)를 설치하는 대신, 도 3의 (c)와 같이, 신호라인(71)과 신호라인(72)의 각 교점에 각각 SRAM셀와 같은 스태틱형 메모리셀MC과 전환 스위치CSW를 설치한 구성이여도 좋다. 이 스위치CSW는, 도 3의 (b)의 스위치 소자 SW1, SW2를 통합하여 나타낸 것이다.

도 4에는, 자기 구성 회로에 포함되는 데이터 스토리지 회로(60)의 구체적인 예가 도시되어 있다. 또한 도 4에는, 메모리 어레이(11)로부터 판독된 데이터를 출력하는 경로만 도시되어 있고, 메모리 어레이(11)로의 기입 데이터 경로는 생략되어 있다.

데이터 스토리지 회로(60)는, 도 4에 도시되어 있는 바와 같이, 메모리 회로(10)내의 메모리 어레이(11)의 2개씩 데이터라인에 대응하여 설치된 플립플롭 FFl, FF2, ···FFn과, 각 플립플롭의 래치용 클럭을 형성하기 위한 AND 게이트 Gl, G2, ···Gn으로 구성되어 있다.

그리고, 각 플립플롭 FFi(i= 0∼n)는, 쌍을 이루는 데이터라인의 한쪽 신호(di)가 데이터 입력 단자D에 입력된다. 또한, 쌍을 이루는 데이터라인의 다른쪽 신호(Ai)는 시스템 클럭 신호CLK와 동시에 AND 게이트Gi에 입력되어 있다. 그리고, 이 AND 게이트Gi의 출력 신호가 대응하는 플립플롭 FFi의 클럭 단자CK에 입력되어, 클럭 단자CK로의 신호의 하강 또는 상승에 동기하여 데이터 단자D로의 입력 신호가 해당 플립플롭 FFi에 받아들이도록 구성되어 있다.

도 4의 회로에서는, 신호Ai가 로우 레벨로 되어 있으면, AND 게이트Gi의 출력이 로우 레벨로 고정되므로, 시스템 클럭 CLK이 변화하더라도 대응하는 플립플롭 FFi는 래치 동작을 하지 않는다. 즉, 이 실시예에서는, 신호Ai를 플립플롭 FFi로의 데이터 취득 수행 여부의 제어 신호(이하, 액티브 비트라 한다) 로 사용하고 있다.

상기한 바와 같은 동작 특성을 갖는 데이터 스토리지(60)를 이용함으로써, 어떤 입력 상태에 따라 메모리 회로(10)로부터 판독된 데이터를 선택적으로 유지하여, 이것을 스위치 매트릭스(70)를 통해 자기 구성매트릭스(30)로 공급하는 것으로 전회의 출력 데이터로 다음의 입력 상태를 제어할 수 있다. 즉, 이에 따라, 순서 회로를 구성할 수 있게 되는 것을 쉽게 이해할 수 있다.

도 5에는, 도 2의 실시예의 자기 구성 회로에 포함되는 비교기(20)의 구체적인 예가 도시되고 있다.

도 5에 도시되어 있는 바와 같이, 비교기(20)는, 감지증폭기 회로(13)의 출력 단자에 접속된 신호라인(51)과 데이터 입출력 단자(42)에 접속된 신호라인(52) 사이에 설치되고, 상기 기입·판독 제어회로(14)로부터 공급되는 비교 지시신호CC에 의해 제어되는 스위치수단(21)과, 감지증폭기 회로(13)로부터의 판독신호와 상기 기입·판독 제어회로(14)로부터 공급되는 비교 지시신호CC를 입력 신호로 하는 NAND 게이트 회로(22)와, 그 NAND 게이트 회로(22)의 출력 신호와 상기 데이터 입출력 단자(42)에서 입력된 신호를 입력으로 하는 배타적 OR게이트 회로(23)와, 복수의 배타적 OR게이트 회로(23)의 출력 신호를 입력으로 하는 OR게이트 회로(24)로 구성되어 있다.

즉, 상기 스위치수단(21)과 NAND게이트 회로(22)와 배타적 OR게이트 회로(23)로 이루어지는 비교 회로가, 각 데이터 입출력 단자(42)마다 설치되고, 각 비교회로의 배타적 OR게이트회로(23)의 출력신호가 상기 OR게이트 회로(24)에 입력되어, OR게이트 회로(24)의 출력신호가 비교 결과신호CM로서 상기 자기 구성 매트릭스(30)에 공급되도록 구성되어 있다. 또한, 도면에 나타내지는 않았으나, 신호라인(52) 측에는 데이터 입출력 단자(42)에 공통으로 접속된 입력 버퍼와 출력 버퍼가 설치되어 있어도 좋다.

도 6에는, 도 2의 실시예의 자기 구성 회로에 포함되는 자기 구성 매트릭스(30)의 구체적인 예가 블록도로 도시되어 있다. 이 자기 구성 매트릭스(30)는, 도 2의 메모리 회로(10)와 거의 같은 회로 구성을 갖고 있다.

즉, 자기 구성 매트릭스(30)는, 복수의 메모리셀이 매트릭스형으로 배치됨과 동시에, 복수의 워드라인과 복수의 데이터라인이 격자형으로 배치되어, 동일한 행의 메모리셀은 각각 대응하는 워드라인에 접속되며, 동일한 열의 메모리셀은 각각 대응하는 데이터라인에 접속되어 이루어지는 메모리 어레이(31)와, 외부에서 입력 단자(41)로 공급된 어드레스 신호를 디코드하여 메모리 어레이(31) 내의 대응하는 1개의 워드라인을 선택 레벨로 하는 어드레스·디코더(32)와, 선택된 워드라인에 접속된 메모리셀에서 데이터라인에 판독된 전위를 증폭하는 감지증폭기 회로(33)와, 상기 비교기(20)로부터의 비교 결과신호CM에 기초하여 상기 감지증폭기회로(33)의 동작 타이밍을 제어하는 기입 판독 제어회로(34) 등으로 구성되어 있다.

도면에 나타내지는 않았으나, 상기 어드레스·디코더(32)는, 어드레스를 디코드하는 디코드 회로와, 디코드되는 어드레스를 상기 비교 결과신호CM에 기초하여 인크리멘터 또는 갱신하는 인크리멘터 또는 연산기를 포함하고 있다.

다음으로, 상기 실시예의 자기 구성 회로에 있어서의 변환 어드레스의 변경방법을, 도 7에 도시되고 있는 플로우 차트를 이용하여 설명한다. 또한, 도 7에 도시되고 있는 플로우 차트가 개시되기 이전에, 초기 설정처리 등에 의해 자기 구성 매트릭스(30)는, 메모리 어레이(31) 내의 각 번지로 메모리 회로(10)의 각 번지에 대응한 어드레스가 저장되어 있다.

외부에서 어드레스 입력 단자(41)로 어드레스 신호가 입력되면, 자기 구성 매트릭스(30)의 어드레스 디코더(32)는 그 어드레스 신호를 디코드하여 메모리 어레이(31) 내의 대응하는 워드라인을 선택 레벨로 하여 미리 저장되어 있는 어드레스 데이터를 출력, 즉 어드레스 변환을 수행한다(스텝 S11). 판독된 어드레스 데이터는, 감지증폭기(33)에 의해 증폭되어 메모리 회로(10)의 어드레스 디코더(12)로 공급된다. 어드레스 디코더(12)는 공급된 어드레스를 디코드하여 메모리 어레이(11) 내의 대응하는 워드라인을 선택 레벨로 하여, 그때 비교기(20)를 통해 외부에서 입력되고 있는 데이터를 선택 메모리셀에 기입한다(스텝 S12).

다음으로, 메모리 어레이(11)로부터 해당 기입 데이터 판독을 수행한다(스텝 S13). 판독된 데이터는 감지증폭기(13)에 의해 증폭되어 비교기(20)로 공급된다.이 때, 데이터 입출력 단자(41)에는 데이터 기입 시 입력된 기입 데이터가 입력되어 있다. 이에 따라, 비교기(20)는 메모리 어레이(11)로부터 판독된 데이터와 데이터 입출력 단자(41)에 입력되어 있는 기입 데이터를 비교하여, 일치 또는 불일치를 도시하는 비교 결과신호CM을 자기 구성 매트릭스(30)의 기입 판독 제어회로(34)로 출력한다.

그러면, 기입 판독 제어회로(34)는, 비교 결과신호CM을 보고 기입의 정상적 수행 여부를 판정한다(스텝 S14). 여기서, 기입 판독 제어회로(34)가 기입 실패라고 판정하면, 어드레스 디코더(32)로 신호를 보내 내부 인크리멘터를 동작시켜, 메모리 회로(10)로 공급되는 입력 어드레스 신호를 갱신(인크리먼트)시킨다(스텝 S15). 그렇게 하면, 이 갱신된 어드레스는, 어드레스 디코더(12)로 공급되어 디코드되며, 메모리 어레이(11) 내의 다음 워드라인이 선택 레벨이 된다. 그리고, 스텝 S12로 되돌아가 그 워드라인에 접속되어 있는 선택 메모리셀에, 비교기(20)를 통해 외부에서 입력되고 있는 데이터가 기입된다.

다음으로, 다시 메모리 어레이(11)로부터 해당 기입 데이터 판독을 수행하여, 비교기(20)에 의해 외부에서 데이터 입출력 단자(42)로 입력되고 있는 데이터 비교를 행한다. 그래서, 일치하면 기입 판독 제어회로(34)는 외부로 기입 종료신호WF를 출력하여, 하나의 어드레스에 대한 데이터 기입 동작이 종료한다(스텝 S16). 외부 제어회로는, 상기 기입 종료신호WF를 받으면 다음 어드레스 신호를 생성하여 어드레스 입력 단자(41)로 입력한다. 이에 따라, 다시 도 7의 기입 제어 흐름이 스텝 S1로부터 개시되어, 다음 어드레스에 대한 기입 처리가 실행된다.

상기한 바와 같이, 이 실시예에 있어서, 데이터 기입 후에 해당 기입 데이터를 판독하고 판정하여, 오류가 있으면 어드레스를 갱신하여 다음 어드레스 위치에 데이터를 기입하도록 하고 있다. 이에 따라, 메모리 어레이(11) 내에 결함이 있더라도 자동적으로 그 어드레스를 날려 다음 어드레스에 데이터가 기입되는 것이다. 그 때문에, 이 실시예의 자기 구성 회로는, 메모리 어레이(11) 내의 모든 메모리셀이 정상일 필요가 없을 뿐만 아니라, 사전에 메모리 어레이에 불량 비트가 없는지 테스트할 필요가 없는 이점을 갖고 있다.

또, 상기 실시예에서는, 메모리 어레이(11)에 결함이 있는지 판정하여 기입을 행하는 경우에 관한 설명이나, 도 6에서 자기 구성 매트릭스(30)의 감지증폭기(33)의 출력 신호라인을, 메모리 회로(10)의 어드레스 디코더(12)뿐만 아니라 도 2의 비교기(20)로도 공급가능하게 구성한다. 그리고, 상기와 같이 메모리 어레이(31)로의 기입 데이터의 정상/이상을 판정하여, 이상인 경우에는 어드레스를 날리도록 한다. 이에 따라, 메모리 어레이(31)에 대해서도, 모든 메모리셀이 정상일 필요가 없을 뿐만 아니라, 사전에 메모리 어레이에 불량 비트가 없는지 테스트할 필요도 없다.

도 8에는, 도 2에 도시되고 있는 자기 구성 회로에 의해 구성되는 논리 회로의 일례로서의 플립플롭 회로 일례와 그 HDL 기술이 도시되어 있다. 도 8의 (a)의 플립플롭 회로는, 2개의 NAND 게이트 회로G11, G12의 각 출력 단자가 다른쪽 NAND 게이트 회로의 한쪽 입력 단자에 접속되어 있다.

이 플립플롭 회로를 구성하는 2개의 NAND 게이트 회로G11, G12의 입력 신호에 대응하는 출력 신호 상태를 나타내는 진리값 표는, 도 9와 같다. 도 9에 있어서, Al, A2는 메모리 회로(10)에 입력에 대응해서 기억되는 상술한 액티브 비트로, 이 액티브 비트가 “1"일 때만 플립플롭의 출력값은 대응하는 NAND 게이트의 진리값 데이터를 출력하는 것을 의미한다.

도 8의 (a)에 나타난 바와 같이, 플립플롭 회로를, 도 2의 자기 구성 회로를 이용하여 구성할 경우, 우선, 4개의 입력 신호 In0, Inl, In2, In3을 어드레스 입력 단자(41)에서 스위치 매트릭스(70)를 통해 자기 구성 매트릭스(30)에 입력함과 동시에 이들 입력 신호가 조합에 대응한 도 8에 도시하는 진리값 표의 출력 데이터dl, Al, d2, A2를 데이터 입출력 단자(42)로부터 입력한다. 이에 따라, 상기 입력 신호 In0, Inl, In2, In3을 어드레스로서 메모리 회로(10) 내의 메모리 어레이(11)의 소정 번지에 진리값 표의 출력 데이터dl, Al, d2, A2를 기입한다. 기입이 종료하면, 판독을 행하여 정상적으로 기입되었는지 판정하고, 기입 에러일 때는 어드레스 갱신하여 다른 번지에 기입한다.

다음으로, 구성하고자 하는 플립플롭 회로의 귀환 루프를 설정하기 위해, 데이터 스토리지(60) 내의 소정의 플립플롭(예를 들면 FFl, FF2)에 대한 상태 설정을 행한다. 구체적으로는, 우선 입력 신호In2, In3를 각각「0」에 고정하여, NAND 게이트 회로G11에 주목해 그 입력 신호 In0, In1를 플립플롭 FF1에 유지시키고자 하는 데이터에 따라 “0, 0", “1, 0" , “0, 1" 또는 “1, 1"로 설정하여 어드레스 입력 단자(41)에서 입력한다.

그렇게 하면, 도 8의 (a) 내지 도 8의 (b)의 란에 각각 도시되어 있는 바와같이, 입력 신호In2, In3가 함께「0」에 고정되어 있으면 , NAND 게이트 회로G1에 대응하는 액티브 비트 A1로서 “1"이 판독된다. 그 때문, 데이터 스토리지(60)의 AND 게이트 G1를 통해서 클럭 CLK가 플립플롭 FF1에 공급된다. 그 결과, 그 때의 입력 신호 In0, In1이 조합에 따라 “1" 또는 “0"의 데이터 d1가 플립플롭 FF1에 넣는다. 즉, 플립플롭 FF1의 상태가 설정된다.

다음으로, 입력 신호 In0, In1를 각각「0」에 고정하여, NAND 게이트 회로G12에 주목하여 그 입력 신호In2, In3를 플립플롭 FF2에 유지시키고자 하는 데이터에 따라 “0, 0" , “1, 0" , “0, 1" 또는 “1, 1"에 설정하여 어드레스 입력 단자(41)로부터 입력한다.

그렇게 하면, 도 8에 도시되어 있는 바와 같이, 입력 신호 In0, In1가 함께「0」에 고정되어 있으면, NAND 게이트 회로G2에 대응하는 액티브 비트A2로서 “1"이 판독된다. 그 때문, 데이터 스토리지(60)의 AND 게이트G2를 통해서 클럭 CLK이 플립플롭 FF2에 공급된다. 그 결과, 그 때의 입력 신호In2, In3가 조합에 따라 “1" 또는 “0"의 데이터d2가 플립플롭 FF2으로 들어간다. 즉, 플립플롭 FF2의 상태가 설정된다.

또, 도 8에 도시한 바와 같은 2개의 NAND 게이트로 이루어지는 플립플롭은, 각각의 출력 신호가 다른쪽 NAND 게이트의 한쪽 입력 단자로 귀환되어 있으므로, 출력0ut0, 0ut1이 동시에 “0"이 될 수 없다. 따라서, 상기 데이터 스토리지(60)의 플립플롭 FF1, FF2의 상태를 설정할 때에는, 이들 유지 상태가 함께 “0"이 되지 않도록 유의할 필요가 있다.

상기한 바와 같이 하여, 플립플롭 FFl, FF2을 원하는 상태에 설정한 후, 스위치 매트릭스 회로(70) 내의 제어 정보 RAM(74) 내의, 도 3의 (a)에 있어서 점선으로 둘러싸여 있는 스위치CSW(31)와 CSW(22)에 대응하는 메모리셀의 기억 데이터를 재기입하고, 그들 스위치를 어드레스 입력 단자(41) 측에서 데이터 스토리지(60)의 출력 단자 측으로 전환한다. 이에 따서, 도 8의 플립플롭 입력 신호Inl, In2은 입력이 불허가가 되어, 대신 NAND 게이트 G11, G12의 출력 Out0, Out1이 입력 신호(어드레스)로서 다음 단의 자기 구성 매트릭스(30)에 공급되도록 된다. 즉, 이에 의해, 플립플롭의 귀환 루프가 구성된다.

이와 같이 도 2의 실시예의 자기 구성 회로를 이용함으로써, HDL 기술된 설계 데이터가 저장된 파일로부터 판독된 HDL 기술에 기초하여, 대응하는 논리 기능을 자기 구성 회로(300) 내에 구성할 수 있다.

도 10에는, 도 2의 실시예의 자기 구성 회로(300)를 이용하여 HDL 기술에 따라 원하는 논리 기능을 갖는 논리 회로를 구성하는 시스템의 예가 도시되어 있다.

도 10에서, (400)는 도 8에 도시되고 있는 바와 같은 HDL 기술된 설계 데이터가 저장된 기억 장치(파일), (500)은 그 파일(400)에 기억되어 있는 HDL 기술을 해독하여 대응하는 논리 기능을 자기 구성 회로(300) 내에 구성하기 위한 신호를 형성하여 출력하는 제어장치이다. 이 제어장치(500)는, 예를 들면 범용의 마이크로 컴퓨터를 이용하여 구성할 수 있다.

다음으로, 도 10의 시스템에 의해, 도 2의 실시예의 자기 구성 회로(300)를 이용하여, 파일(400)의 HDL 기술에 따라 도 8에 도시되어 있는 바와 같은 구성의플립플롭 회로를 논리 구성하는 순서를 설명한다.

우선, 범용의 마이크로 컴퓨터 등으로 이루어지는 제어 장치(500)는, HDL 기술을 해독하여 구성 대상이 플립플롭 회로인 것을 인식하고, 예를 들면 자기 구성 회로(300)에 공급하는 어드레스 신호로서 도 9의 진리값 표에 도시되어 있는 입력 신호 In0, Inl, In2, In3의 조합 “0, 0, 0, 0", “1, 0, 0, 0", “0, 1, 0, 0" ···“1, 1, 1, 1"를 생성한다.

그리고, 이 생성한 어드레스 신호를 자기 구성 회로(300)의 어드레스 입력 단자(41)로 제공한다. 이와 함께, 제어 장치는, 진리값 표의 출력dl, d2에 상당하는 데이터와 대응하는 액티브 비트·데이터Al, A2를, 상기 각 어드레스에 대응하는 기입 데이터로서 생성하여, 자기 구성 회로(300)로의 어드레스 신호 입력과 시간적으로 병행하여 데이터 입출력 단자(42)로 제공한다.

그렇게 하면, 자기 구성 회로(300) 내에서는, 도 7의 플로우 차트를 이용하여 설명한 순서에 따라서 메모리 회로(10)로의 데이터 기입을 행한다. 따라서, 기입 종료 후, 플립플롭 회로의 입력 신호 In0∼In3를, 자기 구성 회로(300)의 소정 어드레스 입력 단자(4l)로 입력하면, 메모리 회로에 기억되어 있는 대응하는 데이터(출력 데이터 비트dl, d2 및 액티브·비트Al, A2가 판독된다. 그리고, 우선 액티브·비트Al, A 2가 “1"인 것에 대응하는 출력 데이터가, 도 4에 도시되고 있는 플립플롭 FFi(i= 1∼n)에 넣는다. 이것이 스위치 매트릭스(60)를 통해 자기 구성 매트릭스(30)로 공급된다.

이에 의해서, 전에 판독된 데이터에 따라 다음 데이터가 메모리 회로(10)로부터 판독되어, 플립플롭 회로의 출력0ut0, 0ut1에 상당하는 신호가 데이터 입출력 단자(42)의 소정 단자로부터 출력되게 된다. 이와 같이, 도 2의 실시예의 자기 구성 회로를 사용하면, HDL 기술에 따른 메모리 회로(10)로의 데이터 기입에 의해 플립플롭의 논리를 구성할 수 있으며, 순서 회로를 포함하는 원하는 논리 기능이 실현되게 된다.

도 11은, 도 1에 도시되고 있는 TAP를 이용한 인터페이스 회로(200)의 구체적인 예를 도시한다.

TAP는 상술한 바와 같이, IEEE 1149.1 규격으로 규정되어 있는 스캔 테스트나 BIST회로를 위한 인터페이스 및 제어회로에서, 입력 포트로부터의 테스트 데이터를 출력포트로 시프트 할 때에 사용하는 바이패스 레지스터(211), 회로로 특정 신호를 전할 경우에 사용하는 데이터 레지스터(212), 칩 고유의 제조 식별번호를 설정하기 위한 디바이스ID 레지스터(213), 데이터 레지스터의 선택이나 내부 테스트방법을 제어하는 경우에 사용하는 인스트럭션 레지스터(214), TAP회로 전체를 제어하는 컨트롤러(215) 등으로 구성되어 있다.

상기 데이터 레지스터(212)는 옵션 취급 레지스터이다. 또한, 인스트럭션 레지스터(214)에 설정되는 명령에는, 4개의 필수명령과 3개의 옵션명령이 준비되어 있다. 컨트롤러(215)에는, 전용의 3개 외부 단자로부터, 테스트 모드를 지정하기 위한 테스트 모드 셀렉터신호TMS, 테스트 클럭TCK, 리세트 신호TRST가 입력되어 있고, 이들 신호에 기초하여 상기 레지스터(21l)∼(214)나 셀렉터회로(216)∼(218)에 대한 제어신호를 형성한다.

또한, TAP에는 테스트 데이터TDI 입력 단자와 테스트 결과 데이터TDO의 출력 단자가 설치되어 있으며, 입력된 테스트 데이터TDI는 상기 셀렉터회로(216)를 통해 각 레지스터(211)∼(214) 또는 내부 스캔패스Iscan, Bscan으로 공급된다. 또한, 레지스터(2l1)∼(214)의 내용 및 내부 회로 스캔 아웃 데이터는, 셀렉터회로(217), (218)를 통해 칩 외부로 출력된다. 또한, TAP에는, 데이터 레지스터(212)와 인스트럭션 레지스터(2l4)의 내용에 따라 내부 BIST회로에 대한 신호가 형성되어 공급됨과 동시에, BIST회로에서 출력된 테스트 결과를 도시하는 신호가 셀렉터회로(2l7), (218)을 통해 칩 외부로 출력가능하게 구성되어 있다.

도 1의 실시예의 시스템 LSI에서는, 후술과 같이 자기 구성 회로(300)나 CPU(120) 상에 구축되는 자기 테스트 회로를 BIST회로로 간주하여, 상기 TAP(200)이 갖는 BIST회로용 신호 입출력기능을 이용하여, 자기 구성 회로(300)나 CPU(120)에 대한 자기 테스트를 위한 설정 신호나 데이터를 입력하거나, 테스트 결과를 출력하거나 하도록 구성되어 있다.

또, 도 11에 있어서, “Iscan"는 내부 논리 회로를 구성하는 플립플롭을 체인형으로 결합한 시프트 레지스터를 테스트 데이터의 스캔패스로 사용하여, 내부 논리 회로의 진단을 행하기 위한 테스트 패스를 의미한다. 또한, “Bscan"은 신호 입출력부(도 1의 인터페이스 회로(180)) 안에 설치되어 있는 플립플롭을 체인형으로 결합한 시프트 레지스터를 스캔패스로 사용하여, 다른 반도체 집적 회로와의 사이의 접속 상태의 진단(경계 스캔 테스트)을 하기 위한 테스트 패스를 의미한다. TAP(200)이 갖는 스캔 테스트를 위한 기능은, 도 1의 실시예의 시스템 LSI에서는사용하지 않더라도 좋다.

이와 같이 상기 실시예에 있어서는, 테스트 회로의 구성이나 칩 내로의 테스트 프로그램의 로드를, TAP을 통해 행하도록 하고 있으므로, 테스트 단자가 수개의 핀(4∼5개 핀)으로 좋은 반도체 집적 회로 장치를 실현할 수 있다. 즉, 테스트 회로의 구성이나 테스트 프로그램의 로드는, 외부 시스템으로부터의 탑재나 테스트 프로그램, 테스트 패턴의 탑재를 필요로 하고 있으나, 본 실시예에서는 TAP으로서 기술적으로 확립한 프로토콜을 활용함으로써 실현할 수 있다. 이 TAP는 표준화되어 있으며, 4∼5개 핀의 테스트 단자로 명령 실행되어 얻을 수 있어, 본 실시예의 적용에 따른 단자수의 증가는 약간에 그치고, LSI 핀 갯수를 적게 할 수 있다.

다음으로, 도 12를 이용하여, 도 1의 반도체 집적 회로 장치의 일례로서의 시스템 LSI의 제조 방법 순서를 설명한다.

우선, SRAM(130)의 일부에 구성된 자기 구성 회로(300)에, 메모리 테스트 패턴을 발생하는 ALPG를 HDL 기술에 기초하여 구성시킨다(스텝 Sl01). 그에 따라, SRAM(l30) 및 다른 SRAM(l40)을 테스트한다(스텝 S102). 이 SRAM(130), (140)의 테스트 결과를 판정해서(스텝 S103), 불량이면, 그 제품은 불량으로서 불량 신호를 생성하여(스텝 S104), 외부 테스터에 인지시켜 테스트를 종료시킨다.

한편, SRAM(140)의 테스트 결과, 양호품으로 판정되면, 자기 구성 회로(300)에 논리 회로 부분을 테스트하는 테스트 회로를 HDL 기술에 기초하여 구성함과 동시에, 그 테스트 패턴을 저장하는 메모리를 상기 스텝 S102의 테스트 결과, 양호품으로 판정된 SRAM(140)에 구성하여(스텝 S105), 그것에 테스트 패턴을 기술하여 사용자 논리 회로(1l0)나 CPU(120)를 검사한다(스텝 S106, S107). 이 테스트로 불량이면, 그 제품은 불량으로서 불량 신호를 생성하여(스텝 S104), 외부 테스터에 인지시켜 테스트를 종료한다.

또한, 사용자 논리 회로(110)나 CPU(l20)의 테스트 결과, 양호품으로 판정되면, 자기 구성 회로(300)에, 다시 ALPG를 구성하여(스텝 S108), 동시에 CPU(l20)에 DRAM(150)∼(170)의 구제알고리즘을 로드시켜(스텝 S109), ALPG에서 DRAM(150)∼(170)를 테스트하면서 CPU로 비트 구제를 실시한다 (스텝 S110). 이 때, 구제알고리즘은 CPU(120)에 로드하지 않고, 테스터 언어로부터 생성되는 구제알고리즘을 테스터 HDL에서 기술하여 그 HDL 기술에 기초하여 자기 구성 회로(300)에 ALPG와 함께 구성해 실현해도 좋다.

그리고, DRAM(150)∼(170) 테스트로 불량, 동시에 구제불가능이면, 그 제품은 불량으로 판정하여 불량 신호를 생성하고(스텝 S104), 외부 테스터에 인지시켜 테스트를 종료한다. 한편, 양호품이면, 자기 구성 회로(300)를 통상의 SRAM에 재구성하여, 시스템 기억 장치로 동작시킨다(스텝 S111). 또, 자기 구성 회로(300)에서는 자기 구성적으로 불량이 제거되어 있으므로, 테스트 할 필요는 없다.

이상의 방법에서, 테스트 전용의 회로를 칩 상에 설치할 필요가 없는 소위「오버헤드없는 논리 테스트 회로」를 실현할 수 있고, 나아가 자기 구성 회로(300)는 그 구성의 대부분이 원래 SRAM의 구성에 유사하므로, RAM으로의 가공은 그 오버헤드가 미소한 것이며, 이 수법에서의 회로의 증가는 미소함에 그친다.

즉, 본 실시의 형태에 따르면, 자기 구성 회로(300)는 통상의 메모리 회로어드레스 디코더의 전단에 자기 구성 매트릭스를 설치하고, 출력에는 비교기를 설치하며, 이 자기 구성 매트릭스와 비교기의 동작으로 외부 시스템에서 소정의 어드레싱을 행하게 하여, 소정의 기입/판독 동작을 할 수 없는 어드레스는 자기 구성 매트릭스의 변경에 의해 다른 어드레스로 치환시킴으로써 불량 어드레스를 우회하는 수법을 채택하고 있으므로, 자기 구성적으로 불량이 제거되게 된다. 그리고, 이 자기 구성 회로(300)의 어드레스를 입력 신호로서 메모리 회로(10)에 원하는 논리 회로의 진리값을 기억시킴으로써, 입력에 대해 소정의 논리를 행한 신호를 출력시키는 조합회로를 구성할 수 있다.

또한, 자기 구성 회로(300)에는, 어드레스 입력 측에 입력과 피드백 신호를 전환가능한 스위치 매트릭스(70)를 설치하고, 더불어 데이터 출력 측에 데이터 레지스터(60)를 설치하며, 시분할로 논리를 행하도록 하여, 데이터 레지스터(60)에 유지된 최초의 논리 결과를 스위치 매트릭스(70)를 통해 입력에 귀환시킴으로써 메모리 회로(10)로부터 출력되는 논리값이 전 상태에 의존하는 순서회로를 실현할 수 있다.

이상의 설명에서, 본 실시예의 자기 구성 회로(300)에서는 조합회로의 구성과 순서 회로의 구성이 가능한 것을 알 수 있다. 이와 같이, 가상 테스터 기술 연구보다 테스터 HDL로 구성되는 테스트 회로는 일반적인 논리 회로이고, 그것은 자기 구성 회로(300)로 구성된다. 즉, 통상의 SRAM에 자기 구성 매트릭스나 비교기, 스위치 매트릭스, 데이터 스토리지 등의 주변 회로를 부가함으로써, 불량을 우회하는 형으로 테스트 회로를 구성할 수 있다. 더구나, 이 때 부가되는 회로는 메모리어레이의 규모로 보아 소규모이고, 특히 데이터 스토리지 기능 등은 최근 많아진 파이프라인 구조의 SRAM에서는 통상 탑재되어 있는 기능이고, 그것을 이용함으로써 소규모 회로 변경만으로 실현가능하다.

또한, 이들 회로는 웨이퍼의 스크라이브라인 상에 구성함으로써, 웨이퍼 상에서는 존재하고 있더라도 실제칩에는 존재하지 않은 형으로 실현할 수도 있으며, 이에 따라 하드웨어의 오버헤드를 없앨 수 있다. 일반적으로 스크라이브라인에 테스트 회로 전체를 구성하여 테스트 용이화하는 것은 공지 수법이나, 테스트 회로의 일부를 구성시켜 오버헤드를 저감하는 것은 공지 수법이 아니다.

또한, 이 실시예의 자기 구성 회로(300) 상에는 상기한 바와 같이 테스터HDL에서 자기 구성 회로(300) 상에 테스트 회로를 구성할 수 있고, 그것은 외부 테스터의 테스트 프로그램이 동작가능하다. 즉, 상술한 수법 및 순서로 테스트 회로를 구성시켜 칩 상의 다른 회로를 테스트하여 구제시킬 수 있으므로, 최종적으로 자기 구성 회로(300)를 통상의 SRAM으로서 재구성함으로써 제품 칩의 본래 기능을 실현할 수가 있으며, 이에 따라 테스트 회로를 설치한 것에 따르는 오버헤드는 미소한 것이 된다. 더구나, 이 실시예의 SRAM은 자기 구성 매트릭스를 구비하여 불량 회피기능을 갖도록 구성되어 있기 때문에, 이 SRAM 자신의 테스트는 불필요해짐과 동시에, 자기 구성 회로(300)에 다른 회로의 테스트 회로를 구성할 수 있어, 제품 칩 전체의 테스트를 용이화할 수 있다.

또, 상기 실시예에 있어서는, 자기 구성 회로(300)를 구성하는 메모리 어레이(11)의 불량을 자동적으로 피하여 논리를 구성할 수 있도록 하므로, 자기 구성매트릭스(30)를 설치하고 있지만, 메모리 어레이에 불량을 갖는 칩은 불량품으로 배제하도록 하면, 자기 구성 매트릭스(30)나 비교기(20)를 설치할 필요는 없다. 그 경우, 스위치 매트릭스 회로(70)로부터의 신호는 직접 메모리 회로(10)의 어드레스 디코더(12)에 공급되어, 감지증폭기(13)와 데이터 스토리지(60)가 직접 접속되도록 구성하면 좋다.

다음으로, 본 발명의 제2 실시예를, 도 13∼도 20을 참조하여 설명한다. 이 중 도 13은, 본 발명의 제2 실시예를 적용한 시스템 LSI의 전체 구성을 나타낸다. 또, 도 13에 있어서, 도 1과 동일한 회로 블록에는 동일 부호를 붙여 중복 설명은 생략한다.

도 1의 시스템 LSI와의 차이는, 도 13에서는 1개의 반도체 칩 상에 SRAM이 수 개가 아니라 수십 내지 수천개 설치되어 있다는 점과, 도 13의 SRAM에는 자기 구성 매트릭스나 비교기 없이 통상의 SRAM에 스위치 매트릭스를 부가한 간단한 구성인 점에 있다. 또, 이 실시예에서 말하는 SRAM에는, 레지스터 파일 혹은 레지스터 세트라고 불리는 수십∼수백 비트의 데이터를 일시적으로 기억하는 회로가 포함된다.

도 14에는, 반도체 칩 상에 설치되어 있는 SRAM의 구성과 이들 접속 관계의 예가 도시되어 있다.

특히 제한되는 것이 아니지만, 이 실시예에서는, 세로 방향으로 어드레스 버스를 구성하는 복수의 배선군ABL1∼ABL5가, 또한 가로방향으로 데이터 버스를 구성하는 복수의 배선군DBLl∼DBL5가 격자형을 이루도록 배치되어 있다. 그리고, 각 격자 눈에 상당하는 부위에, 통상의 SRAM을 구성하는 메모리 어레이(11)와 어드레스 디코더(12)와 감지 증폭기(13)와 데이터 레지스터(16)로 이루어지는 메모리 회로(10) 및 스위치 매트릭스(70)가 배치되어 있다. 데이터 레지스터(16)는, 도 4에 도시되어 있는 데이터 스토리지같은 회로가 아니고, 일반적인 SRAM에서도 이용되고 있는 것 같은 단순히 데이터를 유지가능한 통상의 레지스터로 좋다.

이 실시예에서는, 감지 증폭기(13)의 출력이 스위치 매트릭스(70)에 피드백되도록 구성되어 있다. 세로방향의 배선군ABL1∼ABL5과 가로방향의 배선군DBL1∼DBL5의 교차 부위에는 선택적으로 신호라인을 결합가능한 스위치 매트릭스 회로(310)가 설치되어 있다. 또한, 각 SRAM의 어드레스 입력 단자를 세로방향 배선군ABL1∼ABL5의 신호라인에 선택적으로 결합하기 위한 스위치 매트릭스 회로(320)와, 각 SRAM의 데이터 입출력 단자를 가로방향 배선군DBL1∼DBL5의 신호라인에 선택적으로 결합하기 위한 스위치 매트릭스 회로(330)가 설치되어 있다. 스위치 매트릭스 회로(310), (320), (330)는, SRAM 내의 스위치 매트릭스 회로(70)와 같이, 도 3에 예시된 것과 같은 구성을 갖도록 한다.

이와 같이, 어드레스 버스를 구성하는 복수의 세로방향 배선군ABL1∼ABL5과 데이터 버스를 구성하는 복수의 가로방향 배선군DBL1∼DBL5가 그 교차부에 설치된 스위치 매트릭스 회로(310)에 의해 접속가능하게 구성되어 있음으로써, 임의의 논리를 갖도록 구성된 SRAM끼리를 임의로 접속할 수 있으며, 이에 따라 원하는 논리 기능을 갖고, 동시에 보다 규모가 큰 논리 집적 회로를, HDL 기술에 따라 구성할 수 있게 된다.

다음에, 도 14에 도시되고 있는 것 같은 메모리 회로(10)와 스위치 매트릭스 회로(70)로 이루어지는 SRAM에 의해 임의의 논리를 구성할 수 있는 것을 증명하기 위해, 일례로서 NAND 게이트 회로와 플립플롭의 구성 방법을 설명한다. ,

도 15의 (a)는 NAND 게이트 회로의 논리기호를, (B)은 이 NAND 게이트 회로를 메모리 회로에서 실현하는 경우의 메모리 어레이(11)로의 기억값을, (C)은 입력 신호 A0, A1과 그에 따라 선택되는 메모리 어레이 번지와의 관계를 각각 나타낸다.

도 14의 SRAM에 의해 NAND 게이트 회로를 실현하는 경우에는, 사전에 데이터 기입 처리를 행하여 도 15의 (b)에 도시되어 있는 바와 같이, 메모리 어레이(11)의 0번지, 1번지 및 2번지에 각각 데이터“1"를 기억시키고, 3번지에 데이터“0"를 기억시켜 둔다. 이와 같이 하면, 이 SRAM은 어드레스 신호 A0, A1로서 “0, 0", “1, 0", “0, 1", “1, 1"가 입력되었을 때에, 도 15의 (c)에 도시한 바와 같이“1", “1", “1", “0"가 각각 출력된다. 도 15의 (c)를 보면, 이것은 도 15의 (a)의 NAND 게이트 회로의 진리값 표를 나타내고 있음을 알 수 있다. 즉, SRAM에 의해 NAND 게이트 회로가 구성된다.

마찬가지로 하여, 메모리 어레이(11) 0번지, 1번지 및 2번지에 각각 데이터“0"를 기억시키고, 3번지에 데이터“l"를 기억시켜 놓으면 AND 게이트 회로가, 메모리 어레이(11) 0번지에 데이터"0"를 기억시키고, 1번지, 2번지 및 3번지에 각각 데이터“1"를 기억시켜 놓으면 OR 게이트 회로가 실현된다. 이와 같이 하여, 메모리 어레이(11)에 기억시키는 데이터를 바꾸는 것으로 SRAM에 의해서 임의의 2입력 논리를 구성할 수 있다. 또한, 어드레스 신호 A0∼A2에 대응하는 0번지∼7번지에소정의 데이터를 기억시켜 두는 것으로, SRAM에 의해 임의의 3입력 논리를 실현할 수 있다.

도 16의 (a)은 D형 플립플롭 회로의 논리 기호를, (B)은 이 플립플롭 회로를 메모리 회로에서 실현하는 경우의 메모리 어레이(11)로의 기억값을, (C)은 (B)의 등가회로를 각각 나타낸다. 또한, 도 17은 SRAM에서 플립플롭을 구성하는 경우에 있어서의 입력 신호 A0, Al, A2와 그것에 의하여 선택되는 메모리 어레이 번지와의 관계를, 도 18은 도 16의 플립플롭 회로를 래치 동작시킬 때의 입출력 신호의 타이밍을 각각 나타낸다. 또, 도 16의 (c)에 있어서, DLY는 지연 소자를 나타내며, 이것은 감지증폭기(13)로부터 스위치 매트릭스 회로(70)로의 피드백 경로 상에 있어서 지연에 상당한다. 메모리 회로의 디코더(12)로부터 감지증폭기(13)의 출력까지의 지연 시간이 매우 짧을 때(예를 들면 어드레스 신호 A0, A 1의 어긋남보다도 작은 것 같을 때)는, 피드백 경로에 적극적으로 지연 소자를 붙여 타이밍을 조정하여, 오동작을 방지하도록 해도 좋다.

실시예에 있어서, SRAM에 의해 플립플롭 회로를 실현하는 경우에는, 미리 데이터 기입 처리를 행하여 도 17에 도시되어 있는 바와 같이, 메모리 어레이(11) 0번지, 1번지, 2번지 및 5번지에 각각 데이터“0"를 기억시키고, 3번지, 4번지, 6번지 및 7번지에 각각에 데이터“l"를 기억시켜 놓는다. 이와 같이 한 상태에서, 이 SRAM에 도 18에 도시한 바와 같은 타이밍에서 어드레스 신호 A0, A1을 입력시키면, 메모리 어레이(11)로부터의 판독 데이터 D0의 피드백 신호 A2와 A0, A1에 의해 대응하는 번지의 데이터가 판독된다. 도 17을 보면, 이것은 도 16의 (a)의 플립플롭회로의 진리값 표를 나타내고 있음을 알 수 있다. 즉, SRAM에 의해서 플립플롭 회로를 구성할 수 있다.

마찬가지로 하여, 메모리 어레이(1l)의 제1 열에 상기 기억 데이터의 반전 데이터를 기억시켜 놓은 것으로 반전 출력/Q가 출력되는 플립플롭을, 또한 메모리 어레이(11)의 제2 열에 제l 열 데이터의 반전 데이터를 기억시켜 놓은 것으로, 비반전 출력/Q와 같이 반전 출력/Q가 출력되는 플립플롭을 구성할 수가 있다. 또한, 어드레스 신호를 늘리고 세트 단자가 부착된 플립플롭이나 리세트 단자가 부착된 플립플롭을 실현할 수도 있다.

도 19에는, 상기 SRAM을 구성하는 메모리 어레이(11)의 구체적인 예를 도시한다. 도 19에 도시한 바와 같이, 메모리 어레이(11)는, 평행한 복수의 워드라인 WLl, WL2···과, 그 워드라인과 거의 직행하는 방향에 배치된 복수의 상보 데이터라인쌍DLl, /DLl; DL2, /DL2···과, 워드라인 WLl, WL2···과 상보 데이터라인쌍DLl, /DLl; DL2, /DL2···의 각 교점에 배치된 복수의 메모리셀 MC을 포함하여 구성된다. 특히 제한되는 것이 아니지만, 메모리셀MC은, 상호 입력 단자와 출력 단자가 교차 결합된 2개의 인버터를 구성하는 4개의 MOSFET Ql, Q2, Q3, Q4와 이들 인버터의 출력 단자와 상보 데이터라인DL, /DL과의 사이에 소스·드레인이 접속되어 게이트가 워드라인에 접속된 한 쌍의 선택용 MOSFET Q45, Q6의 합계 6개의 소자로 구성되어 있다.

다음으로, 도 20을 이용하여, 도 13의 시스템 LSI의 제조 방법 순서를 설명한다.

우선, LSI 칩 상의 일부 SRAM(l30)를 이용하여 다른 SRAM을 테스트하는 테스트 패턴을 발생하는 ALPG를 HDL 기술에 기초하여 구성시킨다(스텝 Sl01). 그에 따라, 다른 SRAM(130)을 테스트한다(스텝 S102). 이 SRAM(130)의 테스트 결과를 판정하고(스텝 S103), 불량이면 그 제품은 불량으로 불량 신호를 생성하여(스텝 S104), 외부 테스터에 인지시켜 테스트를 종료시킨다.

한편, SRAM(130)의 테스트의 결과, 양호품으로 판정한 경우, 일부 SRAM과 다른 SRAM를 이용하여 논리 회로 부분을 테스트하는 테스트 회로를 HDL 기술에 기초하여 구성과 동시에, 그 테스트 패턴을 저장하는 메모리를 상기 스텝 Sl02의 테스트로 양호품으로 판정된 SRAM(130)에 구성하여(스텝 S105), 그것에 테스트 패턴을 기술하여 사용자 논리 회로(110)나 CPU(120)를 검사한다(스텝 Sl06, S107). 이 테스트로 불량이면, 그 제품은 불량으로 불량 신호를 생성하여(스텝 S104), 외부 테스터에 인지시켜 테스트를 종료한다.

또한, 사용자 논리 회로(110)나 CPU(120)의 테스트로 양호품으로 판정된 경우, 일부 SRAM에 DRAM 테스트 패턴을 생성하는 ALPG를 구성하고(스텝 S108), 또한 다른 SRAM을 이용하여 그 테스트 결과를 저장하는 페일 메모리를 구성한다(스텝 S108a). 그리고, CPU(l20)에 DRAM(150)의 구제알고리즘을 로드시켜(스텝 S109), ALPG에서 DRAM(150)를 테스트하고 CPU로 비트 구제를 실시한다(스텝 S110).

그리고, DRAM(150)의 테스트로 불량 동시에 구제불가능이면, 그 제품은 불량으로 불량 신호를 생성하여(스텝 S104), 외부 테스터에 인지시키고 테스트를 종료한다. 한편, 테스트 결과, 양호품으로 판정된 경우에는, 테스트 회로를 구성한SRAM을 통상의 SRAM에 재구성하여, 시스템 기억 장치로서 동작시킨다(스텝 S111).

이상 방법에 의해, 테스트 전용의 회로를 칩 상에 설치할 필요가 없는 소위「오버헤드없는 논리 테스트 회로」를 실현할 수 있고, 테스트 회로를 구성하는 SRAM은 그 구성의 대부분이 원래 SRAM 구성과 유사하므로, RAM으로의 가공은 그 오버헤드가 미소한 것이며, 이 수법에서의 회로 증가는 미소함에 그친다.

이상, 시스템 LSI를 예로 들어 설명했으나, 도 13에 나타낸 바와 같은 시스템이 복수의 LSI에 의해 1개의 프린트 기판 상에 구성된 시스템인 경우에도 본 발명을 적용할 수가 있어, 이에 따라 동일한 효과를 얻을 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다. 예를 들면, 상기 실시예와 같은 자기 구성 회로 구조의 SRAM을 단순히 테스트 회로를 구성하기 위한 부위로서 이용하는 것에 한정되는 것이 아니고, 제품 칩에서의 에뮬레이션을 행하는 기능을 실현하기 위한 부위로서 활용가능하다.

또한, 상기 실시예에 있어서는, 자기 구성형의 메모리로서 SRAM을 이용했으나, 플래시 메모리와 같은 불휘발성 메모리를 이용할 수도 있다. 또한, 상기 실시예에 있어서는, 자기 구성 회로(300)를 SRAM(130)의 일부에 설치했으나, SRAM(130) 전체를 자기 구성형의 SRAM으로 할 수도 있다. 또한, SRAM(130)의 어드레스 디코더를 분할가능한 구성, 즉 메모리로서 동작할 때는 예를 들면 20비트의 어드레스 신호에 의해서 선택 동작하고, 논리 회로로서 동작할 때는 20비트 중 어느 하나의 2비트 혹은 수 비트의 입력 신호에 의해 각각 논리 출력값을 출력하도록 구성할 수 있다.

이상, 주로 본 발명자에 의해서 이루어진 발명을 그 배경이 된 이용 분야인 시스템 LSI에 적용한 경우에 대해 설명하였지만, 본 발명은 그것에 한정되는 것이 아니고, 메모리 회로(레지스터 포함)를 내장한 반도체 집적 회로에 넓게 이용할 수 있다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.

즉, 본 발명에 따르면, SRAM와 같은 기억회로를 구비한 반도체 집적 회로 장치에 있어서, SRAM에 테스트 회로를 구성하여 다른 회로의 테스트를 행하여, 테스트 후는 그 SRAM를 통상의 SRAM으로서 동작시킬 수 있으므로, 테스트 회로를 탑재하는 것에 따른 하드웨어의 오버헤드가 작은 반도체 집적 회로 장치를 실현할 수 있다. 즉, 칩에 탑재되는 자기 구성형 SRAM은, 그 구성이 통상의 SRAM에 대해 미소한 개량으로 실현할 수 있는 것이며, 그 오버헤드는 미소함에 그치고, 동시에 SRAM으로서의 동작을 저해하는 것은 아니다. 이 때문에, 제품 칩의 테스트를 종료시킨 후, 그 제품의 SRAM으로서 동작가능하고, 테스트 회로는 최종적으로 칩 상에 남김 없이, 테스트 회로를 위한 오버헤드가 적은 반도체 집적 회로 장치를 실시할 수 있다.

또한, 본 발명은, 자기 구성형 기억회로로서의 SRAM에 HDL 기술에 기초하여테스트 회로를 구성할 수 있으므로, 칩 안으로의 테스트 회로 구축을 컴퓨터를 이용해 용이하게 할 수 있음과 동시에, 통상의 테스터로 사용되고 있는 테스트 프로그램을 사용할 수 있어, 테스트 회로를 위한 디버그가 불필요해지므로, 테스트 설계의 공정수를 대폭 저감할 수 있는 반도체 집적 회로 장치를 실현할 수 있다.

또한, 테스트 회로를 구성하는 자기 구성형의 SRAM에, 가변 어드레스 회로로서의 자기 구성매트릭스를 설치하는 것에 따라 불량을 우회한 형으로 회로를 구성할 수 있으므로, 불량피폭에 강한 반도체 집적 회로 장치를 실현할 수 있다.

Claims

반도체 집적 회로 장치에 있어서,

어드레스 신호의 입력에 의해 데이터 판독 및 기입이 가능한 기억회로와, 상기 기억회로에서 판독된 데이터에 따른 신호를 상기 어드레스 신호의 입력 단자 측으로 귀환시키는 귀환경로를 구비하며, 논리 회로의 입력 신호가 상기 기억회로로 어드레스 신호로서 입력됨과 동시에, 상기 기억회로의 판독 데이터가 상기 입력 신호에 대해 기대되는 논리 출력신호가 되도록 상기 기억회로에 데이터가 기입됨으로써 해당 기억회로가 원하는 논리 기능을 갖는 논리 회로로서 동작가능하게 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 어드레스 신호의 입력 단자로의 입력 신호와 상기 기억회로에서 판독되어 상기 귀환경로를 통해 귀환된 신호를 전환하여 상기 기억회로에 공급가능한 스위치 매트릭스와, 그 스위치 매트릭스내의 각 스위치의 제어 정보를 기억하는 기억수단을 부가적으로 구비하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
반도체 집적 회로 장치에 있어서,

어드레스 신호의 입력에 의해 데이터 판독 및 기입이 가능한 복수의 기억회로를 구비하고, 상기 복수의 기억회로 중 일부 기억회로는, 어드레스 신호에 의해지정되는 메모리셀로부터의 데이터 판독 및 기입이 가능한 메모리 어레이와, 어드레스 신호를 디코드하여 메모리셀을 선택하는 신호를 생성하는 어드레스 디코더와, 상기 메모리 어레이에 기입된 데이터와 상기 메모리 어레이로부터 판독된 데이터를 비교하는 비교수단과, 상기 어드레스 디코더에 공급되는 어드레스 신호를 상기 비교수단에 있어서의 비교 결과에 기초하여 변환하는 가변 어드레스 변환수단을 구비하고, 상기 기억회로의 판독 데이터가 상기 입력 신호에 대해 기대되는 논리 출력신호가 되도록 상기 기억회로에 데이터가 기입됨으로써 상기 기억회로가 원하는 논리 기능을 갖는 논리 회로로서 동작가능하게 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제3항에 있어서,

상기 메모리 어레이로부터 판독된 데이터를 유지가능한 데이터 유지수단과, 상기 데이터 유지수단에 유지되어 있는 데이터를 상기 어드레스 디코더의 입력측에 귀환시키는 귀환경로와, 입력 어드레스 신호 또는 상기 귀환경로를 통해 공급되는 상기 데이터 유지수단의 출력 신호를 전환하여 상기 가변 어드레스 변환수단에 공급가능한 스위치 매트릭스와, 상기 스위치 매트릭스내의 각 스위치의 제어정보를 기억하는 기억수단을 부가적으로 구비하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제3항 또는 제4항에 있어서,

상기 가변 어드레스 변환수단은, 복수의 메모리셀을 포함하는 메모리 어레이와, 입력 어드레스 신호에 기초하여 상기 메모리 어레이내의 메모리셀을 선택하는 어드레스 디코더와, 상기 메모리 어레이로부터 판독된 신호를 증폭하는 판독수단과, 제어신호에 기초하여 상기 입력 어드레스 신호를 갱신하는 수단으로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
반도체 집적 회로 장치에 있어서,

복수의 기억회로와 이들 기억회로에 어드레스 신호를 공급하는 제1 신호라인군과, 이들 기억회로의 기입 데이터 신호 및 판독 데이터 신호를 전달하는 제2 신호라인군을 구비하고,

상기 복수의 기억회로는, 어드레스 신호에 의해 지정되는 메모리셀로부터의 데이터 판독 및 기입이 가능한 메모리 어레이와, 어드레스 신호를 디코드하여 상기 메모리 어레이내의 메모리셀을 선택하는 신호를 생성하는 어드레스 디코더와, 상기 메모리 어레이로부터 판독된 데이터를 상기 어드레스 디코더의 입력측에 귀환시키는 귀환경로와, 입력 어드레스 신호 또는 상기 귀환경로를 통해 귀환된 신호를 전환하여 상기 어드레스 디코더에 공급가능한 스위치 매트릭스와, 그 스위치 매트릭스내의 각 스위치의 제어정보를 기억하는 기억수단을 구비하며,

상기 제l 신호라인군의 신호라인과 제2 신호라인군의 신호라인 사이를 임의로 접속가능한 스위치 매트릭스 및 상기 스위치 매트릭스내의 각 스위치의 제어정보를 기억하는 기억수단이 설치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제1, 2, 3, 4, 5 또는 6항에 있어서,

테스트용 인터페이스 회로로서 테스트·액세스·포트를 부가적으로 구비하여, 상기 테스트 회로가 구성되는 기억회로는 상기 테스트·액세스·포트를 통해 외부 장치와 신호의 입출력이 가능해지는 것을 특징으로 하는 반도체 집적 회로 장치.
제1, 2, 3, 4, 5, 6 또는 7항에 있어서,

상기 기억회로는 휘발성 메모리인 것을 특징으로 하는 반도체 집적 회로 장치.
논리 회로와, 복수의 기억회로를 포함하여, 상기 복수의 기억장치 중 일부 기억회로는, 어드레스 신호에 의해 지정되는 메모리셀로부터의 데이터 판독 및 기입이 가능한 메모리 어레이와, 어드레스 신호를 디코드하여 상기 메모리 어레이내의 메모리셀을 선택하는 신호를 생성하는 어드레스 디코더와, 상기 메모리 어레이로부터 판독된 데이터를 상기 어드레스 디코더의 입력측에 귀환시키는 귀환경로와, 입력 어드레스 신호 또는 상기 귀환경로를 통해 귀환된 신호를 전환하고 상기 어드레스 디코더에 공급가능한 스위치 매트릭스와, 그 스위치 매트릭스내의 각 스위치의 제어정보를 기억하는 기억수단을 구비하여 상기 메모리 어레이로의 기입 데이터에 의해 임의의 논리를 구성가능한 기억회로인 반도체 집적 회로 장치의 제조 방법에 있어서,

상기 임의의 논리를 구성가능한 기억회로에 다른 기억회로 혹은 논리 회로를 검사하는 테스트 회로를 구성하는 공정과,

상기 테스트 회로에 의해 상기 다른 기억회로나 상기 논리 회로를 테스트하는 공정과,

상기 다른 기억회로나 상기 논리 회로의 테스트 종료 후, 상기 기억회로를 통상의 기억회로로서 동작하도록 재구성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
제9항에 있어서,

상기 테스트 회로에 의한 테스트 공정은, 상기 테스트 회로가 구성된 기억회로 이외의 기억회로에 상기 테스트 회로에 의한 테스트 결과를 저장하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
제9항에 있어서,

상기 다른 기억회로가 불량 메모리셀을 예비 메모리셀로 치환하는 리던던시 회로를 구비할 경우, 상기 기억회로의 테스트 종료 후에 테스트 공정에 의해 검출된 불량 메모리셀을 예비 메모리셀로 치환하는 구제처리 공정을 부가적으로 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
제9 내지 11항 중 어느 한 항에 있어서,

상기 임의의 논리를 구성가능한 기억회로에 테스트 회로를 구성하는 공정은, 하드웨어 기술언어로 기술된 기능 레벨의 설계 데이터를 제어수단으로 해독하여, 상기 기억회로의 논리 구성을 결정하는 신호를 상기 제어수단으로부터 상기 기억회로에 제공함으로써 원하는 논리 기능을 갖는 논리 회로를 구성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.