KR100714240B1 - 반도체 집적회로 및 기록매체 - Google Patents

반도체 집적회로 및 기록매체 Download PDF

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Abstract

복수개의 회로모듈을 테스트하는 데에 외부와 입출력하는 테스트 데이터 및 테스트 결과 데이터의 양을 줄여, 테스트 시간을 단축한다.
피(被)테스트회로(40)의 테스트를 행할 때, 외부에서 테스트 인터페이스회로(14)에 테스트 제어정보를 입력하고, 테스트대상 회로모듈(21 ~ 24)의 스캔 레지스터(41)에 테스트 신호 체인(20)을 통해서 테스트 제어정보를 세트한다. 제어단자(32)를 통해서 각 테스트 제어회로(42)에 테스트 동작을 지시함으로써, 테스트회로는 병렬적으로 테스트 제어정보에 기초하여 피테스트회로를 테스트 동작시킨다. 테스트 결과는 스캔 레지스터에서 테스트 신호 체인을 통해서 테스트 인터페이스회로로 판독되어, 외부에 출력된다. 회로 모듈의 테스트 동작을 병렬화할 수 있고, 테스트 인터페이스회로를 각 회로 모듈에 공통화할 수 있다.
스캔패스, 스캔 레지스터, 테스트 신호 체인, 테스트 인터페이스회로

Description

반도체 집적회로 및 기록매체{SEMICONDUCTOR INTEGRATED CIRCUIT AND RECORDING MEDIUM}
도 1은 본 발명의 일예에 관한 마이크로 컴퓨터를 스캔패스(scan-path)를 사용한 셀프테스트(self-test)에 착안하여 나타낸 블럭도,
도 2는 본 발명에 관한 반도체 집적회로의 일예인 마이크로 컴퓨터를 전체적으로 나타낸 블럭도,
도 3은 테스트패턴 발생회로의 일예를 나타낸 블럭도,
도 4는 스캔 레지스터의 일예를 나타낸 블럭도,
도 5는 JTAG 컨트롤러에 의한 피(被)테스트회로의 테스트 제어시퀀스의 일예를 나타내는 플로우차트,
도 6은 도 1의 마이크로 컴퓨터에서의 피테스트모듈을 내부메모리, 캐쉬메모리 또는 로컬메모리 등의 메모리로 한 마이크로 컴퓨터의 블럭도,
도 7은 도 6의 마이크로 컴퓨터에 대한 테스트 제어시퀀스의 일예를 나타내는 플로우차트,
도 8은 스캔패스를 2계통으로 나눈 마이크로 컴퓨터의 일예를 나타내는 블럭도,
도 9는 스캔 레지스터를 CPU에 의해 억세스 가능하게 한 마이크로 컴퓨터의 블럭도,
도 10은 IP 모듈을 데이터를 컴퓨터 판독 가능하게 저장한 기록매체와 컴퓨터를 나타내는 사시도이다.
(부호의 설명)
1 마이크로 컴퓨터 2 CPU
3 캐쉬메모리 6 내부메모리
5 내부버스 12 로컬메모리
14 JTAG 컨트롤러 20 스캔패스
20A,20B 스캔패스 21~24 피테스트모듈
30 테스트 입력단자 31 테스트 출력단자
32 테스트 제어단자 40 피테스트회로
41 스캔 레지스터 42 패턴 압축회로
43 테스트패턴 발생회로 50 스캔패스 제어 클록신호
51 테스트 동작 종료신호 52 셀프테스트 지령신호
53 테스트 커맨드 54 테스트 패턴
56 테스트 결과 데이터 64 명령 레지스터
66 명령 디코더 67 TAP 컨트롤러
70 컴퓨터 71 기억매체
TDI 테스트 데이터 입력단자
TDO 테스트 데이터 출력단자
TCK 테스트 클록단자
TMS 테스트모드 셀렉트단자
본 발명은, 반도체 직접회로에 조립되는 테스트 용이화(容易化) 기술에 관한 것으로, 예를 들면 바운더리(boundary) 스캔의 규격으로서 JTAG(Joint Test Action Grope)가 채용된 반도체 집적회로에 적용하는 유효한 기술에 관한 것이다.
반도체 집적회로의 테스트 용이화 기술로서, 테스트 동작시에 스캔 클록에 동기하여 스캔패스에 스캔 데이터를 전달시키면서 테스트 동작시키고, 그 결과를 스캔 아웃하는 구성이 널리 채용되어 있다.
일본특허공개 평 3-42850호 공보에는, 반도체 집적회로의 외부에서 테스트 모드를 지정하면, 내부에서 자동적으로 스캔 데이터를 발생하고, 스캔패스를 통하여 번·인 테스트(burn-in test)를 가능하게 한 발명이 기재되어 있다. 또, 일본특허공개 평 6-201780호 공보에는, 스캔 체인의 입력에 테스트패턴 발생기를 배치하고 스캔 체인의 출력에 테스트 출력 압축기를 배치하여, 테스트 시간의 단축을 기획한 발명이 기재되어 있다. 일본특허공개 평 5-264664호 공보에는 TAP 컨트롤러를 사용한 바운더리 스캔에 관해 TAP 컨트롤러에서 생성한 명령의 디코드 결과에 따라 테스트대상 레지스터에만 클록을 공급하여 저소비전력을 도모하는 기술이 기재되어 있다.
일본특허공개 평 5-264664호 공보에는, 테스트 이네이블신호 및 테스트 클록신호를 각각 셀프테스트회로를 조립한 복수의 반도체 집적회로에 병렬로 공급하여, 셀프테스트기구를 동시에 동작시켜 고장진단을 행함으로써, 테스트 시간을 단축한 발명에 관한 기재가 있다. 일본특허공개 평 8-220192호 공보에는, 각각 어드레스를 붙인 스캔 가능한 플립플롭의 체인을 가지는 복수개의 피시험(被試驗) LSI와 함께 검사제어 LSI가 하나의 회로기판에 실장되며, 검사제어 LSI는 의사난수(疑似亂數) 발생기와 부호압축기를 가지고, 스캔 인(scan-in)시에 플립플롭에 의사난수를 기록하며, 스캔 아웃(scan-out)시에 플립플롭의 데이터를 부호압축기에 공급하여 고장진단의 용이화 및 고속화를 도모하려고 하는 발명에 관한 기재가 있다.
본 발명자는 메모리나 CPU 등과 같이 비교적 논리규모가 큰 복수개의 회로모듈(기능모듈라고도 칭하는 기능단위)을 탑재한 반도체 집적회로의 디바이스 테스트에 관하여 검토했다. 이것에 의하면, 테스트의 효율을 향상시키기 위해서는 외부로부터 공급될 테스트 데이터 및 외부로 출력될 테스트 결과의 데이터양을 줄이고, 회로모듈의 테스트 동작을 병렬화하여 테스트 시간을 단축할 필요성이 명백하게 되었다. 또, 테스트를 위해 필요한 회로의 논리·물리적인 규모를 극력 작게 하기 위해서는 각 회로모듈로의 테스트 데이터 및 결과 데이터의 입력 및 출력을 행하는 회로를 각 회로모듈에 공통화하는 것이 필요하다. 또한, BGA(Ball Grid array)와 같은 면 실장 패키지를 적용한 반도체 집적회로와 실장기판과의 전기적 접속을 검사하기 위한 바운더리 스캔의 규격으로서 JTAG를 채용하고 있는 경우에는 바운더리 스캔에만 사용되는 JTAG 컨트롤러를 그외의 테스트에 유용하는 것이 테스트 회로의 논리·물리적 규모의 축소에 도움이 된다. 이러한 점에 관해서는, 상기 어느 선행기술에 의해서도 충분하지 않다.
본 발명의 목적은, 복수개의 회로모듈을 테스트하는 데에 외부로부터 공급될 테스트 데이터 및 외부로 출력될 테스트 결과의 데이터의 양을 줄일 수 있고, 더욱이 상기 복수개의 회로모듈의 테스트 시간을 단축할 수 있는 반도체 집적회로를 제공하는 것에 있다.
본 발명의 다른 목적은, 복수개의 회로모듈을 테스트하기 위해 필요한 테스트 회로의 규모를 극력 작게 할 수 있는 반도체 집적회로를 제공하는 것에 있다.
본 발명의 그밖의 목적은, 테스트 시간의 단축 및 테스트 회로의 규모의 축소를 실현하는 반도체 집적회로의 설계를 용이화할 수 있는 설계 데이터를 제공하려고 하는 것이다.
본 발명의 상기 및 그밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
(1) 반도체 집적회로는, 테스트 입력단자, 테스트 출력단자 및 테스트 제어단자가 설치된 복수개의 회로모듈과, 한쪽의 회로모듈의 테스트 출력단자를 다른쪽의 회로모듈의 테스트 입력단자에 결합하여 테스트 신호 체인을 형성하는 테스트 패스와, 테스트 패스에 접속된 테스트 인터페이스회로를 1개의 반도체 칩에 포함한다. 상기 회로모듈은, 피(被)테스트회로, 테스트 레지스터회로 및 테스트 제어회로를 가진다. 상기 테스트 레지스터회로는 상기 테스트 입력단자 및 테스트 출력단자를 통해서 테스트 패스에 결합되고 또 테스트 제어회로와의 사이에서 입출력 가능하게 된다. 상기 테스트 제어회로는 피테스트회로에 대한 테스트의 개시를 상기 제어단자로부터 받아, 상기 테스트 레지스터회로의 테스트 제어정보를 사용하여 상기 테스트를 행하며, 테스트 결과의 정보를 테스트 레지스터회로에 공급한다. 상기 테스트 인터페이스회로는, 상기 테스트 제어정보를 외부에서 상기 테스트 레지스터회로에 테스트 패스를 통해서 공급하고, 상기 테스트 결과의 정보를 상기 테스트 레지스터회로에서 상기 테스트 패스를 통해서 외부에 출력한다.
상기 피테스트회로의 테스트를 행할 때, 외부에서 테스트 인터페이스회로에 테스트 제어정보를 입력하여, 테스트 대상이 되는 모든 회로모듈 내의 테스트 레지스터회로에 테스트 인터페이스회로로부터 테스트 신호 체인인 테스트 패스를 통해서 테스트 제어정보를 세트할 수 있다. 그후, 제어단자를 통해서 각 테스트 제어회로에 테스트 동작을 지시함으로써, 테스트 회로는 병렬적으로 테스트 제어정보에 기초하여 피테스트회로를 테스트 동작시킨다. 테스트 결과의 정보는 개개의 테스트 레지스터회로에 유지되며, 그후, 테스트 대상이 되는 모든 회로모듈 내의 테스트 레지스터회로의 정보가 테스트 신호 체인인 테스트 패스를 통해서 테스트 인터페이스회로로 판독되어, 외부로 출력된다. 이와 같이, 회로모듈의 테스트 동작을 병렬화 할 수 있어 테스트 시간을 단축할 수 있다. 또, 회로모듈로의 테스트 제어정보 및 테스트 결과 데이터의 입력 및 출력을 행하는 테스트 인터페이스회로를 각 회로모듈에 공통화할 수 있으므로, 테스트를 위해 필요한 회로의 논리·물리적인 규모의 축소에도 기여할 수 있다.
(2) 상기 테스트 제어회로에는 테스트패턴 발생회로 및 압축회로를 채용해도 좋다. 상기 테스트패턴 발생회로는 상기 테스트 레지스터회로에 입력된 테스트 제어정보에 기초하여 상기 피테스트회로에 테스트 패턴을 발생하며, 상기 압축회로는 상기 피테스트회로의 동작결과를 압축해서 상기 테스트 결과의 정보를 생성하여, 상기 테스트 레지스터회로에 공급하는 것이다. 상기 테스트 제어정보는 테스트 동작내용을 지시하는 테스트 커맨드로서 위치 정하는 것도 가능하다. 테스트패턴 발생회로는 테스트 커맨드를 해독하여 테스트 패턴을 발생한다.
이것에 의해, 테스트 인터페이스회로에서 테스트 레지스터회로에 보내는 테스트 제어정보, 그리고 테스트 레지스터회로에서 테스트 인터페이스회로에 보내는 연산결과정보의 각 정보량을 적게 할 수 있어, 테스트 효율 향상에 기여할 수 있다.
(3) 상기 복수개의 회로모듈의 제어단자를 공통 접속하여 상기 테스트 인터페이스회로에 결합하면, 복수의 회로모듈에 병렬적으로 테스트 동작을 지시하는 것은 물론, 그를 위한 지시 신호수도 최소한으로 억제할 수 있다.
(4) 상기 테스트 패스에는, 예를 들면 상기 테스트 인터페이스회로를 기점으로 상기 복수개의 테스트 레지스터회로를 직렬적으로 접속하여, 상기 테스트 인터페이스회로로 귀환하는 스캔패스의 구성을 채용하면 된다. 이때, 전송제어 클록 제 어는 테스트 인터페이스회로로 생성하면 된다.
그 경우, 상기 테스트 레지스터회로는, 예를 들면 상기 테스트 입력단자에 접속된 시리얼 입력단자, 상기 테스트 출력단자에 접속된 시리얼 출력단자, 상기 패턴 발생회로에 접속된 패러렐(parallel) 출력단자, 상기 압축회로에 접속된 패러렐 입력단자를 가지는 복수 비트의 시프트 레지스터에 의해 구성하면 된다.
상기 테스트 패스는 상기 테스트 레지스터회로를 직렬적으로 접속한 경로를 단일 계통으로 구성하는 경우에 한정되지 않고, 복수 계통으로 구성해도 된다. 복수 계통으로 하면, 테스트 패스를 거치는 상기 테스트 제어정보 및 테스트 결과정보의 전송시간을 더욱 짧게 하는 것이 가능하게 된다.
(5) 상기 복수개의 회로모듈의 하나가 예를 들면 캐쉬메모리나 랜덤·억세스·메모리이라면, 일반적으로 테스트에 시간이 걸리는 메모리 테스트의 효율이 향상하여 테스트 효율 향상의 효과를 최대한으로 인출할 수 있다.
또, 상기 복수개의 회로모듈이 공통 버스에 접속된 제 1의 회로모듈과, 상기 제 1의 회로모듈에 접속되어 상기 공통 버스와는 비접속의 제 2의 회로모듈을 포함하고 있을 때, 공통 버스 경유의 테스트가 불가능한 제 2의 회로모듈에 대해서도 제 1의 회로모듈과 동일하게 능률적인 테스트가 가능하다.
그와 같은 제 2의 회로모듈은, 통신계나 축적계 데이터를 처리하는 컨트롤러의 로컬인 데이터버퍼 등의 로컬메모리로서 사용되는 일이 많고, 그와 같은 경우를 상정하면, 시스템·온·칩화 되는 시스템 LSI에 있어서, 공통 버스 경유의 테스트가 불가능한 로컬메모리에 대해서도 능률적으로 메모리 테스트가 가능하게 된다.
(6) 상기 테스트 인터페이스회로는, 예를 들면 외부단자로서 클록단자, 모드단자, 데이터 입력단자 및 데이터 출력단자를 가지고, 상기 모드단자를 통해서 제 1의 동작모드가 지정되었을 때, 상기 데이터 입력단자에 공급되는 정보를 받아들여, 받아들어진 정보를 상기 테스트 패스로 송출하고, 상기 모드단자를 통해서 제 2의 동작모드가 지정되었을 때, 상기 데이터 입력단자에 공급되는 정보를 받아들여, 받아들여진 정보를 디코드하여 상기 테스트 제어단자를 향하여 제어신호를 출력하며, 상기 모드단자를 통해서 제 3의 동작모드가 지정되었을 때, 상기 테스트 패스를 통하여 테스트 레지스터회로의 정보를 받아들여, 상기 데이터 출력단자에서 외부로 출력하도록 구성해도 좋다.
더욱 자세하게는, 상기 구체적인 구성의 테스트 인터페이스회로는 IEEE1149.1 규격에 준거한 순서로 신호 입출력을 행하도록 하면 된다. 이 규격은 상기 바운더리 스캔의 규격인 JTAG에 준거하는 것이며, 바운더리 스캔에 사용되는 JTAG 컨트롤러를 테스트 인터페이스회로의 주요한 인터페이스기능과 병용 가능하게 되므로, JTAG 컨트롤러의 유효이용, 혹은 테스트용 회로의 규모를 한층 축소하는 데에 유용하다.
(7) 상술한 반도체 집적회로의 설계를 용이화하는 관점에서는, 상술한 회로모듈의 설계 데이터 혹은 반도체 집적회로 그자체의 설계 데이터를 소위 IP(Intellectual Property)모듈로 하여 제공하면 좋다. IP모듈은, 예를 들면 HDL(Hardware Description Language)나 RTL(Register Transfer Language) 등의 기능 기술 데이터와 함께 회로의 마스크 패턴 데이터 혹은 묘화 데이터도 가지는 하 드 IP모듈, 기능 기술 데이터를 주로 하는 소프트 IP모듈로 크게 나누어진다. 이 IP모듈과 같은 회로모듈 데이터는 반도체칩에 형성될 집적회로를 컴퓨터를 사용하여 설계하기 위한 회로모듈 데이터로서, 상기 컴퓨터에 의해 판독 가능하게 기억매체에 기억되어 제공된다.
회로모듈 데이터는 테스트 입력단자와, 테스트 출력단자와, 테스트 제어단자와, 정규 인터페이스단자와, 상기 정규 인터페이스단자에 접속된 피테스트회로와, 상기 테스트 입력단자에서 정보를 입력하여 상기 테스트 출력단자에 정보를 출력하는 테스트 레지스터회로와, 상기 피테스트회로에 대한 테스트의 개시를 상기 제어단자로부터 받아, 상기 테스트 레지스터회로의 테스트 제어정보를 사용하여 상기 테스트를 행하며, 테스트 결과의 정보를 테스트 레지스터회로에 공급하는 테스트 제어회로를 상기 반도체칩에 형성하기 위한 도형 패턴 데이터 혹은 기능 기술 데이터를 포함한다.
IP모듈의 규모는 LSI 레벨에까지 미치는 일이 있다. 이것을 상정했을 때, 상기 회로모듈 데이터를 피테스트회로가 다른 복수의 회로모듈에 대해서 가진다. 또한, 상기 복수의 회로모듈이 형성되는 반도체칩 상에, 각각의 회로모듈에 대해서, 한쪽의 회로모듈의 테스트 출력단자를 다른쪽의 회로모듈의 테스트 입력단자에 결합하여 테스트 신호 체인을 구성하는 테스트 패스를 형성하기 위한 도형 패턴 데이터 혹은 기능 기술 데이터로서의 테스트 패스 데이터를 가진다. 또, 상기 테스트 제어정보를 외부에서 상기 테스트 레지스터회로에 상기 테스트 패스를 통해서 공급하고, 상기 테스트 결과의 정보를 상기 테스트 레지스터회로에서 상기 테스트 패스 를 통해서 외부에 출력하는 테스트 인터페이스회로를 상기 반도체칩에 형성하기 위한 도형 패턴 데이터 혹은 기능 기술 데이터로서의 테스트 인터페이스회로 정보를 더 포함해도 좋다.
도 2에는 본 발명에 관한 반도체 집적회로의 일예로서 마이크로 컴퓨터를 나타낸다. 동 도면에 나타내는 마이크로 컴퓨터(1)는, 특히 제한되지 않지만, 공지의 반도체 집적회로 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체칩에 형성되어 있다.
마이크로 컴퓨터(1)는, 회로모듈로서 중앙처리장치(CPU)(2)와 캐쉬메모리(3)를 가지며, 쌍방은 캐쉬버스(4)를 통해서 접속된다. 캐쉬메모리(3)는 공통 버스로서의 내부버스(5)에 결합되고, 내부버스(5)에는 또다른 회로모듈로서, 상기 CPU(2)에 의해 억세스 가능한 내부메모리(6), 상기 CPU(2)로의 인터럽트를 제어하는 인터럽트 컨트롤러(7), 외부 버스 사이클을 제어하는 버스 스테이트 콘트롤러(BSC)(8), 입출력포트(9), 또 CPU(2)에 의해 억세스 가능한 대표적으로 2개 도시된 주변회로(10, 11)가 접속되어 있다. 마이크로 컴퓨터(1)는 클록 펄스 제너레이터(CPG)(13)가 출력하는 기본 클록신호(Φ)에 동기 동작된다.
상기 내부메모리(6)는 다이내믹·랜덤·억세스·메모리(DRAM), 스태틱·랜덤·억세스·메모리(SRAM) 또는 전기적으로 재기록 가능한 플래쉬 메모리와 같은 불휘발성 메모리이다. 상기 캐쉬메모리(3)는 명령 캐쉬메모리, 데이터 캐쉬메모리 또는 데이터·명령 혼재형의 유니파이드(unified) 캐쉬메모리의 어느 것이라도 좋고, 예를 들면 SRAM에 의해 구성된다.
상기 주변회로(10)는 타이머나 시리얼 입출력회로 등의 적절한 회로에 의해 구성된다. 상기 주변회로(제 1의 회로모듈)(11)는 상기 CPU(2)의 어드레스 공간에는 배치되어 있지 않은 로컬인 데이터버퍼 등에 사용되는 로컬메모리(제 2의 회로모듈)(12)에 접속되어, 이 로컬메모리(12)를 이용하여 동작하는 회로이다. 도 2의 예에서는 로컬메모리(12)는 내부버스(5)와도 비접속상태로 되어 있다. 예를 들면 주변회로(11)가 에러정정 전용의 연산회로로 하면, 로컬메모리(12)는 에러정정 처리용의 데이터버퍼로서 사용된다.
마이크로 컴퓨터(1)는 테스트를 위해 JTAG 컨트롤러(14)를 가지고 있다. 특히 도시하지는 않지만, 마이크로 컴퓨터(1)의 패키지는 예를 들면 BGA와 같은 면 실장 타입으로 된다. JTAG 컨트롤러(14)는 바운더리 스캔에 의해 실장기판과 외부단자와의 접속상태를 체크하기 위한 제어기능을 가지며, 적어도 IEEEE1149.1의 규격에 준거한 신호 입출력 기능을 구비한다. 또한 JTAG 컨트롤러(14)는 상세한 설명을 후술하는 각 회로모듈의 셀프테스트를 위해 외부와의 신호 인터페이스기능을 가진다. 테스트대상 회로모듈과 JTAG 컨트롤러(14)와의 접속은 테스트 패스로서의 스캔패스(20)에 의해 행해진다. 도 2의 예에서는 스캔패스(20)를 사용한 테스트대상 회로모듈은 내부메모리(6), 주변회로(10), 인터럽트 컨트롤러(7), 캐쉬메모리(3), 입출력포트(9), 로컬메모리(12), 주변회로(11) 및 버스 스테이트 컨트롤러(8)로 된다.
도 1에는 상기 스캔패스를 사용한 셀프테스트에 착안하여 상기 마이크로 컴퓨터(1)를 나타내고 있다. 상기 내부버스(5)나 캐쉬버스(4)와의 접속관계는 도시를 생략하고 있다.
도 1에서 스캔패스(20)를 사용한 테스트대상 회로모듈(이하 피테스트모듈이라고도 칭함)에는 편의상 21 ~ 24의 부호를 붙이고 있다. 복수개의 피테스트모듈(21 ~ 24)은 피테스트모듈(21)에 대표되는 바와 같이, 테스트 입력단자(30), 테스트 출력단자(31) 및 테스트 제어단자(32)를 테스트용 모듈 인터페이스단자로서 가진다. 상기 스캔패스(20)는 한쪽의 피테스트모듈의 테스트 출력단자(31)를 다른쪽의 피테스트모듈의 테스트 입력단자(30)에 결합하여, 테스트 신호 체인을 시리얼신호 패스에 의해 형성한다.
상기 피테스트모듈(21 ~ 24)은 피테스트모듈(21)에 대표되는 바와 같이, 피테스트회로(40), 스캔 레지스터(테스트 레지스터회로)(41) 및 테스트 제어회로(42)를 가진다. 상기 테스트 제어회로(42)에는 테스트패턴 발생회로(43) 및 압축회로(44)를 채용하고 있다. 상기 테스트패턴 발생회로(43)는 상기 스캔 레지스터(41)에 입력된 테스트 커맨드(테스트 제어정보)(53)에 기초하여 상기 피테스트회로(40)에 테스트 패턴(54)을 발생한다. 테스트패턴 발생회로(43)는, 예를 들면 도 3에 나타내는 바와 같이, 난수발생기(亂數發生器)(430)와 출력신호를 귀환입력하여 +1하는 가산기(431)와 상기 난수발생기(430)의 출력 또는 가산기(431)의 출력을 선택하는 멀티플렉서(432)와 상기 테스트 커맨드를 해독하여 상기 난수발생기(430), 가산기(431) 및 멀티플렉서(432)의 동작을 제어하는 제어회로(433)에 의해 구성할 수 있다. 테스트패턴 발생회로(43)에 의한 테스트패턴 발생동작은 셀프테스트 지령신호(52)가 이네이블로 되는 것을 기다려 개시된다.
상기 압축회로(44)는 상기 피테스트회로(40)의 동작에 의해 얻어지는 신호(55)를 압축하여 테스트 결과 데이터(테스트 결과의 정보)(56)를 생성하고, 상기 스캔 레지스터(41)에 공급한다.
상기 스캔 레지스터(41)는 상기 테스트 입력단자(30) 및 테스트 출력단자(31)를 통해서 상기 스캔패스(20)에 결합되어, 스캔패스 제어 클록신호(50)에 의해 비트 시리얼(serial)로 시프트동작을 행하는 시프트 레지스터를 주체로 구성되어 있다. 또한, 테스트패턴 발생회로(43)로의 패러렐 출력, 패턴 압축회로(44)로부터의 패러렐 입력도 가능하게 되어 있다. 도 4에는 스캔 레지스터(41)의 상세한 일예가 나타나 있고, 직렬 접속된 n개의 기억단(410)은 각각 입력게이트(411)와 래치회로(412)를 가지며, 시리얼 입력단자(413)와 시리얼 출력단자(414)에서의 시리얼 입출력은 스캔패스 제어 클록신호(50)의 레벨 변화에 동기하여 순차 행해지고, 패러렐 출력단자(415)에서의 패러렐 출력은 각 기억단(410)의 출력노드에서 인출되며, 패러렐 입력단자(416)에서의 패러렐 입력은 테스트패턴 발생회로(43)에 의한 테스트 동작 종료신호(51)가 이네이블 레벨로 변화되는 타이밍에서 선택된다.
테스트 인터페이스회로의 일예인 상기 JTAG 컨트롤러(14)는 마이크로 컴퓨터(1)의 외부와 비동기로 시리얼로 정보의 입출력을 행하기 위한 외부 인터페이스단자로서, 테스트 클록단자(TCK), 테스트모드 셀렉트단자(TMS), 테스트 리세트단자(/TRST), 테스트 데이터 입력단자(TDI), 테스트 데이터 출력단자(TDO)를 가진다. 그리고, 이들 5단자를 사용하여 인터페이스 제어를 행하기 위해서, 상기 JTAG 컨트롤러(14)는 특히 제한되지 않지만, 시프트 레지스터(60), 바이패스 레지스터(61), 멀티플렉서(62), 명령 레지스터(64), 데이터 레지스터(65), 명령 디코더(66), TAP 컨트롤러(67)를 가진다.
상기 시프트 레지스터(60)는 테스트 데이터 입력단자(TDI)에 입력되는 시리얼 데이터를 TAP 컨트롤러(67)에서 출력된 신호(38)에 포함되어 있는 시프트 클럭에 동기하여 시리얼 입력한다. 시리얼 입력된 데이터는 명령 레지스터(64) 또는 데이터 레지스터(65)에 패러렐 입력된다. 어느 것을 선택 할 지는 제어신호(68)로 결정한다. 명령 레지스터(64)에 공급된 명령은 제어신호(68)의 지시로 명령 디코더(66)에 패러렐로 공급된다. 명령 디코더(66)는 이것에 공급된 명령이 셀프테스트 개시 커맨드의 코드 데이터일 때, 상기 셀프 테스트 지령신호(52)를 이네이블 레벨로 한다. 데이터 레지스터(65)에 저장된 데이터는 상기 스캔패스 제어 클록신호(50)에 동기하여 스캔패스(20)를 향해 시리얼 출력된다. 또 데이터 레지스터(65)는 스캔패스 제어 클록신호(50)에 동기하여 스캔패스(20)에서 데이터를 시리얼 입력할 수 있다. 스캔패스(20)에서 데이터 레지스터(65)에 시리얼 입력된 데이터는 시프트 레지스터(60)에 패러렐 전송되며, 패러렐 전송된 데이터는 시프트 클록에 동기하여 시프트 레지스터(60)에서 시리얼 출력된다. 바이패스 레지스터(61)는 테스트 데이터 입력단자(TDI)와 테스트 데이터 출력단자(TDO)를 접속하기 위한 1비트의 레지스터이다. 멀티플렉서(62)는 시프트 레지스터(60)의 시리얼 출력 또는 바이패스 레지스터(61)의 출력을 선택하여 테스트 데이터 출력단자(TDO)에 공급한다. 도 1에는 도시를 생략하고 있지만, 바운더리 스캔을 위해 마이크로 컴퓨터(1)의 외 부단자에는 바운더리 스캔 셀이라 불리는 플립플롭이 부가되어 모든 바운더리 스캔 셀을 테스트 데이터 입력단자(TDI)로부터 들어와서 테스트 데이터 출력단자(TDO)로 나가는 하나의 시프트 레지스터(바운더리 스캔 레지스터)로서 기능되도록 접속된 구성도 부가되어 있다.
테스트 데이터단자(TDI, TDO)를 거치는 상기 데이터 입출력동작은 탭(tap) 컨트롤러(67)에서 출력되는 제어신호(68)로 제어된다. TAP 컨트롤러(67)는 상태 천이 제어에 의해 제어신호(68)를 생성하는 소위 스테이트 머신이 된다. 즉, 테스트모드 셀렉트단자(TMS)의 논리치가 현재의 논리치에 대해 "1" 또는 "0" 중 어느 것으로 변화하는 가에 의해 내부 제어상태를 미리 결정된 상태 천이 모델에 대해서 순차 천이되어 간다. 다시말하면, 현재의 스테이트(state)에서 다음의 스테이트로 진행하는 방향은 테스트모드 셀렉트단자(TMS)에 주어지는 신호의 논리치에 의해 결정된다. 순차 천이된 개개의 제어상태에 따라 복수 비트의 제어신호(68)의 상태가 결정된다.
도 5에는 JTAG 컨트롤러(14)에 의한 피테스트회로(21 ~ 24)의 테스트 제어 시퀀스의 일예를 나타낸다.
먼저, 스캔패스(20)를 통해서 피테스트모듈(21 ~ 24)의 각 스캔 레지스터(41)의 테스트 커맨드를 세트한다(S1). 즉, 테스트모드 셀렉트단자(TMS)의 상태를 변화시켜, 테스트 데이터 입력단자(TDI)에서 시프트 레지스터(60)에 데스트 커맨드를 순차 시리얼 입력하고, 이것을 데이터 레지스터(65)에 패러렐 전송한 후, 당해 전송 데이터의 비트수만큼 스캔패스 제어 클록신호(50)에 동기하여 데이터 레 지스터(65)에서 스캔패스(20)에 테스트 커맨드를 시리얼 출력한다. 이 동작을 테스트 커맨드의 설정이 필요한 모든 스캔 레지스터(41)에 테스트 커맨드가 세트될 때까지 반복한다.
다음에, 테스트모드 셀렉트단자(TMS)의 상태를 변화시켜, 테스트 데이터 입력단자(TDI)에서 시프트 레지스터(60)에 셀프테스트 개시 커맨드를 순차 시리얼 입력하고, 이것을 명령 레지스터(64)에 패러렐 전송한다. 명령 디코더(66)는 그 셀프테스트 개시 커맨드를 디코드하여, 각 피테스트모듈(21 ~ 24)에 셀프테스트 지령신호(52)를 공급한다(S2). 각 피테스트모듈(21 ~ 24)은 스캔 레지스터(41)에 세트된 테스트 커맨드에 따른 내용으로 셀프테스트를 병렬적으로 개시한다(S3). 테스트 동작에 의해 얻어진 데이터는 패턴 압축회로(44)에서 압축되어, 테스트패턴 발생회로(43)에서 출력되는 테스트동작 종료신호가 이네이블로 되는 것을 조건으로, 압축된 테스트 결과 데이터가 대응하는 스캔 레지스터(41)에 로드된다.
다음에, 테스트모드 셀렉트단자(TMS)의 상태를 변화시켜, 스캔 레지스터의 데이터를 스캔패스에서 순차 데이터 레지스터(65)에 시리얼 입력시키고, 시리얼 입력된 데이터를 시프트 레지스터(60), 멀티플렉서(62)를 경유시켜 테스트 데이터 출력단자(TDO)에서 외부로 출력시킨다(S4).
이상, 도 2에 기초하여 설명한 JTAG 이용으로 셀프테스트 가능한 마이크로 컴퓨터(1)에 의하면 이하의 작용효과를 얻을 수 있다.
상기 피테스트모듈(21 ~ 24)의 테스트를 행할 때, 외부에서 JTAG 컨트롤러(14)에 테스트 커맨드를 입력하고, 이것을 스캔패스(20)를 통해서 모든 피 테스트모듈(21 ~ 24)의 스캔패스에 로드할 수 있다. 이 경우, 모든 피테스트모듈에 동일한 테스트 커맨드를 부여하는 것도, 각각에 다른 테스트 커맨드를 부여하는 것도 가능하다. 그 후, 제어단자(32)를 통해서 각 피테스트모듈(21 ~ 24)에 셀프테스트 지령신호(52)가 입력됨으로써, 피테스트모듈(21 ~ 24)은 각각의 테스트 커맨드에 따른 테스트 동작을 병렬로 행할 수 있다. 테스트 결과 데이터(56)가 개개의 스캔 레지스터(41)에 유지되며, 그후, 테스트 결과 데이터가 스캔패스(20)를 경유하여 JTAG 컨트롤러(14)에서 테스트 데이터 출력단자(TDO)에 출력된다. 이와 같이, 피테스트모듈(21 ~ 24)의 셀프테스트 동작을 병렬화할 수 있고, 마이크로 컴퓨터(1) 전체의 디바이스 테스트 시간을 단축할 수 있다. 또 피테스트모듈(21 ~ 24)로의 테스트 커맨드(53) 및 테스트 결과 데이터(56)의 입력 및 출력을 행하는 JTAG 컨트롤러(14)를 피테스트모듈(21 ~ 24)에 공통화 할 수 있으므로, 테스트를 위해 필요한 회로의 논리적·물리적인 규모의 축소에도 기여할 수 있다.
상기 테스트 제어회로(42)에 테스트패턴 발생회로(43) 및 패턴 압축회로(44)를 채용하므로, JTAG 컨트롤러(14)에서 스캔 레지스터(41)에 보내는 테스트 제어정보, 그리고 스캔 레지스터(41)에서 JTAG 컨트롤러(14)에 보내는 테스트 결과 데이터의 각 정보량을 적게 할 수 있어, 이 점에 있어서도 테스트 효율 향상에 기여할 수 있다.
상기 복수개의 피테스트모듈(21 ~ 24)의 제어단자(32)를 공통 접속하여 셀프테스트 지령신호(52)를 부여하므로, 복수의 피테스트모듈에 병렬적으로 테스트 동작을 지시하는 것은 물론이고, 그를 위한 지시 신호수도 최소한으로 억제할 수 있 다.
피테스트모듈의 하나로 캐쉬메모리(3)나 DRAM과 같은 내부메모리(6)를 포함하는 경우, 테스트에 시간이 걸리는 메모리 테스트의 효율이 향상하고, 디바이스 테스트의 효율 향상이라는 상기 효과를 최대한으로 인출할 수 있다. 로컬메모리(12)도 피테스트모듈에 포함되어 있으므로, 공통 버스(5) 경유의 테스트가 불가능한 로컬메모리에 대해서도 능률적으로 메모리 테스트를 행하는 것이 가능하게 된다.
IEEE1149.1의 규격에 준거한 순서로 신호 입출력을 행하는 JTAG 컨트롤러(14)는 바운더리 스캔에 사용된다. 바운더리 스캔에 사용되는 JTAG 컨트롤러를 디바이스 테스트를 위한 커맨드나 데이터 입출력에 유용(流用)하므로, JTAG 컨트롤러의 유효 이용, 혹은 디바이스 테스트용의 회로의 규모를 한층 축소하는 데에 도움이 된다.
도 6에는 도 1의 마이크로 컴퓨터(1)에서의 피테스트모듈(21)을 내부메모리(6), 캐쉬메모리(3) 또는 로컬메모리(12) 등의 메모리로 하는 경우가 예시된다. 회로 피테스트회로(40)는 메모리회로(400)와 결함 비트 구제회로(401)를 포함한다. 메모리회로(400)의 상세한 설명은 특히 도시하지 않지만, 예를 들면 메모리셀의 선택단자가 워드선에, 메모리셀의 데이터단자가 비트선에 접속되며, 워드선의 선택을 로 어드레스 디코더로 행하고, 비트선의 선택을 컬럼 스위치회로와 컬럼 디코더로 행하며, 그들에 의해 선택된 메모리셀은 커먼 데이터선 등에 도통되어, 데이터 판독동작에서는 커먼 데이터선에 판독된 기억정보가 메인앰프 등으로 증폭되어 외부에 출력되며, 기록동작에서는 기록 데이터가 커먼 데이터선을 통해서 메모리셀에 공급된다. 메모리셀, 비트선, 워드선 등의 결함을 구제하기 위해 용장 메모리셀, 용장 워드선 또는 용장 비트선 등이 설치되어 있다. 결함 메모리셀을 용장 메모리셀로 치환하는 경우, 예를 들면 당해 결함 메로리셀의 워드선이 선택될 때, 당해 워드선의 선택을 금지하고, 이것을 대신하여 용장 워드선을 선택시킨다. 이와 같은 결함부분의 선택을 용장의 선택으로 치환하기 위해 결함 구제회로(401)가 설치되어 있다. 결함 구제회로(401)에는 결함 어드레스를 프로그램하여 두는 것으로, 당해 프로그램된 어드레스의 억세스를 검출했을 때, 상기 결함을 용장으로 치환하는 제어를 행한다. 그와 같은 결함 어드레스를 프로그램하기 위해서는 전기 퓨즈를 사용하는 것도 가능하지만, 여기서는 전기적으로 기록 가능한 불휘발성 기억소자를 사용한다. 예를 들면, 플래쉬 메모리에 사용되는 컨트롤 게이트, 플로팅 게이트, 소스 및 드레인을 가지는 메모리셀 트랜지스터를 채용할 수 있다. 이와 같은 불휘발성 메모리셀에 대한 기록 제어는 기록 제어신호(402)에 의해 행할 수 있다.
도 7에는 도 6의 마이크로 컴퓨터에 대한 테스트 제어 시퀀스의 일예를 나타낸다.
먼저, 스캔패스(20)를 통해서 피테스트모듈(21 ~ 24)의 각 스캔 레지스터(41)에 테스트 커맨드를 세트한다. 특히 메모리 모듈로 되는 피테스트모듈(21)에 대해서는 결함 비트의 위치를 특정 가능한 각종 매칭 테스트를 실시시킬 수 있는 테스트 커맨드를 부여한다(S10). 다음에, 셀프테스트 개시 커맨 드를 명령 레지스터(64)에 세트한다. 명령 디코더(66)는 셀프테스트 개시 커맨드를 디코드하여 각 피테스트모듈(21 ~ 24)에 셀프테스트 지령신호(52)를 공급한다(S11). 각 피테스트모듈(21 ~ 24)은 스캔 레지스터(41)에 세트된 테스트 커맨드에 따른 내용으로 셀프테스트를 병렬적으로 개시한다. 테스트 동작에 의해 얻어진 데이터는 패턴 압축회로(44)에서 압축되어, 테스트패턴 발생회로(43)에서 출력되는 테스트동작 종료신호가 이네이블로 되는 것을 조건으로, 압축된 테스트 결과 데이터가 대응하는 스캔 레지스터(41)에 로드된다(S12).
다음에, 테스트모드 셀렉트단자(TMS)의 상태를 변화시켜 스캔 레지스터의 데이터를 스캔패스에서 순차 데이터 레지스터(65)에 시리얼 입력시키고, 시리얼 입력된 데이터를 시프트 레지스터(60), 멀티플렉서(62)를 경유시켜 테스트 데이터 출력단자(TDO)에서 외부로 출력시킨다. 이때, 메모리모듈(21)에 결함이 있으면, 지적된 결함 어드레스를 기록 제어신호(402)에 의해 결함 비트 구제회로(401)에 프로그램한다(S13). 또한, 그 결함 구제가 유효한지를 검증하기 위해, 재차 피테스트모듈(21 ~ 24)의 각 스캔 레지스터(41)에 대한 테스트 커맨드의 세트(S14), 셀프테스트 개시 커맨드를 세트하여 각 피테스트모듈(21 ~ 24)에 대한 셀프테스트 지령(S15), 각 피테스트모듈(21 ~ 24)에 의한 테스트 커맨드에 따른 병렬적인 셀프테스트(S16), 테스트 결과 데이터의 외부출력(S17)을 행한다.
이상과 같이, 결함 구제를 전기적으로 기록 가능한 불휘발성 메모리셀을 사용하여 행할 수 있으면, 마이크로 컴퓨터(1)의 테스트로 디바이스 테스트를 행하며, 이것에 의해 결함이 검출되었을 때는 그대로 재기록 제어신호(402)를 제어하여 결함 구제 프로그램의 처리까지 디바이스 테스트의 일환으로 행할 수 있다.
도 8에는 스캔패스를 2계통으로 나눈 마이크로 컴퓨터의 일예를 나타낸다. 2계통으로 나눈 스캔패스는 20A, 20B로 나타낸다. 스캔패스(20A)에는 피테스트모듈(21 ~ 23)이 접속되며, 스캔패스(20B)에는 피테스트모듈(24 ~ 26)이 접속되어 있다. 이것에 따라 데이터 레지스터도 각 스캔패스(20A, 20B)마다 65A, 65B로 하여 설치되어 있다. 스캔패스를 복수계통으로 하면, 스캔패스를 거치는 상기 테스트 커맨드나 테스트 결과 데이터의 전송시간을 더욱 짧게 하는 것이 가능하게 된다. 그외의 구성은 도 1과 동일하므로 그 상세한 설명은 생략한다.
도 9에는 스캔 레지스터를 CPU에 의해 억세스 가능하게 한 마이크로 컴퓨터를 나타낸다. 도 9에서 피테스트모듈(21)의 스캔 레지스터(41)는 내부버스(5)를 통해서 CPU(2)에서 억세스 가능하게 되어 있다. 이 구성에 의하면, 스캔 레지스터(41)는 CPU(2)의 어드레스 공간에 배치되게 되며, CPU(2)가 테스트 커맨드를 발행하여 피테스트모듈(21)을 셀프테스트하는 것이 가능하게 된다. 이와 같은 구성의 경우, 디바이스 테스트에만 이용되는 스캔 레지스터(41)가 CPU(2)의 메모리공간의 일부를 점유하게 된다는 불이익이 있는 것에 주의하지 않으면 안된다. 따라서, 이 구성은 시스템에 실장한 후의 경시적 변화에 의한 고장검출을 특히 행하지 않으면 안된다는 요청이 있는 경우에 적용될 것이다.
또, 도 9의 예에서는 피테스트회로(40)에 공급되는 테스트용 데이터는 모두가 테스트패턴 발생회로(43)에서 출력되지 않으면 안된다는 것을 의미하지 않고, 버스(5) 혹은 그밖의 피테스트모듈에서 공급되어도 된다. 이때, 그것을 셀렉터(403)로 선택하여 셀프테스트에 이용하도록 하면 된다. 셀렉터(403)에 대한 선택제어는 스캔 레지스터(41)에 로드된 테스트 커맨드에 따라 행하면 된다.
다음에, 상술의 마이크로 컴퓨터(1)의 설계를 용이화한다는 관점에서, 상술한 회로모듈(21)의 설계 데이터 혹은 마이크로 컴퓨터(1) 그차제의 설계 데이터를 소위 IP 모듈로서 제공하는 것에 관해서 설명한다.
IP 모듈로서 제공하는 회로모듈 데이터는, 예를 들면 도 1의 피테스트모듈을 특정하는 데이터이며, 테스트 입력단자(30)와, 테스트 출력단자(31)와 테스트 제어단자(32)와, 정규 인터페이스단자와, 상기 정규 인터페이스단자에 접속된 피테스트회로(40)와, 상기 테스트 입력단자(30)에서 정보를 입력하여 상기 테스트 출력단자(31)에 정보를 출력하는 스캔 레지스터(41)와, 상기 피테스트회로(40)에 대한 테스트의 개시를 상기 제어단자(32)로부터 받아, 상기 스캔 레지스터(41)의 테스트 커맨드를 사용하여 상기 테스트를 행하며, 테스트 결과 데이터를 스캔 레지스터에 공급하는 테스트 제어회로(42)를 상기 반도체칩에 형성하기 위한 도형 패턴 데이터 혹은 HDL이나 RTL등에 의한 기능 기술 데이터를 포함한다. 도형 패턴 데이터는 마스크 패턴 데이터 혹은 전자선 묘화 데이터 등이다. 기능 기술 데이터는 소위 프로그램 데이터이며, 소정의 설계툴로 판독하는 것에 의해 심볼표시로 회로 등을 특정할 수 있다.
또한, IP 모듈로서 제공하는 회로모듈 데이터는, 예를 들면 도 1의 피테스트회로(40)와 테스트 제어회로(42)를 다른 회로모듈 데이터로서 제공하는 것이라도 된다. 이 경우, 복수의 피테스트회로(40)의 회로모듈 데이터는 각각이 테스트 제어 회로(42)와의 접속단자를 가지는 것으로, 테스트 제어회로(42)의 회로모듈 데이터를 공통화할 수 있다. 이와 같은 제공 형태를 취하는 것에 의해, 필요에 따라 피테스트회로(40)에 테스트 제어회로(42)를 조합하는 것이 가능하게 되며, 또 제공하는 IP 모듈 데이터의 데이터량을 삭감하는 것이 가능하게 된다.
또, IP 모듈의 규모는 도 1에 예시되는 마이크로 컴퓨터(1)와 같은 LSI 레벨이라도 된다. 이때, 상기 회로모듈 데이터를 피테스트회로가 다른 복수의 회로모듈에 대해서 가진다. 또한, 상기 복수의 회로모듈이 형성되는 반도체칩 상에, 각각의 회로모듈에 대해, 한쪽의 회로모듈의 테스트 출력단자(31)를 다른쪽의 회로모듈의 테스트 입력단자(30)에 결합하여 테스트 신호 체인을 구성하는 테스트 패스(20)를 형성하기 위한 도형 패턴 데이터 혹은 기능 기술 데이터로서의 테스트 패스 데이터를 가진다. 또, 상기 테스트 커맨드를 외부에서 상기 스캔 레지스터(41)에 상기 테스트 패스(20)를 통해서 공급하며, 상기 테스트 결과 데이터를 상기 스캔 레지스터(41)에서 상기 테스트 패스(20)를 통해서 외부로 출력하는 JTAG 컨트롤러(14)를 상기 반도체칩에 형성하기 위한 도형 패턴 데이터 혹은 기능 기술 데이터로서의 테스트 인터페이스회로 정보를 더 포함하는 것이 된다.
그들 IP 모듈의 데이터는 도 10에 예시되는 바와 같이, 반도체칩에 형성될 집적회로를 설계툴과 같은 컴퓨터(70)를 사용하여 설계하기 위한 데이터로서, 상기 컴퓨터에 의해 판독 가능하게 CD-ROM, DVD- ROM, 자기테이프 등의 기억매체(71)에 기억되어 제공된다. 예를 들어 도 1의 피테스트모듈(21)에 대응되는 하드 IP 모듈의 데이터는 상기 피테스트모듈(21)을 구성하기 위한 마스크 패턴 데이터(D1), 그 피테스트모듈(21)의 기능 기술 데이터(D2), 및 당해 피테스트모듈(21)의 IP 모듈의 데이터를 적용하여 LSI를 설계했을 때, 그밖의 모듈과의 관계를 고려한 시뮬레이션을 가능하게 하거나 하기 위한 검증용 데이터(D3)를 가진다.
이상 본 발명자에 의해 행해진 발명을 실시형태에 기초하여 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예를 들면, 반도체 집적회로에 내장되는 회로모듈의 종류는 상기에 한정되지 않고 적절하게 변경 가능하다. 또, 반도체 집적회로는 마이크로 컴퓨터에 한정되지 않고, 프린터 제어용, 통신 제어용, 디스크드라이버 제어용등의 시스템 온 칩된 시스템 LSI라도 된다. 또, 테스트 인터페이스회로는 테스트모드 셀렉트단자(TMS)의 신호를 상태 천이 지령으로서 이용하는 시리얼 입출력회로로서의 JTAG 준거의 회로에 한정되지 않고, 그외의 인터페이스형식의 회로를 채용해도 된다.
본원에서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 다음과 같다.
즉, 본 발명에 관한 반도체 집적회로에 의하면, 복수개의 회로모듈을 테스트하는 데에 외부에서 공급될 테스트 데이터 및 외부에 출력될 테스트 결과 데이터의 양을 줄일 수 있고, 더욱이 상기 복수개의 회로모듈의 테스트 시간을 단축할 수 있다.
또, 복수개의 회로모듈을 테스트하기 위해 필요한 테스트 회로의 규모를 극 력 작게 할 수 있다.
집적회로의 설계 데이터를 저장한 본 발명에 관한 컴퓨터 판독 가능한 기록매체에 의하면, 테스트 시간의 단축 및 테스트 회로의 규모의 축소를 실현하는 반도체 집적회로의 설계를 용이화할 수 있다.

Claims (23)

  1. 테스트 입력단자, 테스트 출력단자 및 테스트 제어단자를 갖는 복수개의 회로모듈과,
    한쪽의 회로모듈의 테스트 출력단자 및 다른쪽의 회로모듈의 테스트 입력단자에 접속하여 테스트 신호 체인을 형성하는 테스트 경로와,
    상기 테스트 경로에 접속된 테스트 인터페이스회로를 1개의 반도체칩에 가지고,
    상기 각 회로모듈은 피(被)테스트회로, 테스트 레지스터회로 및 테스트 제어회로를 가지며,
    상기 테스트 레지스터회로는 상기 테스트 입력단자 및 테스트 출력단자를 통해서 상기 테스트 경로에 접속되고, 상기 테스트 제어회로와의 사이에서 입출력이 가능하게 되며,
    상기 테스트 제어회로는, 상기 테스트 제어단자로부터 각 피테스트회로에 대한 테스트의 개시를 받아, 상기 테스트 레지스터회로에서 출력된 테스트 제어정보를 사용하여 테스트를 행하고, 상기 테스트 레지스터회로에 테스트 결과의 정보를 공급하며,
    상기 각 테스트 제어회로는 테스트 패턴 생성회로 및 압축회로를 갖고,
    상시 테스트 패턴 생성회로는 상기 테스트 레지스터회로에 입력된 상기 테스트 제어정보에 기인하여 상기 피테스트회로의 테스트 패턴을 생성하고,
    상기 테스트 인터페이스 회로는,
    외부단자로서 클록단자와,
    모드단자와,
    데이터 입력단자와,
    데이터 출력단자를 가지며,
    상기 모드 단자를 통하여 제1 동작모드가 지정되었을 때, 상기 데이터 입력단자에 공급되는 정보를 받고, 받은 정보를 상기 테스트 경로에 대하여 공급하고,
    상기 모드단자를 통하여 제2동작모드가 지정되었을 때, 상기 데이터 입력단자에 공급되는 정보를 받고, 받은 정보를 디코드하여 상기 데이터 제어단자에 대하여 제어신호를 출력하고,
    상기 모드단자를 통하여 제3동작모드가 지정되었을 때, 상기 테스트 경로를 통하여 각 테스트 레지스터회로의 정보를 받아서, 상기 데이터 출력단자로부터 외부에 대하여 출력하는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 압축회로는 상기 피테스트회로의 동작결과를 압축하여 테스트 결과의 정보를 발생하고, 상기 테스트 레지스터 회로에 공급하는 것을 특징으로 하는 반도체 집적회로.
  3. 제 2 항에 있어서,
    상기 테스트 레지스터회로는 상기 테스트 입력단자에 접속된 시리얼 입력단자, 상기 테스트 출력단자에 접속된 시리얼 출력단자, 상기 테스트 패턴 생성회로에 접속된 패러렐(parallel) 출력단자, 상기 압축회로에 접속된 패러렐 입력단자를 포함하는 복수 비트로 구성된 시프트 레지스터를 포함하는 것을 특징으로 하는 반도체 집적회로.
  4. 제 1 항에 있어서,
    상기 각 회로모듈의 테스트 제어단자는, 공통으로 접속되어, 상기 테스트 인터페이스회로에 접속되는 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서,
    상기 테스트 경로는 상기 테스트 인터페이스회로를 기점으로 상기 복수개의 테스트 레지스터회로에 직렬로 접속되어, 상기 테스트 인터페이스회로에 귀환하는 스캔 경로를 구성하는 것을 특징으로 하는 반도체 집적회로.
  6. 제 5 항에 있어서,
    상기 테스트 경로는 상기 테스트 레지스터회로를 직렬로 접속한 경로를 복수개 포함하여 이루어지는 것을 특징으로 하는 반도체 집적회로.
  7. 삭제
  8. 제 7 항에 있어서,
    상기 테스트 인터페이스회로는 IEEE 1149.1의 규격에 준거한 순서로 신호 입출력을 제어하는 것을 특징으로 반도체 집적회로.
  9. 제 1 항에 있어서,
    상기 테스트 제어정보는 각 테스트 동작의 내용을 지시하기 위한 테스트 커맨드인 것을 특징으로 하는 반도체 집적회로.
  10. 제 1 항에 있어서,
    상기 복수개의 회로모듈의 하나는 캐쉬메모리인 것을 특징으로 하는 반도체 집적회로.
  11. 제 1 항에 있어서,
    상기 복수개의 회로모듈의 하나는 다이내믹·랜덤·억세스·메모리인 것을 특징으로 하는 반도체 집적회로.
  12. 제 1 항에 있어서,
    상기 복수개의 회로모듈은 공통 버스에 접속된 제 1의 회로모듈과, 상기 제 1의 회로모듈에 접속되어 상기 공통 버스와는 비접속의 제 2의 회로모듈을 포함하여 이루어지는 것을 특징으로 하는 반도체 집적회로.
  13. 제 12 항에 있어서,
    상기 제 2의 회로모듈은 로컬메모리인 것을 특징으로 하는 반도체 집적회로.
  14. 테스트 입력단자, 테스트 출력단자, 테스트 제어단자, 정규 인터페이스단자, 및 상기 정규 인터페이스단자에 접속된 피(被)테스트회로와, 상기 테스트 입력단자에서 정보를 입력하여 상기 테스트 출력단자에 정보를 출력하는 테스트 레지스터회로와, 상기 제어단자로부터 상기 피테스트회로로의 테스트의 개시신호를 받아, 상기 테스트 레지스터회로로부터 출력된 테스트 제어정보를 사용하여 테스트를 실행하며, 테스트 결과의 정보를 상기 테스트 레지스터회로에 공급하기 위한 테스트 제어회로를 가지며,
    상기 테스트 제어회로는, 테스트 레지스터회로에 입력되는 테스트 제어정보에 기초하여 각 피테스트회로에 대한 테스트 패턴을 생성하는 테스트패턴생성회로와, 상기 피테스트회로의 동작결과를 압축하여 상기 테스트 결과의 정보를 생성하여, 상기 테스트 레지스터회로에 공급하는 압축회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
  15. 제 14 항에 있어서,
    상기 테스트 레지스터회로는 상기 테스트 입력단자에 접속된 시리얼 입력단자, 상기 테스트 출력단자에 접속된 시리얼 출력단자, 상기 테스트 패턴 발생회로에 접속된 패러렐 출력단자, 상기 압축회로에 접속된 패러렐 입력단자를 포함하는 복수 비트의 시프트 레지스터인 것을 특징으로 하는 반도체 집적회로.
  16. 제 15 항에 있어서,
    상기 회로모듈은 캐쉬메모리인 것을 특징으로 하는 반도체 집적회로.
  17. 제 15 항에 있어서,
    상기 회로모듈은 다이내믹·랜덤·억세스·메모리인 것을 특징으로 하는 반도체 집적회로.
  18. 제 14 항의 회로모듈 데이터를 피(被)테스트회로가 다른 복수의 회로모듈에 대해서 각각 포함하는 것과 동시에,
    상기 복수의 회로모듈이 형성되는 반도체 칩상에, 한쪽의 회로모듈의 테스트 출력단자와 다른쪽의 회로모듈의 테스트 입력단자에 접속되는 테스트 신호 체인을 구성하는 테스트 경로를 구성하기 위한 도형 패턴 데이터 또는 기능 기술 데이터로서의 테스트 경로 데이터를 컴퓨터 판독 가능하게 포함하는 것을 특징으로 하는 반도체 집적회로.
  19. 제 18 항에 있어서,
    상기 테스트 경로를 통해서 외부에서 상기 테스트 레지스터회로에 상기 테스트 제어정보를 공급하고, 상기 테스트 경로를 통해서 상기 테스트 레지스터회로에서 외부로 상기 테스트 결과의 정보를 출력하기 위한 테스트 인터페이스회로를 상기 반도체칩에 형성하기 위한 도형 패턴 데이터 혹은 기능 기술 데이터로서 정의하는 테스트 인터페이스회로 정보를 더 포함하는 것을 특징으로 하는 반도체 집적회로.
  20. 테스트 입력단자, 테스트 출력단자, 테스트 제어단자, 각 피(被)테스트 회로에 접속되는 통상 인터페이스 단자, 및 상기 테스트 입력단자에서 정보를 입력하여 상기 테스트 출력단자에 해당 정보를 출력하는 테스트 레지스터회로와, 상기 피테스트회로에 대한 테스트 개시신호를 상기 제어단자로부터 받아, 상기 테스트 레지스터회로로부터 출력된 테스트 제어정보를 사용하여 테스트를 실행하며, 테스트 결과의 정보를 테스트 레지스터회로에 공급하는 테스트 제어회로를 포함하고,
    상기 테스트 제어회로는 테스트패턴 생성회로 및 압축회로를 포함하고, 상기 테스트패턴 발생회로는 상기 테스트 레지스터회로에 입력된 테스트 제어정보에 기초하여 각 피테스트회로에 대한 테스트 패턴을 생성하고, 상기 압축회로는 상기 피테스트회로의 동작결과를 압축하여 상기 테스트 결과의 정보를 생성하여, 상기 테스트 레지스터회로에 공급하는 것을 특징으로 하는 반도체 집적회로.
  21. 테스트 입력단자, 테스트 출력단자, 테스트 제어단자, 피(被)테스트회로에 접속되는 통상 인터페이스단자, 상기 테스트 입력단자에서 정보를 입력하여 상기 테스트 출력회로에 정보를 출력하기위한 테스트 레지스터회로, 및 상기 피테스트회로에 테스트를 실행하기 위한 개시신호를 상기 테스트 제어단자로부터 받아, 상기 테스트 레지스터회로의 테스트 제어정보를 사용하여 테스트를 실행하고, 테스트 결과 정보를 상기 테스트 레지스터회로에 공급하는 테스트 제어회로를 포함하고,
    상기 테스트 제어회로는, 테스트 패턴 생성회로 및 압축회로를 포함하고, 상기 테스트 패턴 발생회로는 상기 테스트 레지스터 회로에 입력되는 테스트 제어정보에 기초하여 각 피테스트 회로에 대한 테스트 패턴을 생성하고, 상기 압축회로는 상기 피테스트 회로의 동작의 효과를 압축하여 테스트 결과 정보를 생성하고, 상기 테스트 레지스터 회로에 공급하는 것을 특징으로 하는 반도체 집적회로.
  22. 테스트 입력단자, 테스트 출력단자, 테스트 제어단자, 각 피(被)테스트 회로에 접속된 통상 인터페이스 단자, 상기 테스트 입력단자에서 정보를 입력하여 상기 테스트 출력단자에서 상기 정보를 출력하는 테스트 레지스터회로, 및 상기 테스트 제어단자에서 상기 피테스트회로의 테스트 개시신호를 받아, 상기 테스트 레지스터회로에서 출력된 테스트 제어정보를 사용하여 상기 테스트를 실행하고, 상기 테스트 레지스터회로에 테스트 결과 정보를 공급하는 테스트 제어회로를 포함하고,
    상기 테스트 제어회로는, 테스트 패턴 생성회로 및 압축회로를 가지며, 상기 테스트 패턴 발생회로는 상기 테스트 레지스터 회로에 입력되는 테스트 제어정보에 기초하여 각 피테스트 회로에 대한 테스트 패턴을 생성하고, 상기 압축회로는 상기 피테스트 회로의 동작의 효과를 압축하여 테스트 결과 정보를 생성하고, 상기 테스트 레지스터 회로에 공급하는 것을 특징으로 하는 반도체 집적회로.
  23. 삭제
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