CN1941192A - 具有串行输入/输出接口的多端口存储装置 - Google Patents

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CN1941192A CNA2006101317207A CN200610131720A CN1941192A CN 1941192 A CN1941192 A CN 1941192A CN A2006101317207 A CNA2006101317207 A CN A2006101317207A CN 200610131720 A CN200610131720 A CN 200610131720A CN 1941192 A CN1941192 A CN 1941192A
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Abstract

本发明提供一种多端口存储装置，其包括：位于该多端口存储装置之中心区域的多个端口，其中每个端口用于执行与对应外部装置的数据通信；多个存储库，其基于该多个端口以行方向配置于该多端口存储装置的上方区域及下方区域；以及第一全域I/O数据总线及第二全域I/O数据总线，其以该行方向配置于所述存储库与所述端口之间，其每一个用于独立地执行在所述存储库与所述端口之间的数据传输。

Description

具有串行输入/输出接口的多端口存储装置
技术领域
本发明涉及一种半导体存储装置，更具体地，涉及一种具有串行输入/输出(I/O)接口的多端口存储装置，其用于处理与外部装置的多个同时操作。
背景技术
通常，包括随机存取存储器(RAM)的大多数存储装置具有拥有多个输入/输出管脚组的单端口。即，提供单端口以用于在存储装置与外部芯片组之间的数据交换。具有单端口的这种存储装置使用并行输入/输出(I/O)接口以经由连接至多个输入/输出(I/O)管脚的信号线来同时传输多位数据。存储装置经由多个I/O管脚与外部装置并行地交换数据。
I/O接口是用于通过信号线来连接具有不同功能的元件装置以及精确地传输传输/接收数据的电气及机械配置。以下所描述的I/O接口必须具有相同精确度。信号线为用于传输地址信号、数据信号以及控制信号的总线。以下所描述的信号线将被称作总线。
并行I/O接口具有高的数据处理效率(速度)，因为其可经由多个总线同时传输多位数据。因此，并行I/O接口广泛用于需要高速的短距离传输。然而，在并行I/O接口中，用于传输I/O数据的总线数目增加。结果，随着距离增加，制造成本增加。归因于单端口的限制，多个存储装置被独立地配置，以便根据多媒体系统的硬件来支持各种多媒体功能。在进行用于特定功能的操作时，不能同时进行用于另一功能的操作。
考虑到并行I/O接口的缺陷，已做出许多将并行I/O接口改变成串行I/O接口的尝试。而且，考虑到与具有其他串行I/O接口的装置的相容扩展，需要对半导体存储装置的I/O环境中的串行I/O接口进行改变。此外，用于音频及视频的电气设备装置被嵌入在诸如高清晰度电视(HDTV)及液晶显示器(LCD)TV的显示装置中。因为这些电气设备装置需要独立的数据处理，所以需要使用多个端口的具有串行I/O接口的多端口存储装置。
具有串行I/O接口的传统的多端口存储装置包括：处理器，其用于处理串行I/O信号；以及DRAM核心，其用于执行并行低速操作。在相同晶片即单芯片上实现该处理器及该DRAM核心。
图1为传统的单端口存储装置的方框图。为了阐释的便利，说明作为单端口存储装置的传统的x16 512M DRAM装置。
x16 512M DRAM装置包括多个存储单元、第一存储库(bank)BANK0至第四存储库BANK3、单端口PORT、及多个全域(global)输入/输出(I/O)数据总线GIO。多个存储单元以具有矩阵形式的多个N×M存储单元配置，M及N为正整数。第一存储库BANK0至第四存储库BANK3包括行/列解码器，其用于由行线及列线来选择特定存储单元。单端口PORT控制自第一存储库BANK0至第四存储库BANK3输入的或输出至第一存储库BANK0至第四存储库BANK3的信号。全域I/O数据总线GIO在单端口与存储库之间、以及在单端口与输入/输出(I/O)管脚之间传送信号。参看图1，全域I/O数据总线GIO包括控制总线、15个地址总线及16个数据总线。
如以上所描述，单端口存储装置仅包括具有多个I/O管脚组的单端口，以用于经由外部芯片组在单端口存储装置与外部装置之间传送数据信号。
说明从存储库传送信号至外部装置的过程。经由16个数据总线从第一存储库BANK0至第四存储库BANK3输出的信号经由单端口PORT通过外部芯片组并行传送至外部装置。
描述自外部装置传送信号至存储库的过程。经由外部芯片组自外部装置并行输出的信号被传送至单端口PORT，且接着经由16个数据总线传送至第一存储库BANK0至第四存储库BANK3。在提供于存储库内的控制元件(例如，解码器及驱动器)的控制下，所传送信号被传送至存储单元。
同时，自第一存储库BANK0至第四存储库BANK3传送至外部装置的信号包括地址及命令以及数据信号。地址及命令经由除了16个数据总线之外的额外输入/输出地址及命令管脚从外部装置并行传送至单端口PORT。传送至单端口PORT的命令经由单一控制总线被输入到存储库，被传送至单端口PORT的地址经由15个地址总线输入到存储库。
然而，在单端口存储装置中，难以实现各种多媒体功能，因为单端口存储装置仅使用一个端口。为了在单端口存储装置中实现各种多媒体功能，每一个DRAM装置必须彼此独立构成以使得执行其唯一功能。当DRAM装置彼此独立构成时，难以基于存取次数在存储装置之间分配合适的存储量。结果，对整个存储装置的密度的利用效率降低。
发明内容
因此，本发明的目的是提供一种能够与具有用于独立数据处理的应用的外部装置进行多个同时操作的多端口存储装置。
根据本发明的一个方面，提供一种多端口存储装置，其包括：位于该多端口存储装置之中心区域的多个端口，其中每一个端口用于执行与对应外部装置的数据通信；多个存储库，其基于多个端口以行方向配置于多端口存储装置的上方区域及下方区域；以及第一全域I/O数据总线及第二全域I/O数据总线，其以行方向配置于存储库与端口之间，其每一个用于独立执行在存储库与端口之间的数据传输。
根据本发明的另一个方面，提供一种多端口存储装置，其包括：位于该多端口存储装置之中心区域的多个端口，其中每一个端口用于执行与对应外部装置的串行数据通信；多个存储库，其基于多个端口以行方向配置于多端口存储装置的上方区域及下方区域，以用于执行与多个端口的并行数据通信；以及多个存储库控制元件，每一个存储库控制元件配置到存储库的对应一个且控制在对应存储库与端口之间的数据传输。
附图说明
结合附图，从优选实施例的下述说明中，本发明的上述和其它目的、特性将变得更加清楚，附图中：
图1为传统的单端口存储装置的方框图；
图2为根据本发明实施例的多端口存储装置的方框图；
图3为图2中所说明的第一存储库的详细方框图；
图4为图2中所说明的第一端口的详细方框图；
图5A至图5F为输入到图4中所示的第一端口的输入信号的帧(frame)形式；
图6为图2中所示的第一存储库控制元件的电路示意图；
图7为图6中所示的存储库选择元件的电路示意图；
图8为图6中所示的状态机元件(state machine unit)的电路示意图；
图9为图6中所示的并行化器(parallelizer)的电路示意图；
图10为图6中所示的串行化器(serializer)的电路示意图；
图11为图6中所示的端口选择元件的方框图；
图12为说明从端口到存储库的信号输入路径的信号示意图；以及
图13为说明从存储库到端口的信号输出路径的信号示意图。
【主要元件符号说明】
10存储单元阵列
11行解码器
12列解码器
13写入驱动器
14数据总线感测放大器
41接收元件
42传输元件
61并行化器
62串行化器
63状态机元件
64输入信号状态鉴别元件
65存储库选择元件
66端口选择元件
411并行化器
412命令产生元件
413存储库地址产生元件
414存储库地址输出元件
415输入有效数据输出元件
421串行化器
422输出有效数据输入元件
611储存元件
612对齐器
621储存元件
631命令产生元件
632输入数据选通产生元件
633行地址产生元件
634列地址产生元件
635读取数据管道控制器
636数据输出控制器
ACT内部作用中信号
ADD/CON地址/命令信号
AND1与门
AND2与门
AND3与门
AND4与门
BANK0第一存储库
BANK1第二存储库
BANK2第三存储库
BANK3第四存储库
BANK4第五存储库
BANK5第六存储库
BANK6第七存储库
BANK7第八存储库
BC0第一存储库控制元件
BC1第二存储库控制元件
BC2第三存储库控制元件
BC3第四存储库控制元件
BC4第五存储库控制元件
BC5第六存储库控制元件
BC6第七存储库控制元件
BC7第八存储库控制元件
BK0_P<0:3>4位存储库选择信号群组
B0_RX<0:15>16位信号群组
B0_RX<0:17>18位存储库有效数据信号群组
B0_RX<1>第一存储库有效数据信号
B0_RX<16>第17存储库有效数据信号
B0_RX<17>第18存储库有效数据信号/最高有效位
BRX_P<0:3>4位端口选择信号群组
DEMUX解多工器
DO<0:15>16位输出数据信号群组
DO<0:15>_B0、DO<0:15>_B1 16位输出数据信号群组
DRVEN_P<0:3>驱动使能信号群组
DSTROBE16<0:3>输入数据选通信号
DSTROBE64输入数据选通信号
GIO_IN第二全域I/O数据总线
GIO_OUT第一全域I/O数据总线
LIO_BIN第二局域I/O数据总线
LIO_P1第三局域I/O数据总线
MUX1-MUX18多工器
OR1或门
PCG内部非作用状态
Pi_BK<0:7>8位端口/存储库选择信号群组
Pi_DATA<0:15>有效数据信号群组
Pi_RX<0:17>18位输入有效数据信号群组
PINSTROBE管道输入选通信号
PORT端口
PORT0第一端口
PORT1第二端口
PORT2第三端口
PORT3第四端口
P0_BK<0:7>8位端口/存储库选择信号群组
P0_DATA<0:15>16位输出有效数据信号群组
P0_RX<0>第一输入有效数据信号
POUT<0:3>管道输出控制信号群组
READ内部读取命令信号
RX接收垫
TX传输垫
WRITE内部写入命令信号
XADD<0:m>行地址群组
YADD<0:n>列地址群组
具体实施方式
在下文中，将参考附图详细描述根据本发明例示性实施例的具有串行输入/输出(I/O)接口的多端口存储装置。
图2为根据本发明实施例的多端口存储装置的方框图。为了阐释的便利，说明具有4个端口及8个存储库的多端口存储装置。特别地，假设多端口存储装置具有16位数据帧(frame)且执行64位预取操作。
多端口存储装置包括第一端口PORT0至第四端口PORT3，第一存储库BANK0至第八存储库BANK7，第一全域输入/输出(I/O)数据总线GIO_OUT及第二全域输入/输出(I/O)数据总线GIO_IN，以及第一存储库控制元件BC0至第八存储库控制元件BC7。
位于多端口存储装置中心处的第一端口PORT0至第四端口PORT3的每一个都以行方向配置，且彼此独立地执行与其自己的外部装置的串行数据通信。第一存储库BANK0至第八存储库BANK7基于第一端口PORT0至第四端口PORT3划分成上方存储库BANK0至BANK3及下方存储库BANK4至BANK7，且以行方向配置。
第一全域I/O总线GIO_OUT以行方向配置于上方存储库BANK0至BANK3与第一端口PORT0至第四端口PORT3之间，且并行传输输出数据。第二全域I/O总线GIO_IN以行方向配置于下方存储库BANK4至BANK7与第一端口PORT0至第四端口PORT3之间，且并行传输输入数据。
第一存储库控制元件BC0至第八存储库控制元件BC7控制第一全域I/O总线GIO_OUT及第二全域I/O总线GIO_IN与第一存储库BANK0至第八存储库BANK7之间的信号传输。
图3为图2中所说明的第一存储库BANK0的详细方框图。其他存储库BANK1至BANK7具有与第一存储库BANK0的结构相同的结构。
第一存储库BANK0包括存储单元阵列10、行解码器11及列解码器12、写入驱动器(W/D)13、数据总线感测放大器(DBSA)14及均衡器(未图示)。
存储单元阵列10包括以N×M矩阵形式配置的多个存储单元MC，M及N为正整数。行解码器11及列解码器12的每一个以行及列选择存储单元MC的一个。
具有此构造的第一存储库BANK0至第八存储库BANK7基于第一端口PORT0至第四端口PORT3将多端口存储装置划分成两部分，以致上方存储库BANK0至BANK3与下方存储库BANK4至BANK7对称地位于行方向。
图4为图2中所说明的第一端口PORT0的电路示意图。位于多端口存储装置中心的每一个端口PORT0至PORT3连接至第一全域I/O数据总线GIO_OUT及第二全域I/O数据总线GIO_IN从而独立地存取所有存储库。其他端口PORT1至PORT3具有与第一端口PORT0的结构相同的结构，且因此，第一端口PORT0作为例子被阐释。
参看图4，第一端口PORT0包括接收元件41及传输元件42。接收元件41经由接收垫(pad)RX接收自外部装置输入的信号(下文中称作“输入信号”)，且传输元件42经由传输垫TX输出自第一存储库至第八存储库输出的输出信号(下文中称作“输出信号”)。接收元件41及传输元件42独立地操作，使得同时传送输入信号及输出信号。
详言之，接收元件41解串行化(deserialize)经由接收垫RX自外部装置串行输入的20位输入信号，以转换且输出被解串行化的输入信号作为有效用于操作DRAM装置的26位有效信号。此处，26位有效信号包括8位端口/存储库选择信号群组P0_BK<0:7>及18位输入有效数据信号群组P0_RX<0:17>。18位输入有效数据信号群组P0_RX<0:17>包括命令标志(flag)信号、行地址选通/数据遮蔽(mask)(RAS/DM)信号及16位命令/地址/数据信号。此处，16位命令/地址/数据信号可为地址、命令或数据信号。
图5A至图5F为输入至图4中所示的第一端口的输入信号的帧形式。图5A为基本帧形式，图5B为写入命令帧形式，图5C为写入数据帧形式，图5D为读取命令帧形式，图5E为读取数据帧形式，且图5F为命令帧形式。
作为一个例子，详细描述图5B及图5C中所示的写入命令帧及写入数据帧。
参看图5B，写入命令帧为自外部装置输入的20位串行化信号的单位(unit)。20位串行化信号中的第18及第19位PHY对应于物理链路编码位，第17位CMD意味着命令起始点，第16位ACT意味着内部作用状态、第15位WT对应于内部写入命令，且第14位PCG意味着内部非作用状态。举例而言，在正常写入操作期间，第17至第14位变成“1010”。在自动预充电写入操作期间，第17至第14位变成“1011”。第13至第10位UDM用作经由四个时脉施加的写入数据的高字节写入数据遮蔽信号，第9至第6位BANK意味着在写入操作期间被写入的存储库数据，且第5至第0位COLUMN ADDRESS意味着列地址。
参看图5C，写入数据帧为输入图5B中所示的写入命令帧之后经由四个时脉施加的16位写入数据。此处，第17位CMD变成逻辑电平“低”，第16位LDM用作写入数据之低字节写入数据遮蔽信号，且第15至第8位UPPER BYTE与第7至第0位LOWER BYTE的每一个分别意味着写入数据的高字节及低字节。
参看图4至图5F，描述接收元件41及传输元件42的详细构造。
接收元件41包括并行化器411、命令产生元件412、存储库地址产生元件413、存储库地址输出元件414及输入有效数据输出元件415。
并行化器411解串行化经由接收垫RX自外部装置串行输入的20位输入信号(一帧)，且输出被解串行化的输入信号作为20位并行信号。
命令产生元件412通过使用自并行化器411输出的20位并行信号的第17位CMD来确定20位并行信号的操作。亦即，若图5B中所示的写入命令帧的第17位CMD为逻辑电平“低”，则命令产生元件412确定20位并行信号执行写入操作；且若第17位CMD为逻辑电平“高”，则命令产生元件412确定20位并行信号执行读取操作。此外，命令产生元件412输出用作为20位并行信号之存储库数据的存储库信息位。此处，存储库信息位的数目为3，因为存储库的数目为8，且此位包括于图5A中所示的帧有效负载中。
存储库地址产生元件413基于3位存储库信息位输出8位存储库地址以选择第一存储库BANK0至第八存储库BANK7的对应存储库。存储库地址产生元件413可包括3×8个解码器，其通过接收3位输入信号而输出8位输出信号。
存储库地址输出元件414基于自存储库地址产生元件413输入的8位存储库地址而将8位端口/存储库选择信号群组P0_BK<0:7>输出至第二全域I/O数据总线GIO_IN。存储库地址输出元件414可包括多个输出驱动器。
输入有效数据输出元件415基于来自并行化器411的输出信号输出18位输入有效数据信号群组P0_RX<0:17>至第二全域I/O数据总线GIO_IN。输入有效数据输出元件415可包括多个输出驱动器。
传输元件42接收经由第一全域数据总线GIO_OUT自存储库并行输入的有效数据信号群组P0_DATA<0:15>且将其串行化以作为输出，以输出被串行化信号至传输垫TX。
详细地，传输元件42包括串行化器421及输出有效数据输入元件422。
输出有效数据输入元件422接收经由第一全域数据总线GIO_OUT自存储库输入的16位输出有效数据信号群组，且在命令产生元件412的控制(即，根据读取或写入操作)下，将其打包以适于传送协议。结果，输出20位帧输出信号。输出有效数据输入元件422可包括多个输入驱动器。
串行化器421串行化自输出有效数据输入元件422并行输入的20位帧输出信号，且将该被串行化的信号串行输出至传输垫TX。
同时，第一全域I/O数据总线GIO_OUT包括64位总线，即，16(数据位的数目)×4(端口的数目)，其用于将自存储库输入的输出有效数据信号群组Pi_DATA<0:15>独立地传送至每一个端口。第二全域I/O数据总线GIO_IN包括104位总线，即26(数据位的数目)×4(端口的数目)，其用于将自端口输入的输入有效数据信号群组Pi_RX<0:17>及端口/存储库选择信号群组Pi_BK<0:7>独立地传送至每一个存储库。此处，“i”对应于作为从0至3之整数的端口的编号。
第一全域I/O数据总线GIO_OUT及第二全域I/O数据总线GIO_IN连接至多个局域数据总线以用于与每个存储库控制元件或每个端口传送信号。局域数据总线将第一全域I/O数据总线GIO_OUT及第二全域I/O数据总线GIO_IN连接至第一存储库控制元件BC0至第八存储库控制元件BC7或第一端口PORT0至第四端口PORT3。为了阐释的便利，局域数据总线分类成第一局域数据总线至第四局域数据总线。
图6为图2中所示的第一存储库控制元件BC0的电路示意图。为第一存储库BANK0至第八存储库BANK7的对应一个配置第一存储库控制元件BC0至第八存储库控制元件BC7的每一个，由此控制在对应存储库与每个端口PORT0至PORT3之间的传送信号。存储库控制元件BC1至BC7具有与第一存储库控制元件BC0的结构相同的结构，且因此，第一存储库控制元件BC0作为例子而被阐释。
参看图6，第一存储库控制元件BC0包括并行化器61、串行化器62、状态机元件63、输入信号状态鉴别元件64、存储库选择元件65及端口选择元件66。
存储库选择元件65响应于4位存储库选择信号群组BK0_P<0:3>选择自每个端口输出的多个18位输入有效数据信号群组Pi_RX<0:17>的一个信号群组，且将其作为18位存储库有效数据信号群组B0_RX<0:17>传送至第一存储库BANK0。此处，4位存储库选择信号群组BK0_P<0:3>为8位端口/存储库选择信号群组Pi_BK<0:7>的一部分。亦即，存储库选择元件65经由第二全域I/O数据总线GIO_IN接收来自所有端口的22位信号(其包括4位存储库选择信号群组BK0_P<0:3>及18位输入有效数据信号群组Pi_RX<0:17>)，由此输出对应于第一存储库BANK0的18位存储库有效数据信号群组B0_RX<0:17>。
18位存储库有效数据信号群组B0_RX<0:17>的16位信号群组用作为数据、地址或命令，诸如存储库模式确定信号，1位信号用作为作用标志信号(activeflag signal)，且剩余1位信号用作为鉴别16位信号群组是否为数据信号的命令标志信号。举例而言，18位存储库有效数据信号群组B0_RX<0:17>的第17存储库有效数据信号B0_RX<16>用作为作用标志信号，且第18存储库有效数据信号B0_RX<17>(即，最高有效位(MSB))用作为命令标志信号。此处，第17存储库有效数据信号B0_RX<16>用作为行地址选通/数据遮蔽(RAS/DM)信号，且第18存储库有效数据信号B0_RX<17>用作为状态机元件63的使能信号。仅供参考，RAS信号为DRAM装置的初始信号，其作为用于控制DRAM装置之操作的芯片使能信号。
输入信号状态鉴别元件64接收18位存储库有效数据信号群组B0_RX<0:17>且鉴别其为数据、地址还是命令。详细地，输入信号状态鉴别元件64基于最高有效位(MSB)B0_RX<17>的状态来鉴别16位信号群组B0_RX<0:15>为数据、地址还是命令。当16位信号群组B0_RX<0:15>被鉴别为数据时，16位信号群组B0_RX<0:15>传送至并行化器61。否则，18位存储库有效数据信号群组B0_RX<0:17>传送至状态机元件63。
状态机元件63基于18位存储库有效数据信号群组B0_RX<0:17>输出地址/命令信号ADD/CON。地址/命令信号ADD/CON控制DRAM装置的操作且包括内部命令信号、内部地址信号及内部控制信号。内部命令信号包括内部作用信号ACT、内部非作用状态PCG、内部读取命令信号READ及内部写入命令信号WRITE。内部地址信号包括行地址XADD及列地址YADD。内部控制信号包括：输入数据选通信号(诸如DSTROBE16<0:3>及DSTROBE64)，驱动使能信号群组DRVEN_P<0:3>，管道输入选通信号PINSTROBE及管道输出控制信号群组POUT<0:3>。
并行化器61将16位信号群组B0_RX<0:15>转换成64位并行输出数据且将该数据输出至对应存储库的写入驱动器(W/D)13。此处，虽然16位信号群组B0_RX<0:15>具有并行形式，但是其必须转换成64位并行输出数据，因为存储库的每个存储单元以64位数据执行读取或写入操作。
串行化器62响应于管道(pipe)输入选通信号PINSTROBE及管道输出控制信号群组POUT<0:3>将自多个DBSA14输出的64位数据信号转换成16位输出数据信号群组DO<0:15>_B0。
端口选择元件66以16位为单位顺序地接收16位输出数据信号群组DO<0:15>_B0且将有效数据信号群组Pi_DATA<0:15>输出至通过解码4位端口选择信号群组BRX_P<0:3>所选择的对应的端口。此处，4位端口选择信号群组BRX_P<0:3>为8位端口/存储库选择信号群组Pi_BK<0:7>的一部分。
图7为图6中所示的存储库选择元件65的电路图。
存储库选择元件65包括18个多工器(multiplexer)MUX1至MUX18，其每一个均具有4×1结构，即，四个输入端子及一个输出端子。每个多工器包括四个与门AND1至AND4及一个或门OR1。
当以逻辑电平“高”来激活4位存储库选择信号群组BK0_P<0:3>时，每个多工器基于自每个端口输入的18位输入有效数据信号群组Pi_RX<0:17>输出18位存储库有效数据信号群组B0_RX<0:17>的对应一个。举例而言，若输入到第一多工器MUX1的第一存储库选择信号BK0_P<0>仅以逻辑电平“高”来激活，则自第一端口PORT0输入的第一输入有效数据信号P0_RX<0>仅作为第一存储库有效数据信号B0_RX<0>而输出。
图8为图6中所示的状态机元件63的电路示意图。
状态机元件63包括命令产生元件631、输入数据选通产生元件632、行地址产生元件633、列地址产生元件634、读取数据管道控制器635及数据输出控制器636。
响应于两个MSB存储库有效数据信号B0_RX<16:17>来使能命令产生元件631，且命令产生元件631通过解码其他16位信号群组B0_RX<0:15>来产生内部命令信号，诸如内部作用信号ACT、内部非作用状态PCG、内部读取命令信号READ及内部写入命令信号WRITE。命令产生元件631包括解码器，其用于通过接收n个数字信号来产生2n个数字信号，n为正整数。
输入数据选通产生元件632响应于第18存储库有效数据信号B0_RX<17>及内部写入命令信号WRITE产生输入数据选通信号，诸如DSTROBE16<0:3>及DSTROBE64。此处，诸如DSTROBE16<0:3>及DSTROBE64的输入数据选通信号为用于控制并行化器61之操作的控制信号。
行地址产生元件633接收存储库有效数据信号群组BRX<0:m>以响应于内部作用信号ACT产生行地址群组XADD<0:m>，m为正整数。
列地址产生元件634接收存储库有效数据信号群组BRX<0:n>以响应于内部读取命令信号READ及内部写入命令信号WRITE产生列地址群组YADD<0:n>，n为正整数。
读取数据管道控制器635响应于内部读取命令信号READ产生管道输入选通信号PINSTROBE及管道输出控制信号群组POUT<0:3>。
数据输出控制器636接收端口选择信号群组BRX_P<0:3>以响应于内部读取命令信号READ来产生驱动使能信号群组DRVEN_P<0:3>。此处，驱动使能信号群组DRVEN_P<0:3>为用于控制端口选择元件66之操作的控制信号。
图9为图6中所示的并行化器61的电路示意图。
并行化器61包括储存元件611及对齐器(aligner)612。
储存元件611包括多个16位寄存器，其每一个均用于响应于输入数据选通信号DSTROBE16<0:3>的对应一个以16位为单位储存自输入信号状态鉴别元件64输入的16位信号群组B0_RX<0:15>。举例而言，寄存器的数目为四，以储存64位数据信号。
对齐器612响应于输入数据选通信号DSTROBE64来并行化自四个寄存器输出的64位数据信号。
图10为图6中所示的串行化器62的电路示意图。
串行化器62包括具有四个16位寄存器的储存元件621，其用于响应于管道输入选通信号PINSTROBE以16位为单位储存自多个DBSA 14输出的64位数据信号。
每个寄存器响应于管道输出控制信号群组POUT<0:3>将16位输出数据信号群组DO<0:15>输出至端口选择元件66。
图11为图6中所示的端口选择元件66的方框图。
端口选择元件66包括四个解多工器DEMUX1至DEMUX4。每一个解多工器配置至每个端口以独立地执行与所有端口PORT0至PORT3的信号传输。此外，每一个解多工器包括16个驱动器以用于处理16位输出数据信号群组DO<0:15>。
参看图11，每个驱动器可包括三态缓冲器，其具有第一反相器INV1至第四反相器INV4、或非门NOR1、与非门NAND1、下拉晶体管PM1及上拉晶体管NM1。
因此，端口选择元件66接收16位输出数据信号群组DO<0:15>且响应于驱动使能信号群组DRVEN_P<0:3>将有效数据信号群组Pi_DATA<0:15>顺序地输出至对应端口。
在下文中，参看图2至11，将详细阐释根据本发明的多端口存储装置的操作。
图12为说明自端口至存储库的信号输入路径的信号示意图，且图13为说明自存储库至端口的信号输出路径的信号示意图。此处，信号输入路径与8位端口/存储库选择信号群组Pi_BK<0:7>及18位输入有效数据信号群组Pi_RX<0:17>相关，且信号输出路径与有效数据信号群组Pi_data<0:15>相关。
第一，描述自第一端口PORT0至第二存储库BANK1的信号输入路径。
参看图12，20位输入信号经由接收垫RX自外部装置串行输入至每一个端口。每个端口将20位输入信号转换成26位有效信号，其包括8位端口/存储库选择信号群组Pi_BK<0:7>及18位输入有效数据信号群组Pi_RX<0:17>，且将其输出至第二全域I/O数据总线GIO_IN。此时，第二全域I/O数据总线GIO_IN经由图2中所示的第二局域I/O数据总线LIO_BIN连接至其他存储库，即，BANK0及BANK2至BANK7以及第二存储库BANK1。结果，26位有效信号经由第二局域I/O数据总线LIO_BIN传送至所有存储库控制元件BC0至BC7的存储库选择元件65。
此时，因为自第一端口PORT0输出的18位输入有效数据信号群组P0_RX<0:17>仅传送至第二存储库BANK1，所以需要8位端口/存储库选择信号群组P0_BK<0:7>以防止18位输入有效数据信号群组P0_RX<0:17>被传送至其他存储库BANK0及BANK2至BANK7。
第二存储库控制元件BC1的存储库选择元件65响应于4位存储库选择信号群组BK1_P<0:3>接收18位输入有效数据信号群组P0_RX<0:17>，且将其作为18位存储库有效数据信号群组B1_RX<0:17>传送至第二存储库BANK1。此时，撤销(inactivate)其他存储库选择信号群组BK0_P<0:3>及BK2_P<0:3>至BK7_P<0:3>，以使得其他存储库控制元件(即，BC0及BC2至BC7)的存储库选择元件65不操作。结果，18位输入有效数据信号群组P0_RX<0:17>未传送至其他存储库BANK0及BANK2至BANK7。
第二，描述自第二存储库BANK1至第一端口PORT0的信号输出路径。
参看图13，第二存储库控制元件BC1的串行化器62串行化自第二存储库BANK1输出的64位数据信号且将16位输出数据信号群组DO<0:15>_B1输出至端口选择元件66的解多工器。
解多工器接收16位输出数据信号群组DO<0:15>_B1以响应于驱动使能信号群组DRVEN_P<0:3>的第一驱动使能信号DRVEN_P<0>将其作为16位输出有效数据信号群组P0_DATA<0:15>输出至第一全域I/O数据总线GIO_OUT。
装载到第一全域I/O数据总线GIO_OUT的16位输出有效数据信号群组P0_DATA<0:15>经由第三局域I/O数据总线LIO_P1传送至第一端口PORT0。
第三，阐释多端口存储装置的正常读取操作。正常读取操作意味着自对应存储库的特定地址取出数据。
若图5D及图5E中所示的读取命令帧形式或读取数据帧形式经由接收垫RX串行输入至第一端口PORT0，第一端口PORT0并行化所输入的信号且将其转换成26位有效信号。
26位有效信号经由第二全域I/O数据总线GIO_IN输入至第二存储库控制元件BC1的存储库选择元件65。此时，因为存储库选择元件65与图2中所示的第二全域I/O数据总线GIO_IN及第二局域I/O数据总线LIO_BIN连接，所以第二存储库控制元件BC1的存储库选择元件65自其他端口PORT1至PORT3以及第一端口PORT0接收26位有效信号。
因此，26位有效信号包括8位端口/存储库选择信号群组Pi_BK<0:7>，以选择所需的存储库，且每个存储库选择元件65基于8位端口/存储库选择信号群组Pi_BK<0:7>来选择所需的存储库。此处，仅激活对应于第二存储库BANK1的存储库选择信号，且因此，第二存储库控制元件BC1的存储库选择元件65自第一端口PORT0接收18位输入有效数据信号群组P0_RX<0:17>。
第二存储库控制元件BC1的状态机元件63基于18位输入有效数据信号群组P0_RX<0:17>，来启动内部作用信号ACT及内部读取命令信号READ。状态机元件63的行地址产生元件633及列地址产生元件634基于内部作用信号ACT及内部读取命令信号READ，来产生第二存储库BANK1的行地址XADD及列地址YADD。读取数据管道控制器635激活管道输入选通信号PINSTROBE及管道输出控制信号群组POUT<0:3>，且数据输出控制器636激活驱动使能信号群组DRVEN_P<0:3>。
64位数据信号由第二存储库BANK1的多个DBSA14来放大，且响应于内部读取命令信号READ根据行地址YADD输出至串行化器62。
串行化器62响应于管道输入选通信号PINSTROBE及管道输出控制信号群组POUT<0:3>来串行化自多个DBSA14输出的64位数据信号，以输出16位输出数据信号群组DO<0:15>_B1。亦即，串行化器62以四为单位将64位数据信号转换成16位输出数据信号群组DO<0:15>_B1，且将16位输出数据信号群组DO<0:15>_B1顺序地输出至端口选择元件66。
端口选择元件66接收16位输出数据信号群组DO<0:15>_B1且基于驱动启用信号群组DRVEN_P<0:3>(其通过解码4位端口选择信号群组BRX_P<0:3>而产生)经由第一全域I/O数据总线GIO_OUT以16位为单位将有效数据信号群组Pi_DATA<0:15>输出至第一端口PORT0。
参看图4，第一端口PORT0串行化有效数据信号群组Pi_DATA<0:15>且经由传输垫TX将其输出至外部装置。
第四，阐释多端口存储装置的正常写入操作。正常写入操作意味着将数据写入对应存储库的特定地址。根据本发明的实施例，在正常写入操作期间，具有五个帧形式的输入信号经由接收垫RX而输入。第一帧为图5B中所示的命令帧，且其他帧为图5C中所示的数据帧。每一帧包括16位数据，且因此，总帧包括64位数据。
命令及数据帧形式被连续地输入第一端口PORT0，第一端口PORT0的并行化器411并行化每一帧形式且将其转换成26位有效信号。
第二存储库控制元件BC1的存储库选择元件65接收经由第二全域I/O数据总线GIO_IN自第一端口PORT0输入的26位有效信号。此时，因为第二存储库控制元件BC1的存储库选择元件65与图2中所示的第二全域I/O数据总线GIO_IN及第二局域I/O数据总线LIO_BIN连接，所以第二存储库控制元件BC1的存储库选择元件65自其他端口PORT1至PORT3以及第一端口PORT0接收26位有效信号。
因此，26位有效信号包括8位端口/存储库选择信号群组Pi_BK<0:7>以选择所需的存储库，且每个存储库选择元件65基于8位端口/存储库选择信号群组Pi_BK<0:7>选择所需的存储库。此处，仅激活对应于第二存储库BANK1的存储库选择信号，且因此，第二存储库控制元件BC1的存储库选择元件65自第一端口PORT0接收18位输入有效数据信号群组P0_RX<0:17>。
第二存储库控制元件BC1的状态机元件63基于18位输入有效数据信号群组P0_RX<0:17>激活内部作用信号ACT及内部写入命令信号WRITE。状态机元件63的行地址产生元件633及列地址产生元件634产生第二存储库BANK1的行地址XADD及列地址YADD，输入数据选通产生元件632响应于第18存储库有效数据信号B0_RX<17>、内部作用信号ACT及内部写入命令信号WRITE来产生输入数据选通信号DSTROBE16<0:3>及DSTROBE64。
接着，在连续地输入其他数据帧之后，第二存储库控制元件BC1的并行化器61将与18位输入有效数据信号群组P0_RX<0:17>相关的16位信号群组B1_RX<0:15>转换成64位并行输出数据。第二存储库BANK1的写入驱动器(W/D)13将64位并行输出数据写入存储单元阵列10。
在正常写入操作期间，若连续地输入包括数据帧的四个帧，则64数据位同时写入存储单元阵列。然而，在四个帧全部输入之前，可通过中断来执行另一个命令。此时，仅在执行中断信号之前所输入的数据才被写入存储单元阵列。
虽然已参看特定较佳实施例描述本发明(即，装置包括四个端口、八个存储库及16位数据帧结构且执行64位预取操作的多端口存储)，但是本领域技术人员将明白可在不偏离以下权利要求所界定的本发明的精神及范畴情况下做出各种变化及修改。亦即，若多端口存储装置包括“j”个端口、“k”个存储库及“m”位数据帧结构且执行“n”位预取操作，则可相应地调整全域I/O数据总线的数目。详细地，用于自端口传送信号至存储库的全域I/O数据总线为每一个端口包括用于传送端口/存储库选择信号的“k”个总线，用于传送命令/地址/数据信号的“m”个总线，用于传送命令标志信号及RAS/DM信号的“a”个总线。另外，用于自存储库传送信号至端口的全域I/O数据总线包括“m”个总线。因此，通过调整端口、存储库、数据帧及预取的数目可能组成多端口存储装置。此处，“i”、“j”、“k”、“m”、“n”及“a”为正整数。
如以上所描述，根据本发明，多端口存储装置可与多个多媒体装置链接且易于将大量存储配置至具有较高存储利用率的特定多媒体装置，由此提升存储利用效率。
而且，通过将全域I/O数据总线分成输入总线GIO_IN及输出总线GIO_OUT，可在数据自一个端口输出期间，将数据输入至另一端口。因此，可在均等的时间中提升存储操作效率。
根据本发明，多端口存储装置通过将自每个存储库输入的16位串行数据信号转换成64位并行数据信号来执行读取及写入操作，由此增大为一存储存取所传送的数据输入/输出(I/O)宽度。
此外，每个存储库都包括唯一的存储库控制元件，且因此，根据唯一的存储库控制元件，输入信号可分为数据信号、命令信号及地址信号。因此，在每一个端口中，无需将帧划分成数据位、命令位及地址位，由此有效地使用帧。结果，尽管是小帧，但亦可提供高密度的寻址(addressing)及大的数据I/O宽度。
本申请案含有与韩国专利申请案第2005-90936号及2006-32948号(于2005年9月29日及2006年4月11日在韩国知识产权局(Korean IntellectualProperty Office)申请)相关的主题，其整个内容以引用方式并入本文中。
虽然已参看特定优选实施例描述了本发明，但是本领域技术人员将明白可在不偏离如以下权利要求范围中所界定的本发明的精神及范畴情况下做出各种改变及修改。

Claims (46)

1.一种多端口存储装置，其包含：
位于该多端口存储装置之中心区域的多个端口，其每一个是用于执行与对应外部装置的数据通信；
配置于该多端口存储装置的上方区域及下方区域处的多个存储库，每个存储库是用于耦接至所述端口的对应一个；及
配置于所述存储库与所述端口之间的第一全域I/O数据总线及第二全域I/O数据总线，其每一个是用于独立地执行在所述存储库与所述端口之间的数据传输。
2.如权利要求1的多端口存储装置，其进一步包含多个存储库控制元件，所述存储库控制元件的每一个配置至所述存储库的对应一个且控制在所述对应存储库与所述端口之间的所述数据传输。
3.如权利要求2的多端口存储装置，其中所述存储库控制元件的每一个与所述对应存储库及所述端口并行执行所述数据传输。
4.如权利要求3的多端口存储装置，其中所述存储库控制元件的每一个自所述端口的每一个接收存储库选择信号及输入有效数据信号，且基于该存储库选择信号确定该输入有效数据信号是否属于该对应存储库，以将该输入有效数据信号传送至该对应存储库。
5.如权利要求4的多端口存储装置，其中所述存储库控制元件的每一个以该对应存储库的数据线的位数目来并行化该输入有效数据信号，且将该被并行化的信号传送至该对应存储库。
6.如权利要求5的多端口存储装置，其中所述存储库控制元件的每一个将自所述对应存储库输出的输出有效数据信号传送至基于该存储库选择信号所选择的所述端口的对应一个。
7.如权利要求6的多端口存储装置，其中所述存储库控制元件的每一个以该第一全域I/O数据总线及该第二全域I/O数据总线的数据线的所述位数目为单位，将该输出有效数据信号传送至所述对应端口。
8.如权利要求3的多端口存储装置，其中所述存储库控制元件的每一个包括：
存储库选择元件，其用于自所述端口接收存储库选择信号群组及输入有效数据信号群组，通过解码所述存储库选择信号群组来选择所述输入有效数据信号群组的对应一个，以及输出存储库有效数据信号群组；
输入信号状态鉴别元件，其用于鉴别该存储库有效数据信号群组的状态；
状态机元件，其用于基于该存储库有效数据信号群组的该状态，产生该对应存储库的地址、命令信号及控制信号；
并行化器，其用于响应于自该状态机元件输出的所述控制信号，以该对应存储库的数据线的所述位数目，来转换该存储库有效数据信号群组；
串行化器，其用于响应于自该状态机元件输出的所述控制信号，以该第一全域I/O数据总线及该第二全域I/O数据总线的数据线的所述位数目，来转换自该对应存储库输出的输出有效数据信号；以及
端口选择元件，其用于将该输出有效数据信号自该串行化器输出至对应端口，所述对应端口由自所述状态机元件输出的所述控制信号基于所述存储库选择信号群组所选择。
9.如权利要求8的多端口存储装置，其中该存储库选择元件包括对应于该输入有效数据信号群组的所述位数目的多个多工器。
10.如权利要求9的多端口存储装置，其中每个多工器包括四个输入端及一个输出端。
11.如权利要求8的多端口存储装置，其中该输入信号状态鉴别元件用于：
基于该存储库有效数据信号群组的最高有效位(MSB)，鉴别除了该MSB之外的该存储库有效数据信号群组是否是数据、地址或是命令；以及
若除了该MSB之外的该存储库有效数据信号群组为数据，则将除了该MSB之外的该存储库有效数据信号群组传送至该并行化器，否则，将该存储库有效数据信号群组传送至该状态机元件。
12.如权利要求11的多端口存储装置，其中该状态机元件包括：
命令产生元件，其响应于该存储库有效数据信号群组的该MSB而被使能，用于通过解码除了该MSB之外的该存储库有效数据信号群组来产生所述命令信号；
输入数据选通产生元件，其响应于所述命令信号的写入信号，产生第一输入数据选通信号及第二输入数据选通信号；
行地址产生元件，其用于响应于所述命令信号的内部作用信号，将该存储库有效数据信号群组作为该对应存储库的行地址群组而输出；
列地址产生元件，其用于响应于所述命令信号的所述写入信号及读取信号，将该存储库有效数据信号群组作为该对应存储库的列地址群组而输出；
读取数据管道控制器，其用于响应于该读取信号，产生第一管道选通信号及第二管道选通信号；以及
数据输出控制器，其用于响应于该读取信号及该存储库选择信号群组，产生驱动使能信号。
13.如权利要求12的多端口存储装置，其中该第一输入数据选通信号及该第二输入数据选通信号控制该并行化器；该第一管道选通信号及该第二管道选通信号控制该串行化器；以及该驱动使能信号控制该端口选择元件。
14.如权利要求13的多端口存储装置，其中该命令产生元件包括解码器，该解码器用于通过接收n个数字信号来产生2n个数字信号，n为正整数。
15.如权利要求13的多端口存储装置，其中该并行化器包括：
储存元件，其包括多个寄存器，每个寄存器是用于响应于该第一输入数据选通信号，来储存自该输入信号状态鉴别元件输出的该存储库有效数据信号群组；以及
对齐器，其用于响应于该第二输入数据选通信号，对齐自所述寄存器顺序输出的信号。
16.如权利要求13的多端口存储装置，其中该串行化器响应于该第一管道选通信号及该第二管道选通信号，来串行化自该对应存储库的多个数据总线感测放大器(DBSA)输出的信号。
17.如权利要求16的多端口存储装置，其中该串行化器包括具有多个寄存器的储存元件，以用于响应于该第一管道选通信号及该第二管道选通信号来储存自该多个DBSA输出的所述信号。
18.如权利要求13的多端口存储装置，其中该端口选择元件包括对应于该输出有效数据信号的所述位数目的多个解多工器。
19.如权利要求18的多端口存储装置，其中每个解多工器配置至所述端口的对应一个，以便独立地执行与所述端口的每一个的所述信号传输。
20.如权利要求19的多端口存储装置，其中每个解多工器包括多个驱动器，每个驱动器为三态缓冲器。
21.如权利要求1的多端口存储装置，其中每个端口连接至该第一全域I/O数据总线及该第二全域I/O数据总线，以便独立地存取所述存储库的对应一个。
22.如权利要求21的多端口存储装置，其中每个端口经由该第一全域I/O数据总线及该第二全域I/O数据总线，执行与该对应存储库的并行数据通信，且执行与该对应外部装置的串行数据通信。
23.如权利要求22的多端口存储装置，其中每个端口包括：
接收元件，其用于经由接收垫接收自所述对应外部装置输入的输入信号；以及
传输元件，其用于经由传输垫输出自所述存储库提供的输出信号，
其中该接收元件及该传输元件独立地操作，使得同时传送所述输入信号及所述输出信号。
24.如权利要求23的多端口存储装置，其中该接收元件并行化经由该接收垫自所述对应外部装置串行输入的所述输入信号，从而将输入有效数据信号群组及存储库选择信号群组输出。
25.如权利要求23的多端口存储装置，其中该接收元件包括：
并行化器，其用于并行化自所述对应外部装置输入的所述输入信号，且输出所述被并行化的输入信号；
命令产生元件，其用于接收所述被并行化的输入信号，且输出存储库信息信号；
存储库地址产生元件，其用于基于该存储库信息信号而输出存储库地址，以选择该对应存储库；
存储库地址输出元件，其用于基于该存储库地址，将该存储库选择信号群组输出至该第一全域I/O数据总线；以及
输入有效数据输出元件，其用于基于所述被并行化的输入信号，将该输入有效数据信号群组输出至该第一全域I/O数据总线。
26.如权利要求25的多端口存储装置，其中该存储库地址产生元件包括解码器。
27.如权利要求25的多端口存储装置，其中该存储库地址输出元件包括多个输出驱动器。
28.如权利要求25的多端口存储装置，其中该输入有效数据输出元件包括多个输出驱动器。
29.如权利要求23的多端口存储装置，其中该传输元件串行化经由该第二全域I/O数据总线自所述存储库并行输入的所述输出信号，且经由该传输垫输出所述被串行化的输出信号。
30.如权利要求29的多端口存储装置，其中该传输元件包括：
输出有效数据输入元件，其用于接收所述输出信号，以根据传送协议将其打包；以及
串行化器，其用于串行化来自该输出有效数据输入元件的输出信号，且输出所述被串行化的信号至该传输垫。
31.如权利要求21的多端口存储装置，其中该第一全域I/O数据总线及该第二全域I/O数据总线执行在所述端口与所述存储库之间的并行数据传输。
32.如权利要求31的多端口存储装置，其中该第一全域I/O数据总线将自所述端口输入的输入有效数据信号并行传输至所述存储库。
33.如权利要求32的多端口存储装置，其中该第一全域I/O数据总线位于所述端口与配置于该多端口存储装置之下方区域处的下方存储库之间。
34.如权利要求31的多端口存储装置，其中该第二全域I/O数据总线将自所述存储库输入的输出有效数据信号并行传输至所述端口。
35.如权利要求34的多端口存储装置，其中该第二全域I/O数据总线位于所述端口与配置于该多端口存储装置之上方区域处的上方存储库之间。
36.如权利要求1的多端口存储装置，其进一步包含第一局域I/O数据总线及第二局域I/O数据总线，以用于执行在该第一全域I/O数据总线及该第二全域I/O数据总线与所述端口之间的数据传输，以及在该第一全域I/O数据总线及该第二全域I/O数据总线与所述存储库之间的数据传输。
37.一种多端口存储装置，其包含：
位于该多端口存储装置之中心区域的多个端口，其每一个是用于执行与对应外部装置的串行数据通信；
基于该多个端口以行方向配置于该多端口存储装置之上方区域及下方区域处的多个存储库，用于执行与该多个端口的并行数据通信；以及
多个存储库控制元件，每个存储库控制元件配置至所述存储库的对应一个且控制该对应存储库与所述端口之间的该数据传输。
38.如权利要求37的多端口存储装置，其中每个端口包括：
接收元件，其用于经由接收垫接收自所述对应外部装置串行输入的输入信号，以将输入有效数据信号群组及存储库选择信号群组输出；以及
传输元件，其用于串行化自所述存储库并行输出的输出信号，且经由传输垫输出所述被串行化的输出信号，
其中该接收元件及该传输元件独立地操作，使得同时传送所述输入信号及所述输出信号。
39.如权利要求38的多端口存储装置，其中该接收元件包括：
并行化器，其用于并行化自所述对应外部装置输入的所述输入信号，且输出所述被并行化的输入信号；
命令产生元件，其用于接收所述被并行化的输入信号，且输出存储库信息信号；
存储库地址产生元件，其用于基于该存储库信息信号而输出存储库地址，以选择该对应存储库；
存储库地址输出元件，其用于基于该存储库地址，将该存储库选择信号群组输出至所述存储库控制元件；以及
输入有效数据输出元件，其用于基于所述被并行化的输入信号，将该输入有效数据信号群组输出至所述存储库控制元件。
40.如权利要求39的多端口存储装置，其中该传输元件包括：
输出有效数据输入元件，其用于接收所述输出信号以根据传送协议将其打包；以及
串行化器，其用于串行化来自该输出有效数据输入元件的输出信号，且输出所述被串行化的信号至该传输垫。
41.如权利要求38的多端口存储装置，其中每个存储库控制元件包括：
存储库选择元件，其用于自所述端口接收所述存储库选择信号群组及所述输入有效数据信号群组，通过解码所述存储库选择信号群组来选择所述输入有效数据信号群组的对应一个，以及输出存储库有效数据信号群组；
输入信号状态鉴别元件，其用于鉴别该存储库有效数据信号群组的状态；
状态机元件，其用于基于该存储库有效数据信号群组的所述状态，产生该对应存储库的地址、命令信号及控制信号；
并行化器，其用于响应于自所述状态机元件输出的所述控制信号，以该对应存储库的数据线的位数目，来并行化该存储库有效数据信号群组；
串行化器，其用于响应于自所述状态机元件输出的所述控制信号，以该第一全域I/O数据总线及该第二全域I/O数据总线的数据线的所述位数目，来串行化自所述对应存储库输出的输出有效数据信号；以及
端口选择元件，其用于将自所述串行化器输出的所述输出有效数据信号输出至对应端口，所述对应端口由自所述状态机元件输出的所述控制信号基于所述存储库选择信号群组所选择。
42.如权利要求41的多端口存储装置，其中该状态机元件包括：
命令产生元件，其响应于该存储库有效数据信号群组的最高有效位(MSB)而被使能，用于通过解码除了该MSB之外的该存储库有效数据信号群组，来产生所述命令信号；
输入数据选通产生元件，其响应于所述命令信号的写入信号，产生第一输入数据选通信号及第二输入数据选通信号；
行地址产生元件，其用于响应于所述命令信号的内部作用信号，将该存储库有效数据信号群组作为该对应存储库的行地址群组而输出；
列地址产生元件，其用于响应于所述命令信号的该写入信号及读取信号，将该存储库有效数据信号群组作为该对应存储库的列地址群组而输出；
读取数据管道控制器，其用于响应于该读取信号，产生第一管道选通信号及第二管道选通信号；以及
数据输出控制器，其用于响应于该读取信号及该存储库选择信号群组，产生驱动使能信号。
43.如权利要求42的多端口存储装置，其中该第一输入数据选通信号及该第二输入数据选通信号控制该并行化器；该第一管道选通信号及该第二管道选通信号控制该串行化器；以及该驱动使能信号控制该端口选择元件。
44.如权利要求43的多端口存储装置，其中该并行化器包括：
储存元件，其包括多个寄存器，每个寄存器用于响应于该第一输入数据选通信号，来储存自该输入信号状态鉴别元件输出的该存储库有效数据信号群组；以及
对齐器，其用于响应于该第二输入数据选通信号，对齐自所述寄存器被顺序输出的信号。
45.如权利要求43的多端口存储装置，其中该串行化器包括具有多个寄存器的储存元件，以用于响应于该第一管道选通信号及该第二管道选通信号，来储存自该对应存储库的多个数据总线感测放大器输出的信号。
46.如权利要求43的多端口存储装置，其中该端口选择元件包括对应于该输出有效数据信号的所述位数目的多个解多工器。
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