CN1469396A - 测试一组功能上独立的存储器和置换故障存储字的系统 - Google Patents

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Abstract

用于测试一组功能上独立的存储器(102)和用于使用冗余存储字置换该组功能上独立的存储器(102)的故障存储字的系统，包括：包括至少一个冗余存储字阵列(108a)和连接到至少一个冗余存储字阵列(108a)的地址寄存器(108b)的冗余设备(108)；测试设备(114)；一组第一多路转换器(110)，其跟随测试设备(114)而先于存储器(102)和至少一个冗余存储字阵列(108a)；和一组第二多路转换器(112)，它跟随存储器(102)和至少一个冗余存储字阵列(108a)，其中，每一第二多路转换器(112)可连接到测试设备(114)。

Description

测试一组功能上独立的存储器和置换故障存储字的系统
技术领域
本发明涉及存储器测试结构，特别涉及使用冗余存储字置换一组功能上独立的存储器的故障存储字的系统。
背景技术
今天的深亚微米技术允许在单一芯片上实现大量存储器。通常，芯片包含大量嵌入的小尺寸到中尺寸的存储器，例如SRAM，和少数非常大的块，例如DRAM。由于它们的高密度，存储器更容易产生错误。这些存储器错误减少了总的芯片产出。解决这一问题的一种方式是使用冗余存储器位置或使用字冗余加强存储器。字冗余允许增加冗余寄存器到单一SRAM块或者到由多于一个存储器宏形成的SRAM块，并且有可能在存储器测试期间检测存储器错误和激活相应的冗余存储器位置来在线改正存储器错误。存储器可以通过外部测试硬件测试，或者通过被称为存储器内置自测试(MBIST)的芯片上专用的硬件测试，MBIST是用于嵌入存储器的优选方法。在存储器测试后，从芯片中提取涉及存储器错误处的地址的信息并用于编程相关的芯片上的激光熔丝，这将永久地保存这一信息。
图5表示一个用于RAM存储器模块502的内置自修复(BISR)的现有技术的面向字的存储器测试结构，其由V.Schoeber，S.Paul，O.Picot在2001年的国际测试会议的会议录中在标题为“使用冗余字的存储器内置自修复”一文中(第995-1001页)提出。该测试结构包括存储器内置自修复(MBIST)逻辑504和与RAM存储器模块502平行放置的冗余逻辑506，以便用冗余存储字置换损坏或故障存储字。该测试结构另外包括熔丝盒508，其内包括熔丝，用以永久存储故障存储字的地址，在RAM存储器模块502前面的第一多路转换器510，和第二多路转换器512。第二多路转换器512在RAM存储器模块502和冗余逻辑506的输出处提供，并决定从何处取数据。
MBIST逻辑504给第一多路转换器510提供读/写信号514、写数据信号516和地址信号518和给冗余逻辑506提供故障信号520、故障地址信号522和预期的数据信号524。冗余逻辑506从MBIST逻辑504接收故障信号520、故障地址信号522和预期的数据信号524并给第二多路转换器512提供数据信号526和控制信号528。另外，冗余逻辑506由连线530连接到熔丝盒508。第一多路转换器510从MBIST逻辑504接收读/写信号514、写数据信号516和地址信号518和从例如存储器总线接收数据信号532、地址信号534和控制信号536。第一多路转换器510包括连接到冗余逻辑506和RAM存储器模块502的输出538。输出538用于从存储器BIST逻辑504通过写数据信号516给RAM存储器模块502/冗余逻辑506提供测试模式或者从例如存储器总线通过数据信号532给RAM存储器模块502/冗余逻辑506提供数据。第二多路转换器512从RAM存储器模块502接收数据信号540和从冗余逻辑506接收数据信号526和控制信号528并提供选择的数据的数据信号542。
图6更详细表示图5的现有技术MBIST逻辑504。MBIST逻辑504包括一个地址寄存器544和一个写数据寄存器546，用于给第一多路转换器510提供地址信号518和写数据信号516。MBIST逻辑504另外包括一个另外的地址寄存器548用于存储故障存储器位置的地址和用于提供故障地址信号522，和一个另外的数据寄存器550用于存储预期的数据和用于提供预期的数据信号524。在测试数据通过写数据信号516在测试下被写入预定存储器位置后，把预期的数据信号524与RAM存储器模块502的数据信号540比较。因此，MBIST逻辑504另外包括一个比较器552，用于比较预期的数据与RAM数据的结果，也就是说，用于比较RAM存储器模块502的数据信号540与预期的数据信号524和用于提供这一比较的结果554。MBIST逻辑504另外包括一个控制器556，用于控制设备558根据结果554提供故障信号520。故障信号520被用于在熔丝盒508中存储数据和可以被用作为冗余逻辑506的写使能。
在测试期间，用于每一个故障或缺陷的存储字的数据单独地来自MBIST逻辑504。一个芯片上的存储器测试运行通过RAM存储器模块502的地址空间，并且以给定顺序执行写和读操作，这取决于测试算法。存储器输出与预期的数据比较。如果存储字不同，则相应的存储字的一部分缺陷。在这一场合，故障地址及其数据被存储在冗余逻辑506中。因此，冗余逻辑506包括被排列在多个冗余字线的阵列中冗余或备份存储字和控制逻辑以编程地址解码。
图7表示在图1的冗余逻辑506中包括的多个字线的一个冗余存储字或冗余字线。冗余字线560包括FA寄存器562、地址寄存器564、数据寄存器566、比较器568和两个与门570、572。如果一个地址存储在地址寄存器564中，则设定FA寄存器562为“1”以激活冗余存储字。然后，使用数据寄存器566代替RAM存储器模块502用于读和写。在比较器568中执行地址比较。对整个存储器空间的一个访问的地址(A)574与在冗余字线的相应的地址寄存器5 64中存储的地址比较。在测试期间，MBIST逻辑504准备故障信号520、故障地址信号522和预期的数据信号524。在功能操作和测试期间，并行于RAM存储器模块502和冗余逻辑506访问读(R)576、写(WR)578、地址(A)574和数据输入(DI)580。582(TDI)和584(TDO)是用于冗余逻辑506的串行接口。
故障地址的编程在存储器BIST期间执行或在存储器建立期间从熔丝盒508执行。在冗余字线的地址寄存器564中存储的故障地址可以在测试完成后流出或读出，通过烧毁熔丝盒508中的熔丝编程熔丝盒508。为在测试和冗余配置期间使数据流入和流出，可以把熔丝盒508通过扫描寄存器连接到冗余逻辑506。在熔丝盒中，多个熔丝和它们的扫描寄存器平行放置。需要一个另外的熔丝单元来激活一个被编程的地址。把扫描寄存器例如扫描触发器配置成串行扫描链，其可以在扫描方式期间被激活。扫描寄存器的数据输出连接到熔丝盒的输入。熔丝盒可以放在冗余逻辑506内部或外部，在芯片上或芯片外，以便在存储器测试后存储确定的故障。芯片上的熔丝是现有技术。一个熔丝载有一个地址位。熔丝自身不过是一个多晶硅或金属电阻器，取决于所用的技术。如果熔丝盒放在冗余逻辑506的外部，则两种配置是可能的。并行总线可以连接熔丝盒到冗余存储字的地址寄存器。代替并行访问，还可以在熔丝盒和冗余存储字之间实现串行移位逻辑。
对于上述现有技术的测试结构，如果在一个芯片上存在多个功能上独立的存储器的话，则必须为每一存储器提供专用的冗余和测试结构。因此，为每一存储器需要一个单独的BIST控制器和专用的熔丝盒，增加了面积开销和测试的复杂性。另外，不可能有效使用冗余字。
发明内容
本发明的目的是提供一个简单的和节省空间的系统，它用于测试一组功能上独立的存储器和用于使用冗余存储字置换该组功能上独立的存储器的故障存储字。
这一目的通过按照权利要求1的、用于测试一组功能上独立的存储器和用冗余存储字置换该组功能上独立的存储器的故障存储字的系统实现。
本发明涉及一种系统和一种结构，用于测试和修复具有例如在同一芯片上存在的同样数据宽度的多个独立的存储器，其中，测试逻辑，优选BIST逻辑，将功能上独立的多个存储器视为具有尺寸等于所有单个存储器尺寸之和的一个单一较大的存储器。所述结构允许在多个独立的嵌入的RAM之间共享测试逻辑和冗余逻辑。测试和修复过程可以在全部地址空间内分配可用的冗余字。与现有技术相比，这大大减少了测试逻辑和冗余逻辑的面积开销和增加了可能的产出提高，而在现有技术中不能在功能上独立的RAM存储器之间共享相等数目的冗余字。
本发明提供一个系统，用于测试一组功能上独立的存储器和用于使用冗余存储字置换该组功能上独立的存储器的故障存储字，所述系统包括：冗余设备，它包括至少一个冗余存储字阵列和连接到至少一个冗余存储字阵列的地址寄存器，用于存储和检索故障存储字的地址；测试设备，包括测试数据输出和测试地址输出，用于为该组功能上独立的存储器的每一个存储器提供测试数据和测试地址；一组第一多路转换器，用于分别连接测试设备的测试数据输出和测试地址输出或连接相应的功能数据/地址输入到一个相关存储器的相应的数据/地址输入和至少一个冗余存储字阵列的相应的数据/地址输入；和一组第二多路转换器，用于分别连接一个相关存储器的相应的存储器数据输出或至少一个冗余存储字阵列的相应的冗余数据输出到相应的第二多路转换器的数据输出，其中，每一第二多路转换器的数据输出可以连接到测试设备的数据输入，用于从该组功能上独立的存储器的每一存储器接收数据。
根据本发明的一个方面，测试设备包括测试控制器，用于至少产生测试数据和测试地址数据；和地址转码设备，用于解码由测试控制器产生的测试地址空间的测试地址为存储器地址。
根据本发明的另一方面，所述系统包括一个数据多路转换器，它包括多个数据输入，它们分别连接到该组第二多路转换器的数据输出，和连接到测试设备的数据输入上的数据输出。
根据本发明的另一方面，冗余设备包括多个冗余存储字阵列，其中，每一阵列在空间上和功能上与该组功能上独立的存储器的相应的存储器关联。
根据本发明的另一方面，冗余设备的地址寄存器连接到包括熔丝的熔丝盒，以永久存储故障存储字的地址。
根据本发明的另一方面，所述功能上独立的存储器组是一组静态随机存取存储器(SRAM)。
根据本发明的另一方面，测试设备是一个内置自测试(BIST)设备。
附图说明
参考附图说明本发明的优选实施例，附图中：
图1表示根据本发明的系统的第一实施例；
图2表示根据本发明的测试控制器的细节；
图3表示根据本发明的冗余存储字阵列的细节；
图4表示根据本发明的系统的第二实施例；
图5表示现有技术面向字的存储器测试结构；
图6更详细表示现有技术的MBIST逻辑；
图7表示现有技术的冗余字线。
具体实施方式
在图1和图4中，相应的或相似的特征用由图号和后随的相应特征号组成的附图标记指示。
根据本发明的第一实施例，一个共享的熔丝/分布式字结构允许在功能上独立的存储器之间共享熔丝盒、测试逻辑和地址寄存器，同时使多组相应的冗余存储字与每一存储器关联，以便使路由拥塞和功能定时的冲击最小化。在测试模式中，测试和修复过程在该组存储器上运行，仿佛它们是一个单一的更大存储器，从而允许在所有存储器之间共享地址寄存器和熔丝盒，同时给每一存储器提供专用的冗余存储字以保持最小的路由拥塞。
图1表示根据本发明的系统的第一实施例，该系统用于置换一组功能上独立的存储器102-1、...、102-n(102)或存储器块的故障存储字。所述存储器优选是静态随机存取存储器(SRAM)。该组功能上独立的存储器包括n个优选具有同样数据宽度和每一个具有M(i)千位(i＝1..n)大小的独立的存储器102。因此，所有独立存储器的总存储器大小定义为： Mtot = Σ i = 1 n M ( i ) 千位
每一存储器102包括一个数据/地址/读/写输入104-1、...、104-n(104)，一个片选输入105-1、...、105-n(105)，和一个存储器数据输出106-1、...、106-n(106)。
图示系统包括冗余逻辑108、一组n个测试多路转换器110-1、...、110-n(110)、一组n个存储器/冗余输出多路转换器112-1、...、112-n(112)、测试逻辑114、数据多路转换器116和熔丝盒118。在本实施例中，冗余逻辑108包括冗余存储字108a-1、...、108a-n(108a)的单个阵列，其中，每一冗余存储字阵列108a在空间上和功能上与该组功能上独立的存储器102的相应的存储器关联。冗余逻辑108另外包括地址寄存器108b，它连接到冗余存储字108a的所有阵列上，用于临时存储在测试模式期间检测到的故障存储字的地址。测试逻辑114优选包括测试控制器114a，例如BIST控制器，用于实现为总共为Mtot千位的存储器的测试算法，和一个地址转码器114b，两者都仅在测试模式下作用。
冗余逻辑108的每一个冗余存储字阵列108a包括数据/地址/读/写输入120-1、...、120-n(120)，选择输入122-1、...、122-n(122)，地址/块ID/使能输入124-1、...、124-n(124)，冗余数据输出126-1、...、126-n(126)，控制输出128-1、...、128-n(128)，和片选输出130-1、...、130-n(130)。片选输出130分别连接到每一相关存储器102的片选输入105，为给相应的存储器102提供包含从冗余存储字阵列108a提供的地址的相应的片选信号。
地址寄存器108b包括测试地址输入132、块ID输入134、故障输入136、故障地址输入/输出138和数据/地址/块ID/使能输出140。地址寄存器108b的数据/地址/块ID/使能输出140连接到每一冗余存储字阵列108a的地址/块ID/使能输入124。
每一测试多路转换器110包括数据/地址/读/写输入142-1、...、142-n(142)，用于输入通过相应的功能数据/地址输入从系统外部接收的功能数据和功能地址数据，测试数据/地址/读/写输入144-1、...、144-n(144)，使能输入146-1、...、146-n(146)，和数据/地址输出148-1、...、148-n(148)。每一冗余存储字阵列108a的数据/地址/读/写输入120和每一存储器102的数据/地址/读/写输入104分别连接到一个相关的测试多路转换器110的数据/地址输出148上，用于打算为各存储器102或冗余存储字从系统外部接收功能数据/地址或从测试逻辑114接收测试数据/地址。
存储器/冗余输出多路转换器112组的每一存储器/冗余输出多路转换器包括存储器数据输入150-1、...、150-n(150)，用于接收由每一个相应的存储器102的存储器数据输出106提供的存储器数据，和冗余数据输入152-1、...、152-n(152)，用于接收由每一个相应的冗余存储字阵列108a的冗余数据输出126提供的冗余数据。每一存储器/冗余输出多路转换器112另外包括控制单元154-1、...、154-n(154)，它连接到每一个相应的冗余存储字阵列108a的控制输出128，用于在代替故障存储字时控制选择来自每一个相应的存储器102的数据或者来自每一个相应的冗余存储字阵列108a的数据。每一存储器/冗余输出多路转换器112另外包括数据输出156-1、...、156-n(156)，用于输出选择的数据。在正常模式中，这一数据输出156用于输出从相应的存储器102读取的数据，或者当访问故障存储字的地址时从相应的冗余存储字阵列108a的冗余存储字读取的数据。在测试模式中，每一数据输出156用于输出在测试下写到相应的存储器102的一个存储字的测试数据。例如，这些测试数据与在图2和图6中详细表示的测试逻辑114中预期的数据进行比较。
与根据图5的现有技术比较，其中来自RAM存储器模块502的数据信号540反馈回MBIST逻辑504，在本发明中，要写到相应的存储器102的数据和要从其读取的数据以及要写到相应的冗余存储字阵列108a的数据或从其读取的数据都可以使用一个相应的存储器/冗余输出多路转换器112反馈到测试逻辑114。因此，与现有技术比较，在本发明中，不只可以测试每一存储器102，而且可以测试每一冗余存储字阵列108。另外，可以在不同运行和环境条件(像温度、运行频率等)下，例如为测试存储器102和冗余存储字阵列108a执行多个测试运行。另外，冗余逻辑108的完全复位或排除地址寄存器108b的部分复位也是可能的(热启动)。
测试逻辑114的测试控制器114a包括数据输入158、测试地址输出160、测试数据输出162、读/写输出164、故障输出166和使能输出168-1、...、168-n(168)。数据输入158通过数据多路转换器116连接到存储器/冗余输出多路转换器112的所有数据输出156。测试控制器114a的测试数据输出162和读/写输出164分别连接到每一测试多路转换器110的测试数据/地址/读/写输入144。测试控制器110a的使能输出168分别连接到测试多路转换器110的使能输入146，用于选择正常模式中的功能数据/地址或者测试模式中的测试数据/地址。因此，当允许测试模式时使能输入146被激活。测试控制器114a的故障输出166连接到地址寄存器108b的故障输入136，用于给地址寄存器108b提供故障信号。故障信号指示相应被测试的存储字故障并且它的地址需要存储在地址寄存器108b中。
测试逻辑114的地址转码器114b包括测试地址输入170、第一测试地址输出172、选择输出174、第二测试地址输出176和块ID输出178。测试地址输入170连接到测试控制器114a的测试地址输出160，用于接收在测试控制器114a中产生或存储的测试地址数据。第一测试地址输出172连接到每一测试多路转换器110的测试数据/地址/读/写输入144，用于给相应的测试多路转换器110和然后给在测试下的存储字的地址提供测试地址。选择输出174连接到每一冗余存储字阵列108a的选择输入122。第二测试地址输出176连接到地址寄存器108b的测试地址输入132。块ID输出178连接到地址寄存器108b的块ID输入134。
地址转码器114b通过测试地址输入170从测试控制器114a接收测试地址。测试地址是测试地址空间的一部分，在该测试地址空间中测试逻辑114将所有的存储器102视为单一存储器。因此，在测试模式中，图1的配置表现为具有总尺寸为Mtot千位的一个单一存储器。在地址转码器114b中，按照预定映射规则的测试地址被解码或被转码，并且被解密成为与每一存储器102关联的地址子空间的地址、用于选择要写到的相应的存储器的选择位和一个指示该地址是否是故障存储字的地址的使能位。例如，由测试控制器114a的测试地址输出160提供的地址可以包含14位，而由地址转码器114b的第一测试地址输出172提供的地址可以包含12位，和由地址转码器114b的选择输出174提供的选择信号可以包含3位。
数据多路转换器116包括数据输入180-1、...、180-n(180)、块ID输入182和数据输出184。数据输入180分别连接到存储器/冗余输出多路转换器112的数据输出156，用于从其接收数据。块ID输入182另外连接到地址转码器114b的块ID输出178，用于控制来自相应的数据输出156的数据的选择。数据输出184连接到测试控制器114a的数据输入158，用于根据在块ID输入182上的信号的状态提供选择的数据。
熔丝盒118包括连接到地址寄存器108b的故障地址输入/输出138的故障地址输入/输出186，用于在熔丝盒118中永久存储故障存储字的地址和读取在熔丝盒118中存储的故障存储字的地址。优选使用地址寄存器108b临时存储在测试模式期间检测到的故障存储字的地址，和然后串行流出这些值到外部测试器中。测试器分析这些值和例如使用激光永久编程故障存储字的地址到熔丝盒中。另外可选择的方案是，为预熔测试，可以使故障存储字的地址直接流出到熔丝盒118中，用于测试地址寄存器和熔丝的连接。
图2更详细地表示测试控制器114a。测试控制器114a包括控制器188、测试地址寄存器190、测试数据寄存器192、读/写寄存器194、比较器196和与门198。控制器188包括第一、第二和第三控制输出。第一控制输出连接到测试地址寄存器190的控制输入，用于控制在测试控制器114a的测试地址输出160处的测试地址的提供。第二控制输出连接到测试数据寄存器192的控制输入，用于控制在测试控制器114a的测试数据输出162处的测试数据的提供。控制器188的第三控制输出连接到读/写寄存器194的控制输入，用于发出存储字测试数据的读或写信号到存储器102和冗余存储字阵列108。比较器196包括数据输入158、测试数据输入和比较输出。测试数据输入连接到测试控制器114a的测试数据输出162。比较器196比较由测试数据寄存器192提供的测试数据和从相应的存储器102读取的数据或从数据多路转换器116接收的冗余存储字阵列108a的相应的存储字。通过这样做，读取的数据可以与预期的数据比较，并且如果一个存储字存在故障，可以做出决定。与门198包括比较输入、读/写输入和故障输出166。如果执行存储器102或冗余存储字阵列108a的读或写，并且预期的数据相应于读取的数据，则与门198发出被测试的存储字正确工作的信号。
图3更详细地表示一个冗余存储字阵列。冗余存储字阵列108a通过数据/地址/读/写输入120接收功能数据/地址或测试数据/地址和读/写信号(RD/WR)。通过选择输入122接收选择信号。由于对地址寄存器108b的连接，冗余存储字阵列108a通过地址/块ID/使能输入124接收多个位，包括地址位、块ID位和使能位。冗余存储字阵列108a通过冗余数据输出126输出在冗余存储字阵列中包含的数据和通过控制输出128给相应的存储器/冗余输出多路转换器112提供控制信号。
冗余存储字包括NRED比较器202-1、202-2、...、202-NRED(202)，用于比较通过数据/地址/读/写输入120接收到的地址与通过地址/块ID/使能输入124可得到的故障存储字的地址。因此，每一比较器202的地址输入连接到数据/地址/读/写输入120，并且每一比较器202的故障地址输入连接到地址/块ID/使能输入124。冗余存储字阵列108a另外包括一组与门204-1、204-2、...、204-NRED(204)，它们跟随比较器202，其中，每一与门204的第一输入连接到每一比较器202的一个输出。这些与门204用于选择在冗余存储字阵列108a中存储的冗余数据。冗余存储字阵列108a另外包括块ID比较器206，它包括一个连接到地址/块ID/使能输入124的输入，用于比较一个被访问的地址的块ID与故障存储字的块ID。另外的一个比较器208连接到地址/块ID/使能输入124，用于接收使能位。包括第一和第二输入的与门210连接到块ID比较器206的一个输出和比较器208的一个输出。如果被访问的地址的块ID和故障存储字的存储的地址匹配并且如果许可信号被激活，则与门210提供一个高输出信号给每一个与门204的第二输入。如果存储器102的故障存储字已经被与该存储器102关联的一个冗余存储字阵列108a的冗余存储字置换，则一个与门204在其输出上提供高输出信号。与门204的所有输出都连接到另一个与门212的输入上，后者包括一个连接到另外的一个与门214的反相输入上的输出。与门214包括连接到相应的冗余存储字阵列108a的选择输入122的另一个输入。与门214的输出连接到冗余存储字阵列108a的片选输出130，用于给一个相关的存储器102提供片选信号。相应的与门214的输出另外连接到相应与门对216、218的第一输入。与门对的一个与门216的第二输入连接到与门220的输出。与门对的另一个与门218的第二输入连接到与门222的输出。与门220的第一输入连接到数据/地址/读/写输入120，用于接收在数据/地址/读/写输入120处的信号中包含的写信号。与门222的第一输入也连接到数据/地址/读/写输入120，用于接收在数据/地址/读/写输入120处的信号中包含的读信号。与门220、222的第二输入连接到选择输入122。与门220、222决定数据是要从冗余存储字读出还是写入冗余存储字，以及为选择相应的冗余存储字阵列108a的选择信号在相应的冗余存储字阵列108a的选择输入122上是否被激活。如果是这种情况，以及如果被访问的存储字的地址相应于故障存储字，则由与门216或与门218的输出上的高信号引入的数据可以被写入(WR)数据寄存器224-1、...、224-NRED，或从其读出(RD)。数据寄存器224优选是基于触发器的数据寄存器，包括分别连接到与门216、218的输出的输入，和相应的数据输入连接到冗余存储字阵列108a的数据/地址/读/写输入120。数据寄存器224另外包括一个连接到一个输出多路转换器226的数据输入的数据输出。在这些数据输入外，输出多路转换器226另外包括一个连接到冗余存储字阵列108a的冗余数据输出128的输出，和连接到每一个相应的与门218的每一输出的多个控制输入，用于控制相应的数据寄存器224的数据输出的选择。输出与门228包括多个也连接到每一个相应的与门218的每一输出的输入，和连接到冗余存储字阵列108a的控制输出128的一个输出。
因此，在第一实施例中，每一冗余存储字阵列108a包括与每一存储器102关联的NRED冗余存储字，产生总共n*NRED冗余字。n*NRED冗余存储字的这一总和的NRED冗余存储字可以全局地、在整个(Mtot千位)地址空间的任何地方被激活。上述共享的熔丝/分布式存储字冗余结构允许保持由于测试逻辑、熔丝盒和地址寄存器的最小开销，同时维持在所有存储器之间共享熔丝信息的可能性。接近每一存储器放置的冗余存储字阵列的存在允许减少全局布线并使对存储器功能路径的定时冲击最小化，从而简化了位置和路由限制和在后端阶段(back-end phase)的定时集中(timing convergence)。测试逻辑、熔丝盒和地址寄存器可以放置在芯片内任何地方而不会引起任何定时问题，因为所有有关的定时路径仅在测试模式中被激活。
在第一实施例的实现例子中，有24个独立的相同的SRAM，每一个的尺寸是2592x64位＝162千位。为了平面图的原因，这24个存储器分成4组，每组6个存储器。然后把6个存储器(n＝6)在测试模式中捆在一起，总的组尺寸为972千位。多达6个存储字可以由冗余存储字(NRED＝6)在972千位的地址空间中任何地方修复。因此，6个冗余存储字，每一个有64位，与每一存储器关联。应用的技术是Infineon的0.18微米技术。系统时钟速度是125MHz。总的芯片面积达143mm2。这种结构的实现允许延伸字冗余概念到多个功能上独立的存储器的情况，与现有技术相比在面积开销和/或可得到的产出提高方面具有优势。由于该混合的共享熔丝/分布式字冗余结构，物理设计是直接的。没有报告位置和路由限制和/或定时集中问题。面积、定时和产出结果在下面的表中给出，其中，产出结果基于CIO产出估计数据表。表
总的SRAM面积 22.15mm2(＝24*0.923mm2)
冗余存储字的面积 1.56mm2(＝24*0.065mm2)
熔丝盒面积 0.3mm2(＝4*6*0.0127mm2)
测试逻辑和地址寄存器的面积 0.24mm2(＝4*0.059mm2)
由于测试逻辑和冗余逻辑的总面积开销 2.1mm2(＝1.56+0.3+0.24)或总RAM面积的9.5％
对没有冗余的RAM的访问时间 3.1ns
对有冗余的RAM的访问时间 3.9ns(考虑多路转换器级以及输出缓冲)
估计的芯片产出(不带冗余) 34.2％
估计的芯片产出(带冗余) 47.3％
根据本发明的第二实施例，一个共享的熔丝/共享的字结构允许在功能上独立的存储器之间共享熔丝盒、冗余存储字和地址寄存器，并且相对于现有技术具有显著的面积减少和产出提高。在测试模式中，测试和修复过程运行在一组存储器上，仿佛它们是一个单一更大的存储器，从而允许在所有存储器之间共享冗余存储字、地址寄存器和熔丝盒。
图4表示根据本发明的系统的第二实施例。在图4中，省略对相应于图1中的特征的特征的解释。与根据图1的第一实施例相比，冗余逻辑408包括一个与所有存储器402-1、...、402-n(4 02)关联的单一块或冗余存储字阵列408a。该单一冗余存储字阵列408a位于测试结构中中心任何地方，并且冗余存储字可以被自由地分配用于修复所有存储器402的故障存储字存储字。冗余存储字阵列408a包括连接到一组存储器/冗余输出多路转换器412-1、...、412-n(412)的每一冗余数据输入452-1、...、452-n(452)的冗余数据输出426。此外，冗余存储字阵列408a的一个控制输出428被连接到该一组存储器/冗余输出多路转换器412的每一控制输入454-1、...、454-n(454)。冗余存储字阵列408a的一个数据/地址输入420连接到一组测试多路转换器410-1、...、410-n(410)的每一测试多路转换器的数据/地址输出448-1、...、448-n(448)。在该第二实施例中，冗余存储字阵列408a优选包括一组NRED冗余数据寄存器，其例如由具有相关比较逻辑的触发器制造(见图3或图5)，允许当访问相应编程的故障地址时访问每一冗余存储字。因此，有NRED冗余存储字的全部，它们可以在全部(Mtot千位)地址空间中任何地方分配。根据第二实施例的共享熔丝/共享存储字冗余结构允许保持由于测试逻辑、熔丝盒、地址寄存器和冗余数据寄存器的最小面积开销，这是通过允许在所有存储器或存储器块之间共享熔丝信息和冗余存储字来实现的。
应该指出，包围每一存储器的逻辑，在每一实施例中包括相应的测试多路转换器110、410和相应的存储器/冗余输出多路转换器112、412在第一实施例中另外包括相应的冗余字阵列108a，被称为包装逻辑130-1、...、130-n和430-1、...、430-n。
根据本发明的另外的实施例，上面说明的系统还可以应用于测试具有不同数据宽度或字计数的存储器。于是，数据多路转换器118、418(图1和图4)可以被设计成用于最大字计数例如32位。如果具有较小字计数例如16位的存储器连接到该数据多路转换器，则数据宽度未使用的位可以由数据多路转换器用附加的位填充。比较器196(图2)在数据输入158或458处忽略或者挡住数据信号中包含的这些无效位。
本发明的一个优点在于，为所有存储器只使用一个测试逻辑，导致相对于现有技术节省了面积。
本发明的另外一个优点在于，在地址寄存器和熔丝盒中包含的共享的冗余地址容许减少所需要的地址寄存器和熔丝的数目。这减少了面积管理开销，或者，另一方案是，增加了可修复存储器的数目，当考虑相等的总可修复地址时，导致相对于现有技术产出提高。
根据本发明的第一实施例的一个优点是，由于混合的共享熔丝/分布式存储字冗余结构，它允许保持冗余存储字靠近每一存储器，与现有技术比较，产生同样的定时冲击。
根据本发明的第二实施例的一个优点是，共享的冗余存储字导致大幅减小面积，或者，另一方案是，增加了可修复存储字的数目，当考虑相等的总可修复地址时导致相对于现有技术的产出提高。
    附图标记表
102  功能上独立的存储器
104  数据/地址/读/写输入
105  片选输入
106  存储器数据输出
108  冗余逻辑
110  测试多路转换器
112  存储器/冗余输出多路转换器
114  测试逻辑
116  数据多路转换器
118  熔丝盒
120  数据/地址/读/写输入
122  选择输入
124  地址/块ID/使能输入
126  冗余数据输出
128  控制输出
130  片选输出
132  测试地址输入
134  块ID输入
136  故障输入
138  故障地址输入/输出
140  数据/地址/块ID/使能输出
142  数据/地址/读/写输入
144  测试数据/地址/读/写输入
146  使能输入
148  数据/地址输出
150  存储器数据输入
152  冗余数据输入
154  控制输入
156  数据输出
158  数据输入
160  测试地址输出
162  测试数据输出
164  读/写输出
166  故障输出
168  使能输出
170  测试地址输入
172  第一测试地址输出
174  选择输出
176  第二测试地址输出
178  块ID输出
180  数据输出
182  块ID输入
184  数据输出
186  故障地址输入/输出
188  控制器
190  测试地址寄存器
192  测试数据寄存器
194  读/写寄存器
196  比较器
198  与门
202  比较器
204  与门
206  块ID比较器
208  比较器
210  与门
212  与门
214  与门
216  与门
218  与门
220  与门
222  与门
224  数据寄存器
226  输出多路转换器
228  输出与门
402  功能上独立的存储器
404  数据/地址/读/写输入
405  片选输入
406  存储器数据输出
408  余逻辑
410  测试多路转换器
412  存储器/冗余输出多路转换器
414  测试逻辑
416  数据多路转换器
418  熔丝盒
420  数据/地址/读/写输入
422  选择输入
424  地址/块ID/使能输入
426  冗余数据输出
428  控制输出
430  片选输出
432  测试地址输入
434  块ID输入
436  故障输入
438  故障地址输入/输出
440  数据/地址/块ID/使能输出
442  数据/地址/读/写输入
444  测试数据/地址/读/写输入
446  使能输入
448  数据/地址输出
450  存储器数据输入
452  冗余数据输入
454  控制输入
456  数据输出
458  数据输入
460  测试地址输出
462  测试数据输出
464  读/写输出
466  故障输出
468  使能输出
470  测试地址输入
472  第一测试地址输出
474  选择输出
476  第二测试地址输出
478  块ID输出
480  数据输出
482  块ID输入
484  数据输出
486  故障地址输入/输出
502  RAM存储器模块
504  存储器内置自测试(MBIST)逻辑
506  冗余逻辑
508  熔丝盒
510  第一多路转换器
512  第二多路转换器
514  读/写信号
516  写数据信号
518  地址信号
520  故障信号
522  故障地址信号
524  预期的数据信号
526  数据信号
528  控制信号
530  连接
532  数据信号
534  地址信号
536  控制信号
538  输出
540  数据信号
542  数据信号
544  地址寄存器
546  写数据寄存器
548  地址寄存器
550  数据寄存器
552  比较器
554  结果
556  控制器
558  用于提供故障信号520的设备
560  冗余字线
562  FA寄存器
564  地址寄存器
566  数据寄存器
568  比较器
570  与门
572  与门
574  地址(A)
576  读(R)
578  写(WR)
580  数据输入(DI)
582  串行接口(TDI)
584  串行接口(TDO)

Claims (7)

1.一个系统，用于测试一组功能上独立的存储器(102；402)和用于使用冗余存储字置换所述一组功能上独立的存储器(102；402)的故障存储字，包括：
-一个冗余设备(108；408)，包括至少一个冗余存储字阵列(108a；408a)和连接到所述至少一个冗余存储字阵列(108a；408a)的地址寄存器(108b；408b)，用于存储和检索故障存储字的地址；
-一个测试设备(114；414)，包括测试数据输出(162；462)、测试地址输出(172；472)、读/写输出(164；464)，用于给所述一组功能上独立的存储器(102；402)的每一存储器提供测试数据、测试地址和读/写信号；
-一组第一多路转换器(110；410)，用于分别连接所述测试设备(114；414)的所述测试数据输出(162；462)、所述测试地址输出(172；472)和所述读/写输出(164；464)，或相应的功能数据/地址/读/写输入到一个相关的存储器(102；402)的相应的数据/地址/读/写输入(104；404)和到所述至少一个冗余存储字阵列(108a；408a)的相应的数据/地址/读/写输入(120；420)；和
-一组第二多路转换器(112；412)，用于分别连接一个相关存储器(102；402)的相应的存储器数据输出(106；406)或所述至少一个冗余存储字阵列(108a；408a)的相应的冗余数据输出(126；426)到相应的第二多路转换器的一个数据输出(156；456)，其中，每一第二多路转换器(112；412)的所述数据输出(156；456)可连接到所述测试设备(114；414)的一个数据输入(158；458)，用于从所述一组功能上独立的存储器(102；402)的每一存储器接收数据。
2.根据权利要求1所述的系统，其特征在于，所述测试设备(114；414)包括一个测试控制器(114a；414a)，用于至少产生测试数据和测试地址数据；和一个地址转码器(114b；414b)，用于解码由所述测试控制器(114a；414a)产生的测试地址空间的测试地址为所述存储器(102；402)的地址。
3.根据权利要求1或2所述的系统，其特征在于，所述系统包括数据多路转换器(116；416)，它包括分别连接到所述一组第二多路转换器(112；412)的所述数据输出(156；456)的多个数据输入(180；480)，和连接到所述测试设备(114；414)的所述数据输入(158；458)的数据输出(184；484)。
4.根据权利要求1、2或3所述的系统，其特征在于，所述冗余设备(108)包括多个冗余存储字阵列(108a)，其中，每一阵列在空间上和功能上与所述一组功能上独立的存储器(102)的相应的存储器关联。
5.根据前述权利要求中一个权利要求所述的系统，其特征在于，所述冗余设备(108；408)的所述地址寄存器(108b；408b)连接到包括熔丝的熔丝盒(118；418)，以永久存储故障存储字的地址。
6.根据前述权利要求中一个权利要求所述的系统，其特征在于，所述一组功能上独立的存储器(102；402)是一组静态随机存取存储器(SRAM)。
7.根据前述权利要求中一个权利要求所述的系统，其特征在于，所述测试设备(114；414)是内置自测试(BIST)设备。
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