JP3880948B2 - 機能上独立しているメモリのグループをテストし、不具合のあるメモリ・ワードを置き換えるシステム - Google Patents
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Description
using redundant words」、Proceedings of International Test Conference 2001年、995〜1001頁で提案されているRAMメモリ・モジュール502のビルトイン・セルフリペア(BISR)の従来技術のワード指向メモリ・テスト構造を示している。このテスト構造では、メモリ・ビルトイン・セルフ・テスト(MBIST)ロジック504および冗長ロジック506がRAMメモリ・モジュール502と並列に配置され、欠陥または不良メモリ・ワードを冗長メモリ・ワードで置き換えるようになっている。このテスト構造はさらに、不良メモリ・ワードのアドレスを永久的に格納するヒューズが収められたヒューズ・ボックス508、RAMメモリ・モジュール502の前にある第1のマルチプレクサ510、および第2のマルチプレクサ512を備える。第2のマルチプレクサ512は、RAMメモリ・モジュール502と冗長ロジック506の出力に接続されており、データの出所を決定する。
スから受信する。第1のマルチプレクサ510は、冗長ロジック506およびRAMメモリ・モジュール502に接続されている出力538を備える。出力538は、書き込みデータ信号516を介してメモリBISTロジック504からRAMメモリ・モジュール502/冗長ロジック506にテスト・パターンを供給する場合、またはデータ信号532を介してデータを例えばメモリ・バスからRAMメモリ・モジュール502/冗長ロジック506に供給する場合に使用する。第2のマルチプレクサ512はデータ信号540をRAMメモリ・モジュール502から受信し、データ信号526および制御信号528を冗長ロジック506から受信して、選択したデータのデータ信号542を供給する。
ロジック、好ましくはBISTロジックは、機能上独立しているメモリを全個別メモリ・サイズの合計に等しいサイズの単一の大きなメモリとしてみなす。このアーキテクチャにより、複数の独立の組み込みRAMの間でテスト・ロジックおよび冗長ロジックを共有することが可能である。テストおよび修復手順により、全アドレス空間内の利用可能な冗長ワードを割り当てることが可能である。これにより、テスト・ロジックおよび冗長ロジックの面積オーバーヘッドがかなり低減され、従来技術に比べて予想される歩留まりが改善されるが、もしこれが機能上独立しているRAMメモリであれば相当する数の冗長ワードの共有は不可能であろう。
番号からなる参照符号で示される。
aのデータ入力158に接続されており、ブロックID入力182で信号の状態に応じて選択されたデータを供給する。
由して受け取ったアドレスをアドレス/ブロックID/イネーブル入力124を経由して受け取る不良メモリ・ワードのアドレスとを比較する。したがって、各コンパレータ202のアドレス入力は、データ/アドレス/読み取り/書き込み入力120に接続され、各コンパレータ202の不良アドレス入力はアドレス/ブロックID/イネーブル入力124に接続されている。冗長メモリ・ワード108のアレイはさらに、1組のANDゲート204−1、204−2、...、204−NRED(204)とその後に続くコンパレータ202を備え、各ANDゲート204の第1の入力は各コンパレータ202の出力に接続されている。これらのANDゲート204は、冗長メモリ・ワード108aのアレイに格納されている冗長データを選択するために使用される。さらに冗長メモリ・ワード108aのアレイは、入力がアドレス/ブロックID/イネーブル入力124に接続されているブロックIDコンパレータ206を備え、アクセスされたアドレスのブロックIDと不良メモリ・ワードのブロックIDとを比較する。また他のコンパレータ208がアドレス/ブロックID/イネーブル入力124に接続されており、イネーブル・ビットを受け取るようになっている。第1の入力と第2の入力を備えるANDゲート210は、ブロックIDコンパレータ206の出力とコンパレータ208の出力に接続されている。アクセスされたアドレスと不良メモリ・ワードの記憶されているアドレスのブロックIDが一致していて、イネーブル信号が活性化されている場合、ANDゲート210は、高レベル出力信号を各ANDゲート204の第2の入力に供給する。メモリ102の不良メモリ・ワードがこのメモリ102に関連する冗長メモリ・ワード108aのアレイの冗長メモリ・ワードで置き換えられている場合、ANDゲート204のうちの1つが高レベル出力信号をその出力から供給する。ANDゲート204のすべての出力が他のANDゲート214の反転入力に接続されている出力を備える他のANDゲート212の入力に接続されている。ANDゲート214は、冗長メモリ・ワード108aのそれぞれのアレイの選択入力122に接続されている他の入力を備える。ANDゲート214の出力は、冗長メモリ・ワード108aのアレイのチップ選択出力130に接続されており、チップ選択信号を関連するメモリ102に供給する。それぞれのANDゲート204の出力はさらに、ANDゲート216、218のそれぞれのペアの第1の入力に接続される。ANDゲートのペアの一方のANDゲート216の第2の入力はANDゲート220の出力に接続されている。ANDゲートのペアの他方のANDゲート218の第2の入力はANDゲート222の出力に接続されている。ANDゲート220の第1の入力はデータ/アドレス/読み取り/書き込み入力120に接続されており、データ/アドレス/読み取り/書き込み入力120で信号に含まれる書き込み信号を受け取る。ANDゲート222の第1の入力はさらに、データ/アドレス/読み取り/書き込み入力120に接続されており、データ/アドレス/読み取り/書き込み入力120で信号に含まれる読み取り信号を受け取る。ANDゲート220、222の第2の入力は、選択入力122に接続されている。ANDゲート220、222で、データを冗長メモリ・ワードから読み取るか、または書き込むかを決定し、また冗長メモリ・ワード108aのそれぞれのアレイを選択する選択信号が冗長メモリ・ワード108aのそれぞれのアレイの選択入力122でアクティブかどうかを判別する。そのような場合であって、アクセスされたメモリ・ワードのアドレスが不良メモリ・ワードに対応し、これがANDゲート216またはANDゲート218の出力で高レベル信号により発生する場合、データをデータ・レジスタ224−1、...224−NREDに書き込む(WR)か、または読み込む(RD)ことが可能である。データ・レジスタ224は、入力がそれぞれANDゲート216、218の出力に接続され、それぞれのデータ入力が冗長メモリ・ワード108aのアレイのデータ/アドレス/読み取り/書き込み入力120に接続されているフリップフロップ・ベースのデータ・レジスタであるのが好ましい。データ・レジスタ224はさらに、出力マルチプレクサ226のデータ入力に接続されているデータ出力を備える。データ入力のほかに、出力マルチプレクサ226はさらに、冗長メモリ・ワード108aのアレイの冗長データ出力128に接続されている出力と各ANDゲート218の各出力に接続されている複数の制御入力を備え、それぞれのデータ・レジスタ224のデータ出力の選択を制御する。出力ANDゲート228は
、各ANDゲート218の各出力にも接続されている複数の入力と、冗長メモリ・ワード108aのアレイの制御出力128に接続されている出力を備える。
ヒューズ/分散メモリ・ワード冗長度アーキテクチャでは、ヒューズ情報と冗長メモリ・ワードをすべてのメモリまたはメモリ・ブロックの間で共有可能にすることにより、テスト・ロジック、ヒューズ・ボックス、アドレス・レジスタ、および冗長データ・レジスタによる面積オーバーヘッドを最低限に抑えることが可能である。
Claims (7)
- 機能上独立しているメモリ(102、402)のグループをテストし、該機能上独立しているメモリ(102、402)のグループの不良メモリ・ワードを冗長メモリ・ワードで置き換えるシステムであって、
冗長メモリ・ワード(108a、408a)の少なくとも1つのアレイと、該冗長メモリ・ワード(108a、408a)の少なくとも1つのアレイに接続されているアドレス・レジスタ(108b、408b)とを備え、不良メモリ・ワードのアドレスの格納および取り出しを行う冗長手段(108、408)と、
テスト・データ出力(162、462)、テスト・アドレス出力(172、472)、および読み取り/書き込み出力(164、464)を備え、テスト・データ、テスト・アドレス、および読み取り/書き込み信号を機能上独立しているメモリ(102、402)グループの各メモリに供給するテスト手段(114、414)と、
前記テスト手段(114、414)のテスト・データ出力(162、462)、テスト・アドレス出力(172、472)および読み取り/書き込み出力(164、464)、または、それぞれの機能データ/アドレス/読み取り/書き込み入力を、関連するメモリ(102、402)のそれぞれのデータ/アドレス/読み取り/書き込み入力(104、404)および冗長メモリ・ワード(108a、408a)の少なくとも1つのアレイのデータ/アドレス/読み取り/書き込み入力(120、420)のいずれかに接続する第1のマルチプレクサのグループ(110、410)と、
関連するメモリ(102、402)のメモリ・データ出力(106、406)または冗長メモリ・ワード(108a、408a)の少なくとも1つのアレイの冗長データ出力(126、426)をそれぞれの第2のマルチプレクサのデータ出力(156、456)に接続する、第2のマルチプレクサ(112、412)のグループからなり、各第2のマルチプレクサ(112、412)のデータ出力(156、456)を前記テスト手段(114、414)のデータ入力(158、458)に接続し、機能上独立しているメモリ(102、402)のグループの各メモリからデータを受け取ることが可能であるシステム。 - 前記テスト手段(114、414)が少なくともテスト・データおよびテスト・アドレス・データを生成するテスト・コントローラ(114a、414a)、および前記テスト・コントローラ(114a、414a)によって生成されたテスト・アドレス空間のテスト・アドレスを前記メモリのアドレスにデコードするアドレス・トランスコーダ(114b、414b)を備えることを特徴とする請求項1に記載のシステム。
- 前記システムが、それぞれ第2のマルチプレクサ(112、412)のグループのデータ出力(156、456)に接続されている複数のデータ入力(180、480)と、前記テスト手段(114、414)のデータ入力(158、458)に接続されているデータ出力(184、484)からなるデータ・マルチプレクサ(116、416)を備えることを特徴とする請求項1または2に記載のシステム。
- 前記冗長手段(108)が冗長メモリ・ワード(108a)の複数のアレイからなり、各アレイは機能上独立しているメモリ(102)のグループのそれぞれのメモリに空間的にも機能的にも関連付けられていることを特徴とする請求項1、2、または3に記載のシステム。
- 前記冗長手段(108、408)のアドレス・レジスタ(108b、408b)が不良メモリ・ワードのアドレスを永久的に記憶するヒューズからなるヒューズ・ボックス(118、418)に接続されることを特徴とする請求項1乃至4のいずれかに記載のシステム。
- 機能上独立しているメモリ(102、402)のグループがスタティック・ランダム・アクセス・メモリ(SRAM)のグループであることを特徴とする請求項1乃至5のいずれかに記載のシステム。
- 前記テスト手段(114、414)がビルトイン・セルフ・テスト(BIST)手段であることを特徴とする請求項1乃至6のいずれかに記載のシステム。
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