JP2004039214A

JP2004039214A - 機能上独立しているメモリのグループをテストし、不具合のあるメモリ・ワードを置き換えるシステム

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Publication number: JP2004039214A
Application number: JP2003158551A
Authority: JP
Inventors: Simone Borri; シモーヌ　ボリ; Stephane Kirmser; ステファン　キルムザー
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-06-04
Filing date: 2003-06-03
Publication date: 2004-02-05
Anticipated expiration: 2023-06-03
Also published as: US20030237033A1; EP1369878A1; JP3880948B2; CN1469396A; US7085972B2; CN100483558C

Abstract

【課題】
機能上独立しているメモリのグループをテストし、不良メモリ・ワードを置き換えるシステム。
【解決手段】
機能上独立しているメモリ（１０２）のグループをテストし、それらのメモリのグループの不良メモリ・ワードを冗長メモリ・ワードで置き換えるシステムであって、冗長メモリ・ワード（１０８ａ）の少なくとも１つ及びアレイと冗長メモリ・ワードの少なくとも１つのアレイに接続されているアドレス・レジスタ（１０８ｂ）を備える冗長手段（１０８）と、テスト手段（１１４）と、テスト手段の後のメモリ（１０２）の前にある第１のマルチプレクサ（１１０）と、冗長メモリ・ワード（１０８ａ）の少なくとも１つのアレイのグループと、メモリ（１０２）の後の第２のマルチプレクサ（１１２）と、冗長メモリ・ワードの少なくとも１つのアレイのグループと、からなり、各第２のマルチプレクサをテスト手段（１１４）に接続可能であるシステム。
【選択図】　図１

Description

【技術分野】
【０００１】
本発明は、メモリ・テスト構造に関するものであり、特に、機能上独立しているメモリのグループの不具合のあるメモリ・ワードを冗長メモリ・ワードで置き換えるシステムに関するものである。
【背景技術】
【０００２】
今日の非常に高度なサブミクロン技術により、膨大な量のメモリを単一チップ上に実装することが可能になっている。通常、チップは小サイズから中サイズまでの多数の組み込み型メモリ、例えば、ＳＲＡＭと少数の非常に大きなブロック、例えば、ＤＲＡＭを搭載する。メモリは高密度実装であるため、不良品発生率が高い。これらのメモリ不良は全体のチップ歩留まりが低下させる。この問題を解決する一方法として、冗長メモリ・ロケーションやワード冗長度によってメモリを強化する方法がある。ワード冗長度では、冗長レジスタを単一のＳＲＡＭブロックまたは１つ以上のメモリ・マクロで構成される１つのＳＲＡＭブロックに追加することにより、メモリ・テスト時にメモリ不良を検出して、対応する冗長メモリ・ロケーションを活性化しメモリ不良をオンラインで修復することが可能である。メモリのテストには、外部テスト用ハードウェア、または組込みメモリ用の好ましい手法であるメモリ・ビルトイン・セルフ・テスト（ＭＢＩＳＴ）と呼ばれるオンチップの専用ハードウェアのいずれかが使用される。メモリ・テストの後、メモリ不良のアドレスに関する情報がチップから抽出され、これを使用して、この情報を恒久的に格納する関連するオンチップ・レーザー・ヒューズをプログラムする。
【０００３】
図５は、Ｖ．ショーバー、Ｓ．ポール、Ｏ．ピコット（Ｖ．Ｓｃｈｏｅｂｅｒ，Ｓ．Ｐａｕｌ，Ｏ．Ｐｉｃｏｔ）「Ｍｅｍｏｒｙ　Ｂｕｉｌｔ−ｉｎ　Ｓｅｌｆ−Ｒｅｐａｉｒ
ｕｓｉｎｇ　ｒｅｄｕｎｄａｎｔ　ｗｏｒｄｓ」、Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｓｔ　Ｃｏｎｆｅｒｅｎｃｅ　２００１年、９９５〜１００１頁で提案されているＲＡＭメモリ・モジュール５０２のビルトイン・セルフリペア（ＢＩＳＲ）の従来技術のワード指向メモリ・テスト構造を示している。このテスト構造では、メモリ・ビルトイン・セルフ・テスト（ＭＢＩＳＴ）ロジック５０４および冗長ロジック５０６がＲＡＭメモリ・モジュール５０２と並列に配置され、欠陥または不良メモリ・ワードを冗長メモリ・ワードで置き換えるようになっている。このテスト構造はさらに、不良メモリ・ワードのアドレスを永久的に格納するヒューズが収められたヒューズ・ボックス５０８、ＲＡＭメモリ・モジュール５０２の前にある第１のマルチプレクサ５１０、および第２のマルチプレクサ５１２を備える。第２のマルチプレクサ５１２は、ＲＡＭメモリ・モジュール５０２と冗長ロジック５０６の出力に接続されており、データの出所を決定する。
【０００４】
ＭＢＩＳＴロジック５０４は読み取り／書き込み信号５１４、書き込みデータ信号５１６、およびアドレス信号５１８を第１のマルチプレクサ５１０に供給し、不良信号５２０、不良アドレス（ｆａｉｌ＿ａｄｄｒｅｓｓ）信号５２２および期待データ（ｅｘｐｅｃｔｅｄ＿ｄａｔａ）信号５２４を冗長ロジック５０６に供給する。冗長ロジック５０６は不良信号５２０、不良アドレス信号５２２、および期待データ信号５２４をＭＢＩＳＴロジック５０４から受信し、データ信号５２６および制御信号５２８を第２のマルチプレクサ５１２に供給する。さらに、冗長ロジック５０６は接続部５３０によりヒューズ・ボックス５０８に接続される。第１のマルチプレクサ５１０は読み取り／書き込み信号５１４、書き込みデータ信号５１６、およびアドレス信号５１８をＭＢＩＳＴロジック５０４から、データ信号５３２、アドレス信号５３４、および制御信号５３６を例えばメモリ・バ
スから受信する。第１のマルチプレクサ５１０は、冗長ロジック５０６およびＲＡＭメモリ・モジュール５０２に接続されている出力５３８を備える。出力５３８は、書き込みデータ信号５１６を介してメモリＢＩＳＴロジック５０４からＲＡＭメモリ・モジュール５０２／冗長ロジック５０６にテスト・パターンを供給する場合、またはデータ信号５３２を介してデータを例えばメモリ・バスからＲＡＭメモリ・モジュール５０２／冗長ロジック５０６に供給する場合に使用する。第２のマルチプレクサ５１２はデータ信号５４０をＲＡＭメモリ・モジュール５０２から受信し、データ信号５２６および制御信号５２８を冗長ロジック５０６から受信して、選択したデータのデータ信号５４２を供給する。
【０００５】
図６は、図５の従来技術のＭＢＩＳＴロジック５０４を詳細に示す。ＭＢＩＳＴロジック５０４は、アドレス・レジスタ５４４とデータ書き込みレジスタ５４６を備え、アドレス信号５１８と書き込みデータ信号５１６を第１のマルチプレクサ５１０に供給する。ＭＢＩＳＴロジック５０４はさらに、不良メモリ・ロケーションのアドレスを格納し不良アドレス信号５２２を供給するアドレス・レジスタ５４８と、期待データを格納し、期待データ信号５２４を供給する他のデータ・レジスタ５５０を備える。書き込みデータ信号５１６を介してテスト・データがテスト対象の所定のメモリ・ロケーションに格納された後、期待データ信号５２４がＲＡＭメモリ・モジュール５０２のデータ信号５４０と比較される。したがって、ＭＢＩＳＴロジック５０４はさらに、期待データをＲＡＭデータの結果と比較する、つまりＲＡＭメモリ・モジュール５０２のデータ信号５４０と期待データ信号５２４と比較し、比較結果５５４を出力するコンパレータ５５２を備える。ＭＢＩＳＴロジック５０４は、さらに、結果５５４に応じて不良信号５２０を供給する手段５５８を制御するコントローラ５５６を備える。不良信号５２０を使用して、ヒューズ・ボックス５０８にデータを格納し、またこれを冗長ロジック５０６の書き込みイネーブル信号として使用することが可能である。
【０００６】
各不良または欠陥メモリ・ワードのテスト時に個別にＭＢＩＳＴロジック５０４からデータが送られる。オンチップ・メモリ・テストをＲＡＭメモリ・モジュール５０２のアドレス空間に対し実行し、テスト・アルゴリズムに応じて所定の順序で書き込みおよび読み取りオペレーションを実行する。メモリからの出力と期待データとを比較する。メモリ・ワードが異なる場合、各メモリ・ワードの一部に欠陥がある。この場合、不良アドレスおよびそのデータが冗長ロジック５０６に格納される。したがって、冗長ロジック５０６では、冗長またはスペア・メモリ・ワードがアドレス・デコードをプログラムする複数の冗長ワード・ラインと制御ロジックのアレイの形で配列されている。
【０００７】
図７は、図１の冗長ロジック５０６に収められている複数のワード・ラインのうちの１つの冗長メモリ・ワードまたは冗長ワード・ラインを示す。冗長ワード・ライン５６０はＦＡレジスタ５６２、アドレス・レジスタ５６４、データ・レジスタ５６６、コンパレータ５６８、および２つのＡＮＤゲート５７０、５７２を備える。アドレスがアドレス・レジスタ５６４に格納されると、ＦＡレジスタ５６２は「１」にセットされ、冗長メモリ・ワードが活性化される。次に、データ・レジスタ５６６が、ＲＡＭメモリ・モジュール５０２の代わりに読み取りと書き込みに使用される。アドレス比較がコンパレータ５６８内で実行される。メモリ空間全体にアクセスを行うアドレス（Ａ）５７４が冗長ワード・ラインの各アドレス・レジスタ５６４に格納されているアドレスと比較される。テスト中、ＭＢＩＳＴロジック５０４により、不良信号５２０、不良アドレス５２２、および期待データ信号５２４が準備される。Ｒｅａｄ（Ｒ）５７６、Ｗｒｉｔｅ（ＷＲ）５７８、Ａｄｄｒｅｓｓ（Ａ）５７４、およびデータ入力（ＤＩ）５８０へのアクセスが、機能動作およびテスト時にＲＡＭメモリ・モジュール５０２および冗長ロジック５０６と並列に実行される。５８２（ＴＤＩ）および５８４（ＴＤＯ）は、冗長ロジック５０６用の直列インターフェイスである。
【０００８】
不良アドレスのプログラミングは、メモリＢＩＳＴ時に実行されるか、またはメモリ・セットアップ時にヒューズ・ボックス５０８から実行される。冗長ワード・ラインのアドレス・レジスタ５６４に格納される不良アドレスはテスト完了後ストリーム出力するか、または読み出して、ヒューズ溶断によりヒューズ・ボックス５０８をプログラムすることが可能である。テストおよび冗長度構成時にデータのストリーム入出力を行うため、スキャン・レジスタを介してヒューズ・ボックス５０８を冗長度ロジック５０６に接続することが可能である。ヒューズ・ボックスでは、複数のヒューズおよびそのスキャン・レジスタを並列に入れることが可能である。プログラム済みアドレスを活性化するためには追加ヒューズ・セルが必要である。スキャン・レジスタ、例えばスキャン・フリップフロップを、スキャン・モード時に活性化可能なシリアル・スキャン連鎖として構成される。スキャン・レジスタのデータ出力は、ヒューズ・ボックスの入力に接続される。メモリ・テスト後ヒューズ・ボックスをオンチップまたはオフチップの冗長ロジック５０６の内部または外部に配置して、識別された不良箇所を記憶することが可能である。ヒューズ・オンチップは最新技術である。１つのヒューズが１つのアドレス・ビットに対応する。ヒューズ自体は、技術に応じて多結晶シリコンまたは金属抵抗器にすぎない。ヒューズ・ボックスが冗長ロジック５０６の外部に配置される場合、２つの構成が可能である。並列バスで、ヒューズ・ボックスを冗長メモリ・ワードのアドレス・レジスタに接続することが可能である。並列アクセスの代わり、ヒューズ・ボックスと冗長メモリ・ワードとの間に直列シフト・ロジックを実装することも可能である。
【０００９】
上述の従来技術のテスト構造では、複数の機能独立メモリがチップ上に存在する場合、専用冗長度およびテスト構造をメモリ毎に用意しなければならない。したがって、別々のＢＩＳＴコントローラおよび専用ヒューズ・ボックスがメモリ毎に必要であり、領域のオーバーヘッドとテストの複雑度が高くなる。さらに、冗長ワードを効率よく使用することも不可能である。
【文献１】
米国特許第６，３８５，７４６号明細書
【文献２】
独国特許第１００，０２，１２７号明細書
【文献３】
米国特許第５，７３４，６１５号明細書
【文献４】
国際公開番号０１／５９７９０号パンフレット
【文献５】
米国特許出願公開第２００１／００２７５４６号明細書
【文献６】
米国特許第６，１９８，６６９号明細書
【文献１】
Ｖ．Ｓｃｈｏｅｂｅｒ、Ｓ．Ｐａｕｌ、Ｏ．Ｐｉｃｏｔ「Ｍｅｍｏｒｙ　Ｂｕｉｌｔ−ｉｎ　Ｓｅｌｆ−Ｒｅｐａｉｒ　ｕｓｉｎｇ　ｒｅｄｕｎｄａｎｔ　ｗｏｒｄｓ」、Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｓｔ　Ｃｏｎｆｅｒｅｎｃｅ　２００１年、９９５〜１００１頁。
【考案の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、機能上独立しているメモリのグループをテストし、機能上独立しているメモリのグループの不良メモリ・ワードを冗長メモリ・ワードで置き換える単純な省スペース・システムを実現することである。
【課題を解決するための手段】
【００１１】
本発明の目的は、機能上独立しているメモリのグループをテストし、請求項１により機能上独立しているメモリのグループの不良メモリ・ワードを冗長メモリ・ワードで置き換えるシステムにより達成される。
【発明を実施するための最良の形態】
【００１２】
本発明は、例えば同一チップ上に存在する同じデータ幅で複数の独立メモリをテストし修復するシステムおよびアーキテクチャに関するものであり、そこで使用されるテスト・
ロジック、好ましくはＢＩＳＴロジックは、機能上独立しているメモリを全個別メモリ・サイズの合計に等しいサイズの単一の大きなメモリとしてみなす。このアーキテクチャにより、複数の独立の組み込みＲＡＭの間でテスト・ロジックおよび冗長ロジックを共有することが可能である。テストおよび修復手順により、全アドレス空間内の利用可能な冗長ワードを割り当てることが可能である。これにより、テスト・ロジックおよび冗長ロジックの面積オーバーヘッドがかなり低減され、従来技術に比べて予想される歩留まりが改善されるが、もしこれが機能上独立しているＲＡＭメモリであれば相当する数の冗長ワードの共有は不可能であろう。
【００１３】
本発明で実装するのは、機能上独立しているメモリのグループをテストし、機能上独立しているメモリのグループの不良メモリ・ワードを冗長メモリ・ワードで置き換えるシステムであり、不良メモリ・ワードのアドレスの格納および取り出しを実行するための冗長メモリ・ワードの少なくとも１つのアレイと冗長メモリ・ワードの少なくとも１つのアレイに接続されているアドレス・レジスタを備える冗長度手段と、テスト・データおよびテスト・アドレスを機能上独立しているメモリのグループのそれぞれのメモリに供給するテスト・データ出力およびテスト・アドレス出力を含むテスト手段と、テスト・データ出力およびテスト手段のテスト・アドレス出力またはそれぞれの機能データ／アドレス入力を関連メモリのそれぞれのデータ／アドレス入力および冗長メモリ・ワードの少なくとも１つのアレイのそれぞれのデータ／アドレス入力にそれぞれ接続する第１のマルチプレクサのグループと、関連するメモリのそれぞれのメモリ・データ出力または冗長メモリ・ワードの少なくとも１つのアレイのそれぞれの冗長度データ出力をそれぞれの第２のマルチプレクサのデータ出力にそれぞれ接続する第２のマルチプレクサのグループを備え、各第２のマルチプレクサのデータ出力をテスト手段のデータ入力に接続し、機能上独立しているメモリのグループの各メモリからデータを受け取るようにすることが可能である。
【００１４】
本発明の一態様によれば、テスト手段は、少なくともテスト・データおよびテスト・アドレス・データを生成するテスト・コントローラ、およびテスト・コントローラによって生成されたテスト・アドレス空間のテスト・アドレスをメモリのアドレスにデコードするアドレス・コード変換手段を備える。
【００１５】
本発明の他の態様によれば、このシステムは、それぞれ第２のマルチプレクサのグループのデータ出力に接続されている複数のデータ入力と、テスト手段のデータ入力に接続されているデータ出力を備えるデータ・マルチプレクサとを備える。
【００１６】
本発明の他の態様によれば、冗長手段は冗長メモリ・ワードの複数のアレイを備え、それぞれのアレイは機能上独立しているメモリのグループのそれぞれのメモリに空間的にも機能的にも関連付けられている。
【００１７】
本発明の他の態様によれば、冗長手段のアドレス・レジスタは不良メモリ・ワードのアドレスを永久的に記憶するヒューズを備えるヒューズ・ボックスに接続されている。
【００１８】
本発明の他の態様によれば、機能上独立しているメモリのグループはスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のグループである。
【００１９】
本発明の他の態様によれば、テスト手段はビルトイン・セルフ・テスト（ＢＩＳＴ）手段である。
【００２０】
本発明の好ましい実施形態について、付属の図面を参照しながら説明する。
【００２１】
図１および図４において、対応するまたは類似の機能は、図面の番号と対応する機能の
番号からなる参照符号で示される。
【００２２】
本発明の第１の実施形態によれば、共有ヒューズ／分散ワード・アーキテクチャを使用することで、ヒューズ・ボックス、テスト・ロジック、およびアドレス・レジスタを機能上独立しているメモリ間で共有する一方で、それぞれの冗長メモリ・ワードのグループを各メモリに関連付け、ルーティング過密状態と機能タイミングの影響を最小限に抑えることが可能である。テスト・モードでは、メモリのグループを単一の大きなメモリであるかのようにみなしてテストおよび修復手順をそのメモリのグループについて実行し、すべてのメモリ間でアドレス・レジスタとヒューズ・ボックスを共有しながら、各メモリに専用冗長メモリ・ワードを与えてルーティングの過密状態を最小に保つことが可能である。
【００２３】
図１は、機能上独立しているメモリ１０２−１、．．．１０２−ｎ（１０２）またはメモリ・ブロックのグループの不良メモリ・ワードを置き換える、本発明によるシステムの第１の実施形態を示している。これらのメモリは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であるのが好ましい。機能上独立しているメモリのグループは、好ましくは同じデータ幅を持ち、それぞれサイズがＭ（ｉ）Ｋビット（ｉ＝１．．ｎ）であるｎ個の独立しているメモリ１０２を備える。したがって、すべての独立メモリの総メモリ・サイズは以下の式で定められる。
【００２４】
【数式１】

各メモリ１０２は、データ／アドレス／読み取り／書き込み入力１０４−１、．．．、１０４−ｎ（１０４）、チップ選択入力１０５−１、．．．、１０５−ｎ（１０５）、およびメモリ・データ出力１０６−１、．．．、１０６−ｎ（１０６）を備える。
【００２５】
図のシステムは、冗長度ロジック１０８、ｎ個のテスト・マルチプレクサ１１０−１、．．．、１１０−ｎ（１１０）のグループ、ｎ個のメモリ／冗長度出力マルチプレクサ１１２−１、．．．、１１２−ｎ（１１２）、テスト・ロジック１１４、データ・マルチプレクサ１１６、およびヒューズ・ボックス１１８を備える。この実施形態では、冗長度ロジック１０８は冗長メモリ・ワード１０８ａ−１、．．．、１０８ａ−ｎ（１０８ａ）の単一アレイを備え、冗長メモリ・ワード１０８ａの各アレイは機能上独立しているメモリ１０２のグループのそれぞれのメモリに空間的にも機能的にも関連付けられている。冗長ロジック１０８はさらに、テスト・モード時に検出された不良メモリ・ワードのアドレスを一時的に記憶しておくために、冗長メモリ・ワード１０８ａのすべてのアレイに接続されているアドレス・レジスタ１０８ｂを備える。テスト・ロジック１１４は、合計Ｍｔｏｔ　Ｋビットのメモリに対してテスト・アルゴリズムを実行するテスト・コントローラ１１４ａ、例えばＢＩＳＴコントローラとアドレス・トランスコーダ１１４ｂを備えるのが好ましく、両方ともテスト・モードでのみアクティブである。
【００２６】
冗長ロジック１０８の冗長メモリ・ワード１０８ａのアレイはそれぞれ、データ／アドレス／読み取り／書き込み入力１２０−１、．．．、１２０−ｎ（１２０）、選択入力１２２−１、．．．、１２２−ｎ（１２２）、アドレス／ブロックＩＤ／イネーブル入力１２４−１、．．．、１２４−ｎ（１２４）、冗長データ出力１２６−１、．．．、１２６−ｎ（１２６）、制御出力１２８−１、．．．、１２８−ｎ（１２８）、およびチップ選択出力１３０−１、．．．、１３０−ｎ（１３０）を備える。チップ選択出力１３０は、それぞれ、関連するメモリ１０２のチップ選択入力１０５に接続され、冗長メモリ・ワード１０８ａのアレイから送られるアドレスからなるそれぞれのチップ選択信号をそれぞれのメモリ１０２に供給する。
【００２７】
アドレス・レジスタ１０８ｂは、テスト・アドレス入力１３２、ブロックＩＤ入力１３４、不良入力１３６、不良アドレス入力／出力１３８、およびデータ／アドレス／ブロックＩＤ／イネーブル出力１４０を備える。アドレス・レジスタ１０８ｂのデータ／アドレス／ブロックＩＤ／イネーブル出力１４０は、冗長メモリ・ワード１０８ａの各アレイのアドレス／ブロックＩＤ／イネーブル入力１２４に接続されている。
【００２８】
各テスト・マルチプレクサ１１０は、それぞれの機能データ／アドレス入力でシステムの外部から受信した機能データおよび機能アドレス・データの入力用のデータ／アドレス／読み取り／書き込み入力１４２−１、．．．、１４２−ｎ（１４２）、テスト・データ／アドレス／読み取り／書き込み入力１４４−１、．．．、１４４−ｎ（１４４）、イネーブル入力１４６−１、．．．、１４６−ｎ（１４６）、およびデータ／アドレス出力１４８−１、．．．、１４８−ｎ（１４８）を備える。冗長メモリ・ワード１０８ａの各アレイのデータ／アドレス／読み取り／書き込み入力１２０と各メモリ１０２のデータ／アドレス／読み取り／書き込み入力１０４は、それぞれ、関連するテスト・マルチプレクサ１１０のデータ／アドレス出力１４８に接続され、システムの外部から機能データ／アドレスを受信するか、またはそれぞれのメモリ１０２または冗長メモリ・ワード用のテスト・ロジック１１４からテスト・データ／アドレスを受信する。
【００２９】
メモリ／冗長出力マルチプレクサ１１２のグループの各メモリ／冗長出力マルチプレクサは、それぞれのメモリ１０２のメモリ・データ出力１０６によって供給されるメモリ・データを受信するためのメモリ・データ入力１５０−１、．．．、１５０−ｎ（１５０）と冗長メモリ・ワード１０８ａのそれぞれのアレイの冗長データ出力１２６によって供給される冗長度データを受信するための冗長度データ入力１５２−１、．．．、１５２−ｎ（１５２）を備える。各メモリ／冗長度出力マルチプレクサ１１２はさらに、それぞれのメモリ１０２から送られてくるデータを選択するか不良メモリ・ワードを置き換えるときに冗長メモリ・ワード１０８ａのそれぞれアレイから送られてくるデータを選択するかを制御する冗長メモリ・ワード１０８ａのそれぞれのアレイの制御出力１２８に接続されている制御入力１５４−１、．．．、１５４−ｎ（１５４）を備える。各メモリ／冗長度出力マルチプレクサ１１２はさらに、選択されたデータを出力するためのデータ出力１５６−１、．．．、１５６−ｎ（１５６）を備える。通常モードでは、このデータ出力１５６は、それぞれのメモリ１０２から読み込んだデータを出力するために使用されたり、あるいは不良メモリ・ワードのアドレスにアクセスしたときに、冗長メモリ・ワード１０８ａのそれぞれのアレイの冗長メモリ・ワードから読み込んだデータを出力するために使用される。テスト・モードでは、各データ出力１５６は、テスト対象のそれぞれのメモリ１０２のメモリ・ワードに書き込まれたテスト・データを出力するのに使用される。例えば、図２および６に示されているように、これらのテスト・データをテスト・ロジック１１４の期待データと比較する。
【００３０】
ＲＡＭメモリ・モジュール５０２からのデータ信号５４０がＭＢＩＳＴ５０４にフィードバックされる図５による従来技術とは対照的に、本発明では、それぞれのメモリ１０２との間で読み書きされるデータと冗長メモリ・ワード１０８ａのそれぞれアレイとの間で読み書きされるデータとは、それぞれのメモリ／冗長出力マルチプレクサ１１２を使用してテスト・ロジック１１４にフィードバックすることが可能である。したがって、また従来技術とは対照的に、本発明では、各メモリ１０２のテストだけでなく冗長メモリ・ワード１０８の各アレイのテストも可能である。また、複数のテストを実行する、例えば、温度、動作周波数などのさまざまな動作条件および環境条件の下でメモリ１０２と冗長メモリ・ワード１０８ａのアレイをテストすることが可能である。また、冗長ロジック１０８の完全リセットまたはアドレス・レジスタ１０８ｂを除く部分リセットだけが可能である（ウォーム・スタート）。
【００３１】
テスト・ロジック１１４のテスト・コントローラ１１４ａは、データ入力１５８、テスト・アドレス出力１６０、テスト・データ出力１６２、読み取り／書き込み出力１６４、不良出力１６６、およびイネーブル出力１６８−１、．．．、１６８−ｎ（１６８）を備える。データ入力１５８は、データ・マルチプレクサ１１６を介して、メモリ／冗長度出力マルチプレクサ１１２のすべてのデータ出力１５６に接続されている。テスト・データ出力１６２およびテスト・コントローラ１１４ａの読み取り／書き込み出力１６４はそれぞれ、各テスト・マルチプレクサ１１０のテスト・データ／アドレス／読み取り／書き込み入力１４４に接続されている。テスト・コントローラ１１０ａのイネーブル出力１６８は、それぞれ、テスト・マルチプレクサ１１０のイネーブル入力１４６に接続されており、通常モードでは機能データ／アドレスまたはテスト・モードではテスト・データ／アドレスを選択する。したがって、イネーブル入力１４６は、テスト・モードがイネーブルになっているときにアクティブである。テスト・コントローラ１１４ａの不良出力１６６は、アドレス・レジスタ１０８ｂの不良入力１３６に接続されており、不良信号をアドレス・レジスタ１０８ｂに供給する。不良信号は、対応するテスト・メモリ・ワードに欠陥があり、そのアドレスをアドレス・レジスタ１０８ｂに格納する必要のあることを示す。
【００３２】
テスト・ロジック１１４のアドレス・トランスコーダ１１４ｂは、テスト・アドレス入力１７０、第１のテスト・アドレス出力１７２、選択出力１７４、第２のテスト・アドレス出力１７６、およびブロックＩＤ出力１７８を備える。テスト・アドレス入力１７０は、テスト・コントローラ１１４ａのテスト・アドレス出力１６０に接続されており、テスト・コントローラ１１４ａで生成また格納されているテスト・アドレス・データを受信する。第１のテスト・アドレス出力１７２は、各テスト・マルチプレクサ１１０のテスト・データ／アドレス／読み取り／書き込み入力１４４に接続されており、テスト・アドレスをそれぞれのテスト・マルチプレクサ１１０に供給し、その後、テスト対象のメモリ・ワードのアドレスに供給する。選択出力１７４は、冗長メモリ・ワード１０８ａの各アレイの選択入力１２２に接続されている。第２のテスト・アドレス出力１７６は、アドレス・レジスタ１０８ｂのテスト・アドレス入力１３２に接続されている。ブロックＩＤ出力１７８は、アドレス・レジスタ１０８ｂのブロックＩＤ入力１３４に接続されている。
【００３３】
アドレス・トランスコーダ１１４ｂは、テスト・アドレス入力１７０上でテスト・コントローラ１１４ａからテスト・アドレスを受信する。テスト・アドレスは、テスト・ロジック１１４がすべてのメモリ１０２を単一のメモリとしてみなすテスト・アドレス空間の一部である。したがって、テスト・モードでは、図１の配列は合計サイズＭｔｏｔ　Ｋビットの単一メモリのように振る舞う。アドレス・トランスコーダ１１４ｂでは、所定のマッピング規則によるテスト・アドレスは、デコードまたはコード変換され、スクランブルを解除されて、各メモリ１０２に関連するアドレス下位空間のアドレス、書き込み先のそれぞれのメモリの選択を行うための選択ビット、およびアドレスが不良メモリ・ワードのアドレスである場合にそのことを示すイネーブル・ビットに設定される。例えば、テスト・コントローラ１１４ａのテスト・アドレス出力１６０によって供給されるアドレスは１４ビットとすることが可能であるが、アドレス・トランスコーダ１１４ｂの第１のテスト・アドレス出力１７２によって供給されるアドレスは１２ビットとすることが可能であり、アドレス・トランスコーダ１１４ｂの選択出力１７４によって供給される選択信号は３ビットとすることが可能である。
【００３４】
データ・マルチプレクサ１１６は、データ入力１８０−１、．．．１８０−ｎ（１８０）、ブロックＩＤ入力１８２、およびデータ出力１８４を備える。データ入力１８０は、それぞれ、メモリ／冗長度の出力マルチプレクサ１１２のデータ出力１５６に接続されており、そこからデータを受け取る。ブロックＩＤ入力１８２はさらに、アドレス・トランスコーダ１１４ｂのブロックＩＤ入力１７８に接続されており、それぞれのデータ出力１５６からのデータの選択を制御する。データ出力１８４は、テスト・コントローラ１１４
ａのデータ入力１５８に接続されており、ブロックＩＤ入力１８２で信号の状態に応じて選択されたデータを供給する。
【００３５】
ヒューズ・ボックス１１８は、アドレス・レジスタ１０８ｂの不良アドレス入力／出力１３８に接続されている不良アドレス入力／出力１８６を備え、不良メモリ・ワードのアドレスをヒューズ・ボックス１１４に恒久的に記憶し、ヒューズ・ボックス１１８内に記憶されている不良メモリ・ワードのアドレスを読み取る。アドレス・レジスタ１０８ｂをテスト・モード時に検出した不良メモリ・ワードのアドレスを一時的に記憶しておき、その後、それらの値を直列に外部テスタにストリーム出力するのが好ましい。テスタでは、これらの値を分析し、不良メモリ・ワードのアドレスを例えばレーザーによってヒューズ・ボックスに永久的にプログラムする。それとは別に、プレヒューズ・テストで、不良メモリ・ワードのアドレスを直接、ヒューズ・ボックス１１８にストリーム出力し、アドレス・レジスタおよびヒューズの接続をテストすることが可能である。
【００３６】
図２は、テスト・コントローラ１１４ａを詳細に示している。テスト・コントローラ１１４ａは、コントローラ１８８、テスト・アドレス・レジスタ１９０、テスト・データ・レジスタ１９２、読み取り／書き込みレジスタ１９４、コンパレータ１９６、およびＡＮＤゲート１９８を備える。コントローラ１８８は、第１制御出力、第２制御出力、および第３制御出力を備える。第１の制御出力は、テスト・アドレス・レジスタ１９０の制御入力に接続されており、テスト・コントローラ１１４ａのテスト・アドレス出力１６０からテスト・アドレスを供給するのを制御する。第２の制御出力は、テスト・データ・レジスタ１９２の制御入力に接続されており、テスト・コントローラ１１４ａのテスト・データ出力１６２からテスト・データを供給するのを制御する。コントローラ１８８の第３の制御出力は、読み取り／書き込みレジスタ１９４の制御入力に接続されており、テスト・データとメモリ１０２および冗長メモリ・ワード１０８のアレイとの間の読み書きを行わせる信号を発生する。コンパレータ１９６は、データ入力１５８、テスト・データ入力、および比較出力を備える。テスト・データ入力は、テスト・コントローラ１１４ａのテスト・データ出力１６２に接続されている。コンパレータ１９６は、テスト・データ・レジスタ１９２によって供給されるテスト・データと、それぞれのメモリ１０２またはデータ・マルチプレクサ１１６から受け取った冗長メモリ・ワード１０８ａのアレイのそれぞれのメモリ・ワードから読み込んだデータを比較する。こうすることにより、読み込まれたデータを期待データと比較し、メモリ・ワードが不良かどうかを判別することが可能である。ＡＮＤゲート１９８は、比較入力、読み取り／書き込み入力、および不良出力１６６を備える。メモリ１０２または冗長メモリ・ワード１０８ａのアレイの読み書きが実行され、期待データが読み込まれたデータに対応している場合、ＡＮＤゲート１９８は、テストされたメモリ・ワードが正しく機能していることを示す信号を発生する。
【００３７】
図３は、冗長メモリ・ワードのアレイを詳細に示している。冗長メモリ・ワード１０８ａのアレイは、機能データ／アドレスまたはテスト・データ／アドレスおよび読み取り／書き込み信号（ＲＤ／ＷＤ）をデータ／アドレス／読み取り／書き込み入力１２０経由で受信する。選択信号は、選択入力１２２経由で受け取る。アドレス・レジスタ１０８ｂに接続されているため、冗長メモリ・ワード１０８ａのアレイは、アドレス／ブロックＩＤ／イネーブル入力１２４経由でアドレス・ビット、ブロックＩＤビット、およびイネーブル・ビットを含む複数のビットを受け取る。冗長メモリ・ワード１０８ａのアレイは、冗長度データ出力１２６を経由して冗長メモリ・ワードのアレイ内に格納されているデータを出力し、制御出力１２８を経由して制御信号をそれぞれのメモリ／冗長度出力マルチプレクサ１１２に供給する。
【００３８】
冗長メモリ・ワードは、ＮＲＥＤコンパレータ２０２−１、２０２−２、．．．、２０２−ＮＲＥＤ（２０２）を備え、データ／アドレス／読み取り／書き込み入力１２０を経
由して受け取ったアドレスをアドレス／ブロックＩＤ／イネーブル入力１２４を経由して受け取る不良メモリ・ワードのアドレスとを比較する。したがって、各コンパレータ２０２のアドレス入力は、データ／アドレス／読み取り／書き込み入力１２０に接続され、各コンパレータ２０２の不良アドレス入力はアドレス／ブロックＩＤ／イネーブル入力１２４に接続されている。冗長メモリ・ワード１０８のアレイはさらに、１組のＡＮＤゲート２０４−１、２０４−２、．．．、２０４−ＮＲＥＤ（２０４）とその後に続くコンパレータ２０２を備え、各ＡＮＤゲート２０４の第１の入力は各コンパレータ２０２の出力に接続されている。これらのＡＮＤゲート２０４は、冗長メモリ・ワード１０８ａのアレイに格納されている冗長データを選択するために使用される。さらに冗長メモリ・ワード１０８ａのアレイは、入力がアドレス／ブロックＩＤ／イネーブル入力１２４に接続されているブロックＩＤコンパレータ２０６を備え、アクセスされたアドレスのブロックＩＤと不良メモリ・ワードのブロックＩＤとを比較する。また他のコンパレータ２０８がアドレス／ブロックＩＤ／イネーブル入力１２４に接続されており、イネーブル・ビットを受け取るようになっている。第１の入力と第２の入力を備えるＡＮＤゲート２１０は、ブロックＩＤコンパレータ２０６の出力とコンパレータ２０８の出力に接続されている。アクセスされたアドレスと不良メモリ・ワードの記憶されているアドレスのブロックＩＤが一致していて、イネーブル信号が活性化されている場合、ＡＮＤゲート２１０は、高レベル出力信号を各ＡＮＤゲート２０４の第２の入力に供給する。メモリ１０２の不良メモリ・ワードがこのメモリ１０２に関連する冗長メモリ・ワード１０８ａのアレイの冗長メモリ・ワードで置き換えられている場合、ＡＮＤゲート２０４のうちの１つが高レベル出力信号をその出力から供給する。ＡＮＤゲート２０４のすべての出力が他のＡＮＤゲート２１４の反転入力に接続されている出力を備える他のＡＮＤゲート２１２の入力に接続されている。ＡＮＤゲート２１４は、冗長メモリ・ワード１０８ａのそれぞれのアレイの選択入力１２２に接続されている他の入力を備える。ＡＮＤゲート２１４の出力は、冗長メモリ・ワード１０８ａのアレイのチップ選択出力１３０に接続されており、チップ選択信号を関連するメモリ１０２に供給する。それぞれのＡＮＤゲート２０４の出力はさらに、ＡＮＤゲート２１６、２１８のそれぞれのペアの第１の入力に接続される。ＡＮＤゲートのペアの一方のＡＮＤゲート２１６の第２の入力はＡＮＤゲート２２０の出力に接続されている。ＡＮＤゲートのペアの他方のＡＮＤゲート２１８の第２の入力はＡＮＤゲート２２２の出力に接続されている。ＡＮＤゲート２２０の第１の入力はデータ／アドレス／読み取り／書き込み入力１２０に接続されており、データ／アドレス／読み取り／書き込み入力１２０で信号に含まれる書き込み信号を受け取る。ＡＮＤゲート２２２の第１の入力はさらに、データ／アドレス／読み取り／書き込み入力１２０に接続されており、データ／アドレス／読み取り／書き込み入力１２０で信号に含まれる読み取り信号を受け取る。ＡＮＤゲート２２０、２２２の第２の入力は、選択入力１２２に接続されている。ＡＮＤゲート２２０、２２２で、データを冗長メモリ・ワードから読み取るか、または書き込むかを決定し、また冗長メモリ・ワード１０８ａのそれぞれのアレイを選択する選択信号が冗長メモリ・ワード１０８ａのそれぞれのアレイの選択入力１２２でアクティブかどうかを判別する。そのような場合であって、アクセスされたメモリ・ワードのアドレスが不良メモリ・ワードに対応し、これがＡＮＤゲート２１６またはＡＮＤゲート２１８の出力で高レベル信号により発生する場合、データをデータ・レジスタ２２４−１、．．．２２４−ＮＲＥＤに書き込む（ＷＲ）か、または読み込む（ＲＤ）ことが可能である。データ・レジスタ２２４は、入力がそれぞれＡＮＤゲート２１６、２１８の出力に接続され、それぞれのデータ入力が冗長メモリ・ワード１０８ａのアレイのデータ／アドレス／読み取り／書き込み入力１２０に接続されているフリップフロップ・ベースのデータ・レジスタであるのが好ましい。データ・レジスタ２２４はさらに、出力マルチプレクサ２２６のデータ入力に接続されているデータ出力を備える。データ入力のほかに、出力マルチプレクサ２２６はさらに、冗長メモリ・ワード１０８ａのアレイの冗長データ出力１２８に接続されている出力と各ＡＮＤゲート２１８の各出力に接続されている複数の制御入力を備え、それぞれのデータ・レジスタ２２４のデータ出力の選択を制御する。出力ＡＮＤゲート２２８は
、各ＡＮＤゲート２１８の各出力にも接続されている複数の入力と、冗長メモリ・ワード１０８ａのアレイの制御出力１２８に接続されている出力を備える。
【００３９】
したがって、第１の実施形態では、冗長メモリ・ワード１０８の各アレイは、各メモリ１０２に関連するＮＲＥＤ個の冗長メモリ・ワードを備え、冗長ワードは全部でｎ＊ＮＲＥＤ個となる。この合計ｎ＊ＮＲＥＤ個の冗長メモリ・ワードのＮＲＥＤ個の冗長メモリ・ワードは、全（Ｍｔｏｔ　Ｋビット）アドレス空間内のどこでも大域的に活性化され得る。上記の共有ヒューズ／分散メモリ・ワード冗長度アーキテクチャではテスト・ロジック、ヒューズ・ボックス、およびアドレス・レジスタによるオーバーヘッドを最低限に抑えながら、すべてのメモリ間でヒューズ情報を共有する可能性を残す。各メモリの近くに配置されている冗長メモリ・ワードのアレイが存在することで、大域的配線を減らし、メモリ機能経路に対するタイミングの影響を最小限に抑えることが可能であり、そのため、バックエンド段階での場所と経路の制約およびタイミングの収束を単純化することが可能である。それは関係するすべてのタイミング経路がテスト・モードでのみアクティブであるため、テスト・ロジック、ヒューズ・ボックス、およびアドレス・レジスタはタイミング問題を引き起こすことなくチップ内のどこにでも配置することが可能である。
【００４０】
第１の実施形態の実施例では、２４個の独立の同一ＳＲＡＭが用意されており、それぞれのサイズは２５９２×６４ビット＝１６２Ｋビットである。占有面積の関係上、２４個のメモリをそれぞれ６個のメモリからなる４セットに分けている。そこで、テスト・モードでは、６個のメモリ（ｎ＝６）を一緒にしてまとめ、セット・サイズの合計を９７２Ｋビットとする。９７２Ｋビットのアドレス空間内のどこででも、最大６個までのメモリ・ワードを冗長メモリ・ワード（ＮＲＥＤ＝６）で修復することが可能である。したがって、それぞれ６４ビットの６個の冗長メモリ・ワードが各メモリに関連付けられている。応用技術として、インフィネオン（Ｉｎｆｉｎｅｏｎ）の０．１８μｍ技術がある。システム・クロック速度は１２５ＭＨｚである。全チップ面積は１４３ｍｍ２である。このような構造を実現することにより、ワード冗長度概念を複数の機能上独立しているメモリのケースに拡大することが可能であり、従来技術に関し面積のオーバーヘッドおよび／または達成可能な歩留まり改善の面で有利である。混合共有ヒューズ／分散ワード冗長度アーキテクチャのおかげで、実際の設計はわかりやすいものとなっている。場所および経路の制約および／タイミング収束問題については何も報告されていない。面積、タイミング、歩留まりの結果を以下の表にまとめたが、歩留まりの結果はＣＩＯ歩留まり推定データシートに基づいている。
【００４１】
【表１】

本発明の第２の実施形態によれば、共有ヒューズ／共有ワード・アーキテクチャを使用することで、ヒューズ・ボックス、冗長メモリ・ワード、およびアドレス・レジスタを機能上独立しているメモリ間で共有することが可能であり、しかも従来技術に関して面積の削減と歩留まり向上が著しい。テスト・モードでは、メモリのグループを単一の大きなメモリであるかのようにみなしてテストおよび修復手順をそのメモリのグループについて実行し、冗長メモリ・ワード、アドレス・レジスタ、およびヒューズ・ボックスをすべてのメモリ間で共有することが可能である。
【００４２】
図４は本発明によるシステムの第２の実施形態を示している。図４では、図１の機能に対応する機能の説明が省かれている。図１による第１の実施形態とは対照的に、冗長度ロジック４０８はすべてのメモリ４０２−１、．．．、４０２−ｎ（４０２）に関連する冗長メモリ・ワード４０８ａの単一ブロックまたはアレイを備える。冗長メモリ・ワード４０８ａの単一アレイがテスト構造内の任意の場所の中心に配置され、冗長メモリ・ワードを自由に割り当ててすべてのメモリ４０２の不良メモリ・ワードを修復することが可能である。冗長メモリ・ワード４０８ａのアレイは、メモリ／冗長度出力マルチプレクサ４１２−１、．．．、４１２−ｎ（４１２）のグループの各冗長度データ入力４５２−１、．．．、４５２−ｎ（４５２）に接続されている冗長度データ出力４２６を備える。さらに、冗長メモリ・ワード４０８ａのアレイの制御出力４２８は、メモリ／冗長度出力マルチプレクサ４１２のグループの各制御入力４５４−１、．．．、４５４−ｎ（４５４）に接続されている。冗長メモリ・ワード４０８ａのアレイのデータ／アドレス入力４２０は、テスト・マルチプレクサ４１０−１、．．．、４１０−ｎ（４１０）のグループの各テスト・マルチプレクサのデータ／アドレス出力４４８−１、．．．、４４８−ｎ（４４８）に接続される。第２の実施形態では、冗長メモリ・ワード４０８ａのアレイは、例えば、関連する比較ロジック（図３または５を参照）を備えるフリップフロップで作成され、対応するプログラムされた不良アドレスにアクセスするときに各冗長メモリ・ワードにアクセスすることを可能にするＮＲＥＤ個の冗長データ・レジスタを一組備えるのが好ましい。したがって、全（Ｍｔｏｔ　Ｋビット）アドレス空間内のどこにでも割り付けることが可能な全部でＮＲＥＤ個の冗長メモリ・ワードが用意される。第２の実施形態による共有
ヒューズ／分散メモリ・ワード冗長度アーキテクチャでは、ヒューズ情報と冗長メモリ・ワードをすべてのメモリまたはメモリ・ブロックの間で共有可能にすることにより、テスト・ロジック、ヒューズ・ボックス、アドレス・レジスタ、および冗長データ・レジスタによる面積オーバーヘッドを最低限に抑えることが可能である。
【００４３】
各実施形態において、それぞれのテスト・マルチプレクサ１１０、４１０とそれぞれのメモリ／冗長度出力マルチプレクサ１１２、４１２を備え、第１の実施形態ではさらに、冗長ワード１０８ａのそれぞれのアレイを備える各メモリを囲んでいるロジックは、ラッパー・ロジック１３０−１、．．．、１３０−ｎおよび４３０−１、．．．、４３０−ｎと呼ばれることに留意されたい。
【００４４】
本発明の他の実施形態によれば、上述のシステムはさまざまなデータ幅またはワード・カウントのメモリのテストに応用することも可能である。この場合、データ・マルチプレクサ１１８、４１８（図１および４）は、最大ワード・カウント、例えば３２ビットとなるように設計することが可能である。これよりも少ないワード・カウント、例えば１６ビットのメモリをデータ・マルチプレクサに接続する場合、データ・マルチプレクサによりデータ幅のビット未使用分に追加ビットを埋めることが可能である。コンパレータ１９６（図２）では、データ入力１５８または４５８のデータ信号に含まれるこれらの無効ビットを無視するか、またはゲートで除去する。
【００４５】
本発明の利点は、すべてのメモリにテスト・ロジックを１つしか使用しないので従来技術に関して省スペースを実現可能であるという点である。
【００４６】
本発明の他の利点として、アドレス・レジスタおよびヒューズ・ボックスに格納されている共有冗長アドレスにより、必要なアドレス・レジスタおよびヒューズの数を削減することが可能であるという点があげられる。このため、面積のオーバーヘッドが低減される、あるいはそれとは別に、修復可能なメモリ数を増やし、相当する修復可能アドレス総数を考慮したときに従来技術に関して歩留まりを向上させることが可能である。
【００４７】
本発明による第１の実施形態の利点は、混合共有ヒューズ／分散メモリ・ワード冗長度アーキテクチャのおかげで、冗長メモリ・ワードを各メモリの近くに保持することが可能であり、従来技術と比較して発生するタイミングの影響が同じであるという点である。
【００４８】
本発明による第２の実施形態の利点は、共有冗長メモリ・ワードを採用することで面積をかなり削減するか、またはそれとは別に、修復可能なメモリ・ワードの数を増やし、同等の修復可能なアドレス合計を考慮したときに従来技術に関して歩留まりを向上させることが可能であるという点である。
【図面の簡単な説明】
【００４９】
【図１】本発明によるシステムの第１の実施形態を示す図。
【図２】本発明によるテスト・コントローラの詳細を示す図。
【図３】本発明による冗長メモリ・ワードのアレイの詳細を示す図。
【図４】本発明によるシステムの第２の実施形態を示す図。
【図５】従来技術のワード指向メモリ・テスト構造を示す図。
【図６】従来技術のＭＢＩＳＴロジック５０４を詳しく示す図。
【図７】従来技術の冗長ワード・ラインを示す図。

Claims

機能上独立しているメモリ（１０２、４０２）のグループをテストし、該機能上独立しているメモリ（１０２、４０２）のグループの不良メモリ・ワードを冗長メモリ・ワードで置き換えるシステムであって、
冗長メモリ・ワード（１０８ａ、４０８ａ）の少なくとも１つのアレイと、該冗長メモリ・ワード（１０８ａ、４０８ａ）の少なくとも１つのアレイに接続されているアドレス・レジスタ（１０８ｂ、４０８ｂ）とを備え、不良メモリ・ワードのアドレスの格納および取り出しを行う冗長手段（１０８、４０８）と、
テスト・データ出力（１６２、４６２）、テスト・アドレス出力（１７２、４７２）、および読み取り／書き込み出力（１６４、４６４）を備え、テスト・データ、テスト・アドレス、および読み取り／書き込み信号を機能上独立しているメモリ（１０２、４０２）グループの各メモリに供給するテスト手段（１１４、４１４）と、
前記テスト手段（１１４、４１４）のテスト・データ出力（１６２、４６２）、テスト・アドレス出力（１７２、４７２）および読み取り／書き込み出力（１６４、４６４）、または、それぞれの機能データ／アドレス／読み取り／書き込み入力を、関連するメモリ（１０２、４０２）のそれぞれのデータ／アドレス／読み取り／書き込み入力（１０４、４０４）および冗長メモリ・ワード（１０８ａ、４０８ａ）の少なくとも１つのアレイのデータ／アドレス／読み取り／書き込み入力（１２０、４２０）のいずれかに接続する第１のマルチプレクサのグループ（１１０、４１０）と、
関連するメモリ（１０２、４０２）のメモリ・データ出力（１０６、４０６）または冗長メモリ・ワード（１０８ａ、４０８ａ）の少なくとも１つのアレイの冗長データ出力（１２６、４２６）をそれぞれの第２のマルチプレクサのデータ出力（１５６、４５６）に接続する、第２のマルチプレクサ（１１２、４１２）のグループからなり、各第２のマルチプレクサ（１１２、４１２）のデータ出力（１５６、４５６）を前記テスト手段（１１４、４１４）のデータ入力（１５８、４５８）に接続し、機能上独立しているメモリ（１０２、４０２）のグループの各メモリからデータを受け取ることが可能であるシステム。
前記テスト手段（１１４、４１４）が少なくともテスト・データおよびテスト・アドレス・データを生成するテスト・コントローラ（１１４ａ、４１４ａ）、および前記テスト・コントローラ（１１４ａ、４１４ａ）によって生成されたテスト・アドレス空間のテスト・アドレスを前記メモリのアドレスにデコードするアドレス・トランスコーダ（１１４ｂ、４１４ｂ）を備えることを特徴とする請求項１に記載のシステム。
前記システムが、それぞれ第２のマルチプレクサ（１１２、４１２）のグループのデータ出力（１５６、４５６）に接続されている複数のデータ入力（１８０、４８０）と、前記テスト手段（１１４、４１４）のデータ入力（１５８、４５８）に接続されているデータ出力（１８４、４８４）からなるデータ・マルチプレクサ（１１６、４１６）を備えることを特徴とする請求項１または２に記載のシステム。
前記冗長手段（１０８）が冗長メモリ・ワード（１０８ａ）の複数のアレイからなり、各アレイは機能上独立しているメモリ（１０２）のグループのそれぞれのメモリに空間的にも機能的にも関連付けられていることを特徴とする請求項１、２、または３に記載のシステム。
前記冗長手段（１０８、４０８）のアドレス・レジスタ（１０８ｂ、４０８ｂ）が不良メモリ・ワードのアドレスを永久的に記憶するヒューズからなるヒューズ・ボックス（１１８、４１８）に接続されることを特徴とする請求項１乃至４のいずれかに記載のシステム。
機能上独立しているメモリ（１０２、４０２）のグループがスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のグループであることを特徴とする請求項１乃至５のいずれかに記載のシステム。
前記テスト手段（１１４、４１４）がビルトイン・セルフ・テスト（ＢＩＳＴ）手段であることを特徴とする請求項１乃至６のいずれかに記載のシステム。