CN104094357A - 执行并行存储测试的装置和方法 - Google Patents

Abstract

本发明涉及半导体装置(DV1)，其包括N个存储模块(MEM₀-MEM_N-1)，N大于或等于3，每个模块包括以行和列排列的存储单元阵列；写入电路(WCT)，其与每个模块相连并且被配置为将数据(ID)写入所述存储单元；读取电路(RCT)，其与每个模块相连并且被配置为提供来自所述存储单元的输出数据(OD₀-OD_N-1)；模块选择电路(MDEC)，其被配置为在常规操作模式下单独选择一个存储模块(MEM₀-MEM_N-1)，在并行模式下集体选择所述模块中的两者或更多者；以及比较器电路(CMP)，其与所述N个模块相连并且被配置为在所述并行模式下比较由所述N个模块提供的输出数据。

Description

执行并行存储测试的装置和方法

技术领域

本发明涉及半导体装置，该半导体装置包括多个存储模块，并且被配置为执行在存储模块中读写数据的并行测试。本发明还涉及执行此类并行测试的方法。

背景技术

在制造之后，半导体装置通常要经受测试过程，该测试过程包括存储模块的存储单元中的测试数据的写入/读取/擦除周期，例如，先是所有的0，然后再是所有的1，然后使0和1交替以识别错误单元和模块。但是，当装置包括多个存储模块时，对模块逐个执行一系列测试可能非常耗时，取决于要执行的周期数、模块数量以及模块中的存储单元数量。因此，开发出同时执行的多模块并行测试以加速测试过程。

图1示出半导体装置DV，该半导体装置包括多个存储模块并且被配置为根据美国专利5,982,684的教导执行并行测试。装置DV包括总共N个的存储模块MEMi，i是模块参考标号，从0到N-1，因此包括存储模块MEM₀、MEM₁、MEM₂...MEM_N-1。装置DV进一步包括与每个模块相连的写入电路WCT和读取电路RCT、模块解码器MDEC、地址总线AB、数据总线DB、输入数据存储器IDM、输出数据多路复用器ODM、第一比较器CMP1和第二比较器CMP2。

每个存储模块MEMi在输入端上接收来自地址总线AB的地址AD、来自数据总线DB的输入数据ID、以及来自模块解码器MDEC的对应选择信号SLi。模块解码器MDEC在输入端上接收并行信号PS和模块信号MS，并且在输出端上提供选择信号SLi(此处为SL₀、SL₁、SL₂...SL_N-1)。每个存储模块将输出数据ODi(此处为OD₀、OD₁、OD₂...OD_N-1)提供给第一比较器CMP1。

比较器CMP1包括总共N-1个的第一级比较器CP_i:i+1(此处为CP_0:1、CP_1:2...CP_2:N-1)，以及一个第二级比较器CP。每个第一级比较器在输入端上接收来自两个连续存储模块的输出数据ODi，然后在输出端上将比较信号提供给第二级比较器CP，该比较器接着提供第一相等(equal)信号EQ1。

输入数据存储器IDM与数据总线DB相连，接收并存储输入数据ID，然后在输出端上将输入数据ID提供给第二比较器CMP2。输出数据多路复用器ODM与N个存储模块相连，在输出端上将来自存储模块之一的输出数据ODi传输到比较器CMP2。因此，比较器CMP2接收来自存储器IDM的输入数据ID以及来自多路复用器ODM的输出数据ODi，然后在输出端上提供第二相等信号EQ2。

在并行测试模式期间，通过将并行信号PS设为1(逻辑高值)来执行并行写入。模块解码器MDEC借助选择信号SL₀...SL_N-1来选择所有N个模块MEM₀...MEM_N-1。位于数据总线DB上的输入数据ID被写入所有模块的相同地址AD，并且还被存储在输入数据存储器IDM中。然后通过将信号PS设为1，或者通过使其保持为1(如果在写入之后立即执行并行读取)来执行并行读取。由每个模块的地址AD指示的存储单元中所存储的数据被读取并作为输出数据ODi被提供给第一比较器CMP1。比较器CMP1比较来自所有模块的输出数据，并且如果数据都相同，则将第一相等信号EQ1设为1。

同时，输出数据多路复用器ODM接收由存储模块中的一者MEMi提供的输出数据ODi，然后将其传输到第二比较器CMP2。比较器CMP2将由多路复用器ODM提供的输出数据与由输入数据存储器IDM提供的输入数据ID进行比较，如果输入数据ID和输出数据ODi相同，则将第二相等信号EQ2设为1。这样，相等信号EQ1、EQ2被配置为指示所有存储模块是否具有相同的数据以及输出数据是否正确。

然而，此过程仅允许一次验证有限数量的测试数据，取决于输入数据存储器IDM的大小。此外，诸如输入数据存储器IDM、输出数据多路复用器ODM、以及第二比较器CMP2之类的特定元件只在并行测试阶段需要，对于常规操作而言并非必要。

发明内容

因此，需要提供一种被配置为以更少的限制执行并行测试的半导体装置。

本发明的实施例涉及一种半导体装置，该半导体装置包括：N个存储模块，N大于或等于3，每个模块包括以行和列排列的存储单元阵列；写入电路，其与每个模块相连并且被配置为将数据写入所述存储单元；读取电路，其与每个模块相连并且被配置为提供来自所述存储单元的输出数据；模块选择电路，其被配置为在常规操作模式下单独选择一个存储模块，在并行模式下集体选择所述模块中的两者或更多者；以及比较器电路，其与所述N个模块相连并且被配置为在所述并行模式下比较由所述N个模块提供的输出数据。所述N个存储模块包括一个被指定为参考模块的模块和N-1个被指定为辅助模块的模块，所述比较器电路被配置为将由每个辅助模块提供的输出数据与由所述参考模块提供的输出数据进行比较，以及所述半导体装置被配置为将来自所述参考模块的输出数据提供给数据验证装置。

根据一个实施例，所述装置进一步包括一电路，该电路被配置为对由所述参考模块提供的输出数据执行循环冗余校验，然后将结果提供给所述数据验证装置。

根据一个实施例，所述验证装置是与所述模块选择电路、所述比较器电路、以及所述参考模块相连的内置自测试电路。

根据一个实施例，所述比较器电路进一步包括一构件，该构件根据模块选择信号的状态，启用和禁用由辅助模块提供的输出数据与由所述参考模块提供的输出数据的比较。

根据一个实施例，所述存储模块中的至少两者包括不同行数的存储单元，并且包括最大行数的存储模块被指定为参考阵列。

根据一个实施例，所述模块选择电路被配置为在输入端上接收并行信号和地址信号，在输出端上提供N个模块选择信号，每个模块一个信号，并且取消选择一个或多个选择信号，而不管所述并行信号被设置在高逻辑状态。

本发明的实施例还涉及一种并行测试N个存储模块的方法，N大于或等于3，包括以下步骤：在每个所述存储模块中的地址上写入输入数据；读取所述模块的所述地址上的数据以获取输出数据；判定来自所述模块的所述输出数据是否相同。所述方法进一步包括以下步骤：将所述模块中的一者指定为参考模块以及将N-1个其它的模块指定为辅助模块；将来自正被测试的每个所述辅助模块的输出数据与来自所述参考模块的输出数据进行比较；以及将来自所述参考模块的输出数据提供给数据验证装置。

根据一个实施例，所述方法包括以下步骤：确定最大存储模块；以及将所述最大存储模块指定为所述参考模块。

根据一个实施例，所述方法进一步包括以下步骤：在并行操作期间，根据属于模块子集的公共测试空间的地址，选择所述N个存储模块中至少两者的子集。

附图说明

现在将结合，但不限于附图来描述本发明的实施例，在所述附图中：

-图1如上所述，示出被配置为执行并行测试的传统半导体装置，

-图2示出根据本发明的一个实施例的被配置为执行并行测试的半导体装置，

-图3示出根据本发明的另一实施例的被配置为执行并行测试的半导体装置的一部分，

-图4A和4B分别示出存储模块的系统地址映射和物理地址映射，

-图5是根据本发明的一个实施例的模块选择过程的流程图，以及

-图6是根据本发明的一个实施例的输出数据比较器。

具体实施方式

本发明的实施例涉及一种半导体装置，该半导体装置包括多个存储模块并且被配置为执行存储模块的并行测试，其中一个存储模块被指定为参考模块，而其它存储模块被指定为辅助模块。

图2示出根据本发明的一个实施例的半导体装置DV1。装置DV1包括总数为N个的存储模块MEMi，N至少等于3，i是模块参考标号，从0到N-1，因此包括存储模块MEM₀、MEM₁、MEM₂...MEM_N-1。每个存储模块包括以行和列排列的存储单元阵列。模块MEM₀被指定为参考模块，N-1个其它模块MEM₁...MEM_N-1被指定为辅助模块。半导体装置DV1进一步包括与每个模块相连的写入电路WCT和读取电路RCT、模块解码器MDEC、地址总线AB、数据总线DB、以及输出数据比较器电路CMP。

每个存储模块MEMi在输入端上接收来自地址总线AB的地址AD、来自数据总线DB的输入数据ID、以及来自模块解码器MDEC的对应选择信号SLi(SL₀、SL₁、SL₂...SL_N-1)。模块解码器MDEC在输入端上接收并行信号PS和模块信号MS，并且在输出端上相应地提供选择信号SLi。每个存储模块MEMi将输出数据ODi(此处为OD₀、OD₁、OD₂...OD_N-1)提供给比较器CMP和数据总线DB(图2未示出的输出数据到总线的连接)以执行半导体装置的常规操作。

比较器CMP包括总数为N-1个的第一级比较器CP_0:1、CP_0:2...CP_0:N-1，以及一个第二级比较器CP。第一级比较器CP_0:1、CP_0:2...CP_0:N-1各自在一个输入端上接收来自参考存储模块MEM₀的输出数据OD₀，以及在另一输入端上接收分别来自辅助存储模块MEM₁、MEM₂...MEM_N-1的输出数据OD₁、OD₂...OD_N-1。比较器CP_0:1、CP_0:2...CP_0:N-1各自在输出端上将比较信号CS₁、CS₂...CS_N-1提供给第二级比较器CP。接着，比较器CP在输出端上提供相等信号EQ。

半导体装置DV1进一步与自动测试设备ATE相连。设备ATE可位于装置外部，例如探针卡和测试器，也可以是内置的自测试电路“BIST”。在一个实施例中，设备ATE在输入端上接收由参考存储模块MEM0提供的输出数据OD₀以及由比较器CMP提供的相等信号EQ，然后在输出端上将模块信号MS、并行信号PS、地址AD、测试输入数据ID提供给模块解码器MDEC、地址总线AB、数据总线DB、以及写入和读取电路WCT、RCT。

还可以提供控制电路，模块解码器MDEC、地址总线AB、数据总线DB、以及写入/读取电路WCT、RCT通过该控制电路与自动测试设备ATE相连，并且该控制电路还在正常操作期间控制这些元件。

在并行测试模式期间，通过将并行信号PS设为1(逻辑高值)来执行并行写入。模块解码器MDEC借助选择信号SL₀...SL_N-1选择所有N个模块MEM₀...MEM_N-1。数据总线DB上的输入数据ID被写入在所有模块的相同地址AD上。然后通过将并行信号设为(或保持为)1来执行并行读取。由每个模块的地址AD指示的存储单元中所存储的数据被读取并作为输出数据ODi被提供给比较器CMP。

比较器CMP将来自每个辅助模块的输出数据与来自参考模块的输出数据进行比较。如果来自所有辅助模块的输出数据OD₁...OD_N-1等于来自参考模块的输出数据OD₀，则相等信号EQ被设为1。同时，来自参考模块MEM0的输出数据OD₀被提供给自动测试设备ATE，该设备验证输出数据的正确性。

图3示出根据本发明另一实施例的能够执行并行测试的半导体装置DV2的一部分。装置DV2与图2所示的装置DV1的不同之处仅在于多路分用器DMX被设置在参考模块MEM₀的输出与设备ATE之间的输出数据OD₀的路径中。多路分用器DMX通过自动测试设备ATE或控制电路所提供的循环冗余计算启用信号CRS控制。信号CRS将输出数据OD₀引导到循环冗余电路CRC或直接引导到自动测试设备ATE。循环冗余电路CRC在将循环冗余结果CRR发送到自动化设备ATE之前执行错误校验。当由于时间限制，不需要串式数据OD₀在装置单个端口上串行输出时，优选地使用该实施例。

不同大小的存储模块的并行测试

传统上，多个存储模块的并行测试仅限于相同大小的模块。但是，半导体装置可包括不同大小的模块，例如为了优化半导体基板上集成电路的大型存储器的布局。

图4A、4B分别示出大小不相等的三个存储模块MEM0'、MEM1'、MEM2'的系统地址SA映射和物理地址PA映射。最大的存储模块(此处为MEM0')被指定为参考模块。其它存储模块MEM1'、MEM2'被指定为辅助模块。优选地但并非必要地，它们以大小降序的方式引用，从而模块MEM0'大于模块MEM1'，而模块MEM1'大于模块MEM2'。

如图4A的系统图所示，存储模块MEM0'、MEM1'、MEM2'被装置视为连续存储空间，该存储空间包括系统起始地址SSA和系统结束地址SEA。每个模块MEM0'、MEM1'、MEM2'分别具有系统结束地址SE0、SE1、SE2。

如图4B的物理图所示，存储模块MEM0'、MEM1'、MEM2'在物理上非连续，并且可以在物理上彼此分离。每个模块MEM0'、MEM1'、MEM2'分别具有物理结束地址PE0、PE1、PE2，以及相同的物理起始地址PSA。此外，定义了物理模块的测试空间TS0、TS01、TS012。测试空间TS012包括所有存储模块MEM0'、MEM1'、MEM2'的公共物理地址，测试空间TS01包括存储模块MEM0'、MEM1'的公共物理地址，测试空间TS0包括专用于存储模块MEM0'的物理地址。测试空间TS0的写入和读取针对模块MEM0'单独完成，因为MEM0'被指定为参考模块，即，具有最大行数。

在下文中，为了便于解释，存储地址以十进制格式给出，但是可使用任何用于寻址存储空间的已知格式。作为数值实例，假设半导体装置包括总数为2000个的存储单元，模块MEM0'包括1000个存储单元，模块MEM1'包括750个存储单元，模块MEM2'包括250个存储单元。总数为2000个的地址被分配给存储模块，从000到1999。存储模块MEM0'具有从系统起始地址SSA＝000到地址SE0＝999的系统地址范围，模块MEM1'具有从地址1000到地址SE1＝1749的系统地址范围，模块MEM2'具有从地址1750到地址SEA＝SE2＝1999的系统地址范围。

存储模块MEM0'具有从物理起始地址PSA＝000到地址PE0＝999的物理地址范围，模块MEM1'具有从地址PSA＝000到地址PE1＝749的物理地址范围，模块MEM2'具有从地址PSA＝000到地址PE2＝249的物理地址范围。测试空间TS012包括从地址PSA＝000到PE2＝249的物理地址(所有存储模块的公共物理地址)，测试空间TS01包括从250到PE1＝749的地址(仅存储模块MEM0'、MEM1'的公共物理地址)，测试空间TS0包括从750到PEA＝PE0＝999的地址(专用于存储模块MEM0'的物理地址)。

图5是根据一个实施例的大小不等的存储模块的存储模块选择过程的流程图，具有以上结合图4A和4B给出的数值。当模块MEM0’被指定为参考模块时，其物理地址空间的寻址被用于并行测试。

选择过程包括步骤S0到S13。在步骤S0，与被选择进行写入、读取或擦除的存储单元对应的系统地址SA在地址总线AB上被发送到模块解码器MDEC。过程然后同时进行到步骤S1、S4、S9。

在步骤S1，模块解码器判定地址SA是否小于或等于系统结束地址SE0，即SA≤SE0[SA≤999]。如果响应为“是”，则过程继续到步骤S2，其中模块MEM0'选择信号SL0'被设为1(逻辑高)。如果步骤S1的响应为“否”，则过程继续到步骤S3，其中选择信号SL0'被设为0(逻辑低)。

在步骤S4，模块解码器判定系统地址SA是否大于系统结束地址SE0且小于或等于系统结束地址SE1，即SE0<SA≤SE1[999<SA≤1749]。如果响应为“是”，则过程继续到步骤S5，其中模块MEM1'选择信号SL1'被设为1。如果步骤S4的响应为“否”，则过程继续到步骤S6。在步骤S6，确定物理地址PA，判定物理地址是否小于或等于物理结束地址PE1，即PA≤PE1[PA≤749]。如果响应为“否”，则过程继续到步骤S7，其中选择信号SL1'被设为0。否则，如果步骤S6的响应为“是”，则过程继续到步骤S8，其中判定并行信号PS是否被设为1(即，被激活)。如果响应为“是”，则过程继续到步骤S5，其中模块MEM1’选择信号SL1'被设为1。否则，如果步骤S6的响应为“否”，则过程继续到步骤S7，并且选择信号SL1'被设为0。

同样，在步骤S9，模块解码器判定系统地址SA是否大于系统结束地址SE1且小于或等于系统结束地址SE2，即SE1<SA≤SE2[1749<SA≤1999]。如果响应为“是”，则过程继续到步骤S10，其中模块MEM2’选择信号SL2'被设为1。如果步骤S9的响应为“否”，则过程继续到步骤S11。在步骤S11，确定物理地址PA，判定物理地址是否小于或等于物理结束地址PE2，即PA1≤PE2[PA≤249]。如果响应为“否”，则过程继续到步骤S12，其中选择信号SL2'被设为0。否则，如果步骤S11的响应为“是”，则过程继续到步骤S13，其中判定并行信号PS是否被设为1。如果响应为“是”，则过程继续到步骤S10，其中选择信号SL2'被设为1。否则，如果步骤S13的响应为“否”，则过程继续到步骤S12，并且模块MEM2’选择信号SL2'被设为0。

总之，如果系统地址SA落在任何存储模块MEM0'、MEM1'、MEM2'的指定系统范围内，则对应的选择信号被设为1，而不考虑并行信号PS的状态。

但是，如果系统地址SA不落在辅助模块MEM1'、MEM2'的指定系统范围内，则确定物理地址PA。如果系统地址SA和物理地址PA均不落在指定的系统/物理范围内，则选择信号被设为0，而不考虑并行信号的状态。

但是，如果物理地址PA落在辅助存储模块MEM1'、MEM2'的指定物理范围内，并且并行信号被设为1，则选择信号被设为1，选择用于与参考模块MEM0'一起并行操作的模块。另一方面，如果物理地址落在针对辅助存储模块MEM1'、MEM2'指定的范围内，但是并行信号PS被设为0，则选择信号被设为0。

数值实例

实例1：系统地址SA＝700，并行信号PS＝0。信号SL0’被设为1，信号SL1’、SL2’被设为0。

实例2：系统地址SA＝500，并行信号PS＝1。信号SL0’、SL1’被设为1，信号SL2’被设为0。

实例3：系统地址SA＝200，并行信号PS＝1。信号SL0’、SL1’、SL2’被设为1。

图6示出根据一个实施例的比较器电路CMP’。比较器电路CMP’适合用于包括大小相等的存储模块(如图2所示)或包括大小不等的存储模块(如图4B所示)的半导体装置。比较器CMP’在输入端上接收来自每个存储模块的输出数据OD₀…OD_N-1以及来自每个模块解码器MDEC的选择信号SL₁…SL_N-1，并且在输出端上提供不等信号NQ。

比较器CMP’包括总数为N-1个的第一级“异或”“XOR”逻辑门XG₁、XG₂…XG_N-1，总数为N-1个的与(AND)逻辑门AG₁、AG₂…AG_N-1，以及一个或(OR)门OG。每个XOR门XG₁…XG_N-1在一个输入端上接收来自参考存储模块的输出数据OD₀，以及在一个输入端上接收分别来自一个辅助存储模块的输出数据OD₁…OD_N-1，并且在输出端上提供各个比较信号CS₁…CS_N-1。每个AND逻辑门AG₁…AG_N-1在一个输入端上接收来自其对应的XOR门的比较信号CS₁…CS_N-1，在一个输入端上接收对应的选择信号SL₁…SL_N-1，并且在输出端上分别提供启用比较信号ECSi(ECS₁、ECS₂…ECS_N-1)。最后，OR门OG在输入端上接收分别来自AND门AG₁…AG_N-1中每一者的启用比较信号ECS₁…ECS_N-1，并且在输出端上提供不等信号NQ。

在操作中，如果来自辅助模块的输出数据与来自参考模块的输出数据不匹配，则由XOR门XG_i提供的比较信号CSi被设为1。因此，如果这两个输出数据不同并选择辅助模块执行并行读取，则AND门AGi的输出被设为1。但是，如果输出数据相同(逻辑0)，则启用比较信号ECSi被设为逻辑0，因此其对来自其它模块的输出数据的计算没有任何影响。而且，如果数据不同(逻辑1)，但选择信号被设为逻辑0，则启用比较信号ECSi也被设为0，其对来自其它模块的输出数据的计算也没有任何影响。例如，在并行测试大小不同的存储模块的情况下，或者如果其中一个模块损坏，其选择信号被设为0，从而不影响由比较器CMP'提供的不等结果。

在大小不等的存储模块的并行测试模式期间，通过将并行信号PS设为逻辑1(逻辑高值)来执行并行写入。测试输入数据ID被应用在数据总线DB上并被提供给所有模块，但是仅被写入由模块解码器MDEC选择的模块。因此，基于模块MEM0'的物理空间开始存储空间的寻址(从物理起始地址PSA＝000开始)。模块解码器MDEC借助选择信号SL0'、SL1'、SL2'选择模块MEM0'、MEM1'、MEM2'。数据总线DB上的输入数据ID被写入所有模块的相同地址AD上。当地址增加时，数据被写入测试空间TS012，直到到达物理结束地址PE2，此时，模块解码器将选择信号SL2'设为0，取消选择模块MEM2'。过程继续，将数据写入测试空间TS01，并且一旦到达物理结束地址PE1就将选择信号SL1'设为0。最后，测试空间TS0被单独写入。

然后通过将并行信号设为(或保持为)1来执行并行读取。如上所述，循环通过模块MEM0'的物理空间的地址，一旦这些地址的物理范围不再被包括，模块解码器MDEC便将选择信号SLi设为0。由每个模块的地址AD指示的存储单元中存储的数据被读取并作为输出数据ODi被提供给比较器CMP'。模块解码器将选择信号设为0还影响由比较电路CMP'对输出数据的比较。AND门使其输出设为0，从而避免不等的存储器大小对数据比较的任何干扰，也就是说，避免不等信号NQ的错误结果。

技术人员将理解，模块解码器MDEC、地址总线AB、数据总线DB、写入电路WCT和读取电路RCT可用于执行存储模块中存储单元的写入、读取和擦除的正常存储操作。在正常操作期间，比较电路CMP和并行信号PS可被禁用，或者忽略其值。

而且，结合图5描述的模块选择过程和/或图6所示的比较电路CMP'可通过大小相等的存储模块实现。例如，可能需要仅对存储模块的子集执行并行测试，在这种情况下，对应的选择信号根据需要被设为1，从而启用模块和输出比较。

技术人员将进一步理解，根据本发明的测试半导体装置的方法可具有多种实现变形。例如，上述测试方法可在将半导体晶片(wafer)切为(分离为)各个芯片之前执行，或者在切片之后在每个单独的芯片上执行。

还可以构想其它物理实现。例如，存储模块可位于分立的支撑上，例如位于分立的半导体芯片上。

而且，技术人员将理解，可提供图5所示的模块解码方法之外的其它方法。例如，过程可根据并行信号PS的状态，首先判定选择信号SL0是否被设为1，然后判定信号SL1、SL2是否被设为1，而不是同时执行步骤S1、S4、S9。备选地，模块选择过程可首先判定并行信号的状态，然后根据物理地址和系统地址判定选择哪个(哪些)模块。还可提供从N个可用模块中单独地选择两个或更多个非连续系统存储模块，例如为了比较来自模块MEM0'和MEM2'的输出数据，而不比较来自模块MEM1'的输出数据。

存储模块的输出可被遮蔽、滤除或者以其它方式被忽视，而不是取消选择存储模块。模块解码器可进一步将地址AD与选择信号SLi一起提供给所有存储模块，在这种情况下，存储模块不与地址总线关联(link)。

最后，信号和值可根据所采用的逻辑和逻辑门被倒置，例如“不等”信号替代“相等”信号等。

根据本发明的半导体装置可能被集成在诸如移动电话、音乐播放器等之类的便携式设备、以及具有多个存储模块的其它任何设备中。

Claims (9)

1.半导体装置(DV1、DV2)，包括：

-N个存储模块(MEM₀-MEM_N-1、MEM0'-MEM2')，N大于或等于3，每个模块包括以行和列排列的存储单元阵列，

-写入电路(WCT)，其与每个模块相连并且被配置为将数据(ID)写入所述存储单元，

-读取电路(RCT)，其与每个模块相连并且被配置为提供来自所述存储单元的输出数据(OD₀-OD_N-1)，

-模块选择电路(MDEC)，其被配置为在常规操作模式下单独选择一个存储模块(MEM₀-MEM_N-1、MEM0'-MEM2')，在并行模式下集体选择所述模块中的两者或更多者，以及

-比较器电路(CMP、CMP')，其与所述N个模块相连并且被配置为在所述并行模式下比较由所述N个模块中的至少两者提供的输出数据，

其特征在于：

-所述N个存储模块包括一个被指定为参考模块的模块(MEM₀、MEM0')和N-1个被指定为辅助模块的模块(MEM₁-MEM_N-1、MEM1'、MEM2')，

-所述比较器电路(CMP、CMP')被配置为将由每个辅助模块提供的输出数据(OD₁-OD_N-1)与由所述参考模块提供的输出数据(OD₀)进行比较，以及

-所述半导体装置被配置为将来自所述参考模块(MEM₀、MEM0')的输出数据(OD₀)提供给数据验证装置(ATE)。

2.根据权利要求1的装置，进一步包括一电路(CRC)，该电路被配置为对由所述参考模块(MEM₀、MEM0')提供的输出数据(OD₀)执行循环冗余校验，然后将校验结果(CRR)提供给所述数据验证装置(ATE)。

3.根据权利要求1或2的装置，其中所述验证装置(ATE)是与所述模块选择电路(MEDC)、所述比较器电路(CMP、CMP')、以及所述参考模块(MEM₀、MEM0')相连的内置自测试电路。

4.根据权利要求1至3中任一项的装置，其中所述比较器电路(CMP')进一步包括一构件，该构件根据模块选择信号(SL₁-SL_N-1、SL1'、SL2')的状态，启用和禁用(AG₁-AG_N-1)由辅助模块(MEM₁-MEM_N-1、MEM1'、MEM2')提供的输出数据(OD₁-OD_N-1)与由所述参考模块(MEM₀、MEM0')提供的输出数据(OD₀)的比较。

5.根据权利要求1至4中任一项的装置，其中所述存储模块(MEM0'、MEM1'、MEM2')中的至少两者包括不同行数的存储单元，并且包括最大行数的存储模块(MEM0')被指定为参考阵列。

6.根据权利要求5的装置，其中所述模块选择电路(MDEC)被配置为：

-在输入端上接收并行信号(PS)和模块信号(MS)，

-在输出端上提供N个模块选择信号(SL₀-SL_N-1、SL0'-SL2')，每个模块一个信号，并且

-取消选择一个或多个选择信号，而不管所述并行信号的状态。

7.并行测试N个存储模块(MEM₀-MEM_N-1、MEM0'-MEM2')的方法，N大于或等于3，包括以下步骤：

-在每个所述存储模块中的地址(AD)上写入输入数据(ID)，

-读取所述模块的所述地址上的数据以获取输出数据(OD₀-OD_N-1),

-判定来自所述模块的所述输出数据是否相同(EQ、NQ)，

其特征在于它进一步包括以下步骤：

-将所述模块中的一者指定为参考模块(MEM₀、MEM0')以及将N-1个其它的模块(MEM₁-MEM_N-1、MEM1'、MEM2')指定为辅助模块，

-将来自正被测试的每个所述辅助模块的输出数据(OD₀-OD_N-1)与来自所述参考模块的输出数据(OD₀)进行比较，以及

-将来自所述参考模块的输出数据提供给数据验证装置(ATE)。

8.根据权利要求7的方法，包括以下步骤：

-确定最大存储模块(MEM0')，以及

-将所述最大存储模块指定为所述参考模块。

9.根据权利要求8的方法，进一步包括以下步骤：

在并行操作期间，根据属于模块子集的公共测试空间(TS012、TS01)的地址，选择所述N个存储模块中至少两者的子集(MEM0'、MEM1')。