JP2006120241A

JP2006120241A - 半導体装置

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Publication number: JP2006120241A
Application number: JP2004307046A
Authority: JP
Inventors: Naoko Itoga; 尚子糸賀; Hitoshi Iwai; 斎岩井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-10-21
Filing date: 2004-10-21
Publication date: 2006-05-11
Also published as: US7310274B2; US20060090107A1

Abstract

【課題】アドレス空間が異なる複数のメモリブロックに対して、同時にテストを行う。
【解決手段】半導体装置１は、第１アドレス空間を有する第１メモリブロックＭＣＲ１と、前記第１アドレス空間より小さい第２アドレス空間を有する第２メモリブロックＭＣＲ２と、前記第１及び第２メモリブロックに対してテストアドレス及びテスト制御信号を供給し、且つ前記第１及び第２メモリブロックのテストを同時に行うテスト回路２とを具備し、前記第２メモリブロックＭＣＲ２は、前記第２アドレス空間に対応するアドレスを記憶する記憶回路３ａと、前記第２アドレス空間を超えたアドレスが前記テスト回路２により指定された場合に、前記テスト制御信号を不活性にする制御回路３ｂとを含む。
【選択図】図１

Description

本発明は、半導体装置に係り、特にメモリのテストを行うテスト回路を備えた半導体装置に関する。

メモリおよびロジック等を１つの半導体チップに集積し、１つのシステムを形成する、いわゆるシステムＬＳＩ(Large Scale Integrated Circuit)が知られている。システムＬＳＩでは、メモリ回路、ロジック回路等の複数の機能ブロック（コアまたはマクロ）が半導体チップの上に設けられる。また、メモリとしてＤＲＡＭ（Dynamic Random Access Memory）を用いたＤＲＡＭマクロを備えたシステムＬＳＩ（以後、混載ＤＲＡＭと称す）が開発されている。なお、ＤＲＡＭマクロとは、メモリとして機能するブロックを表し、メモリセルアレイ、デコーダ回路及びセンスアンプ回路等を有する。

混載ＤＲＡＭは、チップ内部のバス幅として通常数十〜百数十ビットを有する。このような混載ＤＲＡＭのテストを行う場合、上記バス幅に対応するパッドを通してテストデータを混載ＤＲＡＭの外部に出力してもテスト環境が対応しないこと、或いはそれだけの数のパッドを配置するだけの面積的余裕が混載ＤＲＡＭに無いこと等から、混載ＤＲＡＭの外部に出力するテストデータはテスト回路により極力少なくする手法が取られている。

例えば内部バスが１２８ビットあるＤＲＡＭマクロを１つ有する混載ＤＲＡＭの場合、１２８ビットのテストデータを外部に出力するには上述したようにチップ面積或いはテスト環境にも好ましくないので、テスト回路を通して入出力データ（Ｉ／Ｏ）のビット幅を８ビットに変換している。

この場合、１つのＩ／Ｏに対して内部バスを１６ビット割り当てる。そして、データ書き込み時は、テスターなどから書き込まれるテスト入力データをテスト回路にてシリアル−パラレル変換する。一方、データ読み出し時は、ＤＲＡＭマクロから読み出されるテスト出力データをテスト回路にてパラレル−シリアル変換している。すなわち、１つのＩ／Ｏに複数の内部バスが並列につながっている構成をとっている。

ところで、複数のＤＲＡＭマクロを有する混載ＤＲＡＭのテストを行う場合、複数のＤＲＡＭマクロに対して同時にテストデータの書き込み及び読み出しを行う。このようにすることで、テスト時間を短縮することができる。

しかし、アドレス空間が異なる２つのＤＲＡＭマクロを有する混載ＤＲＡＭの場合、２つのマクロを同時に同条件でテストすることが出来ない。すなわち、第１ＤＲＡＭマクロがロウアドレス，カラムアドレスともに第２ＤＲＡＭマクロより大きい場合、第１ＤＲＡＭマクロの全アドレス空間をアクセスし終わらないうちに、第２ＤＲＡＭマクロのアドレス空間がアクセスし終わってしまう。このような場合、第１ＤＲＡＭマクロと第２ＤＲＡＭマクロとの間でリフレッシュ間隔などのミスマッチや各マクロへの電気的なストレス条件が異なってしまう。

例えば、第２ＤＲＡＭマクロのロウアドレスが第１ＤＲＡＭマクロの２分の１の大きさである場合、同時に２つのマクロをテストすると、第２ＤＲＡＭマクロのテストは第１ＤＲＡＭマクロのテストの半分の時間で終わってしまう。このとき、第１ＤＲＡＭマクロのテストが終わるまで第２ＤＲＡＭマクロはアクセスされなくなり、第１ＤＲＡＭマクロでは起こらないポーズ状態を引き起こしてしまう。

また、第１ＤＲＡＭマクロのビット線が電気的ストレスを受けているのに対し、第２ＤＲＡＭマクロのビット線は電気的なストレスを受けない状態になってしまう。このように、アドレス空間が異なるマクロを有する多マクロ品には、同時書き込み及び同時読み出しを行うことができない。

また、この種の関連技術として、複数のメモリコアに対して同時にテストを行う技術が開示されている（特許文献１参照）。
特開２００２−１５７９００号公報

本発明は、アドレス空間が異なる複数のメモリブロックに対して、同時にテストを行うことが可能な半導体装置を提供することを目的とする。

本発明の第１の視点に係る半導体装置は、第１アドレス空間を有する第１メモリブロックと、前記第１アドレス空間より小さい第２アドレス空間を有する第２メモリブロックと、前記第１及び第２メモリブロックに対してテストアドレス及びテスト制御信号を供給し、且つ前記第１及び第２メモリブロックのテストを同時に行うテスト回路とを具備し、前記第２メモリブロックは、前記第２アドレス空間に対応するアドレスを記憶する記憶回路と、前記第２アドレス空間を超えたアドレスが前記テスト回路により指定された場合に、前記テスト制御信号を不活性にする制御回路とを具備する。

本発明の第２の視点に係る半導体装置は、第１アドレス空間を有する第１メモリブロックと、前記第１アドレス空間より小さい第２アドレス空間を有する第２メモリブロックと、前記第１及び第２メモリブロックに対してテストアドレス及びテスト制御信号を供給し、且つ前記第１及び第２メモリブロックのテストを同時に行うテスト回路とを具備し、前記テスト回路は、前記第２アドレス空間に対応するアドレスを記憶する記憶回路と、前記テストアドレスが前記第２アドレス空間を超えた場合に、前記第２メモリブロックに供給する前記テスト制御信号を不活性にする制御回路とを具備する。

本発明の第３の視点に係る半導体装置は、複数のメモリセルと、前記メモリセルに接続された複数の第１ビット線対と、前記メモリセルに接続された複数の第１ワード線とを有し、且つ第１アドレス空間を有する第１メモリブロックと、複数のメモリセルと、前記メモリセルに接続された複数の第２ビット線対と、前記メモリセルに接続された複数の第２ワード線とを有し、且つ前記第１アドレス空間より小さい第２アドレス空間を有する第２メモリブロックと、前記複数の第２ビット線対の一方のビット線と接地電位との間に直列に接続された複数の第１ダミートランジスタと、前記複数第２ビット線対の他方のビット線と前記接地電位との間に直列に接続された複数の第２ダミートランジスタと、前記各第１ダミートランジスタのゲート電極に接続された第１ダミーワード線と、前記各第２ダミートランジスタのゲート電極に接続された第２ダミーワード線と、前記第１及び第２ビット線対を選択するための第１テストアドレスと前記第１及び第２ワード線を選択するための第２テストアドレスとを含むテストアドレスと、テスト制御信号とを前記第１及び第２メモリブロックに対して供給し、且つ前記第１及び第２メモリブロックのテストを同時に行うテスト回路とを具備し、前記第２メモリブロックは、前記第２アドレス空間に対応するアドレスを記憶する記憶回路と、前記第２アドレス空間を超えた第２テストアドレスが前記テスト回路により指定された場合に、前記第１ダミーワード線或いは前記第２ダミーワード線を活性化する制御回路とを具備する。

本発明によれば、アドレス空間が異なる複数のメモリブロックに対して、同時にテストを行うことが可能な半導体装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置１の構成を示すブロック図である。半導体装置１は、テスト回路２と、メモリマクロＭＣＲ１，ＭＣＲ２とを有している。なお、半導体装置１は、例えばテスト回路２と、メモリマクロＭＣＲ１，ＭＣＲ２とが同一基板上に実装された半導体集積回路により構成されている。

テスト回路２と、メモリマクロＭＣＲ１，ＭＣＲ２とは、共通のアドレス・コマンド線４により接続されている。テスト回路２は、メモリマクロＭＣＲ１，ＭＣＲ２に対し、アドレス・コマンド線４を介してテストアドレス及びコマンドを送る。なお、テストアドレスは、ロウ方向を選択するテストロウアドレスと、カラム方向を選択するテストカラムアドレスとを含む。

テスト回路２と、メモリマクロＭＣＲ１，ＭＣＲ２とは、共通の書き込みデータ線５により接続されている。テスト回路２は、メモリマクロＭＣＲ１，ＭＣＲ２に対し、書き込みデータ線５を介してテスト入力データを送る。書き込みデータ線５は、例えばバス幅が１２８ビットにより構成される。

テスト回路２と、メモリマクロＭＣＲ１とは、読み出しデータ線６により接続されている。メモリマクロＭＣＲ１から読み出されたテスト出力データは、読み出しデータ線６を介してテスト回路２に送られる。テスト回路２と、メモリマクロＭＣＲ２とは、読み出しデータ線７により接続されている。メモリマクロＭＣＲ２から読み出されたテスト出力データは、読み出しデータ線７を介してテスト回路２に送られる。読み出しデータ線６，７は、例えばバス幅が１２８ビットにより構成される。

テスト回路２と外部回路（図示せず）とは、入出力データ線８により接続されている。テスト入力データは、データ線８を介してテスト回路２に入力される。テスト回路２は、テスト出力データをデータ線８を介して外部に出力する。なお、テスト入力データは、テスト回路２が生成するようにしてもよい。入出力データ線８は、例えばバス幅が８ビットにより構成される。

メモリマクロＭＣＲ１とＭＣＲ２とは、異なるアドレス空間を有している。すなわち、メモリマクロＭＣＲ１は、ロウアドレスとカラムアドレスとが共にメモリマクロＭＣＲ２より大きい。なお、アドレス空間は、メモリの領域を表しており、ロウアドレスの数（すなわち、ワード線の数）とカラムアドレスの数（すなわち、ビット線の数）とに対応している。

図１では、２つのメモリマクロを示している。しかし、２つに限定されるものではなく、半導体装置１は複数のメモリマクロを有していてもよい。本実施形態では、複数のメモリマクロのうち、ロウアドレスとカラムアドレスとが最大のアドレス空間を有するメモリマクロＭＣＲ１と、メモリマクロＭＣＲ１よりアドレス空間が小さいメモリマクロＭＣＲ２とを例に説明する。

メモリマクロＭＣＲ１，ＭＣＲ２は、夫々セルアレイＣＡを有する。このセルアレイＣＡは、例えば複数のＤＲＡＭセルがマトリックス状に配置されて構成されている。図２は、メモリマクロＭＣＲ２が有するセルアレイＣＡとその周辺回路との構成を示す回路ブロック図である。

メモリマクロＭＣＲ２は、複数のビット線ＢＬと複数のワード線ＷＬとを有する。複数のビット線ＢＬは、カラム方向（Col）に順次配設されている。複数のワード線ＷＬは、ロウ方向（Row）に順次配設されている。ビット線ＢＬとワード線ＷＬとの交差する点には、ＤＲＡＭセルが配設されている。ＤＲＡＭセルは、セルトランジスタＣＴとセルキャパシタＣＣとを有する。セルキャパシタＣＣの一方の電極は、接地電位Ｖｓｓに接続されている。

また、セルアレイＣＡにはプリチャージ回路ＰＣとセンスアンプ回路ＳＡとが接続されている。プリチャージ回路ＰＣは、後述するバンクプリチャージコマンドＢＰがテスト回路２により供給された場合に、ビット線対を所定電位（例えば、電源電圧Ｖｓｓの半分の電位）にチャージする。センスアンプ回路ＳＡは、各ビット線対のデータを検知増幅する。なお、メモリマクロＭＣＲ１のセルアレイ及び周辺回路の構成は、ビット線とワード線との本数が異なる以外は、メモリマクロＭＣＲ２と同じである。

図１において、メモリマクロＭＣＲ２は、記憶回路３ａと制御回路３ｂとを有している。記憶回路３ａは、メモリマクロＭＣＲ２が有するメモリ容量、すなわちアドレス空間を記憶している。具体的には、記憶回路３ａは、ビット線を選択するためのカラムアドレスと、ワード線を選択するためのロウアドレスとを記憶している。

制御回路３ｂは、記憶回路３ａが記憶しているアドレス空間以上のアドレッシングがテスト回路２により行われた場合に、テスト回路２から送られるコマンドを制御する。図３は、図１に示した制御回路３ｂの構成を示すブロック図である。

制御回路３ｂは、アドレス判定回路３ｃと信号生成回路３ｄとを備えている。アドレス判定回路３ｃは、テストロウアドレスが記憶回路３ａに記憶されているアドレス空間を超えているか否かを判定する。またアドレス判定回路３ｃは、テストカラムアドレスが記憶回路３ａに記憶されているアドレス空間を超えているか否かを判定する。

信号生成回路３ｄは、アドレス判定回路３ｃの判定結果に基づいて、メモリマクロＭＣＲ２（具体的には、セルアレイＣＡ、プリチャージ回路ＰＣ及びセンスアンプ回路ＳＡ）を制御するためのコマンドを生成する。

テスト回路２は、テスト動作をコマンド（ライトコマンドＷＴ、リードコマンドＲＤ、バンクアクティブコマンドＢＡ及びバンクプリチャージコマンドＢＰを含む）によって制御する。ライトコマンドＷＴは、テスト入力データをメモリマクロＭＣＲ１，ＭＣＲ２に送るためのコマンドである。リードコマンドＲＤは、テスト出力データをメモリマクロＭＣＲ１，ＭＣＲ２から読み出すためのコマンドである。

バンクアクティブコマンドＢＡは、メモリマクロが有する複数のバンクのうちの１つのバンクをアクティブにするためのコマンドである。バンクプリチャージコマンドＢＰは、バンクのビット線を所定電位（例えば電源電圧Ｖｄｄの半分の電圧）にチャージするためのコマンドである。なお、メモリマクロＭＣＲ１，ＭＣＲ２は、複数のバンクに分割されていてもよいし、１つのバンクにより構成されていてもよい。

テスト回路２は、例えば外部から入力されるテスト入力データをメモリマクロＭＣＲ１，ＭＣＲ２に書き込む。また、テスト回路２は、テスト出力データをメモリマクロＭＣＲ１，ＭＣＲ２から読み出す。テスト回路２は、この読み出されたテスト出力データをデータ線８を介して外部に出力する。

テスト回路２は、テスト出力データを例えば８ビットに変換している。内部バスが１２８ビットの場合、１本のデータ線８に対して内部バスを１６本割り当てる。そして、データ書き込み時、テスト回路２は、テスト入力データをシリアル−パラレル変換する。一方、データ読み出し時、テスト回路２は、メモリマクロから読み出されるテスト出力データをパラレル−シリアル変換する。すなわち、１本のデータ線８に複数の内部バスが並列につながっている構成をとっている。

また、テスト回路２は、カラムファーストスキャン方式（最初にカラム方向にスキャンし、次にロウアドレスをインクリメントしていく方式）とロウファーストスキャン方式（最初にロウ方向にスキャンし、次にカラムアドレスをインクリメントしていく方式）との２つのスキャン方式を実行することができる。これらの方式は、テストの種類等によって任意に選択可能である。

次に、メモリマクロのテスト方式について説明する。メモリマクロをテストする場合、テスト時間を短縮する方式としてマルチライト（Multi Write）方式とマルチリード（Multi Read）方式とがある。マルチライト方式は、各Ｉ／Ｏに並列につながっている内部バスに対して同時に書き込みすることで、書き込み時間を短縮する方式である。

一方、マルチリード方式は、メモリマクロから読み出したテスト出力データをテスト回路２にて各Ｉ／Ｏ毎にまとめてから半導体装置１の外部に出力する、もしくはテスト回路２にてコンパレートしその結果を出力する方式である。マルチリード方式を用いる場合、各Ｉ／Ｏにつながっている内部バスのデータは同じでなくてはならないなどの制限が生じる。

前述したように、内部バスが１２８ビットに対して入出力データ線８が８ビットの場合、１本の入出力データ線８に並列につながっている内部バスは１６本になる。よって、マルチライト方式の場合、書き込み時間は、通常テストの１６分の１になる。また、マルチリード方式の場合も同様で、読み出し時間は、通常テストの１６分の１になる。

ＤＲＡＭの量産試験は、不良セルを冗長回路で救済（以後、リダンダンシと称する）して良品とする為のテスト（以後、プリヒューズ（Pre-fuse）テストと称する）と、リダンダンシ後に不良セルを検出し不良品として選別する為のテスト（以下、ポストヒューズ（Post-fuse）テスト)とがある。

プリヒューズテストにおいては、上述の通り不良セルをリダンダンシする必要があることから、メモリマクロのテストにおいて不良となったセルのアドレス情報が必要となる。一方、ポストヒューズテストにおいては、メモリマクロの単純なパス／フェイル情報さえあれば良い。プリヒューズテストにおいては、不良となったセルのアドレス情報が必要となることからＩ／Ｏ毎に内部バスのテスト出力データをまとめてしまうマルチリード方式は使えず、マルチライト方式のみが適用可能である。

ポストヒューズテストにおいては、上述したように、単純なパス／フェイル情報さえあれば良いので、マルチライト方式とマルチリード方式との両方が適用可能となる。本実施形態のテスト回路２は、前述したマルチライト方式とマルチリード方式とを実行することができる。

また、テスト回路２は、複数のメモリマクロに対して同時にテストを実行する。すなわち、テスト回路２は、アドレス空間がもっとも大きいメモリマクロ（本実施例は、メモリマクロＭＣＲ１）に合わせたテストアドレスを各メモリマクロに送る。内部バス１２８ビットを有するメモリマクロで、且つ入出力データ線８が８ビットである場合、１本のデータ線８に並列につながっている内部バスは各メモリマクロに１６本ずつある。

よって、テスト回路２が２つのメモリマクロに対して同時にテストを行う場合、２つのメモリマクロを合わせると合計３２本の内部バスが１ビットのデータ線８につながっていることになる。すなわち、１つのメモリマクロを有する半導体装置において、各データ線８につながっている内部バスが１６本から３２本に増えたことと同じと考えられる。この場合、通常のテスト時間に比べて３２分の１にまでテスト時間を短縮できる。

このように構成された半導体装置１の動作について説明する。図４は、ロウファーストスキャン方式においてメモリマクロＭＣＲ２が行う動作を説明するための図である。図４中の矢印は、スキャンの方向を表している。

すなわち、テスト回路２は、ロウ方向にスキャンを行い、最終のロウアドレスをスキャンした後、カラムアドレスをインクリメントする。そして、テスト回路２は、インクリメントされたカラムアドレスに対して、ロウ方向にスキャンを行い、最終のロウアドレスをスキャンした後、カラムアドレスを更にインクリメントする。テスト回路２は、これらの動作を最終のカラムアドレスについてのロウ方向のスキャンが終了するまで繰り返すことにより、メモリマクロＭＣＲ１，ＭＣＲ２のアドレス空間に対してスキャンを行う。

また、前述したように、テスト回路２は、メモリマクロＭＣＲ１とＭＣＲ２とに対して同時に同じテストを実行する。すなわち、テスト回路２は、メモリマクロＭＣＲ１とＭＣＲ２とに対して、同じテストアドレスと同じコマンドとを送っている。

制御回路３ｂは、メモリマクロＭＣＲ２のアドレス空間内のアドレッシングが行われた場合、テスト回路２から送られたコマンドをそのままメモリマクロＭＣＲ２に実行させる。すなわち、制御回路３ｂは、テスト回路２から送られたコマンドに対して変換を行わない。

また、制御回路３ｂは、領域Ａ（テストロウアドレスがアドレス空間を越えた領域）がアドレッシングされている期間は、テスト回路２が出力したコマンドを全て非活性化する。すなわち、制御回路３ｂは、テスト回路２が出力したコマンドをメモリマクロＭＣＲ２に供給しない。これにより、ロウ方向において、メモリセルが存在しない領域に対するアドレッシングを停止することができる。具体的には、領域Ａに対して、テスト入力データの書き込み動作とテスト出力データの読み出し動作を停止することができる。

さらに、制御回路３ｂは、領域Ｂ（テストロウアドレスがアドレス空間を越えておらず、且つテストカラムアドレスがアドレス空間を越えた領域）がアドレッシングされている期間は、対応するメモリセルの記憶データをリフレッシュ（再書き込み）する。すなわち、制御回路３ｂは、テスト回路２が出力したコマンドＢＡ／ＢＰをそのままメモリマクロＭＣＲ２に供給し、且つコマンドＷＴ／ＲＤを非活性化する。これにより、選択されたワード線に接続されたメモリセルの記憶データは、リフレッシュされる。

具体的には、コマンドＢＰが供給されると、対応するビット線がプリチャージ回路ＰＣによりプリチャージ電位にチャージされる。そして、対応するワード線が活性化されると、メモリセルからビット線に記憶データが転送される。そして、この転送されたデータがセンスアンプ回路ＳＡにより検知増幅され、この増幅されたデータが再びメモリセルに記憶される。

なお、制御回路３ｂは、領域Ｂがアドレッシングされている期間は、テスト回路２が出力したコマンドを全て非活性化するようにしてもよい。

図５は、カラムファーストスキャン方式においてメモリマクロＭＣＲ２が行う動作を説明するための図である。図５中の矢印は、スキャンの方向を表している。すなわち、カラム方向にスキャンを行い、最終のカラムアドレスをスキャンした後、ロウアドレスをインクリメントしている。

この場合も、テスト回路２は、メモリマクロＭＣＲ１とＭＣＲ２とに対して同時に同じテストを実行する。すなわち、テスト回路２は、メモリマクロＭＣＲ１とＭＣＲ２とに対して、同じテストアドレスと同じコマンドとを送っている。

図５において、制御回路３ｂは、領域Ａがアドレッシングされている期間は、テスト回路２が出力したコマンドを全て非活性化する。また、制御回路３ｂは、領域Ｂがアドレッシングされている期間は、対応するメモリセルの記憶データをリフレッシュする。

図６は、メモリマクロＭＣＲ２が有する制御回路３ｂの動作を示すフローチャートである。テストを実行するために、テスト回路２がコマンド及びテストアドレスを生成し、且つコマンド及びテストアドレスをメモリマクロＭＣＲ１，ＭＣＲ２に送るものとする。

制御回路３ｂは、テスト回路２から送られたコマンド及びテストアドレスを受け取る（ステップＳ６ａ）。次に、アドレス判定回路３ｃは、テストロウアドレスと記憶回路３ａに記憶されたアドレス空間とを比較する（ステップＳ６ｂ）。ステップＳ６ｂにおいてテストロウアドレスがアドレス空間を超えていない場合、アドレス判定回路３ｃは、テストカラムアドレスと記憶回路３ａに記憶されたアドレス空間とを比較する（ステップＳ６ｃ）。

そして、テストカラムアドレスがアドレス空間を超えていない場合、信号生成回路３ｄは、テスト回路２が出力したコマンドに基づいたテスト動作をメモリマクロＭＣＲ２（具体的には、セルアレイＣＡ、プリチャージ回路ＰＣ及びセンスアンプ回路ＳＡ）に実行させる（ステップＳ６ｄ）。すなわち、信号生成回路３ｄは、テスト回路２が出力したコマンドをそのままメモリマクロＭＣＲ２に供給する。

ステップＳ６ｂにおいてテストロウアドレスがアドレス空間を超えている場合、信号生成回路３ｄは、テスト回路２が出力したコマンドを全て非活性化する（ステップＳ６ｅ）。これにより、ロウ方向において、メモリセルが存在しない領域に対するアドレッシングを停止することができる。

ステップＳ６ｃにおいてテストカラムアドレスがアドレス空間を超えている場合、信号生成回路３ｄは、リフレッシュ動作を実行する（ステップＳ６ｆ）。すなわち、信号生成回路３ｄは、テスト回路２が出力したコマンドＢＡ／ＢＰをそのままメモリマクロＭＣＲ２に供給し、且つコマンドＷＴ／ＲＤを非活性化する。これにより、選択されたワード線に接続されたメモリセルの記憶データは、リフレッシュされる。

以上詳述したように本実施形態では、アドレス空間が異なるメモリマクロＭＣＲ１，ＭＣＲ２を同時にテストする。そして、ロウアドレスがメモリマクロＭＣＲ２のアドレス空間を越えた場合には、全てのコマンドを非活性化する。一方、ロウアドレスがメモリマクロＭＣＲ２のアドレス空間を超えておらず且つカラムアドレスがメモリマクロＭＣＲ２のアドレス空間を越えた場合には、リフレッシュを行うようにしている。

したがって本実施形態によれば、各メモリマクロのサイズに合わせてコマンドを制御できるため、ロウ／カラム構成の大きいメモリマクロのテストと同時に、ロウ／カラム構成の小さいメモリマクロのテストを行うことができる。

また、メモリマクロＭＣＲ２に対して、メモリマクロＭＣＲ１が受けている電気的ストレスと同じストレスを与えることができる。これにより、テストを実施している間、メモリマクロＭＣＲ２のメモリセルに対して、メモリマクロＭＣＲ１のメモリセルと同じ補償ができる。

また、アドレス・コマンド線４及び書き込みデータ線５を共有できるため、本実施形態を実現するために各メモリマクロに新たにアドレスやコマンド等を供給するための配線を施す必要がない。さらに、既存のテスト回路２を用いて、アドレス空間が異なるメモリマクロＭＣＲ１，ＭＣＲ２を同時にテストすることができる。

また、メモリマクロＭＣＲ２のメモリセルが記憶しているデータをリフレッシュすることが可能となる。

（第２の実施形態）
第２の実施形態は、テスト回路２がメモリマクロＭＣＲ２のアドレス空間を記憶し、且つメモリマクロＭＣＲ２に対するコマンドを制御するようにしたものである。

図７は、本発明の第２の実施形態に係る半導体装置１０の構成を示すブロック図である。テスト回路２は、記憶回路１２ａと制御回路１２ｂとを有している。記憶回路１２ａは、メモリマクロＭＣＲ２が有するメモリ容量、すなわちアドレス空間を記憶している。具体的には、記憶回路３ａは、ビット線を選択するためのカラムアドレスと、ワード線を選択するためのロウアドレスとを記憶している。

制御回路１２ｂは、記憶回路１２ａが記憶しているアドレス空間以上のアドレッシングがテスト回路２により行われた場合に、コマンドを変換するための制御信号を生成する。そして、制御回路１２ｂは、この生成した制御信号をメモリマクロＭＣＲ２に供給する。図８は、図７に示した制御回路１２ｂの構成を示すブロック図である。

制御回路１２ｂは、アドレス判定回路１２ｃと信号生成回路１２ｄとを備えている。アドレス判定回路１２ｃは、テストロウアドレスが記憶回路１２ａに記憶されているアドレス空間を超えているか否かを判定する。またアドレス判定回路１２ｃは、テストカラムアドレスが記憶回路１２ａに記憶されているアドレス空間を超えているか否かを判定する。

信号生成回路１２ｄは、アドレス判定回路１２ｃの判定結果に基づいて、メモリマクロＭＣＲ２（具体的には、セルアレイＣＡ、プリチャージ回路ＰＣ及びセンスアンプ回路ＳＡ）を制御するための制御信号Ｔ１，Ｔ２を生成する。

メモリマクロＭＣＲ２は、コマンド変換回路１１を有している。コマンド変換回路１１は、テスト回路２から供給される制御信号Ｔ１，Ｔ２に基づいてコマンドを変換する。そして、コマンド変換回路１１は、この変換したコマンドをメモリマクロＭＣＲ２に供給する。

テスト回路２とメモリマクロＭＣＲ２とは、制御信号線１３により接続されている。テスト回路２から出力された制御信号は、制御信号線１３を介してメモリマクロＭＣＲ２に送られる。

なお、テスト回路２は、記憶回路１２ａと制御回路１２ｂとを備えた以外は、第１の実施形態で示したテスト回路２と同じ動作を行っている。すなわち、テスト回路２は、テストアドレス及びコマンド（ライトコマンドＷＴ、リードコマンドＲＤ、バンクアクティブコマンドＢＡ及びバンクプリチャージコマンドＢＰを含む）をメモリマクロＭＣＲ１，ＭＣＲ２に供給している。

このように構成された半導体装置１０の動作について説明する。図９は、テスト回路２が備える制御回路１２ｂの動作を示すフローチャートである。

テスト回路２は、テストを実行するためのコマンドを生成し、メモリマクロＭＣＲ１，ＭＣＲ２に送る。次に、テスト回路２は、テストアドレスを生成し、メモリマクロＭＣＲ１，ＭＣＲ２に送る。

次に、アドレス判定回路１２ｃは、テストロウアドレスと記憶回路１２ａに記憶されたメモリマクロＭＣＲ２のアドレス空間とを比較する（ステップＳ９ａ）。そして、テストロウアドレスがアドレス空間を超えてないと判定した場合、アドレス判定回路１２ｃは、テストカラムアドレスと記憶回路１２ａに記憶されたメモリマクロＭＣＲ２のアドレス空間とを比較する（ステップＳ９ｂ）。

ステップＳ９ｂにおいてテストカラムアドレスがアドレス空間を超えていない場合、信号生成回路１２ｄは、通常のコマンドをメモリマクロＭＣＲ２に実行させる。すなわち、信号生成回路１２ｄは、コマンドを変換するための制御信号をメモリマクロＭＣＲ２に供給しない。

ステップＳ９ａにおいてテストロウアドレスがアドレス空間を超えている場合、信号生成回路１２ｄは、コマンドを全て非活性化するための制御信号Ｔ１を生成する（ステップＳ９ｃ）。この制御信号Ｔ１は、メモリマクロＭＣＲ２に送られる。

ステップＳ９ｂにおいてテストカラムアドレスがアドレス空間を超えている場合、信号生成回路１２ｄは、メモリマクロＭＣＲ２に対してリフレッシュ動作を実行するための制御信号Ｔ２を生成する（ステップＳ９ｄ）。この制御信号Ｔ２は、メモリマクロＭＣＲ２に送られる。

ところで、メモリマクロＭＣＲ２が有するコマンド変換回路１１は、制御信号Ｔ１或いはＴ２に基づいてコマンドを変換する。コマンド変換回路１１は、制御信号Ｔ１が入力された場合、テスト回路２から送られたコマンドＷＴ，ＲＤ，ＢＡ，ＢＰを全て非活性化する。また、コマンド変換回路１１は、制御信号Ｔ２が入力された場合、テスト回路２から送られたコマンドＢＡ，ＢＰはそのままメモリマクロＭＣＲ２に供給し、コマンドＷＴ，ＲＤは非活性化する。さらに、コマンド変換回路１１は、制御信号Ｔ１，Ｔ２のいずれも入力されない場合には、テスト回路２から送られたコマンドをそのままメモリマクロＭＣＲ２に供給する。

以上詳述したように本実施形態によれば、各メモリマクロのサイズに合わせてコマンドを制御できるため、ロウ／カラム構成の大きいメモリマクロのテストと同時に、ロウ／カラム構成の小さいメモリマクロのテストを行うことができる。

また、メモリマクロＭＣＲ２のメモリセルが記憶しているデータをリフレッシュすることが可能となる。また、本実施形態は、メモリマクロＭＣＲ２の回路面積を大きくしたくない場合に有効である。

さらに、メモリマクロＭＣＲ２の各制御は、制御信号Ｔ１，Ｔ２によって行われる。よって、テスト回路２は、メモリマクロＭＣＲ１とＭＣＲ２とに対して、通常のテストを実行すればよい。すなわち、テスト回路２は、制御信号Ｔ１，Ｔ２を供給する動作以外は、メモリマクロＭＣＲ１とＭＣＲ２とに対して、同じコマンド及び同じテストアドレスを供給すればよい。これにより、既存のテスト回路をそのまま用いることができる。

本実施形態において、テスト回路２は、制御信号Ｔ１，Ｔ２を用いてメモリマクロＭＣＲ２の動作を制御するようにしている。しかし、テスト回路２が、メモリマクロＭＣＲ２の動作を制御するためのコマンドを直接メモリマクロＭＣＲ２に供給するように構成してもよい。このように構成しても、本実施形態と同様の効果を得ることができる。

（第３の実施形態）
第３の実施形態は、メモリマクロＭＣＲ２がダミーワード線を備える。そして、テストロウアドレスがメモリマクロＭＣＲ２のアドレス空間を越えた場合に、ダミーワード線を活性化するようにしたものである。

図１０は、本発明の第３の実施形態に係る半導体装置２０の構成を示すブロック図である。テスト回路２は、記憶回路１２ａと制御回路２２とを有している。記憶回路１２ａは、メモリマクロＭＣＲ２が有するアドレス空間を記憶している。

制御回路２２は、記憶回路１２ａが記憶しているアドレス空間以上のアドレッシングがテスト回路２により行われた場合に、コマンドを変換するための制御信号を生成する。そして、制御回路２２は、この生成した制御信号をメモリマクロＭＣＲ２に供給する。図１１は、図１０に示した制御回路２２の構成を示すブロック図である。

制御回路２２は、アドレス判定回路２２ａと信号生成回路２２ｂとダミーワード線制御回路２２ｃとを備えている。アドレス判定回路２２ａは、テストロウアドレスが記憶回路１２ａに記憶されているアドレス空間を超えているか否かを判定する。またアドレス判定回路２２ａは、テストカラムアドレスが記憶回路１２ａに記憶されているアドレス空間を超えているか否かを判定する。

信号生成回路２２ｂは、アドレス判定回路２２ａの判定結果に基づいて、メモリマクロＭＣＲ２（具体的には、セルアレイＣＡ、プリチャージ回路ＰＣ及びセンスアンプ回路ＳＡ）を制御するための制御信号Ｔ２０，Ｔ２１を生成する。ダミーワード線制御回路２２ｃは、後述するダミーワード線ＤＷＬ１，ＤＷＬ２を制御する。

メモリマクロＭＣＲ２は、コマンド変換回路２１を有している。コマンド変換回路２１は、テスト回路２から供給される制御信号に基づいてコマンドを変換する。そして、コマンド変換回路２１は、この変換したコマンドをメモリマクロＭＣＲ２（具体的には、セルアレイＣＡ、プリチャージ回路ＰＣ及びセンスアンプ回路ＳＡ）に供給する。

また、メモリマクロＭＣＲ２は、ダミーワード線ＤＷＬ１，ＤＷＬ２を有している。ダミーワード線ＤＷＬ１，ＤＷＬ２には、例えば接地したダミートランジスタＤＴ１，ＤＴ２が接続されている。すなわち、トランジスタＤＴ１のゲートは、ダミーワード線ＤＷＬ１に接続されている。トランジスタＤＴ１のソースは、接地電位Ｖｓｓに接続されている。トランジスタＤＴ１のドレインは、ビット線ＢＬ０に接続されている。

トランジスタＤＴ２のゲートは、ダミーワード線ＤＷＬ２に接続されている。トランジスタＤＴ２のソースは、接地電位Ｖｓｓに接続されている。トランジスタＤＴ２のドレインは、ビット線／ＢＬ０に接続されている。ダミートランジスタは、他のビット線対にも接続されている。他のビット線対に接続されたダミートランジスタの構成は、前述したダミートランジスタＤＴ１，ＤＴ２と同様である。ダミーワード線ＤＷＬ１，ＤＷＬ２は、テスト回路２から供給される制御信号に基づいて活性化される。

テスト回路２とメモリマクロＭＣＲ２とは、制御信号線２３により接続されている。テスト回路２から出力された制御信号は、制御信号線２３を介してメモリマクロＭＣＲ２に送られる。

このように構成された半導体装置２０の動作について説明する。先ず、ロウファーストスキャン方式の場合について説明する。図１２は、メモリマクロＭＣＲ１，ＭＣＲ２が行うロウファーストスキャン動作を説明するための図である。図１３は、メモリマクロＭＣＲ２が行う動作を説明するための図である。図１２中の矢印は、スキャンの方向を表している。

テスト回路２は、メモリマクロＭＣＲ１とＭＣＲ２とに対して同時に同じテストを実行する。すなわち、テスト回路２は、メモリマクロＭＣＲ１とＭＣＲ２とに対して、同じテストアドレスと同じコマンドとを送っている。

図１３において、制御回路２２は、メモリマクロＭＣＲ２のアドレス空間内のアドレッシングが行われた場合、テスト回路２から送られたコマンドをそのままメモリマクロＭＣＲ２に実行させる。すなわち、制御回路２２は、テスト回路２から送られたコマンドに対して変換を行わない。

また、制御回路２２は、領域Ｃ（テストロウアドレスがアドレス空間を越えた領域）がアドレッシングされている期間は、ダミーワード線ＤＷＬ１或いはＤＷＬ２を活性化する。これにより、メモリマクロＭＣＲ２のビット線には、メモリマクロＭＣＲ１のビット線と同様の電気的ストレスがかかる。また、領域Ｃの期間は、テスト回路２が出力したコマンドを全て非活性化するようにしてもよい。領域Ｃの期間において、ダミーワード線を活性化するか、或いはコマンドを全て非活性化するかは、ユーザが任意に設定可能である。

さらに、制御回路２２は、領域Ｂ（テストロウアドレスがアドレス空間を越えておらず、且つテストカラムアドレスがアドレス空間を越えた領域）がアドレッシングされている期間は、対応するメモリセルの記憶データをリフレッシュする。すなわち、制御回路３ｂは、テスト回路２が出力したコマンドＢＡ／ＢＰをそのままメモリマクロＭＣＲ２に供給し、且つコマンドＷＴ／ＲＤを非活性化する。これにより、選択されたワード線に接続されたメモリセルの記憶データは、リフレッシュされる。

図１４は、メモリマクロＭＣＲ２のカラム方向のサイズがメモリマクロ１と同じで、メモリマクロＭＣＲ２のロウ方向のサイズがメモリマクロＭＣＲ１より小さい場合の例である。制御回路２２は、ロウ方向のアドレッシングがメモリマクロＭＣＲ２のサイズを超えると、ダミーワード線ＤＷＬ１或いはＤＷＬ２を活性化する。メモリマクロＭＣＲ２がこのような構成の場合、メモリマクロＭＣＲ２の全てのビット線に対して、メモリマクロＭＣＲ１のビット線と同様の電気的ストレスを与えることができる。

図１５は、テスト回路２が有する制御回路２２が生成する制御信号の構成を示す図である。制御回路２２は、２つの制御信号Ｔ２０,Ｔ２１によりメモリマクロＭＣＲ２を制御する。

（Ｔ２０,Ｔ２１）＝（０，０）の場合、メモリマクロＭＣＲ２は、通常動作（すなわち、テスト回路２から送られるコマンドをそのまま実行する）を実行する。（Ｔ２０,Ｔ２１）＝（０，１）の場合、メモリマクロＭＣＲ２は、ダミーワード線ＤＷＬ１或いはＤＷＬ２を活性化する。（Ｔ２０,Ｔ２１）＝（１，０）の場合、メモリマクロＭＣＲ２は、リフレッシュ動作を実行する。（Ｔ２０,Ｔ２１）＝（１，１）の場合、メモリマクロＭＣＲ２は、全てのコマンドを非活性化する。

図１６は、ロウファーストスキャン方式における制御回路２２の動作を示すフローチャートである。なお、テスト回路２は、メモリマクロＭＣＲ１に対して実行するコマンドをメモリマクロＭＣＲ２にも送っている。

先ず、アドレス判定回路２２ａは、テストロウアドレスと記憶回路１２ａに記憶されたアドレス空間とを比較する（ステップＳ１６ａ）。そして、テストロウアドレスがアドレス空間を超えていないと判定した場合、アドレス判定回路２２ａは、テストカラムアドレスと記憶回路１２ａに記憶されたアドレス空間とを比較する（ステップＳ１６ｂ）。

ステップＳ１６ｂにおいてテストカラムアドレスがアドレス空間を超えていないと判定された場合、信号生成回路２２ｂは、制御信号（Ｔ２０,Ｔ２１）＝（０，０）を出力する（ステップＳ１６ａ）。一方、ステップＳ１６ｂにおいてテストカラムアドレスがアドレス空間を超えていると判定された場合、信号生成回路２２ｂは、制御信号（Ｔ２０,Ｔ２１）＝（１，０）を出力する（ステップＳ１６ｄ）。

ステップＳ１６ａにおいてテストロウアドレスがアドレス空間を超えていると判定された場合、ダミーワード線制御回路２２ｃは、ダミーワード線ＤＷＬ１或いはＤＷＬ２を活性化するか否かを判定する（ステップＳ１６ｅ）。ダミーワード線を活性化する場合、信号生成回路２２ｂは、制御信号（Ｔ２０,Ｔ２１）＝（０，１）を出力する（ステップＳ１６ｆ）。一方、ダミーワード線を活性化しない場合、信号生成回路２２ｂは、制御信号（Ｔ２０,Ｔ２１）＝（１，１）を出力する（ステップＳ１６ｇ）。

そして、制御回路２２は、テストカラムアドレスがインクリメントされる毎に上記動作を実行する。

次に、メモリマクロＭＣＲ２が有するコマンド変換回路２１の構成について説明する。図１７は、コマンド変換回路２１の構成を示す回路ブロック図である。

コマンド変換回路２１は、ＮＯＲ回路２１ａと、インバータ回路２１ｂ，２１ｃと、ＡＮＤ回路２１ｄ，２１ｅ，２１ｆとを有する。制御信号Ｔ２０は、ＮＯＲ回路２１ａと、ＡＮＤ回路２１ｅ，２１ｆとの入力部に入力されている。また、制御信号Ｔ２０は、インバータ回路２１ｂを介してＡＮＤ回路２１ｄに入力されている。

制御信号Ｔ２１は、ＮＯＲ回路２１ａと、ＡＮＤ回路２１ｄ，２１ｆとの入力部に入力されている。また、制御信号Ｔ２１は、インバータ回路２１ｃを介してＡＮＤ回路２１ｅに入力されている。

ＮＯＲ回路２１ａは、メモリマクロＭＣＲ２が通常動作を実行するためのコマンドを出力する。ＡＮＤ回路２１ｅは、メモリマクロＭＣＲ２がリフレッシュ動作を行うためのコマンドを出力する。ＡＮＤ回路２１ｆは、テスト回路２が供給するコマンドを非活性化するコマンドを出力する。

さらに、コマンド変換回路２１は、ダミーワード線選択回路２１ｇを有している。ＡＮＤ回路２１ｄの出力信号は、ダミーワード線選択回路２１ｇに入力されている。また、ダミーワード線制御回路２２ｃから出力された制御信号Ｔ２２は、ダミーワード線選択回路２１ｇに入力されている。

ダミーワード線選択回路２１ｇは、制御信号Ｔ２２に基づいてダミーワード線ＤＷＬ１とＤＷＬ２とのいずれかを活性化する。これにより、メモリマクロＭＣＲ２のビット線対に対して電位差を与えることができる。

なお、前述したように、ダミーワード線制御回路２２ｃは、活性化するダミーワード線を選択するための制御信号Ｔ２２を生成する。活性化するダミーワード線は、常に所定のダミーワード線を活性化するようにしてもよい。或いは、メモリマクロＭＣＲ１に対応したメモリマクロＭＣＲ２のビット線対の電位差が、メモリマクロＭＣＲ１のビット線対の電位差と同じになるように、活性化するダミーワード線を選択するようにしてもよい。

次に、カラムファーストスキャン方式の場合について説明する。図１８は、メモリマクロＭＣＲ２が行う動作を説明するための図である。図１８中の矢印は、スキャンの方向を表している。

図１８において、領域Ｂがアドレッシングされている期間は、対応するメモリセルの記憶データがリフレッシュされている。領域Ｃがアドレッシングされている期間は、ダミーワード線ＤＷＬ１或いはＤＷＬ２が活性化される。これにより、メモリマクロＭＣＲ２のビット線は、メモリマクロＭＣＲ１のビット線と同様の電気的ストレスがかかる。

図１９は、メモリマクロＭＣＲ２のカラム方向のサイズがメモリマクロ１と同じで、メモリマクロＭＣＲ２のロウ方向のサイズがメモリマクロ１より小さい場合の例である。ロウ方向のアドレッシングがメモリマクロＭＣＲ２のサイズを超えると、ダミーワード線ＤＷＬ１或いはＤＷＬ２が活性化される。メモリマクロＭＣＲ２がこのような構成の場合、メモリマクロＭＣＲ２の全てのビット線に対して、メモリマクロＭＣＲ１のビット線と同様の電気的ストレスを与えることができる。

図２０は、カラムファーストスキャン方式における制御回路２２の動作を示すフローチャートである。なお、テスト回路２は、メモリマクロＭＣＲ１に対して実行するコマンドをメモリマクロＭＣＲ２にも送っている。

先ず、アドレス判定回路２２ａは、テストカラムアドレスと記憶回路１２ａに記憶されたアドレス空間とを比較する（ステップＳ２０ａ）。そして、テストカラムアドレスがアドレス空間を超えていないと判定した場合、アドレス判定回路２２ａは、テストロウアドレスと記憶回路１２ａに記憶されたアドレス空間とを比較する（ステップＳ２０ｂ）。

ステップＳ２０ｂにおいてテストロウアドレスがアドレス空間を超えていないと判定された場合、信号生成回路２２ｂは、制御信号（Ｔ２０,Ｔ２１）＝（０，０）を出力する（ステップＳ２０ｃ）。一方、ステップＳ２０ｂにおいてテストロウアドレスがアドレス空間を超えていると判定された場合、信号生成回路２２ｂは、制御信号（Ｔ２０,Ｔ２１）＝（０，１）を出力する（ステップＳ２０ｄ）。

ステップＳ２０ａにおいてテストカラムアドレスがアドレス空間を超えていると判定された場合、アドレス判定回路２２ａは、テストロウアドレスと記憶回路１２ａに記憶されたアドレス空間とを比較する（ステップＳ２０ｅ）。そして、ステップＳ２０ｅにおいてテストロウアドレスがアドレス空間を超えていると判定された場合、信号生成回路２２ｂは、制御信号（Ｔ２０,Ｔ２１）＝（０，１）を出力する。一方、ステップ２０ｅにおいてテストロウアドレスがアドレス空間を超えていないと判定された場合、信号生成回路２２ｂは、制御信号（Ｔ２０,Ｔ２１）＝（１，０）を出力する。

これにより、メモリマクロＭＣＲ２は、通常動作、リフレッシュ動作、或いはダミーワード線の活性化のいずれかの動作を実行することが可能となる。

また、メモリマクロＭＣＲ１がスキャンされ、メモリマクロＭＣＲ２がスキャンされていないときでも、各メモリマクロのビット線にメモリマクロＭＣＲ１と同じ電気的ストレスを与えることができる。すなわち、メモリマクロＭＣＲ２に対して、メモリマクロＭＣＲ１と同じ条件でテストすることが可能となる。これにより、テストを実施している間、メモリマクロＭＣＲ２のメモリセルに対して、メモリマクロＭＣＲ１のメモリセルと同じ補償ができる。

また、メモリマクロＭＣＲ２に対して、メモリマクロＭＣＲ１のビット線対と同じ電位差を与えることができる。これにより、メモリマクロＭＣＲ２に対して、より正確に電気的ストレスを与えることができる。

また、第３の実施形態において、テスト回路２が備える記憶回路１２ａと制御回路２２とを、メモリマクロＭＣＲ２が備えるようにしてもよい。すなわち、上記第１の実施形態と同様の構成にしてもよい。このように構成しても、第３の実施形態と同様に実施可能である。

なお、上記各実施形態において、メモリセルとしてＤＲＡＭを用いて説明したが、ＤＲＡＭに限定されず、ＳＲＡＭ等の他のメモリであっても同様に実施可能である。

この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。

本発明の第１の実施形態に係る半導体装置１の構成を示すブロック図。メモリマクロＭＣＲ２のセルアレイＣＡの構成を示す回路ブロック図。図１に示した制御回路３ｂの構成を示すブロック図。ロウファーストスキャン方式においてメモリマクロＭＣＲ１とＭＣＲ２とが行う動作を説明するための図。カラムファーストスキャン方式においてメモリマクロＭＣＲ１とＭＣＲ２とが行う動作を説明するための図。制御回路３ｂの動作を示すフローチャート。本発明の第２の実施形態に係る半導体装置１０の構成を示すブロック図。図７に示した制御回路１２ｂの構成を示すブロック図。制御回路１２ｂの動作を示すフローチャート。本発明の第３の実施形態に係る半導体装置２０の構成を示すブロック図。図１０に示した制御回路２２の構成を示すブロック図。メモリマクロＭＣＲ１とＭＣＲ２とが行うロウファーストスキャン動作を説明するための図。メモリマクロＭＣＲ２が行う動作を説明するための図。メモリマクロＭＣＲ２のロウ方向のサイズがメモリマクロＭＣＲ１より小さい場合におけるメモリマクロＭＣＲ１とＭＣＲ２とが行うロウファーストスキャン動作を説明するための図。制御回路２２が生成する制御信号の構成を示す図。ロウファーストスキャン方式における制御回路２２の動作を示すフローチャート。コマンド変換回路２１の構成を示す回路ブロック図。メモリマクロＭＣＲ２が行う動作を説明するための図。メモリマクロＭＣＲ２のロウ方向のサイズがメモリマクロ１より小さい場合におけるメモリマクロＭＣＲ２が行う動作を説明するための図。カラムファーストスキャン方式における制御回路２２の動作を示すフローチャート。

符号の説明

ＢＬ…ビット線、ＷＬ…ワード線、ＣＴ…セルトランジスタ、ＣＣ…セルキャパシタ、ＣＡ…セルアレイ、ＰＣ…プリチャージ回路、ＳＡ…センスアンプ回路、ＭＣＲ１，ＭＣＲ２…メモリマクロ、ＤＷＬ１，ＤＷＬ２…ダミーワード線、ＤＴ１，ＤＴ２…ダミートランジスタ、１，１０，２０…半導体装置、２…テスト回路、３ａ，１２ａ…記憶回路、３ｂ，１２ｂ，２２…制御回路、３ｃ，１２ｃ，２２ａ…アドレス判定回路、３ｄ，１２ｄ，２２ｂ…信号生成回路、１１，２１…コマンド変換回路、２２ｃ…ダミーワード線制御回路、４…アドレス・コマンド線、５…書き込み込みデータ線、６，７…読み出しデータ線、８…入出力データ線、１３，２３…制御信号線、２１ａ…ＮＯＲ回路、２１ｂ，２１ｃ…インバータ回路、２１ｄ，２１ｅ，２１ｆ…ＡＮＤ回路、２１ｇ…ダミーワード線選択回路。

Claims

第１アドレス空間を有する第１メモリブロックと、
前記第１アドレス空間より小さい第２アドレス空間を有する第２メモリブロックと、
前記第１及び第２メモリブロックに対してテストアドレス及びテスト制御信号を供給し、且つ前記第１及び第２メモリブロックのテストを同時に行うテスト回路と
を具備し、
前記第２メモリブロックは、
前記第２アドレス空間に対応するアドレスを記憶する記憶回路と、
前記第２アドレス空間を超えたアドレスが前記テスト回路により指定された場合に、前記テスト制御信号を不活性にする制御回路とを具備することを特徴とする半導体装置。
前記第１メモリブロックは、複数の第１メモリセルと、前記第１メモリセルに接続された複数の第１ビット線と、前記第１メモリセルに接続された複数の第１ワード線とを含み、
前記第２メモリブロックは、複数の第２メモリセルと、前記第２メモリセルに接続された複数の第２ビット線と、前記第２メモリセルに接続された複数の第２ワード線とを含み、
前記テストアドレスは、前記第１及び第２ビット線を選択するための第１テストアドレスと、前記第１及び第２ワード線を選択するための第２テストアドレスとを含み、
前記制御回路は、前記第２テストアドレスが前記第２アドレス空間を超えた場合に、前記テスト制御信号を不活性にすることを特徴とする請求項１記載の半導体装置。
第１アドレス空間を有する第１メモリブロックと、
前記第１アドレス空間より小さい第２アドレス空間を有する第２メモリブロックと、
前記第１及び第２メモリブロックに対してテストアドレス及びテスト制御信号を供給し、且つ前記第１及び第２メモリブロックのテストを同時に行うテスト回路と
を具備し、
前記テスト回路は、
前記第２アドレス空間に対応するアドレスを記憶する記憶回路と、
前記テストアドレスが前記第２アドレス空間を超えた場合に、前記第２メモリブロックに供給する前記テスト制御信号を不活性にする制御回路とを具備することを特徴とする半導体装置。
前記第１メモリブロックは、複数の第１メモリセルと、前記第１メモリセルに接続された複数の第１ビット線と、前記第１メモリセルに接続された複数の第１ワード線とを含み、
前記第２メモリブロックは、複数の第２メモリセルと、前記第２メモリセルに接続された複数の第２ビット線と、前記第２メモリセルに接続された複数の第２ワード線とを含み、
前記テストアドレスは、前記第１及び第２ビット線を選択するための第１テストアドレスと、前記第１及び第２ワード線を選択するための第２テストアドレスとを含み、
前記制御回路は、前記第２テストアドレスが前記第２アドレス空間を超えた場合に、前記第２メモリブロックに供給する前記テスト制御信号を不活性にすることを特徴とする請求項３記載の半導体装置。
複数の第１メモリセルと、前記第１メモリセルに接続された複数の第１ビット線対と、前記第１メモリセルに接続された複数の第１ワード線とを有し、且つ第１アドレス空間を有する第１メモリブロックと、
複数の第２メモリセルと、前記第２メモリセルに接続された複数の第２ビット線対と、前記第２メモリセルに接続された複数の第２ワード線とを有し、且つ前記第１アドレス空間より小さい第２アドレス空間を有する第２メモリブロックと、
前記複数の第２ビット線対の一方のビット線と接地電位との間に直列に接続された複数の第１ダミートランジスタと、
前記複数第２ビット線対の他方のビット線と前記接地電位との間に直列に接続された複数の第２ダミートランジスタと、
前記各第１ダミートランジスタのゲート電極に接続された第１ダミーワード線と、
前記各第２ダミートランジスタのゲート電極に接続された第２ダミーワード線と、
前記第１及び第２ビット線対を選択するための第１テストアドレスと前記第１及び第２ワード線を選択するための第２テストアドレスとを含むテストアドレスと、テスト制御信号とを前記第１及び第２メモリブロックに対して供給し、且つ前記第１及び第２メモリブロックのテストを同時に行うテスト回路と
を具備し、
前記第２メモリブロックは、
前記第２アドレス空間に対応するアドレスを記憶する記憶回路と、
前記第２アドレス空間を超えた第２テストアドレスが前記テスト回路により指定された場合に、前記第１ダミーワード線或いは前記第２ダミーワード線を活性化する制御回路とを具備することを特徴とする半導体装置。
前記制御回路は、前記第１テストアドレスが前記第２アドレス空間を超え且つ前記第２テストアドレスが前記第２アドレス空間を超えない場合に、前記第２メモリセルが記憶するデータを再書き込みすることを特徴とする請求項２、４及び５のいずれかに記載の半導体装置。
前記第２メモリブロックは、前記第２ビット線を所定電位にチャージするプリチャージ回路と、前記第２ビット線に転送されたデータを増幅するセンスアンプ回路とを含み、
前記制御回路は、前記第１テストアドレスが前記第２アドレス空間を超え且つ前記第２テストアドレスが前記第２アドレス空間を超えない場合に、前記第２ビット線を前記所定電位にチャージし且つ前記第２テストアドレスに対応するワード線を活性化することを特徴とする請求項２、４、５及び６のいずれかに記載の半導体装置。