JP2002260400A - 半導体記憶装置およびメモリ混載ロジックｌｓｉ - Google Patents
半導体記憶装置およびメモリ混載ロジックｌｓｉInfo
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- JP2002260400A JP2002260400A JP2001053686A JP2001053686A JP2002260400A JP 2002260400 A JP2002260400 A JP 2002260400A JP 2001053686 A JP2001053686 A JP 2001053686A JP 2001053686 A JP2001053686 A JP 2001053686A JP 2002260400 A JP2002260400 A JP 2002260400A
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Abstract
(57)【要約】
【課題】 本発明は、メモリマクロのテスト時、メモリ
マクロのアドレス空間外でもメモリマクロからのデータ
出力を可能にするものである。 【解決手段】 メモリマクロ１０内に、データを記憶す
るメモリセルアレイ１１と、テスト期待値を生成する期
待値生成回路１２と、外部アドレスがメモリマクロ１０
の構成中存在するものかどうかを判定し、制御信号（期
待値出力コマンド）を出力するアドレス検知回路１３
と、制御信号によりメモリセルアレイ１１と期待値生成
回路１２の出力データのどちらかを選択し、メモリマク
ロ１０のデータとして出力するマルチプレクサ１４（出
力選択回路）とから構成されている。期待値生成回路１
２は、メモリセルアレイ１１のアドレス空間外がアクセ
スされた時に、期待値を生成する。
マクロのアドレス空間外でもメモリマクロからのデータ
出力を可能にするものである。 【解決手段】 メモリマクロ１０内に、データを記憶す
るメモリセルアレイ１１と、テスト期待値を生成する期
待値生成回路１２と、外部アドレスがメモリマクロ１０
の構成中存在するものかどうかを判定し、制御信号（期
待値出力コマンド）を出力するアドレス検知回路１３
と、制御信号によりメモリセルアレイ１１と期待値生成
回路１２の出力データのどちらかを選択し、メモリマク
ロ１０のデータとして出力するマルチプレクサ１４（出
力選択回路）とから構成されている。期待値生成回路１
２は、メモリセルアレイ１１のアドレス空間外がアクセ
スされた時に、期待値を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に１チップ内に複数個のメモリマクロが搭載さ
れるメモリ混載デバイスに関するものである。
関し、特に１チップ内に複数個のメモリマクロが搭載さ
れるメモリ混載デバイスに関するものである。
【０００２】
【従来の技術】近年、半導体メモリの機能（メモリマク
ロ）を含む複数の機能をワンチップに集積し、ワンチッ
プ内に特定のシステムを形成したメモリ混載ロジックＬ
ＳＩ（システムＬＳＩ）が注目されている。メモリ混載
ロジックＬＳＩのメモリマクロ内には、メモリマクロの
機能を確認するため、テスト制御ブロックが設けられて
いる。テスト時に、このテスト制御ブロックを機能させ
てメモリマクロのテストを行っている。しかし、複数の
メモリマクロを有するメモリ混載ロジックＬＳＩの場合
には、複数のメモリマクロを１つずつ順番にテストする
ことになるため、テスト時間が増大するという欠点があ
る。
ロ）を含む複数の機能をワンチップに集積し、ワンチッ
プ内に特定のシステムを形成したメモリ混載ロジックＬ
ＳＩ（システムＬＳＩ）が注目されている。メモリ混載
ロジックＬＳＩのメモリマクロ内には、メモリマクロの
機能を確認するため、テスト制御ブロックが設けられて
いる。テスト時に、このテスト制御ブロックを機能させ
てメモリマクロのテストを行っている。しかし、複数の
メモリマクロを有するメモリ混載ロジックＬＳＩの場合
には、複数のメモリマクロを１つずつ順番にテストする
ことになるため、テスト時間が増大するという欠点があ
る。
【０００３】そこで、複数個のメモリマクロを同時にア
クセスし、それぞれのメモリマクロのテストデータ出力
をコンパレートする回路を用いて、テストをする技術が
提案されている（特開２０００−１３３０００号公
報）。
クセスし、それぞれのメモリマクロのテストデータ出力
をコンパレートする回路を用いて、テストをする技術が
提案されている（特開２０００−１３３０００号公
報）。
【０００４】図８は、従来のメモリマクロが搭載された
メモリ混載ロジックＬＳＩの回路構成図である。メモリ
混載ロジックＬＳＩには、メモリマクロと、メモリマク
ロ以外の機能を有する回路ブロックが形成されている。
図８の半導体チップ８０内には、４つのメモリマクロ８
１Ａ〜８１Ｄ、出力選択回路（例えば、マルチプレク
サ）８２、および、パッド８３ａ，８３ｂが配置されて
いる。そして、ｎビットの入力データを転送可能な入力
信号線８４の一端がパッド８３ａに接続され、他端がメ
モリマクロ８１Ａ〜８１Ｄに共通に接続されている。ｎ
ビットの出力データを転送可能な第１の出力信号線８５
Ａ〜８５Ｄの一端が各メモリマクロ８１Ａ〜８１Ｄに接
続され、他端が出力選択回路８２に接続されている。ま
た、ｎビットの出力データを転送可能な第２の出力信号
線８６の一端が出力選択回路８２に接続され、他端がパ
ッド８３ｂに接続されている。
メモリ混載ロジックＬＳＩの回路構成図である。メモリ
混載ロジックＬＳＩには、メモリマクロと、メモリマク
ロ以外の機能を有する回路ブロックが形成されている。
図８の半導体チップ８０内には、４つのメモリマクロ８
１Ａ〜８１Ｄ、出力選択回路（例えば、マルチプレク
サ）８２、および、パッド８３ａ，８３ｂが配置されて
いる。そして、ｎビットの入力データを転送可能な入力
信号線８４の一端がパッド８３ａに接続され、他端がメ
モリマクロ８１Ａ〜８１Ｄに共通に接続されている。ｎ
ビットの出力データを転送可能な第１の出力信号線８５
Ａ〜８５Ｄの一端が各メモリマクロ８１Ａ〜８１Ｄに接
続され、他端が出力選択回路８２に接続されている。ま
た、ｎビットの出力データを転送可能な第２の出力信号
線８６の一端が出力選択回路８２に接続され、他端がパ
ッド８３ｂに接続されている。
【０００５】メモリマクロ８１Ａ〜８１Ｄは、メモリセ
ルに記憶されたデータを、バッファを通して出力する。
出力選択回路８２は、メモリマクロ８１Ａ〜８１Ｄから
出力されたデータが入力され、メモリ選択情報信号によ
って選択されたメモリマクロのデータを演算し、その結
果を出力するものである。
ルに記憶されたデータを、バッファを通して出力する。
出力選択回路８２は、メモリマクロ８１Ａ〜８１Ｄから
出力されたデータが入力され、メモリ選択情報信号によ
って選択されたメモリマクロのデータを演算し、その結
果を出力するものである。
【０００６】尚、出力選択回路８２は、メモリマクロを
１つずつ選択してテストする場合に用いられる。メモリ
マクロを同時にテストする場合は、出力合成回路を用い
る。出力合成回路は、データ出力間で演算し、その結果
を出力するものである。
１つずつ選択してテストする場合に用いられる。メモリ
マクロを同時にテストする場合は、出力合成回路を用い
る。出力合成回路は、データ出力間で演算し、その結果
を出力するものである。
【０００７】
【発明が解決しようとする課題】例えば、異なる容量の
メモリセルアレイを持つメモリマクロを１つずつ選択し
てテストする時、容量にあわせた処理が必要となる。
メモリセルアレイを持つメモリマクロを１つずつ選択し
てテストする時、容量にあわせた処理が必要となる。
【０００８】また、例えば、それぞれ容量の異なるメモ
リマクロを同時にテストしようとした時、他のメモリマ
クロよりも小さい容量のメモリマクロでは、アドレス空
間外のデータを要求された場合は正常なデータが出力さ
れない。
リマクロを同時にテストしようとした時、他のメモリマ
クロよりも小さい容量のメモリマクロでは、アドレス空
間外のデータを要求された場合は正常なデータが出力さ
れない。
【０００９】そのため、メモリマクロに存在しないアド
レス空間にアクセスした時には、データ出力を無効にす
るような機能をもたせなければならなかった。例えば、
メモリマクロの出力を無効にするような制御信号を使用
するロジックを組まなければならず、出力選択回路また
は出力合成回路が複雑になってしまうという問題があっ
た。
レス空間にアクセスした時には、データ出力を無効にす
るような機能をもたせなければならなかった。例えば、
メモリマクロの出力を無効にするような制御信号を使用
するロジックを組まなければならず、出力選択回路また
は出力合成回路が複雑になってしまうという問題があっ
た。
【００１０】また、メモリマクロからデータが出力され
る前に、制御信号の有効／無効を切り替えるように、制
御信号の入力タイミングを注意しなければならなかっ
た。したがって、異なる構成の複数個のメモリマクロに
対しては、その制御の切り替えのために連続したアドレ
ス空間をシームレスにテストすることが困難であった。
る前に、制御信号の有効／無効を切り替えるように、制
御信号の入力タイミングを注意しなければならなかっ
た。したがって、異なる構成の複数個のメモリマクロに
対しては、その制御の切り替えのために連続したアドレ
ス空間をシームレスにテストすることが困難であった。
【００１１】本発明は、上記課題を解決するもので、そ
の目的は、メモリマクロを個々にテストする時、また
は、異なる容量のメモリセルアレイを持つ複数のメモリ
マクロを同時にテストする時、メモリマクロのアドレス
空間外やメモリセルアレイの半端なビット分についても
でもメモリマクロからのデータ出力を可能にする半導体
記憶装置およびメモリ混載ロジックＬＳＩを提供するこ
とにある。
の目的は、メモリマクロを個々にテストする時、また
は、異なる容量のメモリセルアレイを持つ複数のメモリ
マクロを同時にテストする時、メモリマクロのアドレス
空間外やメモリセルアレイの半端なビット分についても
でもメモリマクロからのデータ出力を可能にする半導体
記憶装置およびメモリ混載ロジックＬＳＩを提供するこ
とにある。
【００１２】
【課題を解決するための手段】第１の発明による半導体
記憶装置は、データを記憶するメモリセルアレイと、期
待値を生成する期待値生成回路と、制御信号に基づい
て、前記メモリセルアレイのデータまたは前記期待値生
成回路の期待値のいずれかを選択して出力する第１の出
力選択回路とを具備し、前記期待値生成回路は、前記メ
モリセルアレイが存在しないアドレスをアクセスされた
時に、期待値を生成することを特徴としている。さら
に、アドレス信号が入力され、このアドレス信号に基づ
いて前記制御信号を生成するアドレス検知回路を具備す
ることを特徴としている。
記憶装置は、データを記憶するメモリセルアレイと、期
待値を生成する期待値生成回路と、制御信号に基づい
て、前記メモリセルアレイのデータまたは前記期待値生
成回路の期待値のいずれかを選択して出力する第１の出
力選択回路とを具備し、前記期待値生成回路は、前記メ
モリセルアレイが存在しないアドレスをアクセスされた
時に、期待値を生成することを特徴としている。さら
に、アドレス信号が入力され、このアドレス信号に基づ
いて前記制御信号を生成するアドレス検知回路を具備す
ることを特徴としている。
【００１３】また、第２の発明による半導体記憶装置
は、データを記憶するメモリセルアレイと、ビット幅を
示すＩＯアドレス信号に基づき、前記メモリセルアレイ
からデータを分割して出力する第１の出力選択回路と、
期待値を生成する期待値生成回路と、制御信号に基づい
て、前記第１の出力選択回路のデータまたは前記期待値
生成回路の期待値の少なくともいずれかを選択して出力
する第２の出力選択回路とを具備し、前記期待値生成回
路は、前記第１の出力選択回路から分割して出力される
メモリセルアレイのデータが所望のビット幅に満たない
時に、期待値を生成することを特徴としている。さら
に、前記ＩＯアドレス信号が入力され、このＩＯアドレ
ス信号に基づいて前記制御信号を生成するＩＯアドレス
検知回路を具備することを特徴としている。
は、データを記憶するメモリセルアレイと、ビット幅を
示すＩＯアドレス信号に基づき、前記メモリセルアレイ
からデータを分割して出力する第１の出力選択回路と、
期待値を生成する期待値生成回路と、制御信号に基づい
て、前記第１の出力選択回路のデータまたは前記期待値
生成回路の期待値の少なくともいずれかを選択して出力
する第２の出力選択回路とを具備し、前記期待値生成回
路は、前記第１の出力選択回路から分割して出力される
メモリセルアレイのデータが所望のビット幅に満たない
時に、期待値を生成することを特徴としている。さら
に、前記ＩＯアドレス信号が入力され、このＩＯアドレ
ス信号に基づいて前記制御信号を生成するＩＯアドレス
検知回路を具備することを特徴としている。
【００１４】また、この発明によるメモリ混載ロジック
ＬＳＩは、第１または第２のいずれかの発明の複数個の
半導体記憶装置と、前記半導体記憶装置からの出力デー
タを入力とする出力演算装置とを具備することを特徴と
している。あるいは、第１の半導体記憶装置と、第２の
半導体記憶装置と前記第１および第２の半導体記憶装置
からの出力データを入力とする出力演算装置とを備え、
前記第１の半導体記憶装置は、第１または第２のいずれ
かの発明の半導体記憶装置であることを特徴としてい
る。
ＬＳＩは、第１または第２のいずれかの発明の複数個の
半導体記憶装置と、前記半導体記憶装置からの出力デー
タを入力とする出力演算装置とを具備することを特徴と
している。あるいは、第１の半導体記憶装置と、第２の
半導体記憶装置と前記第１および第２の半導体記憶装置
からの出力データを入力とする出力演算装置とを備え、
前記第１の半導体記憶装置は、第１または第２のいずれ
かの発明の半導体記憶装置であることを特徴としてい
る。
【００１５】そして、前記出力演算装置は、前記半導体
記憶装置のうち１つを選択することを、または、前記半
導体記憶装置のすべてを同時に選択することを特徴とし
ている。
記憶装置のうち１つを選択することを、または、前記半
導体記憶装置のすべてを同時に選択することを特徴とし
ている。
【００１６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。 （第１の実施の形態）図１は、本発明における第１の実
施の形態に係わるメモリマクロの概略構成図である。メ
モリマクロ（半導体記憶装置）１０は、例えばＤＲＡＭ
（Dynamic Random Access Memory）の機能を有し、メモ
リマクロ内でデータの書き込み、読み出しなどの完結し
た一連の動作が可能である。メモリマクロ１０内に、デ
ータを記憶するメモリセルアレイ１１と、テスト期待値
を生成する期待値生成回路１２と、外部アドレスがメモ
リマクロ１０の構成中存在するものかどうかを判定し、
制御信号（期待値出力コマンド）を出力するアドレス検
知回路１３と、制御信号によりメモリセルアレイ１１と
期待値生成回路１２の出力データのどちらかを選択し、
メモリマクロ１０のデータとして出力するマルチプレク
サ１４（出力選択回路）とから構成されている。
の実施の形態について説明する。 （第１の実施の形態）図１は、本発明における第１の実
施の形態に係わるメモリマクロの概略構成図である。メ
モリマクロ（半導体記憶装置）１０は、例えばＤＲＡＭ
（Dynamic Random Access Memory）の機能を有し、メモ
リマクロ内でデータの書き込み、読み出しなどの完結し
た一連の動作が可能である。メモリマクロ１０内に、デ
ータを記憶するメモリセルアレイ１１と、テスト期待値
を生成する期待値生成回路１２と、外部アドレスがメモ
リマクロ１０の構成中存在するものかどうかを判定し、
制御信号（期待値出力コマンド）を出力するアドレス検
知回路１３と、制御信号によりメモリセルアレイ１１と
期待値生成回路１２の出力データのどちらかを選択し、
メモリマクロ１０のデータとして出力するマルチプレク
サ１４（出力選択回路）とから構成されている。
【００１７】次に、図１におけるメモリマクロのテスト
時の動作について説明する。メモリセルアレイ１１から
は、例えばｎビットずつデータが読み出される。メモリ
セルアレイ１１からのｎビットの出力をＱ［０：ｎ−
１］、期待値生成回路１２からのｎビットの出力をＥ
［０：ｎ−１］とする。まず、メモリマクロ１０にアド
レスが入力される。入力されたアドレスに基づき、アド
レス検知回路１３は、このアドレスがメモリセルアレイ
１１中に存在するものかどうかを判定する。メモリセル
アレイ１１中に存在する場合は、アドレス検知回路１３
の出力（制御信号）は活性化されず、マルチプレクサ１
４は、メモリセルアレイ１１からの出力Ｑ［０：ｎ−
１］をデータ出力ＯＵＴ［０：ｎ−１］として出力す
る。メモリセルアレイ１１中に存在しない場合は、アド
レス検知回路１３の出力は活性化され、マルチプレクサ
１４は、期待値生成回路１２からの出力Ｅ［０：ｎ−
１］をデータ出力ＯＵＴ［０：ｎ−１］として出力す
る。
時の動作について説明する。メモリセルアレイ１１から
は、例えばｎビットずつデータが読み出される。メモリ
セルアレイ１１からのｎビットの出力をＱ［０：ｎ−
１］、期待値生成回路１２からのｎビットの出力をＥ
［０：ｎ−１］とする。まず、メモリマクロ１０にアド
レスが入力される。入力されたアドレスに基づき、アド
レス検知回路１３は、このアドレスがメモリセルアレイ
１１中に存在するものかどうかを判定する。メモリセル
アレイ１１中に存在する場合は、アドレス検知回路１３
の出力（制御信号）は活性化されず、マルチプレクサ１
４は、メモリセルアレイ１１からの出力Ｑ［０：ｎ−
１］をデータ出力ＯＵＴ［０：ｎ−１］として出力す
る。メモリセルアレイ１１中に存在しない場合は、アド
レス検知回路１３の出力は活性化され、マルチプレクサ
１４は、期待値生成回路１２からの出力Ｅ［０：ｎ−
１］をデータ出力ＯＵＴ［０：ｎ−１］として出力す
る。
【００１８】メモリマクロ内にアドレス検知回路を設け
ることにより、アドレス入力を受けて自身のメモリセル
アレイのアドレス空間内か外かをメモリマクロ内で判定
でき、制御信号を生成できるので、外部からメモリマク
ロに応じた制御信号を必要としない。
ることにより、アドレス入力を受けて自身のメモリセル
アレイのアドレス空間内か外かをメモリマクロ内で判定
でき、制御信号を生成できるので、外部からメモリマク
ロに応じた制御信号を必要としない。
【００１９】このように、自らにないアドレス信号が入
力された場合、期待値生成回路１２で生成した期待値を
選択・出力することにより、あたかもその部分（アドレ
ス空間外）をマスクして正常に動作しているように振舞
うことができる。
力された場合、期待値生成回路１２で生成した期待値を
選択・出力することにより、あたかもその部分（アドレ
ス空間外）をマスクして正常に動作しているように振舞
うことができる。
【００２０】したがって、メモリマクロ（メモリセルア
レイ）の大きさによらず、アドレス空間外もメモリセル
アレイの一部だとみなすことができるので、メモリセル
アレイの容量に影響されることなく特定のテストを共通
化することができ、さらに、データ出力信号線数の倍数
ではないビット幅のメモリセルアレイを持つメモリマク
ロに対しても共通のインターフェースを利用することが
できる。
レイ）の大きさによらず、アドレス空間外もメモリセル
アレイの一部だとみなすことができるので、メモリセル
アレイの容量に影響されることなく特定のテストを共通
化することができ、さらに、データ出力信号線数の倍数
ではないビット幅のメモリセルアレイを持つメモリマク
ロに対しても共通のインターフェースを利用することが
できる。
【００２１】尚、本実施の形態では、メモリマクロ内の
アドレス検知回路により、メモリセルアレイおよび期待
値生成回路のデータを選択するマルチプレクサへの制御
信号を生成しているが、メモリマクロの外部でこの制御
信号を生成し、マルチプレクサに供給してもよい。この
場合、メモリマクロ内のアドレス検知回路が必要なくな
る。
アドレス検知回路により、メモリセルアレイおよび期待
値生成回路のデータを選択するマルチプレクサへの制御
信号を生成しているが、メモリマクロの外部でこの制御
信号を生成し、マルチプレクサに供給してもよい。この
場合、メモリマクロ内のアドレス検知回路が必要なくな
る。
【００２２】次に、図１のメモリマクロを複数個搭載し
たメモリ混載ロジックＬＳＩについて説明する。図２
は、複数個のメモリマクロが搭載されたメモリ混載ロジ
ックＬＳＩの概略構成図である。本実施の形態のメモリ
混載ロジックＬＳＩ１００は、１チップに複数個のメモ
リマクロ１０Ａ〜１０Ｃと、マクロ出力演算回路１０１
とから構成されている。メモリマクロ１０Ａ〜１０Ｃの
構成は、図１に示したメモリマクロである。
たメモリ混載ロジックＬＳＩについて説明する。図２
は、複数個のメモリマクロが搭載されたメモリ混載ロジ
ックＬＳＩの概略構成図である。本実施の形態のメモリ
混載ロジックＬＳＩ１００は、１チップに複数個のメモ
リマクロ１０Ａ〜１０Ｃと、マクロ出力演算回路１０１
とから構成されている。メモリマクロ１０Ａ〜１０Ｃの
構成は、図１に示したメモリマクロである。
【００２３】図２では、１チップに３つのメモリマクロ
１０Ａ〜１０Ｃが配置されている。それぞれのメモリマ
クロは、１ｋロウ／２ｋカラムのメモリセルアレイを有
するメモリマクロ１０Ａ、２ｋロウ／２ｋカラムのメモ
リセルアレイを有するメモリマクロ１０Ｂ、１ｋロウ／
１ｋカラムのメモリセルアレイを有するメモリマクロ１
０Ｃである。それぞれのメモリマクロ１０Ａ〜１０Ｃに
は、テスト信号が入力される。マクロ出力演算回路１０
１は、メモリマクロ１０Ａ〜１０Ｃから出力されたデー
タが入力され、その演算結果を出力するものである。
１０Ａ〜１０Ｃが配置されている。それぞれのメモリマ
クロは、１ｋロウ／２ｋカラムのメモリセルアレイを有
するメモリマクロ１０Ａ、２ｋロウ／２ｋカラムのメモ
リセルアレイを有するメモリマクロ１０Ｂ、１ｋロウ／
１ｋカラムのメモリセルアレイを有するメモリマクロ１
０Ｃである。それぞれのメモリマクロ１０Ａ〜１０Ｃに
は、テスト信号が入力される。マクロ出力演算回路１０
１は、メモリマクロ１０Ａ〜１０Ｃから出力されたデー
タが入力され、その演算結果を出力するものである。
【００２４】テスト信号線１０２の一端がパッド１０３
ａに接続され、他端がメモリマクロ１０Ａ〜１０Ｃに共
通に接続されている。ｎビットのデータを転送可能な第
１の出力信号線１０４Ａ〜１０４Ｃの一端が各メモリマ
クロ１０Ａ〜１０Ｃに接続され、他端がマクロ出力演算
回路１０１に接続されている。また、ｎビットのデータ
を転送可能な第２の出力信号線１０５の一端がマクロ出
力演算回路１０１に接続され、他端がパッド１０３ｂに
接続されている。
ａに接続され、他端がメモリマクロ１０Ａ〜１０Ｃに共
通に接続されている。ｎビットのデータを転送可能な第
１の出力信号線１０４Ａ〜１０４Ｃの一端が各メモリマ
クロ１０Ａ〜１０Ｃに接続され、他端がマクロ出力演算
回路１０１に接続されている。また、ｎビットのデータ
を転送可能な第２の出力信号線１０５の一端がマクロ出
力演算回路１０１に接続され、他端がパッド１０３ｂに
接続されている。
【００２５】次に、メモリマクロ１０Ａ〜１０Ｃを同時
にテストする場合の動作について説明する。メモリマク
ロ１０Ａ〜１０Ｃにテスト信号が共通に入力される。こ
れにより、それぞれのメモリマクロ１０Ａ〜１０Ｃ内の
メモリセルアレイからデータが出力される。
にテストする場合の動作について説明する。メモリマク
ロ１０Ａ〜１０Ｃにテスト信号が共通に入力される。こ
れにより、それぞれのメモリマクロ１０Ａ〜１０Ｃ内の
メモリセルアレイからデータが出力される。
【００２６】しかしながら、メモリマクロ１０Ｂ（２ｋ
ロウ／２ｋカラム）に対して、メモリマクロ１０Ａおよ
びメモリマクロ１０Ｃはメモリセルアレイの容量が小さ
い。この場合、メモリマクロ１０Ａとメモリマクロ１０
Ｃの１ｋロウ以上の部分とメモリマクロ１０Ｃの１ｋカ
ラム以上のところではアドレス空間外となるので、正常
なデータが出力されない。したがって、それぞれのメモ
リマクロが自らに存在しないアドレス空間にアクセスさ
れた時には、メモリマクロ内の期待値生成回路のデータ
を選択し出力とする。つまり、それぞれのメモリマクロ
は、外部からの制御信号を受け、メモリセルアレイのデ
ータまたは期待値生成回路のデータを選択し出力する。
あるいは、それぞれのメモリマクロ内で、アクセスされ
たアドレス、すなわち、入力されたアドレス信号がメモ
リセルアレイのアドレス空間内かどうかをアドレス検知
回路で判断し、制御信号を生成し、メモリセルアレイの
データまたは期待値生成回路のデータを選択し出力す
る。
ロウ／２ｋカラム）に対して、メモリマクロ１０Ａおよ
びメモリマクロ１０Ｃはメモリセルアレイの容量が小さ
い。この場合、メモリマクロ１０Ａとメモリマクロ１０
Ｃの１ｋロウ以上の部分とメモリマクロ１０Ｃの１ｋカ
ラム以上のところではアドレス空間外となるので、正常
なデータが出力されない。したがって、それぞれのメモ
リマクロが自らに存在しないアドレス空間にアクセスさ
れた時には、メモリマクロ内の期待値生成回路のデータ
を選択し出力とする。つまり、それぞれのメモリマクロ
は、外部からの制御信号を受け、メモリセルアレイのデ
ータまたは期待値生成回路のデータを選択し出力する。
あるいは、それぞれのメモリマクロ内で、アクセスされ
たアドレス、すなわち、入力されたアドレス信号がメモ
リセルアレイのアドレス空間内かどうかをアドレス検知
回路で判断し、制御信号を生成し、メモリセルアレイの
データまたは期待値生成回路のデータを選択し出力す
る。
【００２７】図３に、図２における構成で、複数個のメ
モリマクロを同時にテストしているタイミングチャート
図を示す。図３は、あるロウが選択されている状態であ
る。ＣＬＫはクロック信号であり、このクロック信号Ｃ
ＬＫに同期して動作を行う。ＲＤｎはリード命令信号
（テスト信号）である。ＣＡはカラムアドレスで、ペー
ジリードと呼ばれるカラムをインクリメントしてデータ
を読み出す動作を表している。この時、メモリマクロ１
０Ａ〜１０Ｃは全て、リード命令信号ＲＤｎを受けてペ
ージリード動作を行っている。ＯＵＴ［Ｂ］はメモリマ
クロ１０Ｂのデータ出力信号を、ＯＵＴ［Ｃ］はメモリ
マクロ１０Ｃのデータ出力信号を表している。
モリマクロを同時にテストしているタイミングチャート
図を示す。図３は、あるロウが選択されている状態であ
る。ＣＬＫはクロック信号であり、このクロック信号Ｃ
ＬＫに同期して動作を行う。ＲＤｎはリード命令信号
（テスト信号）である。ＣＡはカラムアドレスで、ペー
ジリードと呼ばれるカラムをインクリメントしてデータ
を読み出す動作を表している。この時、メモリマクロ１
０Ａ〜１０Ｃは全て、リード命令信号ＲＤｎを受けてペ
ージリード動作を行っている。ＯＵＴ［Ｂ］はメモリマ
クロ１０Ｂのデータ出力信号を、ＯＵＴ［Ｃ］はメモリ
マクロ１０Ｃのデータ出力信号を表している。
【００２８】図３は、メモリマクロ１０Ｂとメモリマク
ロ１０Ｃの動作に注目している。カラムアドレスＣＡが
０〜１ｋ−１の１ｋ分までは、メモリマクロ１０Ｂ，１
０Ｃはメモリセルアレイのアドレス空間内に蓄えられた
データを出力している。また、カラムアドレスＣＡが１
ｋ〜２ｋ−１までは、メモリマクロ１０Ｂではメモリセ
ルアレイのアドレス空間内に蓄えられたデータを出力し
ている。一方、メモリマクロ１０Ｃではメモリセルアレ
イのアドレス空間外となるので、メモリマクロ１０Ｃの
期待値出力コマンドが活性化（図３では“Ｈ”を活性化
状態としている）し、メモリセルアレイからのデータ出
力にかわって、期待値生成回路のデータが出力される。
ロ１０Ｃの動作に注目している。カラムアドレスＣＡが
０〜１ｋ−１の１ｋ分までは、メモリマクロ１０Ｂ，１
０Ｃはメモリセルアレイのアドレス空間内に蓄えられた
データを出力している。また、カラムアドレスＣＡが１
ｋ〜２ｋ−１までは、メモリマクロ１０Ｂではメモリセ
ルアレイのアドレス空間内に蓄えられたデータを出力し
ている。一方、メモリマクロ１０Ｃではメモリセルアレ
イのアドレス空間外となるので、メモリマクロ１０Ｃの
期待値出力コマンドが活性化（図３では“Ｈ”を活性化
状態としている）し、メモリセルアレイからのデータ出
力にかわって、期待値生成回路のデータが出力される。
【００２９】上記の説明は、カラムアドレスの場合につ
いて示したが、ロウアドレスの場合についても同様であ
る。
いて示したが、ロウアドレスの場合についても同様であ
る。
【００３０】このように、異なる容量のメモリセルアレ
イを持つ複数のメモリマクロを同時にテストする場合、
アドレス空間外をアクセスされたメモリマクロは、メモ
リマクロ内の期待値生成回路で生成した期待値を選択・
出力することにより、すべてのメモリマクロのメモリセ
ルアレイが同じ大きさであるかのように動作することが
できる。
イを持つ複数のメモリマクロを同時にテストする場合、
アドレス空間外をアクセスされたメモリマクロは、メモ
リマクロ内の期待値生成回路で生成した期待値を選択・
出力することにより、すべてのメモリマクロのメモリセ
ルアレイが同じ大きさであるかのように動作することが
できる。
【００３１】したがって、メモリマクロ（メモリセルア
レイ）の大きさによらず、どのメモリマクロも同じ大き
さのメモリセルアレイを持っているとみなすことができ
るので、異なる容量のメモリセルアレイを持つ複数のメ
モリマクロに対して、共通のインターフェースを利用す
ることができる。
レイ）の大きさによらず、どのメモリマクロも同じ大き
さのメモリセルアレイを持っているとみなすことができ
るので、異なる容量のメモリセルアレイを持つ複数のメ
モリマクロに対して、共通のインターフェースを利用す
ることができる。
【００３２】よって、マクロ出力演算回路１０１は、す
べてのメモリマクロから同じ容量のデータを受け取るこ
とができるので、その構成は簡単になる。マクロ出力演
算回路１０１の回路図の一例を図４に示す。
べてのメモリマクロから同じ容量のデータを受け取るこ
とができるので、その構成は簡単になる。マクロ出力演
算回路１０１の回路図の一例を図４に示す。
【００３３】図４（ａ）は、メモリマクロからの出力デ
ータによる結果を表す回路の一例であり、３つのメモリ
マクロの出力を入力とするＡＮＤ回路である。図中のＯ
ＵＴ［Ａ］〜ＯＵＴ［Ｃ］はメモリマクロ１０Ａ〜１０
Ｃの出力データである。図４（ａ）の回路の出力ＴＯＵ
Ｔは、すべてのメモリマクロの出力データが“Ｈ”とな
った時に、“Ｈ”となる。
ータによる結果を表す回路の一例であり、３つのメモリ
マクロの出力を入力とするＡＮＤ回路である。図中のＯ
ＵＴ［Ａ］〜ＯＵＴ［Ｃ］はメモリマクロ１０Ａ〜１０
Ｃの出力データである。図４（ａ）の回路の出力ＴＯＵ
Ｔは、すべてのメモリマクロの出力データが“Ｈ”とな
った時に、“Ｈ”となる。
【００３４】また、図４（ｂ）は、メモリマクロからの
出力データが一致しているかどうかを表す回路の一例で
あり、３つのメモリマクロの出力を入力とし、２つのＮ
ＡＮＤ回路と１つのＯＲ回路から構成されている。図中
のＯＵＴ［Ａ］〜ＯＵＴ［Ｃ］はメモリマクロ１０Ａ〜
１０Ｃの出力データである。図４（ｂ）の回路の出力Ｔ
ＭＡＴＣＨは、ＯＵＴ［Ａ］〜ＯＵＴ［Ｃ］がすべて
“Ｈ”かすべて“Ｌ”となった時に、すなわち、すべて
のＯＵＴ［］のデータが一致している時に、“Ｈ”とな
る。一方、一致していない時には、“Ｌ”となる。
出力データが一致しているかどうかを表す回路の一例で
あり、３つのメモリマクロの出力を入力とし、２つのＮ
ＡＮＤ回路と１つのＯＲ回路から構成されている。図中
のＯＵＴ［Ａ］〜ＯＵＴ［Ｃ］はメモリマクロ１０Ａ〜
１０Ｃの出力データである。図４（ｂ）の回路の出力Ｔ
ＭＡＴＣＨは、ＯＵＴ［Ａ］〜ＯＵＴ［Ｃ］がすべて
“Ｈ”かすべて“Ｌ”となった時に、すなわち、すべて
のＯＵＴ［］のデータが一致している時に、“Ｈ”とな
る。一方、一致していない時には、“Ｌ”となる。
【００３５】尚、上記では３つの異なるメモリマクロを
持つ場合について説明したが、メモリマクロの数が異な
っても、入力数が異なるだけで図４の構成は同じでよ
い。
持つ場合について説明したが、メモリマクロの数が異な
っても、入力数が異なるだけで図４の構成は同じでよ
い。
【００３６】したがって、マクロ出力演算回路１０１
は、すべてのメモリマクロから同じ容量のデータを受け
取ることができるので、メモリマクロを同時にテストす
ることができ、テスト時間が短くなる。
は、すべてのメモリマクロから同じ容量のデータを受け
取ることができるので、メモリマクロを同時にテストす
ることができ、テスト時間が短くなる。
【００３７】また、マクロ出力演算回路１０１にメモリ
マクロを選択する機能を持たせて、メモリマクロを１つ
ずつテストしてもよい。この場合、各メモリマクロ内に
期待値生成回路があるので、共通のインターフェースを
利用できるのはもちろんである。
マクロを選択する機能を持たせて、メモリマクロを１つ
ずつテストしてもよい。この場合、各メモリマクロ内に
期待値生成回路があるので、共通のインターフェースを
利用できるのはもちろんである。
【００３８】尚、搭載されたメモリマクロのうち、最も
メモリセルアレイの容量が大きいものは、期待値生成回
路を持たせなくてもよい。このメモリマクロの場合、ア
ドレス空間外をアクセスされることはないかもしれない
からである。
メモリセルアレイの容量が大きいものは、期待値生成回
路を持たせなくてもよい。このメモリマクロの場合、ア
ドレス空間外をアクセスされることはないかもしれない
からである。
【００３９】図５に、期待値生成回路の回路図の一例を
示す。図５に示されている期待値生成回路は、アドレス
信号が入力され、出力１ビット分に対応している。デー
タ出力信号線がｎビットならば、図５に示した回路を最
大ｎ個必要とする。但し、ビット間に相関があるとき
は、それを回路に実現してもよく、データ出力ビット数
に対して回路を削減できる。図５の期待値生成回路は、
２つのＡＮＤ回路と、２つのＸＯＲ回路（排他的論理和
回路）とから構成されている。図５中のＤＡＴＡ，ＣＳ
およびＲＳは、あらかじめ保持している値で、ＤＡＴＡ
はその時出力されるべきデータの極性（“Ｈ”／
“Ｌ”）を表している。ＣＳ，ＲＳはデータスクランブ
ルを実現するもので、ＣＳはカラムストライプ、ＲＳは
ロウストライプを実現するものである。また、ＣＡ
［０］、ＲＡ［０］は入力されたアドレス信号の最下位
ビットで、読まれているセルのカラムアドレス、ロウア
ドレスを示している。そして、この回路の出力が期待値
となる。
示す。図５に示されている期待値生成回路は、アドレス
信号が入力され、出力１ビット分に対応している。デー
タ出力信号線がｎビットならば、図５に示した回路を最
大ｎ個必要とする。但し、ビット間に相関があるとき
は、それを回路に実現してもよく、データ出力ビット数
に対して回路を削減できる。図５の期待値生成回路は、
２つのＡＮＤ回路と、２つのＸＯＲ回路（排他的論理和
回路）とから構成されている。図５中のＤＡＴＡ，ＣＳ
およびＲＳは、あらかじめ保持している値で、ＤＡＴＡ
はその時出力されるべきデータの極性（“Ｈ”／
“Ｌ”）を表している。ＣＳ，ＲＳはデータスクランブ
ルを実現するもので、ＣＳはカラムストライプ、ＲＳは
ロウストライプを実現するものである。また、ＣＡ
［０］、ＲＡ［０］は入力されたアドレス信号の最下位
ビットで、読まれているセルのカラムアドレス、ロウア
ドレスを示している。そして、この回路の出力が期待値
となる。
【００４０】このような構成にすることにより、入力さ
れたアドレス信号がメモリセルアレイのアドレス空間外
でも、現在アクセスしているアドレスのセルデータとし
て期待値を生成できる。すなわち、入力されたアドレス
信号によって所望の期待値を生成できる。
れたアドレス信号がメモリセルアレイのアドレス空間外
でも、現在アクセスしているアドレスのセルデータとし
て期待値を生成できる。すなわち、入力されたアドレス
信号によって所望の期待値を生成できる。
【００４１】図５に示した期待値生成回路は一例で、入
力されるアドレス信号に関係なく、“Ｈ”または“Ｌ”
を出力するだけのものでもよい。 （第２の実施の形態）図６は、本発明における第２の実
施の形態に係わるメモリマクロの概略構成図である。本
実施の形態のメモリマクロは、通常のデータ出力に用い
られるｊビットのデータ出力線Ｑ［０：ｊ−１］と、テ
スト時のデータ出力に用いられるｎ（ｎ＜ｊ）ビットの
テスト出力線ＯＵＴ［０：ｎ−１］を有する。そして、
外部から、ＩＯアドレスと、メモリセルアレイ２１中の
セルを選択するアドレスが入力される。ここでいうＩＯ
アドレスは、ｊビットのデータをテスト用にｎビットに
圧縮する時に使用されるもので、通常のデータ出力時に
は必要としない。尚、図示されていないが、通常のデー
タ入力線ｊビットと、テスト時のテスト入力線ｎビット
も有する。
力されるアドレス信号に関係なく、“Ｈ”または“Ｌ”
を出力するだけのものでもよい。 （第２の実施の形態）図６は、本発明における第２の実
施の形態に係わるメモリマクロの概略構成図である。本
実施の形態のメモリマクロは、通常のデータ出力に用い
られるｊビットのデータ出力線Ｑ［０：ｊ−１］と、テ
スト時のデータ出力に用いられるｎ（ｎ＜ｊ）ビットの
テスト出力線ＯＵＴ［０：ｎ−１］を有する。そして、
外部から、ＩＯアドレスと、メモリセルアレイ２１中の
セルを選択するアドレスが入力される。ここでいうＩＯ
アドレスは、ｊビットのデータをテスト用にｎビットに
圧縮する時に使用されるもので、通常のデータ出力時に
は必要としない。尚、図示されていないが、通常のデー
タ入力線ｊビットと、テスト時のテスト入力線ｎビット
も有する。
【００４２】図６に示すメモリマクロ２０内は、データ
を記憶するメモリセルアレイ２１と、ｊビットのデータ
をｎビットずつ選択して出力するマルチプレクサ２４
と、外部から入力されるアドレスに基づき、期待値を生
成する期待値生成回路２２と、ＩＯアドレスに基づき、
メモリマクロ２０からの出力ｎビット幅中の有効ビット
幅を検知し、制御信号ＳＥＬ［０：ｎ−１］（期待値出
力コマンド）を出力するＩＯアドレス検知回路２３と、
制御信号によりメモリセルアレイ２１と期待値生成回路
２２の出力データのどちらかを選択し、メモリマクロ２
０のデータとして出力するマルチプレクサ（出力選択回
路）２５とから構成されている。
を記憶するメモリセルアレイ２１と、ｊビットのデータ
をｎビットずつ選択して出力するマルチプレクサ２４
と、外部から入力されるアドレスに基づき、期待値を生
成する期待値生成回路２２と、ＩＯアドレスに基づき、
メモリマクロ２０からの出力ｎビット幅中の有効ビット
幅を検知し、制御信号ＳＥＬ［０：ｎ−１］（期待値出
力コマンド）を出力するＩＯアドレス検知回路２３と、
制御信号によりメモリセルアレイ２１と期待値生成回路
２２の出力データのどちらかを選択し、メモリマクロ２
０のデータとして出力するマルチプレクサ（出力選択回
路）２５とから構成されている。
【００４３】第１の実施の形態におけるメモリマクロと
異なるのは、第１の実施の形態ではメモリセルアレイか
らｎビットずつ出力するのに対し、本実施の形態では通
常のデータ出力時に使われるｊビットのデータ出力線か
らｎビットずつ選択して出力することである。これによ
り、テスト用のパッド数を減少できる。
異なるのは、第１の実施の形態ではメモリセルアレイか
らｎビットずつ出力するのに対し、本実施の形態では通
常のデータ出力時に使われるｊビットのデータ出力線か
らｎビットずつ選択して出力することである。これによ
り、テスト用のパッド数を減少できる。
【００４４】次に、図６におけるメモリマクロのテスト
時の動作について説明する。メモリセルアレイ２１か
ら、ｊビットのデータが読み出される。ｊビットのデー
タは、マルチプレクサ２４でｎビットずつ選択され出力
される。しかしながら、従来ではｊビットのＩ／Ｏを持
つメモリマクロにおいてｊがｎの倍数でない場合、すな
わち、ｊ＝ｎ×ｋ＋ｍ（ｋ≧０，０＜ｍ＜ｎ）である場
合、ｎビットのうち一部だけをマスクすることはでき
ず、ｍビット分のデータはフェイルとなってしまう。そ
こで、本実施の形態では、所望のビット幅ずつメモリセ
ルアレイからデータを読み出さなければならない場合に
は、足りないビット幅分を期待値生成回路２２で期待値
を生成し、メモリマクロのデータとして出力する。
時の動作について説明する。メモリセルアレイ２１か
ら、ｊビットのデータが読み出される。ｊビットのデー
タは、マルチプレクサ２４でｎビットずつ選択され出力
される。しかしながら、従来ではｊビットのＩ／Ｏを持
つメモリマクロにおいてｊがｎの倍数でない場合、すな
わち、ｊ＝ｎ×ｋ＋ｍ（ｋ≧０，０＜ｍ＜ｎ）である場
合、ｎビットのうち一部だけをマスクすることはでき
ず、ｍビット分のデータはフェイルとなってしまう。そ
こで、本実施の形態では、所望のビット幅ずつメモリセ
ルアレイからデータを読み出さなければならない場合に
は、足りないビット幅分を期待値生成回路２２で期待値
を生成し、メモリマクロのデータとして出力する。
【００４５】ここで、メモリセルアレイ１１の大きさを
ｊ＝ｎ×ｋ＋ｍとする。まず、ｊビットのデータをマル
チプレクサ２４で、ｎビットずつ選択し、データ読み出
しを行う。ｋ回の読み出しはすべてメモリセルアレイ２
１のアドレス空間内であるので、マルチプレクサ２５は
メモリセルアレイ２１のデータを選択し出力する。
ｊ＝ｎ×ｋ＋ｍとする。まず、ｊビットのデータをマル
チプレクサ２４で、ｎビットずつ選択し、データ読み出
しを行う。ｋ回の読み出しはすべてメモリセルアレイ２
１のアドレス空間内であるので、マルチプレクサ２５は
メモリセルアレイ２１のデータを選択し出力する。
【００４６】次に、ｋ＋１回目のデータ読み出しは、ｎ
ビットに満たないデータ（ｍビット）の読み出しとな
る。すると、ＩＯアドレス検知回路２３は、入力された
ＩＯアドレスに基づいて、ｎビットのうちｍビットが有
効であるので、ＳＥＬ［０：ｍ−１］は非活性化し、Ｓ
ＥＬ［ｍ：ｎ−１］は活性化する。そして、マルチプレ
クサ２５は、Ｑ［０：ｍ−１］をＯＵＴ［０：ｍ−１］
として、Ｅ［ｍ：ｎ−１］をＯＵＴ［ｍ：ｎ−１］とし
て出力する。
ビットに満たないデータ（ｍビット）の読み出しとな
る。すると、ＩＯアドレス検知回路２３は、入力された
ＩＯアドレスに基づいて、ｎビットのうちｍビットが有
効であるので、ＳＥＬ［０：ｍ−１］は非活性化し、Ｓ
ＥＬ［ｍ：ｎ−１］は活性化する。そして、マルチプレ
クサ２５は、Ｑ［０：ｍ−１］をＯＵＴ［０：ｍ−１］
として、Ｅ［ｍ：ｎ−１］をＯＵＴ［ｍ：ｎ−１］とし
て出力する。
【００４７】図７に、図６の構成のメモリマクロをテス
トしているタイミングチャート図を示す。ＣＬＫはクロ
ック信号であり、このクロック信号ＣＬＫに同期して本
実施の形態のメモリマクロは動作を行う。ＲＤｎはリー
ド命令信号（テスト信号）であり、この信号が入力され
るとクロック信号ＣＬＫに同期して、入力されたアドレ
スに対応したデータをメモリセルアレイから読み出す。
ＩＯＡＤＤはＩＯアドレスで、通常の出力がｊビットで
あるのに対し、テスト時の出力はｎビットに圧縮される
ので、テスト時に入力され、ｊビットからｎビットのデ
ータを選択するものである。ＯＵＴ［］は、メモリマク
ロ２０のデータ出力信号を表している。
トしているタイミングチャート図を示す。ＣＬＫはクロ
ック信号であり、このクロック信号ＣＬＫに同期して本
実施の形態のメモリマクロは動作を行う。ＲＤｎはリー
ド命令信号（テスト信号）であり、この信号が入力され
るとクロック信号ＣＬＫに同期して、入力されたアドレ
スに対応したデータをメモリセルアレイから読み出す。
ＩＯＡＤＤはＩＯアドレスで、通常の出力がｊビットで
あるのに対し、テスト時の出力はｎビットに圧縮される
ので、テスト時に入力され、ｊビットからｎビットのデ
ータを選択するものである。ＯＵＴ［］は、メモリマク
ロ２０のデータ出力信号を表している。
【００４８】現在、あるロウが選択されている状態であ
る。ＩＯアドレスＩＯＡＤＤ［０：ｋ−１］までは、全
ビット有効なので、ＩＯアドレス検知回路２３は制御信
号ＳＥＬ［０：ｎ−１］（期待値出力コマンド）を非活
性化（“Ｌ”）する。この信号を受けて、メモリマクロ
２０はメモリセルアレイ２１からの出力Ｑ［０：ｎ−
１］をＯＵＴ［０：ｎ−１］として出力している。
る。ＩＯアドレスＩＯＡＤＤ［０：ｋ−１］までは、全
ビット有効なので、ＩＯアドレス検知回路２３は制御信
号ＳＥＬ［０：ｎ−１］（期待値出力コマンド）を非活
性化（“Ｌ”）する。この信号を受けて、メモリマクロ
２０はメモリセルアレイ２１からの出力Ｑ［０：ｎ−
１］をＯＵＴ［０：ｎ−１］として出力している。
【００４９】一方、ＩＯアドレスＩＯＡＤＤ［ｋ］の時
は、メモリセルアレイ２１からの出力がｍビットしか有
効でないので、ＩＯアドレス検知回路２３は制御信号Ｓ
ＥＬ［０：ｍ−１］を非活性化（“Ｌ”）し、ＳＥＬ
［ｍ：ｎ−１］を活性化（“Ｈ”）する。この信号を受
けて、メモリマクロ２０はＯＵＴ［０：ｎ−１］とし
て、メモリセルアレイ２１からの出力Ｑ［０：ｍ−１］
と期待値生成回路２２からの出力Ｅ［ｍ：ｎ−１］を出
力している。
は、メモリセルアレイ２１からの出力がｍビットしか有
効でないので、ＩＯアドレス検知回路２３は制御信号Ｓ
ＥＬ［０：ｍ−１］を非活性化（“Ｌ”）し、ＳＥＬ
［ｍ：ｎ−１］を活性化（“Ｈ”）する。この信号を受
けて、メモリマクロ２０はＯＵＴ［０：ｎ−１］とし
て、メモリセルアレイ２１からの出力Ｑ［０：ｍ−１］
と期待値生成回路２２からの出力Ｅ［ｍ：ｎ−１］を出
力している。
【００５０】このように、ｊビットのデータをｎビット
ずつ選択する時、ｊビットのメモリセルアレイがｎビッ
トの倍数でないメモリマクロをテストする場合、期待値
生成回路で生成した期待値を選択・出力することによ
り、あたかもその部分をマスクして正常に動作している
ように振舞うことができる。
ずつ選択する時、ｊビットのメモリセルアレイがｎビッ
トの倍数でないメモリマクロをテストする場合、期待値
生成回路で生成した期待値を選択・出力することによ
り、あたかもその部分をマスクして正常に動作している
ように振舞うことができる。
【００５１】したがって、メモリマクロ（メモリセルア
レイ）の大きさによらず、所望のビット幅に合わせた出
力ができるので、テストデータ出力線の倍数ではないビ
ット幅のメモリセルアレイを持つメモリマクロに対して
も共通のインターフェースを利用することができる。
レイ）の大きさによらず、所望のビット幅に合わせた出
力ができるので、テストデータ出力線の倍数ではないビ
ット幅のメモリセルアレイを持つメモリマクロに対して
も共通のインターフェースを利用することができる。
【００５２】
【発明の効果】この発明によれば、メモリマクロ内に期
待値生成回路を設けることにより、自らにないアドレス
空間をアクセスする場合、または、メモリセルアレイか
らのデータを分割してメモリマクロをテストする場合、
期待値生成回路で生成した期待値を選択・出力すること
により、あたかも特定の部分（アドレス空間外やデータ
分割時の半端なビット）をマスクして正常に動作してい
るように振舞うことができる。
待値生成回路を設けることにより、自らにないアドレス
空間をアクセスする場合、または、メモリセルアレイか
らのデータを分割してメモリマクロをテストする場合、
期待値生成回路で生成した期待値を選択・出力すること
により、あたかも特定の部分（アドレス空間外やデータ
分割時の半端なビット）をマスクして正常に動作してい
るように振舞うことができる。
【００５３】よって、メモリマクロ（メモリセルアレ
イ）の大きさによらず、アドレス空間外や半端なビット
分もメモリセルアレイの一部だとみなすことができ、デ
ータ出力信号線数の倍数ではないビット幅のメモリセル
アレイを持つメモリマクロに対しても共通のインターフ
ェースを利用することができる。
イ）の大きさによらず、アドレス空間外や半端なビット
分もメモリセルアレイの一部だとみなすことができ、デ
ータ出力信号線数の倍数ではないビット幅のメモリセル
アレイを持つメモリマクロに対しても共通のインターフ
ェースを利用することができる。
【図１】本発明における第１の実施の形態に係わるメモ
リマクロの概略構成図。
リマクロの概略構成図。
【図２】複数個のメモリマクロが搭載されたメモリ混載
ロジックＬＳＩの概略構成図。
ロジックＬＳＩの概略構成図。
【図３】複数個のメモリマクロを同時にテストしている
タイミングチャート図。
タイミングチャート図。
【図４】マクロ出力演算回路の回路図
【図５】期待値生成回路の回路図。
【図６】本発明における第２の実施の形態に係わるメモ
リマクロの概略構成図。
リマクロの概略構成図。
【図７】第２の実施の形態におけるメモリマクロをテス
トしているタイミングチャート図。
トしているタイミングチャート図。
【図８】従来のメモリマクロが搭載されたメモリ混載ロ
ジックＬＳＩの概略構成図。
ジックＬＳＩの概略構成図。
１０、２０、１０Ａ〜１０Ｃ…メモリマクロ １１、２１…メモリセルアレイ １２、２２…期待値生成回路 １３…アドレス検知回路 ２３…ＩＯアドレス検知回路 １４、２４、２５…マルチプレクサ １００…メモリ混載ロジックＬＳＩ １０１…マクロ出力演算回路 １０２…テスト信号線 １０３ａ、１０３ｂ…パッド １０４Ａ〜１０４Ｃ…第１の出力信号線 １０５…第２の出力信号線
Claims (10)
- 【請求項１】データを記憶するメモリセルアレイと、 期待値を生成する期待値生成回路と、 制御信号に基づいて、前記メモリセルアレイのデータ、
および、前記期待値生成回路の期待値の少なくともいず
れかを選択して出力する第１の出力選択回路とを具備
し、 前記期待値生成回路は、前記メモリセルアレイのアドレ
ス空間外がアクセスされた時に、期待値を生成すること
を特徴とする半導体記憶装置。 - 【請求項２】アドレス信号が入力され、このアドレス信
号に基づいて前記制御信号を生成するアドレス検知回路
をさらに具備することを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項３】データを記憶するメモリセルアレイと、 ビット幅を示すＩＯアドレス信号に基づき、前記メモリ
セルアレイからデータを分割して出力する第１の出力選
択回路と、 期待値を生成する期待値生成回路と、 制御信号に基づいて、前記第１の出力選択回路のデータ
または前記期待値生成回路の期待値の少なくともいずれ
かを選択して出力する第２の出力選択回路とを具備し、 前記期待値生成回路は、前記第１の出力選択回路から分
割して出力されるメモリセルアレイのデータが所望のビ
ット幅に満たない時に、期待値を生成することを特徴と
する半導体記憶装置。 - 【請求項４】前記ＩＯアドレス信号が入力され、このＩ
Ｏアドレス信号に基づいて前記制御信号を生成するＩＯ
アドレス検知回路をさらに具備することを特徴とする請
求項３記載の半導体記憶装置。 - 【請求項５】前記期待値生成回路は、 ロウ／カラムアドレス信号が入力され、このロウ／カラ
ムアドレス信号に基づいて期待値を生成することを特徴
とする請求項１乃至４のいずれか記載の半導体記憶装
置。 - 【請求項６】請求項１または２に記載の複数個の半導体
記憶装置と、 前記半導体記憶装置からの出力データを入力とする出力
演算装置とを具備することを特徴とするメモリ混載ロジ
ックＬＳＩ。 - 【請求項７】第１の半導体記憶装置と、 第２の半導体記憶装置と前記第１および第２の半導体記
憶装置からの出力データを入力とする出力演算装置とを
備え、 前記第１の半導体記憶装置は、請求項１または２に記載
の半導体記憶装置であることを特徴とするメモリ混載ロ
ジックＬＳＩ。 - 【請求項８】前記第１の半導体記憶装置のメモリセルア
レイは、 前記第２の半導体記憶装置のメモリセルアレイよりも容
量が小さいことを特徴とする請求項７記載のメモリ混載
ロジックＬＳＩ。 - 【請求項９】前記出力演算装置は、 前記半導体記憶装置のうち１つを選択することを特徴と
する請求項６乃至８のいずれかに記載のメモリ混載ロジ
ックＬＳＩ。 - 【請求項１０】前記出力演算装置は、 前記半導体記憶装置のすべてを同時に選択することを特
徴とする請求項６乃至８のいずれかに記載のメモリ混載
ロジックＬＳＩ。
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|---|---|---|---|
| JP2001053686A JP2002260400A (ja) | 2001-02-28 | 2001-02-28 | 半導体記憶装置およびメモリ混載ロジックｌｓｉ |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7310274B2 (en) | 2004-10-21 | 2007-12-18 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7418637B2 (en) | 2003-08-07 | 2008-08-26 | International Business Machines Corporation | Methods and apparatus for testing integrated circuits |
| US8326155B2 (en) | 2004-06-24 | 2012-12-04 | Ericsson Ab | Wavelength division multiplex (WDM) optical demultiplexer |
-
2001
- 2001-02-28 JP JP2001053686A patent/JP2002260400A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7418637B2 (en) | 2003-08-07 | 2008-08-26 | International Business Machines Corporation | Methods and apparatus for testing integrated circuits |
| US7681095B2 (en) | 2003-08-07 | 2010-03-16 | International Business Machines Corporation | Methods and apparatus for testing integrated circuits |
| US8326155B2 (en) | 2004-06-24 | 2012-12-04 | Ericsson Ab | Wavelength division multiplex (WDM) optical demultiplexer |
| US7310274B2 (en) | 2004-10-21 | 2007-12-18 | Kabushiki Kaisha Toshiba | Semiconductor device |
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