KR100884096B1 - 메모리 디바이스 및 모듈과, 컴퓨팅 디바이스와, 메모리시스템과 디바이스 및 컨트롤러의 작동 방법 - Google Patents

메모리 디바이스 및 모듈과, 컴퓨팅 디바이스와, 메모리시스템과 디바이스 및 컨트롤러의 작동 방법 Download PDF

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Abstract

메모리 시스템 및 메모리 모듈과 사용하기 위한 방법 및 장치가 실시예에 포함된다. 예시적 시스템에서, 에러 정정 코딩(ECC) 데이터는 버스트 모드 전송시에 동일한 데이터 버스 라인 상에서 유저 데이터와 시간적으로 멀티플렉싱되어, 개별 칩 및 데이터 라인이 ECC를 지원할 필요가 없도록 한다. 모듈 상의 메모리 디바이스 각각은 디바이스의 어드레스지정가능 세그먼트와 관계된 부가의 간접 어드레스지정가능 ECC 세그먼트를 포함한다. 시간적으로 멀티플렉싱된 ECC 데이터는 버스트 모드 전송시에 전송된 어드레스지정가능 데이터와 관계된 간접 어드레스지정가능 세그먼트로부터 판독되고 그 세그먼트에 기록된다. 몇몇 실시예에서, 두가지 유형의 버스트 모드가 지원되고, 그 중 하나는 ECC 데이터를 포함하고 다른 하나는 포함하지 않는다. 이에 의해, 한가지 유형의 메모리 모듈이 ECC 및 비-ECC 시스템 모두를 지원할 수 있고, 몇몇의 경우에 몇몇 데이터를 위해 ECC를 사용하고 동일 시스템에 있는 다른 데이터에 대해서는 사용하지 않는다. 다른 실시예가 설명되고 청구된다.

Description

메모리 디바이스 및 모듈과, 컴퓨팅 디바이스와, 메모리 시스템과 디바이스 및 컨트롤러의 작동 방법{MEMORY TRANSACTION BURST OPERATION AND MEMORY COMPONENTS SUPPORTING TEMPORALLY MULTIPLEXED ERROR CORRECTION CODING}
본 발명은 일반적으로 디지털 메모리 시스템, 컴포넌트 및 방법에 관한 것으로, 보다 상세하게는, 버스트 메모리 트랜잭션에서 에러 정정 코딩 데이터를 멀티플렉싱할 수 있는 메모리 시스템 컴포넌트에 관한 것이다.
마이크로프로세서같은 디지털 프로세서는 컴퓨터 메모리 서브시스템을 사용하여 데이터 및 프로세서 명령을 저장한다. 몇몇 프로세서는 메모리와 직접 통신하고, 다른 프로세서는 종종 "칩셋"의 일부인 전용 컨트롤러 칩을 사용하여 메모리를 액세스한다.
종래의 컴퓨터 메모리 서브시스템은 종종 메모리 모듈을 사용하여 구현된다. 도 1에 도시된 컴퓨팅 시스템(100)을 참조하면, 프로세서(120)는 그 프로세서(120)를 다양한 주변장치에 접속하는 메모리 컨트롤러/허브(MCH; 130)와 프론트측 버스(125)를 통해 통신한다. 이들 주변장치 중 하나의 주변장치로는 메모리 모 듈(MM0)로서 도시된 시스템 메모리가 있다. 메모리가 모든 시스템에서 그러한 모듈로 배열될 필요는 없지만, 모듈을 대용량 모듈로 대체하고 및/또는 부가의 메모리 슬롯에 부가의 모듈(도시 생략)을 부가함으로써 메모리를 확장할 수 있도록 다수의 시스템에서 모듈이 사용된다. 메모리 모듈이 접속될 때, 그 메모리 모듈에는, MCH(130)가 어드레스/커맨드(ADD/CMD) 버스(150) 상에 적절한 신호를 표명할 때마다 MCH(130)로부터 어드레스지정된다. MCH(130)와 메모리 모듈 중 하나의 모듈 간 데이터 전송은 데이터 버스(140) 상에서 일어난다.
전형적으로, 메모리 모듈은 복수의 반도체 메모리 디바이스를 사용하여 구축되는데, 이 때 각각의 개별 디바이스가 모듈에 저장된 각각의 데이터 워드의 일부를 저장하게 된다. 예를 들면, 메모리 모듈(MM0)은 다섯개의 DRAM(Dynamic Random-Access Memory) 디바이스(DRAM0 내지 DRAM4)를 도시한다. 각각의 DRAM 디바이스는 ADD/CMD 버스(150)로부터 동일한 어드레스 및 커맨드 신호를 수신한다. 각각의 DRAM 디바이스는 데이터 버스(140)를 구성하는 신호(DQn) 라인의 서브세트에 접속되는데, 이때, DRAM0는 열여섯개의 버스 라인(DQ0-DQ15)에 접속되고, DRAM1은 DQ16-DQ31에 접속되며, DRAM2는 DQ32-DQ47에 접속되고, DRAM3는 DQ48-DQ63에 접속되며, DRAM4는 DQ64-DQ71에 접속되게 된다. 따라서, 데이터 싸이클 동안 데이터 버스(140)를 통해 72 비트의 데이터가 전송될 때, 8 비트를 담당하는 DRAM4를 제외한 각각의 DRAM은 72 비트 중 16 비트를 담당하게 된다(일반적으로 DRAM4의 다른 8개의 DQn 입력은 단순히 접속되지 않고 DRAM4의 절반은 액세스가 불가하다). 각각의 DRAM은 각각의 다른 DRAM이 72 비트 워드 중 자신의 부분을 저장함에 따라 72 비트 워드 중 자신에게 할당된 부분을 저장하게 된다.
도 1의 예에서, 각각의 어드레스가능한 데이터 워드의 크기는 72 비트이다. 그들 비트 중 64개는 데이터를 저장하는데 사용된다. 부가의 8 비트는 동일한 어드레스를 갖는 64 비트의 데이터에 대응하는 ECC(Error Correction Coding) 정보를 저장하는데 사용된다. 예를 들면, DRAM4는 ECC 저장용으로 지정되고, DQ64-DQ71은 ECC 정보를 저장하고 검색하는데 사용된다. 다른 시스템은 다른 버스폭을 사용할 수 있는데, 이때 36 비트는 또한 공통이고, 버스는 32 데이터 비트 레인과 4 ECC 비트 레인으로 분할된다.
현재의 많은 메모리 디바이스 및 컨트롤러는, 순차적으로 저장된 다수의 데이터 워드를 단일 커맨드로 함께 액세스할 수 있게 하는 버스트 모드를 제공한다. 도 2는 도 1의 ECC 메모리 모듈(MM0)을 사용하여 16 워드 버스트 모드 데이터를 전송하는 타이밍도를 도시한다. MCH(130)는 시작 어드레스 및 버스트 모드 16 판독 또는 기록 커맨드를 모듈(MM0)에 제공한다. 커맨드가 판독 커맨드일 때, 모듈(MM0) 상의 DRAM 각각은 시작 어드레스를 포함하는 워드 라인에 접속된 데이터 저장 셀을 판독한 후, 시작 어드레스로부터 데이터를 구동하고 16개의 연속적인 데이터 싸이클에 걸쳐 데이터 버스(140) 상의 어드레스에 연속하여 이어지는 15개의 데이터를 구동한다. 커맨드가 기록 커맨드일 때, MCH(130)는 16개의 연속적인 데이터 싸이클에 걸쳐 기록 데이터를 공급하고, 모듈(MM0) 상의 DRAM은 시작 어드레스에서 시작하여 그 데이터를 수신, 버퍼링한 다음 워드 라인의 연속적인 메모리 위치에 기록한다.
DRAM4는 이들 버스트 커맨드 동안 마치 다른 모든 DRAM과 같이 작동하고, 그 데이터가 DARM0 내지 DRAM3에 저장된 데이터에 ECC 기능을 수행하도록 사용될 수 있다는 것을 인식할 필요는 없다. 예를 들면, 타임 슬롯(T0) 동안, 데이터 "A"와 ECC 데이터 "A"가 전송되는 것으로, 여기에서 "A"는 MCH(130)가 특정한 시작 어드레스에서의 데이터를 나타낸다. 타임 슬롯(T1) 동안, 데이터 "B" 및 ECC 데이터 "B"가 전송되며, 여기에서 "B"는 "A" 어드레스에 연속하여 이어지는 어드레스에서의 데이터를 나타낸다.
ECC 보호는 광폭의 데이터 버스 및 일반적으로는 메모리 랭크 당 여분의 메모리 칩을 필요로 하기 때문에(예를 들면, DARM4와 DQ64-DQ71은 64 비트의 비(non)-ECC 시스템에서는 필요하지 않을 수 있음), 전술한 바와 같이 모든 시스템이 ECC 보호를 사용하는 것은 아니다. 또한, ECC는 일반적으로 (에러 검사 기능에 기인한) 레이턴시(latency) 및 (여분의 칩이 필요함에 기인한) 전력 소모를 증가시킨다. 비-ECC 시스템은, 예를 들면, 메모리 컨트롤러가 판독 동작 시에 DRAM0-DRAM3로부터 수신된 데이터의 데이터 무결성을 신뢰하는 것을 제외하고는 전술한 바와 같이 기능한다. 따라서, ECC 및 비-ECC 메모리 모듈은 상호교환될 수 없다. 우선적으로 전술한 결점때문에, 현재에는 ECC 시스템보다 비-ECC 시스템이 더 많이 생산되고 있다.
실시예는 도면을 참조하여 상세한 설명을 읽음으로써 보다 잘 이해될 수 있 다.
도 1은 종래의 컴퓨터 시스템의 프로세서 및 몇몇 메모리 시스템 컴포넌트를 도시한다.
도 2는 도 1의 데이터 버스 상에서의 버스트 모드 데이터 전송의 타이밍도를 도시한다.
도 3은 본 발명의 실시예에 따른 컴퓨터 시스템의 프로세서 및 몇몇 메모리 시스템 컴포넌트에 대한 블록도를 포함한다.
도 4a, 도 4b, 도 5, 도 6(a), 도 6(b) 및 도 6(c)는 본 발명의 몇몇 실시예에 따른 에러 정정 버스트 모드 데이터 전송에 대한 타이밍도를 도시한다.
도 7은 본 발명의 실시예에 따른 DRAM 디바이스에 대한 블록도를 포함한다.
본 설명은 ECC 가능 메모리 시스템 컴포넌트를 제공하기 위한 새로운 접근법에 관한 것이다. 이 접근법은, 적어도 몇몇 실시예에서 ECC와 비-ECC 모듈 간의 상호교환성을 가능하게 하면서 전용 ECC 메모리 디바이스와 전용 ECC 비트 레인에 대한 요구사항을 회피할 수 있다. 전용 ECC 디바이스와 비트 레인 대신, 본 명세서에서 설명되는 실시예는 데이터 비트 레인 양단의 버스트 모드 전송 동안 시간적으로 ECC 데이터를 시스템 데이터로 멀티플렉싱하며, 이때 메모리 컨트롤러와 메모리 디바이스는 혼합된 데이터/ECC 버스트 전송을 미리 정해진 방식으로 핸들링하는 것을 담당한다. 몇몇 실시예에서, 메모리 디바이스는 모듈을 ECC와 비-ECC 시스템 에서 또는 일부 임계 데이터를 위한 ECC 보호에 의존하고 다른 데이터에 대해서는 그렇지 않은 시스템에서 조차도 상호교환하여 사용될 수 있도록 하면서 ECC 및 비-ECC 버스트 전송 모드로 설계된다. 바람직한 실시예는 ECC 데이터가 어드레스지정가능 메모리 공간을 직접적으로 점유하지는 않지만 어드레스지정가능 메모리 스페이스와 관계된 내부적으로 어드레스지정가능한 메모리 영역에 저장되는 메모리 구조를 사용한다.
실시예를 개시하면서, 도 3은 메모리 컨트롤러(330)에 접속된 프로세서(320)를 채용하는 컴퓨팅 시스템(300)을 도시한다. 프로세서(320)와 메모리 컨트롤러(330)는 단일 회로에 집적될 수 있거나, 도 1에 설명된 것과 유사한 방식으로 프론트측 버스에 의해 접속되는 개별 회로에 상주할 수 있다. 메모리 컨트롤러(330)는 어드레스/커맨드 버스(350)와 데이터 버스(340)에 의해 바이모달(bimodal) 메모리 모듈(BMM0)에 접속된다. 데이터 버스(340)는 64 비트 레인(DQ0-DQ63)를 갖는 것으로 도시되었지만, 이는 단순한 예이고, 다른 실시예에서는, 예를 들면, 16, 32 또는 128 데이터 버스 비트 레인을 채용한다. 바이모달 메모리 모듈(BMM0)은 네개의 에러 정정 버스트 모드(ECB) DRAM(ECB-DRAM0, ECB-DRAM1, ECB-DRAM2 및 ECB-DRAM3)을 포함하고, 이들은 본 발명의 메모리 디바이스 실시예에서 후술된다. 에러 정정 버스트 모드를 사용하는 시스템 실시예에서, 메모리 컨트롤러(330)는 에러 정정 버스트 모드 데이터를 수신하고 전송하도록 설계된다. 그러나, 단지 종래의 비-ECC 버스트 모드만을 사용하는 몇몇 시스템에서는, 모듈(BMM0)을 종래의 비-ECC 메모리 컨트롤러에 연결하는 것도 가능하다.
메모리 컨트롤러(330)와 ECB DRAM의 시스템 레벨 기능은 데이터 버스(340) 양단간의 에러 정정 버스트 모드 데이터 전송에 대한 타이밍도를 검사함으로써 보다 잘 이해될 수 있다. 우선, 도 4a 및 도 4b를 참조하면, "에러 정정 버스트 모드(18A)"의 18개의 데이터 싸이클(T0-T17)이 도시되어 있다. 이 예에서, 이들 18개의 데이터 싸이클은 도 2의 종래 컴퓨터 시스템(100)에 의해 전송된 것과 동일한 16개의 72 비트 데이터 워드를 전송한다. 그러나, 도 4에서는 종래의 72 비트 레인 및 16개의 데이터 싸이클 대신 64 비트 레인 및 18개의 데이터 싸이클을 사용한다는 것이 중요하다. 또한, 데이터 워드로서 동일한 시간에 데이터 워드에 대한 ECC 코딩을 전송하는 대신에, 데이터의 시간적 배열이 도 2에서 수정된다.
BMM0로부터 데이터를 판독하고 기록하는 것이 차례대로 고려될 것이다. 우선, 도 4a의 판독 데이터 싸이클(T0)을 검사하면, T0 동안 단지 ECC 데이터만이 전송된다는 것을 알 수 있다. 데이터 싸이클 T0 동안, ECC 데이터 A 및 C가 ECB-DRAM0으로부터 전송된다 - 이 ECC 데이터는 데이터 싸이클 T2동안 모든 ECB DRAM에 의해 전송될 데이터 A에 대응하고, 데이터 싸이클 T4 동안 모든 ECB DRAM에 의해 전송될 데이터 C에 대응한다. 데이터 싸이클 T0동안에도, ECC 데이터 E 및 G가 ECB-DRAM1에 의해 전송된다 - 이 ECB 데이터는 데이터 싸이클 T6 동안 모든 ECB DRAM에 의해 전송될 데이터 E에 대응하고, 데이터 싸이클 T8동안 모든 ECB DRAM에 의해 전송될 데이터 G에 대응한다. 유사하게, T0동안 ECB-DRAM2 및 ECB-DRAM3는 데이터 싸이클 T10, T12, T14 및 T16동안 모든 ECB DRAM에 의해 전송될 데이터에 각각 대응하는 ECC 데이터 I, K, M 및 O를 전송한다.
다음에, 데이터 싸이클 T1을 검사하면, T1 동안 단지 ECC 데이터만이 또한 전송된다는 것을 알 수 있다. 전송된 ECC 데이터는 잔여의 홀수 데이터 싸이클, 예를 들면, T3, T5, T7, T9, T11, T13, T15 및 T17동안 전송될 데이터에 대응한다.
메모리 컨트롤러(330)가 T0 및 T1동안 ECC 데이터를 수신하는 경우, 16개의 8비트 ECC 레지스터를 포함하는 ECC 레지스터 뱅크(335)로 그 데이터를 전송한다. 다음에, T2에서 메모리 컨트롤러에 의해 데이터가 수신됨에 따라, 뱅크(335)에 있는 자신의 레지스터에서 ECC 데이터 "A"가 검색되어 데이터 A에 대한 에러 정정을 수행하는데 사용된다. T3에서 메모리 컨트롤러(330)에 의해 데이터가 수신됨에 따라, 뱅크(335)에 있는 자신의 레지스터에서 ECC 데이터 "B"가 검색되어 데이터 B에 대한 에러 정정을 수행하는데 사용된다. 이 프로세스는 데이터 싸이클 T17를 통해 계속되는 것으로, 이때, ECC 데이터 "P"가 마지막 ECC 레지스터로부터 판독되어 데이터 P에 대한 에러 정정을 수행하는데 사용된다. 에러 정정 데이터 워드 A 내지 P는 메모리 컨트롤러(330)에 의해 프로세서(320)로, 또는 DMA(Direct Memory Access) 커맨드로 그 데이터를 요청한 다른 몇몇 주변장치로 전송된다.
데이터 워드 A 내지 P에 대하여 에러 정정이 요구되지 않은 경우에는, 도 4에 도시된 동일한 데이터 전송이 사용될 수 있지만 처음 두개의 데이터 싸이클은 없다는 것을 알 수 있다.
일실시예에서, 데이터를 BMMO로 기록하기 위해서는 도 4b에 도시된 데이터 싸이클 구조를 사용한다. 데이터 워드 A 내지 P는 데이터 싸이클 T0 내지 T15동안 모든 ECB DRAM에 각각 전송된다. 메모리 컨트롤러(330)가 전송을 위한 각각의 데 이터 워드를 준비함에 따라, 대응하는 ECC 데이터를 계산하고, 전술한 뱅크(335)에 있는 16개의 레지스터 중 하나에 그 ECC 데이터를 저장한다. 다음에, 데이터 싸이클 T16 동안, ECC 데이터 A, C, E, G, I, K, M 및 O가 도시된 바와 같이 ECB DRAM으로 전송된다. 데이터 싸이클 T17동안, 나머지 ECC 데이터 B, D, F, H, J, L, N 및 P가 도시된 바와 같이 ECB DRAM으로 전송된다.
ECC 데이터의 특별한 배열이 예시된다는 것이 이해될 것이다. 예를 들면, 제 1 ECC 데이터 싸이클동안, ECC 데이터 값 I-P가 전송될 수 있다. 메모리 컨트롤러(330)가 판독 및 기록과 일치하기만 하면, 임의의 편리한 배열이 이용될 수 있다. 요약하여 설명되는 바와 같이, 설명되는 실시예에서, ECB DRAM은 데이터 싸이클 포맷만을 이해할 필요가 있으며, 메모리 컨트롤러에 의해 ECC 데이터가 어떻게 메모리 디바이스 중에 배분되는지는 이해할 필요가 없다.
도 5는 대체 버스트 모드(18B)를 도시한다. 이 버스트 모드에서는 하나의 ECC 데이터 싸이클이 대응하는 데이터의 여덟개의 싸이클로 산재된다. ECC 데이터 싸이클 동안, 대응하는 여덟개의 싸이클 각각에 대한 ECC 데이터가 전송된다. 일 실시예에서, 데이터 싸이클 T0동안, 후속의 여덟개의 싸이클 T1-T8동안 전송된 데이터 워드 A-H에 대응하는 ECC 데이터가 전송된다. 다음에, 데이터 싸이클 T9동안, 데이터 워드 I-P에 대응하는 ECC 데이터가 전송되고, 그 다음에 데이터 싸이클 T10-T17 동안에 데이터 워드 I-P가 이어진다. 도 5는 두개의 결합된 아홉개의 데이터 싸이클 버스트로 구성되며, 이 모드는 절반을 전송함으로써 버스트 모드 9 전송용으로 사용될 수도 있다는 것을 제안한다는 것을 주목하자. 또한, 버스트 모드 18B는, 유저 데이터의 여덟개의 데이터 싸이클이 먼저 전송되고, 뒤이어 유저 데이터의 여덟개의 데이터 싸이클에 대응하는 ECC 데이터 중 하나의 데이터 싸이클이 전송되도록 기록 동작에 대하여 수정될 수 있다.
이전의 타이밍 실시예는 데이터 싸이클에서 전송될 수 있는 ECC 값의 수와 대응 데이터의 버스트 길이 간에 정수 관계가 있는 상황을 설명하였다. 도 6(a) 내지 도 6(c)는 이것이 유효할 필요가 없는 실시예를 설명한다.
도 6(a)에서, 메모리 컨트롤러(330)는, ECC 데이터의 하나의 데이터 싸이클 및 유저 데이터의 네개의 데이터 싸이클을 ECB DRAM으로부터 전송하는 에러 정정 버스트 모드 5 전송을 요청한다. 이 전송은 도 5의 처음 다섯개의 데이터 싸이클과 동일하지만 데이터 싸이클 T4 뒤에는 절단되어 있다. ECB-DRAM2 및 ECB-DRAM3로부터 수신된 ECC 데이터 E-H는 "don't care"라는 것을 주목하자 - 이것은 메모리 컨트롤러(330)에 의해 전송되어 ECC 레지스터 뱅크(335)에 로딩되더라도 결코 사용되지 않는다.
그러한 예를 들면, ECB-DRAM에 공급된 열 어드레스가 0xC80이라고 가정하고, 여기에서 0x는 십육진 표기를 나타내고, 유저 데이터 "A"는 열 어드레스 0xC80 및 임의의 행 어드레스 RA에 저장된다. ECC 데이터 "A" 및 "B"는 행 어드레스 RA 및 열 어드레스 0xC80-87을 갖는 ECB-DRAM0과 관계가 있다. ECB-DRAM0 메모리 어레이로부터 상기 어드레스 범위에서 임의의 유저 데이터를 검색하면, 행 어드레스 RA 및 열 어드레스 0xC8[0b0XXX]와 관계된 ECC 메모리 어레이 소자로부터 ECC 데이터 "A" 및 "B"를 검색할 수 있고, 여기에서, 괄호안의 값은 이진(0b)으로 표기된다. 유사하게, ECC 데이터 "I" 및 "J"는 행 어드레스 RA와 열 어드레스 0xC8[0b1XXX]와 관계된 ECC 메모리 어레이 소자에 저장된다. 정규의 유저 ECC 버스트 모드에서, 메모리 컨트롤러는 이들 ECC 메모리 어레이 소자를 명시적으로 어드레스지정할 수는 없지만, 이들 ECC 메모리 어레이 소자는 대응하는 유저 공간 어드레스지정시에 유저 데이터가 공급될 때 ECC 모드에서 액세스될 것이라는 것을 이해하자.
또한, 버스트가 두개의 ECC 관계를 스패닝하면(span)(예를 들면, 도 4a로부터 네개의 워드 버스트 G-J 요청), 메모리 시스템은 하나의 데이터 싸이클마다 버스트를 증가시키고 모든 ECC 관계를 공급하도록 설계될 수 있다는 것을 주목하자.
도 6(a), 도 6(b) 및 도 6(c) 각각에서, 메모리 모듈 BMM0는 동일한 ECC 데이터를 리턴하지만 유저 데이터는 상이하다. 열 어드레스의 하위 비트에 따라, 메모리 컨트롤러는 어떤 ECC 데이터를 사용하고 어떤 ECC 데이터가 무시될지를 선택할 것이다.
예를 들면, 도 6(b)에서, 시작 열 어드레스는, ECB-DRAM1 및 ECB-DRAM2로부터 리턴된 ECC 데이터가 사용되고, ECB-DRAM0 및 ECB-DRAM3으로부터 리턴된 ECC 데이터가 무시되도록 0xC82이다. 도 6(c)에서, 시작 열 어드레스는, ECB-DRAM2 및 DCB-DRAM3로부터 리턴된 ECC 데이터가 사용되도록 0xC84이다.
다른 버스트 길이가 설명되지는 않았지만, 당해 분야에 능숙한 자는 전술한 원리를, 예를 들면, (하나의 ECC 데이터 싸이클을 포함하는) 버스트 길이 3인 버스트 모드, 단일 어드레스로부터 유저 데이터를 전송하는 버스트 길이 2(하나의 ECC 데이터 싸이클 포함)인 버스트 모드, 및 특별히 언급되지 않은 임의의 다른 버스트 길이에 적용할 수 있다.
몇몇 실시예에서, 몇몇 무효 ECC 데이터를 포함하는 버스트 길이로 유저 데이터 및 ECC 데이터를 기록하는 것도 가능하다. 일 실시예에서, 메모리 디바이스는 데이터 마스킹(DM) 시그널링 입력을 포함하고, 메모리 컨트롤러는 ECC 데이터 사이클 동안 적절한 마스킹 라인을 표명하여, 기록되는 유저 데이터에 대응하지 않는 ECC 위치에 ECC 데이터가 기록되는 것을 방지한다. 예를 들면, 도 6(b)에서, 메모리 컨트롤러는 T0동안 ECB-DRAM0 및 ECB-DRAM3에 대하여 DM 입력을 표명하여, 실질적으로 T0동안 단지 ECB-DRAM1 및 ECB-DRAM2만이 ECC 데이터를 픽업하고 그 ECC 데이터를 ECC 메모리에 저장하도록 한다.
또 다른 실시예에서, DM 시그널링 입력은 존재하지 않거나 데이터 버스 라인 상에서 ECC 데이터를 제어하기 위해 사용되지 않는다. 그 대신, 각각의 메모리 디바이스의 MRS(Mode Register Set)에 있는 모듈 위치 레지스터가 그 디바이스의 위치를 BMM0으로 하도록 프로그래밍되거나, 모듈이 구축될 때 옵션이 하드코딩된다. 각각의 메모리 디바이스에서의 로직은 기록용으로 요청된 열 어드레스 범위를 모듈 위치 레지스터와 비교하여, 디바이스에 공급된 ECC 데이터가 기록되는지 또는 무시되는지를 결정한다. 예를 들면, DCB-DRAM0 상에, MRS 모듈 위치 레지스터는 값 000 및 001로 프로그래밍된다. 기록 버스트의 열 어드레스 범위가 하위 어드레스 000를 포함하는 경우, ECB-DRAM0은 DQ0-DQ7 상의 T0에서 수신된 ECC 데이터를 자신의 ECC 메모리 공간에 저장할 것이고, 그 이외에는 그 데이터를 저장하지 않을 것이다. 하위 어드레스 001에 대한 유사한 로직은 DQ8-DQ15 상의 T0에서 수신된 ECC 데이터가 ECC 메모리 공간에 저장될 것인지를 결정한다.
ECB DRAM(700)의 일실시예는 도 7의 블록도에 도시되어 있다. ECB DRAM(700)은 어드레스 및 제어 로직(710), 어드레스 레지스터(720), 행 디코더(730), 열 디코더(740), 버스트/ECC 컨트롤러/카운터(750), I/O 레지스터, 드라이버, 및 리시버(760), I/O 게이팅 및 마스크 로직(770), 감지 증폭기(780), 및 메모리 셀 어레이(790)를 포함한다. 이들 블록 중 몇개는 당해 분야에 능숙한 자에게는 친숙하지만, 다른 것들은 전술한 바와 같이 에러 정정 버스팅을 도모하도록 수정되어 있다. 다음의 설명은 블록들 간의 협력 및 에러 정정 버스팅을 지원하는 새로운 기능에 초점을 맞춘다.
어드레스 및 제어 로직 블록(710)은, 예를 들면, 메모리 컨트롤러로부터 신호 입력(CMD)에 대한 커맨드를 수신한다. 전형적인 커맨드는 메모리 셀 어레이(790)에서 워드 라인을 선택하기 위한 ACTIVE 커맨드, 메모리 셀 어레이(790)에서 열을 특정하여 그로부터 판독하는 READ 커맨드, 메모리 셀 어레이(790)에서 열을 특정하여 그 열에 기록하는 WRITE 커맨드, 리프레시 커맨드 및 다양한 모드 설정 커맨드를 포함한다.
ACTIVE 커맨드 동안, 행 어드레스는 신호 입력 ADD에서 수신되고 어드레스 레지스터(720)에 의해 래치된다 - 행 어드레스는 어드레스 및 제어 로직(710)으로부터의 신호에 의해 행 디코더(730)로 전송된 후, 메모리 셀 어레이(790)의 대응하는 행을 활성화하는데 사용된다. 감지 증폭기(780)는 ACTIVE 커맨드에 응답하여 메모리 셀 어레이 행의 컨텐츠를 판독하고 리프레시한다.
READ 커맨드 동안, 열 어드레스가 신호 입력 ADD 상에서 수신되어 어드레스 레지스터(720)에 의해 래치된다. 열 어드레스는 어드레스 및 제어 로직(710)으로부터의 신호에 의해 버스트/ECC 컨트롤러/카운터(750)로 전송된다. 버스트/ECC 컨트롤러/카운터(750)는 열 어드레스를 사용하여, READ 동작의 데이터 페이즈(phase)동안 데이터 선택 및 I/O 게이팅 및 마스크 로직(770)을 통해 감지 증폭기(780)로부터 I/O 레지스터 및 드라이버(760)로의 데이터 전송을 제어할 것이다.
WRITE 커맨드 동안, 열 어드레스는 신호 입력 ADD 상에서 수신되고 어드레스 레지스터(720)에 의해 래치된다. 열 어드레스는 어드레스 및 제어 로직(710)으로부터의 신호에 의해 버스트/ECC 컨트롤러/카운터(750)로 전송된다. 버스트/ECC 컨트롤러/카운터(750)는 열 어드레스를 사용하여, WRITE 동작의 데이터 페이즈 동안 I/O 레지스터 및 수신기(760)로부터 I/O 게이팅 및 마스크 로직(770)으로의 데이터 전송을 제어한다.
적어도 몇몇의 모드 설정 커맨드 동안, 모드 레지스터 값은 신호 입력 ADD 상에서 수신되고 어드레스 레지스터(720)에 의해 래치된다. 모드 레지스터 값은 어드레스 및 제어 로직(710)의 부분으로서 도 7에 도시된 바와 같이 모드 레지스터(715)로 전송된다. 몇몇 실시예에서, 모드 레지스터 값 중 하나는, READ 및 WRITE 버스트 커맨드가 ECC 데이터의 전송을 위한 여분의 데이터 싸이클을 포함하는지 여부를 지시하는 ECC MODE이다. 모드 레지스터 값 ECC MODE는 버스트/ECC 컨트롤러/카운터(750)로 공급되어, 판독 및 기록 커맨드 데이터 전송 동안 버스트/ECC 컨트롤러/카운터(750)가 어떻게 데이터를 선택하는지를 결정할 것이다.
열 디코더(740)는 각각의 판독 또는 기록 데이터 싸이클 동안 I/O 게이팅 및 마스크 로직(770)과 I/O 레지스터(760) 간 데이터 전송을 위해 메모리 셀 어레이(790)에서 n개의 열을 선택한다. 선택된 n개의 열은 그 데이터 싸이클 동안 버스트/ECC 컨트롤러/카운터(750)에 의해 공급된다. 기록 데이터에 대하여, 열의 선택 또한 기록 데이터와 함께 수신된 하나 이상의 데이터 마스킹(DM)에 의존한다 - 기록 데이터가 마스킹된 것으로 지시되는 경우, I/O 게이팅 및 마스크 로직(770)은 메모리 셀 어레이(790)로의 데이터 전송을 블록킹한다.
I/O 레지스터, 드라이버, 및 수신기(760)는, 버스트 길이가 버스트/ECC 컨트롤러/카운터(750)에 의해 조정되어 ECC 버스트 길이 및 비-ECC 버스트 길이를 지원할 수 있는 것을 제외하고는 종래의 방식으로 작동한다. 기록 버스트 동안, 수신기(760)는 각각의 데이터 싸이클 동안 I/O 핀 DQ1-DQn상에서 데이터를 수신하고, 핀 DM 상에서 데이터 마스킹 입력을 수신하며, 여기에서, 데이터 싸이클은 스트로브 I/O 핀(들) DQS 상의 스트로브 신호에 의해 지시되고, 수신된 데이터 및 I/O 게이팅 및 마스크 로직(770)으로의 전송을 위한 I/O 레지스터로의 데이터 마스킹 입력을 래치한다. 판독 버스트동안, I/O 레지스터(760)는 I/O 게이팅 및 마스크 로직(770)으로부터 데이터를 수신하고, 드라이버는 DQ1-DQn 상에서는 그 데이터를 구동하고 DQS 상에서는 스트로브 신호를 구동한다.
메모리 셀 어레이(790)의 배열은 ECC 및 비-ECC 모드에서 기능하기 위한 ECB DRAM(700)의 능력에 기여한다. 모든 여덟개의 데이터 열에 대하여, ECC 열이 또한 존재한다. 이러한 배열은 본 발명의 실시예가 구현될 수 있는 한가지 방법을 설명 하는 것으로, 여기에서 어드레스지정가능한 열 세그먼트는 부가의 ECC 열과 관계가 있고, 버스트/ECC 컨트롤러 카운터 및 열 디코더가 다른 배열과 정합되기만 하면, 다른 배열 및 데이터 대 ECC 열의 비율이 가능하다.
ECB DRAM(700)의 추가의 작동은 도 6(a)와 결합하여 설명되고, ECB DRAM(700)은 상기 도면에 참조된 ECB-DRAM0이라고 가정한다. 우선, ACTIVE 커맨드에 응답하여, 감지 증폭기(780)는 메모리 셀 어레이(790)의 행으로부터 데이터를 판독하고, 그 행은 행 디코더(730)에 의해 선택된다. 감지 증폭기(780)에 의해 판독된 데이터는 ECC 열로부터의 ECC 데이터 및 데이터 열로부터의 유저 데이터를 포함한다.
다음에, 에러 정정 버스트 모드(5)가 선택된다고 가정하고, 여기에서 READ 커맨드로 공급된 열 어드레스 OxC80는 버스트/ECC 컨트롤러/카운터(750)로 전송된다(도 7에는 메모리의 하나의 뱅크를 도시하고 있지만, ECB DRAM(700)은 다수의 뱅크를 구비할 수 있고 뱅크 선택으로서 열 어드레스의 몇몇 비트를 사용한다). 버스트/ECC 컨트롤러/카운터(750)는 우선 열 디코더(740)에 신호하여, 열 어드레스 0xC80과 관계된 ECC 열을 선택한다. 이 시그널링은, 예를 들면, CA 상에서 시작 열 어드레스 0xC80을 제공하지만, ECC 어드레스 무시 신호 ECC-AO를 표명한다. ECC-AO 신호가 표명되는 경우, 열 디코더(740)는 CA 상에 나타나는 어드레스 중 세개의 하위 비트를 무시하고, 대신에 외부로 어드레스지정가능한 세그먼트 0xC80-87와 관계된 아홉번째 어드레스를 선택한다. 이 아홉번째 어드레스는 외부적으로 공급된 열 어드레스를 통해 직접적으로 어드레스지정가능하지 않지만, ECC 모드에서 열 디코더에 의해 내부적으로는 어드레스지정가능하다. 따라서, 메모리 컨트롤러는 ECC 모드에서 대응하는 데이터 세그먼트를 어드레스지정함으로써 ECC 데이터를 간접적으로만 어드레스지정할 수 있다.
아홉번째 어드레스가 선택되면, I/O 게이팅 및 마스크 로직(770)은 데이터를 데이터 싸이클 T0동안 외부 열 어드레스 0xC80-87과 관계된 ECC 열로부터 DQ1-DQn 상에서 구동하기 위한 I/O 레지스터 및 드라이버9760)로 전송한다.
버스트/ECC 컨트롤러/카운터는 다음에 ECC 어드레스 상태로부터 데이터 어드레스 상태로 전이한다. 시작 열 어드레스 0xC80를 열 디코더로 계속하여 공급하지만 ECC-AO는 표명하지 않는다. 이에 의해, 열 디코더(740)는 I/O 게이팅 및 마스크로직(770)을 통해, I/O 레지스터 및 데이터 싸이클 T1동안 DQ1-DQn상에서 구동하기 위한 드라이버(760)로의 전송을 위해 외부 어드레스와 관계된 데이터 열을 선택한다.
버스트/ECC 컨트롤러/카운터는 자신의 내부 열 어드레스를 0xC81로 증분시키고, 전술한 작동을 반복하여 데이터 싸이클 T2동안 데이터를 공급한다. 이 프로세스는 두번 이상 계속하여 도 6(a)의 다섯개의 데이터 싸이클(five-data-cycle) 버스트 판독 동작을 완료한다.
ECC 모드가 인에이블되지 않는다는 것을 모드 레지스터(715)가 지시할 때, 버스트/ECC 컨트롤러/카운터(750)는 ECC 어드레스 상태를 입력하지 않고 ECC-A0를 표명하지 않는다. 데이터 어드레스 상태는 데이터 열이 네개의 데이터 사이클(four-data-cycle) 버스트 판독 동작에서 ECC 열이 판독되지 않게 하면서, 동일 하게 남아 있는다.
에러 정정 기록 버스트 모드에서, 동작은 유사하다. 적절한 데이터 싸이클에서, 버스트/ECC 컨트롤러/카운터(750)는 ECC-AO를 표명하여 CA에 의해 지시된 데이터 열의 세그먼트와 관계된 ECC 열이 기록동안 선택되도록 한다. 기록 버스트의 길이는 에러 정정 기록 버스트 모드에서 여분의 데이터 싸이클을 수용하도록 확장된다. 전술한 바와 같이, ECC 데이터는 로직을 간략히 하고 메모리 컨트롤러가 어떤 ECC 데이터가 기록될 것인지를 미세하게 결정하도록 하는 데이터 마스킹 신호 DM에 의존할 수 있다.
ECC 및 비-ECC 모드를 지시하는 모드 레지스터 방법이 설명되었다. 그러한 시스템에서, 메모리 컨트롤러에 의해 변경되지 않는다면, 하나의 모드(예를 들면, 비-ECC)를 디폴트로서 선택할 수 있다. ECC 및 비-ECC 모드를 지시하는 또 다른 방법은 두개의 서로 다른 커맨드를 제공하는 것일 수 있다. 이 방법은, 예를 들면, 프로세서에 의해 지시딘 데이터의 임계성에 의존하면서, ECC 및 비-ECC 데이터 버스팅을 메모리 컨트롤러가 충분히 혼합하는 것이 가능하다.
네개의 칩 모듈과 64 비트 데이터 버스가 도시되었지만, 이것은 단지 예시일 뿐이고 다른 수의 칩 또는 데이터 버스 폭이 사용될 수 있다. 예를 들면, 전술한 원리에 따라 하나의 칩, 두개의 칩, 또는 여덟개의 칩 모듈이 구현될 수도 있다. 모듈은 메모리 디바이스의 단일 랭크를 가질 필요는 없다 - 예를 들면, 여덟개의 칩의 두개의 랭크 각각이 하나의 모듈에 포함될 수 있다. 본 발명은 또한 메모리 디바이스를 사용하는 프로세서와 동일한 회로 기판 상에 장착된 메모리 디바이스를 구비하는 시스템과도 사용가능하다.
당해 분야에 능숙한 자는 본 명세서에서 교시된 개념이 많은 다른 이점을 갖는 방식으로 특정 애플리케이션에 맞춤화될 수 있다는 것을 인지할 것이다. 특히, 당해 분야에 능숙한 자는 예시된 실시예가 본 명세서를 읽음으로써 자명해지는 많은 대체 구현예로부터 선택된다는 것을 인지할 것이다. 예를 들면, 버스트에서 유저 데이터 및 ECC 데이터의 많은 상이한 배열이 가능하고, 심지어 이들 중 일부는 몇몇 또는 모든 데이터 싸이클에서 ECC 데이터 및 유저 데이터를 혼합할 수 있다. DRAM 실시예가 설명되었지만, 본 명세서에서 설명되는 원리는, 이러한 원리가 메모리 셀 배열 및 데이터 전송에 적용가능하고 메모리 유형에는 적용가능하지 않음에 따라 정적, 플래시 등과 같은 다른 종류의 반도체 메모리에 동일하게 적용가능하다. 본 명세서에서 설명된 디바이스 실시예의 특정 기능적 배열은 하나의 가능한 기능적 그룹핑을 제공하지만, 기능은 첨부의 청구범위 내에 들어오는 많은 다른 조합으로 결합되고 및/또는 서브분할될 수 있다.
본 발명에 대한 설명된 용도는 에러 정정 코딩이다. 그러나, 당해 분야에 능숙한 당업자는, 프로세서 및/또는 메모리 컨트롤러가 어드레스지정가능한 메모리 어드레스 범위와 관계되도록 구성되는 임의의 보조 데이터를 저장하고 검색하기 위해 ECC용으로 사용되는 보조 메모리 공간 및 버스트 전송 데이터 싸이클을 교대로 사용될 수 있다는 것을 인식할 것이다.
본 명세서에서 도시된 다수의 특징은 설계상의 특징(design choice)이고, 다수의 설계상의 특징의 설명은 당해 분야에서 제공되는 능력 내에 있고 및/또는 처 리계에 의존함에 따라 생략하였다. 그러한 미세한 수정은 본 발명의 실시예 내에 포함되고, 청구범위 내에 포함하고자 한다.
전술한 실시예는 예시적이다. 명세서의 몇몇 곳에서의 일 실시예, 또 다른 실시예 또는 몇몇 실시예를 언급하였지만, 이것은 그러한 언급 각각이 동일한 실시예(들)라든가 특징이 단일 실시예에만 적용된다는 것을 반드시 의미하는 것은 아니다.

Claims (30)

  1. 메모리 디바이스로서,
    메모리 셀의 다수의 어드레스지정가능 세그먼트에 데이터를 저장하도록 배열된 메모리 셀 어레이 - 적어도 하나의 간접 액세스 가능한 메모리 셀과 관련된 어드레스지정가능 세그먼트 각각은 대응하는 어드레스지정가능 세그먼트에 관련된 에러 정정 코드 데이터를 저장할 수 있고, 상기 관련된 어드레스지정가능 세그먼트가 판독될 때, 적어도 하나의 버스트 판독 모드에서, 상기 적어도 하나의 간접 액세스 가능한 메모리 셀이 판독됨 - 와,
    제 1 버스트 판독 모드에서 메모리 셀의 어드레스지정가능 세그먼트 중 제 1 세그먼트로부터 판독된 출력 데이터의 버스트 시퀀싱(sequencing)을 제어하기 위한 버스트 컨트롤러 - 상기 제 1 버스트 판독 모드는 복수의 제 1 데이터 싸이클을 통해 상기 제 1 세그먼트로부터 데이터를 출력하는 것을 포함하고, 상기 복수의 제 1 데이터 싸이클 중 적어도 한 사이클 동안, 상기 제 1 세그먼트와 관련된 적어도 하나의 부가 메모리 셀로부터 데이터가 출력됨 -
    를 포함하는 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 버스트 컨트롤러는 적어도 상기 제 1 버스트 판독 모드와 제 2 버스트 판독 모드 사이에서 구성가능하고, 상기 제 2 버스트 판독 모드는 상기 복수의 제 1 데이터 싸이클보다 더 짧은 복수의 제 2 데이터 싸이클에 걸쳐 상기 제 1 세그먼트로부터 데이터를 출력하는 것을 포함하고, 상기 적어도 하나의 부가 메모리 셀로부터의 데이터는 상기 복수의 제 2 데이터 싸이클 동안에는 출력되지 않는 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 메모리 셀 어레이에 접속된 기록 회로를 더 포함하고, 상기 버스트 컨트롤러는 제 1 버스트 기록 모드에서 상기 메모리 디바이스에 의해 수신된 입력 데이터의 분배를 더 제어하며, 상기 제 1 버스트 기록 모드는 상기 메모리 디바이스가 복수의 제3 데이터 싸이클에 걸쳐 데이터를 수신하고 상기 버스트 컨트롤러가 상기 메모리 셀의 어드레스지정가능 세그먼트 중 제 2 세그먼트 내의 어드레스지정가능 위치에 상기 수신된 데이터 부분 및 상기 제 2 세그먼트와 관련된 적어도 하나의 부가 메모리 셀에 상기 수신된 데이터 부분을 기록하도록 상기 기록 회로에 신호하는 것을 포함하는 메모리 디바이스.
  4. 제 3 항에 있어서,
    상기 버스트 컨트롤러는 제 2 버스트 기록 모드에서 상기 메모리 디바이스에 의해 수신된 입력 데이터의 분배를 더 제어하고, 상기 제 2 버스트 기록 모드는 상기 메모리 디바이스가 상기 복수의 제3 데이터 싸이클보다 더 짧은 복수의 제4 데이터 싸이클에 걸쳐 데이터를 수신하고 상기 버스트 컨트롤러가 상기 제 2 세그먼트와 관계된 상기 적어도 하나의 부가 메모리 셀에 수신된 데이터 어느 것도 기록하지 않고 메모리 셀의 상기 제 2 세그먼트 내의 어드레스지정가능한 위치에 수신된 데이터를 기록하도록 상기 기록 회로에 신호하는 것을 포함하는 메모리 디바이스.
  5. 제 3 항에 있어서,
    외부 마스크 신호에 기초하여 동작가능한 기록 마스킹 회로를 더 포함하고, 상기 제 1 버스트 기록 모드에서, 상기 외부 마스크 신호는, 상기 적어도 하나의 부가 메모리 셀에 기록될 상기 수신 데이터의 부분과 함께 어서트(assert)될 때, 상기 기록 마스킹 회로로 하여금 상기 기록 회로가 상기 적어도 하나의 메모리 셀에 데이터를 기록하는 것을 방지하게 하는 메모리 디바이스.
  6. 제 3 항에 있어서,
    상기 제 1 버스트 기록 모드에서, 상기 복수의 제3 데이터 싸이클 중 최종 데이터 싸이클은 상기 제 2 세그먼트와 관련된 상기 적어도 하나의 부가 메모리 셀에 기록될 데이터를 포함하는 메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 버스트 판독 모드에서, 상기 버스트 컨트롤러는 상기 복수의 제 1 데이터 사이클 중 최초의 데이터 사이클에서 상기 적어도 하나의 부가 메모리 셀로부터 데이터를 시퀀싱하는 메모리 디바이스.
  8. 제 7 항에 있어서,
    상기 제 1 버스트 판독 모드는 다수의 구성가능 버스트 길이를 포함하는 메모리 디바이스.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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  22. 삭제
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  24. 삭제
  25. 삭제
  26. 메모리 디바이스를 작동하는 방법으로서,
    상기 메모리 디바이스의 어드레스지정가능 세그먼트에서 데이터를 판독하고 전송하기 위한 커맨드를 수신하는 단계와,
    상기 어드레스지정가능 세그먼트로부터 상기 데이터를 판독하고, 상기 어드레스지정가능 세그먼트와 관련된 적어도 하나의 간접 어드레스지정가능 메모리 위치로부터 에러 정정 코딩 데이터를 판독하는 단계와,
    동일 버스 라인 상에서 상기 에러 정정 코딩 데이터와 시간적으로 멀티플렉싱된, 상기 어드레스지정가능 세그먼트 내의 데이터를 멀티-싸이클 데이터 버스트에서 전송하는 단계
    를 포함하는 메모리 디바이스 작동 방법.
  27. 제 26 항에 있어서,
    에러 정정 코딩 데이터가 시간적으로 멀티플레싱되었는지 여부는 적어도 두개의 버스트 모드 중에서 선택된 버스트 모드의 유형에 달려있고, 이들 모드 중 적어도 하나는 상기 에러 정정 코딩 데이터를 시간적으로 멀티플렉싱하지 않은 메모리 디바이스 작동 방법.
  28. 제 27 항에 있어서,
    데이터를 수신하여 상기 메모리 디바이스의 상기 어드레스지정가능한 세그먼트에 저장하기 위한 제 2 커맨드를 수신하는 단계와,
    동일한 버스 라인 상에서 에러 정정 코딩 데이터와 시간적으로 멀티플렉싱된, 상기 어드레스지정가능한 세그먼트에 대한 데이터를 멀티-싸이클 데이터 버스트에서 수신하는 단계와,
    상기 수신된 데이터를 상기 어드레스지정가능한 세그먼트에 기록하고, 상기 어드레스지정가능 세그먼트와 관계된 적어도 하나의 간접 어드레스지정가능 메모리 위치에 상기 수신된 에러 정정 코딩 데이터를 기록하는 단계를 더 포함하는 메모리 디바이스 작동 방법.
  29. 삭제
  30. 제 28 항에 있어서,
    적어도 몇몇 크기의 멀티-싸이클 데이터 버스트에 대하여, 상기 수신된 에러 정정 코딩 데이터의 일부는 상기 메모리 컨트롤러에 의해 무시되는 메모리 디바이스 작동 방법.
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